KR100817972B1 - 반도체 장치 - Google Patents

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KR100817972B1
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무쯔오 니시카와
카쯔미치 우에야나기
카쯔유키 우에마쯔
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후지 덴키 홀딩스 가부시키가이샤
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Abstract

IC 칩내에, CMOS 제조 프로세스에 의해 저렴하게 제조 가능한 역접속 보호 회로와, 서지에 강한 보호 회로를 내장시키는 것을 과제로 한다.
상기 과제를 해결하기 위해, 전원 전압이 공급되는 Vcc 패드(1), 및 접지 전위가 공급되는 GND 패드(2)가 반대의 극성으로 접속되었을 때, 회로중에서 가장 임피던스가 낮아지는 영역(3)을 CMOS 제조 프로세스에 의해 제조하고, 이 영역(3)과, Vcc 패드(1) 및 GND 패드(2)를, 금속 배선(11) 및 금속 배선(21)에 의해 전기적으로 접속하고, 역접속시에 저 임피던스 영역(3)에 전류를 흘려보냄으로써 내부 회로(4)를 보호한다. 패드(7)의 세 변 또는 네 변의 근방에, 동일 특성의 서지 보호 소자(8)를 배치하고, 패드(7)의 각 변과 이에 대응하는 서지 보호 소자(8)를 전기적으로 접속하여, 패드(7)에 인가된 서지 전류를 복수의 서지 보호 소자(8)로 분산시킴으로써 내부 회로(4)를 보호한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 제 1 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다.
도 2 는 도 1의 A-A선에 따른 수직 단면도이다.
도 3 은 도 1에 도시한 반도체 장치의 회로도이다.
도 4 는 본 발명의 제 2 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다.
도 5 는 도 4의 B-B선에 따른 수직 단면도이다.
도 6 은 도 4에 도시한 반도체 장치의 회로도이다.
도 7 은 본 발명의 제 3 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다.
도 8 은 도 7의 C-C선에 따른 수직 단면도이다.
도 9 는 도 7에 도시한 반도체 장치의 회로도이다.
도 10 은 본 발명의 제 4 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다.
도 11 은 본 발명의 제 5 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다.
도 12 는 본 발명의 제 5 실시예에 관한 반도체 장치의 다른 예의 주요부를 도시한 평면도이다.
도 13 은 도 12에 도시한 반도체 장치에 ESD 대책용의 폴리실리콘 제한 저항을 부가한 구성의 주요부를 도시한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : Vcc 패드 2 : GND 패드
3, 103, 203a∼203d : 저 임피던스 영역
4 : 내부 회로 7 : 패드
8 : 서지 보호 소자 9 : 제한 저항
11 : 금속 배선(제 1 금속 배선) 21 : 금속 배선(제 2 금속 배선)
30 : pMOS 트랜지스터 31 : p+ 가드 링
32 : 제너 다이오드 301 : 소스 영역
302 : 게이트 전극 303 : 드레인 영역
305 : n 웰 321 : 캐소드 영역
323 : 애노드 영역
본 발명은, 반도체 장치에 관한 것이며, 특히 CMOS 집적 회로의 역접속 또는 서지에 대한 보호 회로를 내장하는 반도체 장치에 관한 것이다.
자동차용, 의료용, 산업용 등의 전기 기기나 전자 기기에 이용되는 반도체 집적 회로 장치에서는, 자동차 메이커나 전자 설비 메이커에서의 조립 공정에서, CMOS 집적 회로에 동작 전압을 공급하기 위한 전원 단자 및 접지 단자가 잘못하여 반대로 접속되어 버리는 경우가 있다. 이와 같은 역접속에 의해 전원 단자와 접지 단자와의 사이에 본래와는 반대의 전압이 인가되면, CMOS 집적 회로내의 모든 MOS 트랜지스터나, 기판을 이용하여 제작된 저항체의 PN 접합부에 순방향의 전압이 인가된 상태가 되어 버린다. 즉, CMOS 집적 회로 전체가 순방향으로 바이어스된 다이오드와 같이 된다.
이 때문에, CMOS 집적 회로내의 도처에 전류가 흐르게 됨으로써, 전류 밀도가 디바이스 허용치를 초과하는 부분이 용융되어 단락이 발생하거나, 이동(migration)에 의해 단선되는 등, 파괴가 일어나는 경우가 있다. 따라서, 역접속으로부터 반도체 집적 회로 장치를 보호할 필요가 있다. 종래에는, 역접속에 대한 대책으로서, CMOS 집적 회로를 내장하는 IC 칩에 역접속 보호 장치를 외부 부착하였다. 또한, IC 칩내에 역접속 보호 회로를 설치하자는 제안도 나온 바 있다(예를 들면, 일본국 특허 공개 1998-289956호 공보).
또한, CMOS 집적 회로에서는, 정전기나 과전압 등의 서지에 대한 내성을 강화시키기 위해, 입출력 패드의 한 변 또는 양측의 근방에 한 개 또는 두 개의 제너 다이오드나 MOS 다이오드 등의 서지 보호 소자를 접속하고, 이로써, 내부 회로에 서지가 칩입하는 것을 방지하고 있다.
그러나, 상술한 바와 같이 역접속 보호 장치를 외부 부착하면, 부품이나 조립 공정의 수가 증가하기 때문에, 비용 증가를 초래한다는 문제점이 있다. 또한, 상기 공개 공보에 기재된 역접속 보호 회로를 내장하는 기술에서는, 바이폴라 트랜지스터를 형성할 필요가 있는데, 그 때문에 전용 이온 주입 공정이 필요해지므로, 비용의 증대를 초래한다는 문제점이 있다.
또한, 최근, 반도체 집적 회로의 고집적화가 점차로 진행되면서, 디자인 룰의 최소화에 따라 집적 회로 내부의 배선 폭 및 배선간 거리가 한층 축소되어, 요구되는 내(耐)서지 전압의 레벨이 높아지고 있다. 이 때문에, 입출력 패드의 한 변 또는 양측에 서지 보호 소자를 배치하더라도, 서지에 의한 절연 파괴를 충분히 방지하는 것은 곤란한 상태이다.
본 발명은, 상기의 문제점에 비추어 이루어진 것으로서, CMOS 제조 프로세스로 제조가 가능한 역접속 보호 회로를 내장하는 저렴한 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 종래보다도 서지에 강한 보호 회로를 내장하는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 반도체 장치는, 본래 전원 전압이 공급되는 Vcc 패드 및 본래 접지 전위가 공급되는 GND 패드에, 각각 접지 전위 및 전원 전압이 공급되었을 때, 회로중에서 임피던스가 가장 낮아지는 저 임피던스 영역을 CMOS 제조 프로세스에 의해 제조하고, 상기 저 임피던스 영역과 Vcc 패드를 금속 배선에 의해 전기적으로 접속함과 동시에, 저 임피던스 영역과 GND 패드를 금속 배선에 의해 전기적으로 접속하는 것을 특징으로 한다. 본 발명에 의하면, 저 임피던스 영역이 CMOS 제조 프로세스에 의해 제조되므로, 바이폴라 트랜지스터의 제작에 필요한 전용 이온 주입 공정이 불필요해진다.
또한, 본 발명에 관한 반도체 장치는, 패드의 세 변 또는 네 변의 근방에, 동일한 특성의 서지 보호 소자를 배치하고, 패드의 각 변과 이에 대응하는 서지 보호 소자를 전기적으로 접속하는 것을 특징으로 한다. 본 발명에 의하면, 패드에 인가된 서지 전류가 3개 또는 4개의 서지 보호 소자로 분산되므로, 패드와 서지 보호 소자와의 사이의 배선에 흐르는 전류 밀도가 저하됨과 동시에, 패드 주변 회로 소자와 배선과의 사이의 전계 집중이 완화된다.
이후에서는, 본 발명의 실시예에 대해 도면을 참조하면서 상세하게 설명한다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 주요부를 도시한 평면도이고, 도 2는 도 1의 A-A선에 따른 수직 단면도이고, 도 3은 상기 반도체 장치의 회로도이다. 도 1에서, 부호 1은 CMOS 집적 회로로 이루어지는 내부 회로(4)에 전원 전압을 공급하기 위한 Vcc 패드이고, 부호 2는 내부 회로(4)에 접지 전위를 공급하기 위한 GND 패드이다. 이 반도체 장치는, Vcc 패드(1)와 GND 패드(2)와의 사이에서, 이들 Vcc 패드(1) 및 GND 패드(2)의 근방에, 역접속 보호 소자로서, 역접속되었을 때, 즉, Vcc 패드(1)에 접지 전위가 인가되고 GND 패드(2)에 전원 전압이 인가되었을 때, IC 칩내에서 가장 임피던스가 낮아지도록 설계된 영역(3; 이하, ‘저 임피던스 영역’이라 한다)을 배치한 것이다. Vcc 패드(1) 및 GND 패드(2)는, 도시가 생략되어 있으나, 각각 본딩 와이어를 통해 IC 칩의 전원 단자 및 접지 단자에 전기적으로 접속된다.
저 임피던스 영역(3)은, pMOS트랜지스터(30), 및 그 주위를 둘러싸는 p+ 가드 링(31)을 갖는다. 따라서, 저 임피던스 영역(3)은 CMOS 제조 프로세스에 의해 제조가 가능하다. pMOS 트랜지스터(30)는, p 기판(300)에 형성된 n 웰(305)내에 소스 영역(301) 및 드레인 영역(303)을 형성하고, 게이트 절연막을 통해 게이트 전극(302)을 형성하며, 그 위에 층간 절연막(306)을 통해 금속 배선(11, 21)을 형성하여, 그 위를 패시베이션막(307)으로 피복한 구성으로 되어 있다. 또한, 도 1에서는, 패시베이션막(307)이 생략되어 있다.
소스 영역(301)은 접촉부(12)를 통해 금속 배선(11)에 전기적으로 접속되어 있다. 게이트 전극(302)은 접촉부(13)를 통해 금속 배선(11)에 전기적으로 접속되어 있다. n 웰(305)은 n 웰 픽업(304) 및 접촉부(14)를 통해 금속 배선(11)에 전기적으로 접속되어 있다. 금속 배선(11)은 Vcc 패드(1)에 전기적으로 접속되어 있다. 또한, 드레인 영역(303)은 접촉부(22)를 통해 금속 배선(21)에 전기적으로 접속되어 있다. p+ 가드 링(31)은 접촉부(23)를 통해 금속 배선(21)에 전기적으로 접속되어 있다. 금속 배선(21)은 GND 패드(2)에 전기적으로 접속되어 있다. Vcc 패드(1) 및 GND 패드(2)는 각각 Vcc 배선(61) 및 GND 배선(62)을 통해 내부 회로(4) 에 전기적으로 접속된다.
pMOS 트랜지스터(30)의 게이트 폭(W)은 내부 회로(4)의 MOS 트랜지스터의 게이트 폭보다도 크다. 이에 따라, pMOS 트랜지스터(30) 쪽이 내부 회로(4)의 MOS 트랜지스터보다 pn 접합 면적이 커지므로, 역 접속시의 저 임피던스 영역(3)의 임피던스가 내부 회로(4)보다도 낮아진다. 또한, 금속 배선(11) 및 금속 배선(21)의 저항치를 낮추기 위해, pMOS 트랜지스터(30)로부터 Vcc 패드(1)까지의 거리, 및 pMOS 트랜지스터(30)로부터 GND 패드(2)까지의 거리는 가능한 한 짧은 것이 바람직하다. 또한, p+ 가드 링(31)과 n 웰(305)와의 사이의 저항치를 낮추기 위해, 이들 사이의 거리는 가능한 한 짧은 것이 바람직하다.
이상과 같이 구성됨으로써, 역 접속시에 발생하는 전류는 저 임피던스 영역(3)으로 집중되어 흐르게 된다. 따라서, 내부 회로(4)측으로 흐르는 전류가 최대한 줄어들기 때문에, 내부 회로(4)가 파괴 등으로부터 보호된다. 여기서, 역접속시에 발생하는 전류가 저 임피던스 영역(3)에 집중되더라도, pMOS 트랜지스터(30)가 파괴되거나 금속 배선(11, 21)이 절단되지 않도록, 저 임피던스 영역(3) 및 금속 배선(11, 21)의 전류 밀도가 허용치 이하가 되도록 설계되어 있다.
예를 들면, pMOS 트랜지스터(30)에 대해서는, 상술한 바와 같이 게이트 폭(W)을 크게 하여 pn 접합부의 면적을 증가시킴으로써, 전류 밀도가 허용치 이하로 억제된다. 또한, 금속 배선(11, 21)에 대해서는, 배선 폭을 크게 함으로써 전류 밀도가 허용치 이하로 억제된다. 저 임피던스 영역(3)으로 흐르는 전류를 a, 금속 배선(11, 21)의 허용 전류 밀도를 b, 금속 배선(11, 21)의 막 두께를 c라 하면, 금속 배선(11, 21)의 최소 배선 폭은 a/b/c로 구해진다.
일례로서, 저 임피던스 영역(3)으로 흐르는 전류(a)가 300㎃이고, 금속 배선(11, 21)의 허용 전류 밀도(b)가 3×105A/㎠(3㎃/㎛2)이고, 금속 배선(11, 21)의 막 두께(c)가 1㎛인 경우에는, a/b/c로부터 최소 배선 폭은 100㎛가 된다. 이동에 대한 안전 마진을 예를 들어 3배 정도로 어림잡으면, 배선 폭은 300㎛정도가 적당하다. 또한, 이 수치는 일례이며, 실제 장치의 사양 등에 따라 a/b/c의 계산식에 의해 최소 배선 폭을 구하면 된다.
다음으로, 역접속시의 전류 경로에 대해 설명한다. 역 접속 상태가 되면, p 기판(300)과 n 웰(305)과의 접합부, 및 드레인 영역(303)과 n 웰(305)과의 접합부에 순방향 바이어스가 인가된 상태가 된다. 이 때문에, 도 2에 화살표로 도시한 바와 같이, GND 패드(2)로부터 금속 배선(21), p+ 가드 링(31), p 기판(300), n 웰(305), n 웰 픽업(304), 금속 배선(11)의 순으로 경유하여 Vcc 패드(1)에 이르는 경로(51)로 전류가 흐른다. 또한, GND 패드(2)로부터 금속 배선(21), 드레인 영역(303), n 웰(305), n 웰 픽업(304), 금속 배선(11)의 순으로 경유하여 Vcc 패드(1)에 이르는 경로(52)로 전류가 흐른다.
여기서, Vcc 패드(1)와 GND 패드(2)에 본래의 전압이 공급되고 있는 경우에는, pMOS 트랜지스터(30)는, 그 소스 영역(301)과 드레인 영역(303)의 펀치스루 특성을 이용한 서지 보호 회로로서 기능한다.
상술한 제 1 실시예에 의하면, 저 임피던스 영역(3)이 pMOS 트랜지스터(30)에 의해 구성되므로, 저 임피던스 영역(3)은 CMOS 제조 프로세스에 의해 제조가 가능하고, 따라서, 바이폴라 트랜지스터의 제작에 필요한 전용의 이온 주입 공정이 불필요해지기 때문에, 역접속 보호 회로를 내장한 CMOS 집적 회로를 낮은 비용으로 제조할 수 있다.
제 2 실시예
도 4는 본 발명의 제 2 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이고, 도 5는 도 4의 B-B선에 따른 수직 단면도이고, 도 6은 상기 반도체 장치의 회로도이다. 제 2 실시예가 제 1 실시예와 다른 것은, pMOS 트랜지스터(30)를 이용한 저 임피던스 영역(3)을 대신하여, 제너 다이오드(32)를 갖는 저 임피던스 영역(103)이 Vcc 패드(1)와 GND 패드(2) 사이에서, 이들 Vcc 패드(1) 및 GND 패드(2)의 근방에 배치되어 있다는 점이다. 저 임피던스 영역(103)은, 제 1 실시예와 마찬가지로, 역 접속시에 IC 칩내에서 가장 임피던스가 낮아지도록 설계되어 있다. 그 외의 구성은, 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대해서는, 제 1 실시예와 동일한 부호를 사용하며 설명은 생략한다.
저 임피던스 영역(103)은, 제너 다이오드(32), 및 그 주위를 둘러싸는 p+ 가드 링(31)을 갖는다. 제너 다이오드(32)는 CMOS 제조 프로세스에 의해 제조가 가능하며, 따라서, 저 임피던스 영역(103)도 CMOS 제조 프로세스로 제조가 가능하다. 제너 다이오드(32)는, p 기판(320)에 형성한 n 웰 등의 n- 영역(325)내에 캐소드 영역(321) 및 애노드 영역(323)을 형성하고, 그 위에 층간 절연막(326)을 통해 금속 배선(11, 21)을 형성하고, 또한 그 위를 패시베이션 막(327; 도 4에서는 생략됨)으로 피복한 구성으로 되어 있다. 제너 다이오드(32)의 역방향 항복 전압(Vr)은, n_ 영역(325)과 애노드 영역(323)의 pn 접합 내압(耐壓)에 의해 결정된다.
캐소드 영역(321)은 접촉부(15)를 통해 금속 배선(11)에 전기적으로 접속되어 있다. 또한, 애노드 영역(323)은 접촉부(24)를 통해 금속 배선(21)에 전기적으로 접속되어 있다. p+ 가드 링(31)은 접촉부(23)를 통해 금속 배선(21)에 전기적으로 접속되어 있다.
제너 다이오드(32)에서의 pn 접합 면적을 내부 회로(4)의 MOS 트랜지스터 등에서의 pn 접합 면적보다도 크게 하고, 이에 따라 역접속시의 저 임피던스 영역(103)의 임피던스가 내부 회로(4)보다도 낮아지도록 하기 위해, 제너 다이오드(32)의 애노드 영역(323) 및 캐소드 영역(321)의 폭은 적당히 크게 설정되어 있다. 또한, 금속 배선(11) 및 금속 배선(21)의 저항치를 낮추기 위해, 제너 다이오드(32)로부터 Vcc 패드(1)까지의 거리, 및 제너 다이오드(32)로부터 GND 패드(2)까지의 거리는 가능한 한 짧은 것이 바람직하다. 또한, p+ 가드 링(31)과 n_ 영역(325) 간의 저항치를 낮추기 위해, 이들 사이의 거리는 가능한 한 짧은 것이 바람직하다.
이상과 같이 구성됨으로써, 역접속시에 발생하는 전류는 저 임피던스 영역(103)으로 집중하여 흐르게 된다. 따라서, 내부 회로(4)측으로 흐르는 전류가 최대한 줄어들기 때문에, 내부 회로(4)가 파괴 등으로부터 보호된다. 여기서, 역접속시에 발생하는 전류가 저 임피던스 영역(103)에 집중하더라도, 제너 다이오드(32)가 파괴되거나 금속 배선(11, 21)이 절단되지 않도록, 저 임피던스 영역(103) 및 금속 배선(11, 21)의 전류 밀도가 허용치 이하가 되도록 설계되어 있다.
예를 들면, 제너 다이오드(32)에 대해서는, 상술한 바와 같이 애노드 영역(323) 및 캐소드 영역(321)의 폭을 크게 하여 pn 접합부의 면적을 증가시킴으로서, 전류 밀도가 허용치 이하로 억제된다. 또한, 금속 배선(11, 21)에 대해서는, 배선 폭을 크게 함으로써 전류 밀도가 허용치 이하로 억제되어 있다. 저 임피던스 영역(103)으로 흐르는 전류를 a, 금속 배선(11, 21)의 허용 전류 밀도를 b, 금속 배선(11, 21)의 막 두께를 c로 하면, 금속 배선(11, 21)의 최소 배선 폭은 제 1 실시예와 마찬가지로 a/b/c에 의해 구해진다.
따라서, 제 1 실시예와 마찬가지로, a가 300㎃, b가 3×105A/㎠(3㎃/㎛2), c가 1㎛인 경우에는, 금속 배선(11, 21)의 최소 배선 폭은 100㎛이고, 이동에 대한 안전 마진을 3배 정도로 어림잡은 경우의 금속 배선(11, 21)의 배선 폭은 300㎛정도이다. 또한, 실제로는 장치의 사양 등에 따라 a/b/c의 계산식에 의해 최소 배선 폭을 구하게 된다.
다음으로, 역접속시의 전류 경로에 대해 설명한다. 역접속 상태가 되면, p 기판(320)과 n- 영역(325)과의 접합부, 및 애노드 영역(323)과 n- 영역(325)과의 접합부에 순방향 바이어스가 인가된 상태가 된다. 이 때문에, 도 5에 화살표로 나타낸 바와 같이, GND 패드(2)로부터 금속 배선(21), p+ 가드 링(31), p 기판(320), n- 영역(325), 캐소드 영역(321), 금속 배선(11)의 순으로 경유하여 Vcc 패드(1)에 이르는 경로(53)로 전류가 흐른다. 또한, GND 패드(2)로부터 금속 배선(21), 애노드 영역(323), n_ 영역(325), 캐소드 영역(321), 금속 배선(11)의 순으로 경유하여 Vcc 패드(1)에 이르는 경로(54)로 전류가 흐른다.
여기서, Vcc 패드(1)와 GND 패드(2)에 본래의 전압이 공급되고 있는 경우에는, 제너 다이오드(32)는 그 역방향 항복을 이용한 서지 보호 회로로서 기능한다.
상술한 제 2 실시예에 의하면, 저 임피던스 영역(103)이, CMOS 제조 프로세스에 의해 제조되는 제너 다이오드(32)에 의해 구성되므로, 저 임피던스 영역(103)은 CMOS 제조 프로세스에 의해 제조가 가능하며, 따라서, 바이폴라 트랜지스터의 제작에 필요한 전용의 이온 주입 공정이 불필요해지므로, 역접속 보호 회로를 내장한 CMOS 집적 회로를 낮은 비용으로 제조할 수 있다.
제 3 실시예
도 7은 본 발명의 제 3 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이고, 도 8은 도 7의 C-C선에 따른 수직 단면도이고, 도 9는 그 반도체 장치의 회로도이다. 제 3 실시예가 제 1 실시예와 다른 것은, 역접속 보호 소자를 구성하는 pMOS 트랜지스터(30)를, Vcc 패드(1)와 GND 패드(2)와의 사이에 병렬로 접속하 는 대신에, Vcc 패드(1)와 내부 회로(4)를 접속하는 전원 라인에 직렬로 삽입한 것이다.
즉, pMOS 트랜지스터(30)에서, 그 소스 영역(301)은 접촉부(12)를 통해, Vcc 패드(1)에 전기적으로 접속된 금속 배선(11)에 전기적으로 접속되어 있다. n 웰(305)은 n 웰 픽업(304) 및 접촉부(14)를 통해 금속 배선(11)에 전기적으로 접속되어 있다. 또한, 게이트 전극(302)은 접촉부(13)를 통해, 내부 회로(4)에 접속된 금속 배선(64)에 전기적으로 접속되어 있다. 드레인 영역(303)은 접촉부(22)를 통해, 내부 회로(4)에 접속된 다른 금속 배선(63)에 전기적으로 접속되어 있다. 금속 배선(63)은 내부 회로(4)의 전원 라인으로서 사용되고 있다. p+ 가드 링(31)은 접촉부(23)를 통해, GND 패드(2)에 접속된 금속 배선(21)에 전기적으로 접속되어 있다.
제 3 실시예에서는, GND 패드(2)만이 GND 배선(62)을 통해 내부 회로(4)에 전기적으로 접속된다. 기타의 구성은 제 1 실시예와 동일하므로, 제 1 실시예와 동일한 구성에 대해서는 제 1 실시예와 동일한 부호를 사용하고, 그에 대한 설명은 생략한다. 또한, 도 7에서는 패시베이션 막(307)이 생략되어 있다.
여기서, 역접속시에 발생하는 전류가 저 임피던스 영역(3)에 집중하더라도, pMOS 트랜지스터(30)가 파괴되거나 금속 배선(11, 21)이 절단되지 않도록, 저 임피던스 영역(3) 및 금속 배선(11, 21)의 전류 밀도가 허용치 이하가 되도록 설계되어 있는 것은, 제 1 실시예와 동일하다.
다음으로, 역접속시의 전류 경로에 대해 설명한다. 역접속 상태가 되면, 도 8에 화살표로 도시된 바와 같이, GND 패드(2)로부터 금속 배선(21), p+ 가드 링(31), p기판(300), n 웰(305), n 웰 픽업(304), 금속 배선(11)의 순으로 경유하여 Vcc 패드(1)에 이르는 경로(55)로 전류가 흐른다. 또한, GND 패드(2)로부터 GND 배선(62), 내부 회로(4), 금속 배선(63), 드레인 영역(303), n 웰(305), n 웰 픽업(304), 금속 배선(11)의 순으로 경유하여 Vcc 패드(1)에 이르는 경로(56)로 전류가 흐른다. 이 내부 회로(4)를 경유하는 전류 경로(56)에 흐르는 전류는, 저 임피던스 영역(3)의 저항치가 내부 회로(4)의 저항치와 비교하여 충분히 작게 설계되어 있기 때문에, 무시하여도 지장이 없는 정도의 레벨이다.
여기서, Vcc 패드(1)와 GND 패드(2)에 본래의 전압이 공급되고 있는 경우에는, pMOS 트랜지스터(30)를 온/오프시킴으로써, 전원 라인의 스위칭 제어가 가능해진다. 즉, pMOS 트랜지스터(30)는, 내부 회로(4)에 과대 전압이나 과대 전류가 인가되는 것을 방지하는 과전압 보호 회로 또는 과전류 보호 회로로서 기능한다. 이 경우에는, 예를 들면, 과전압 또는 과전류를 검출하는 회로를 설치하고, 이 회로에 의해 pMOS 트랜지스터(30)의 게이트 전압을 제어하면 된다.
상술한 제 3 실시예에 의하면, 저 임피던스 영역(3)이 pMOS 트랜지스터(30)에 의해 구성되므로, 저 임피던스 영역(3)은 CMOS 제조 프로세스에 의해 제조가 가능하며, 따라서, 바이폴라 트랜지스터의 제작에 필요한 전용의 이온 주입 공정이 불필요해지기 때문에, 역접속 보호 회로를 내장한 CMOS 집적 회로를 낮은 비용으로 제조할 수 있다.
제 4 실시예
도 10은, 본 발명의 제 4 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다. 제 4 실시예는, 역접속시의 저 임피던스 영역을 4개 설치하고, 이 4개의 저 임피던스 영역(203a, 203b, 203c, 203d)을 직사각형 또는 거의 직사각형인 Vcc 패드(1)의 사방에 배치하고, 4개의 저 임피던스 영역(203a∼203d)을 금속 배선(21)으로 접속한 것이다. 이와 같은 구성으로 함으로써, 역접속시의 전류 밀도를 더욱 낮출 수가 있고, 역접속시의 전류 경로를 효율적으로 분산시키는 것이 가능해진다. 저 임피던스 영역(203a∼203d)은 제 1 실시예의 저 임피던스 영역(3) 또는 제 2 실시예의 저 임피던스 영역(103)과 동일한 구성을 갖는다. 또한, 도 10에서는, 패시베이션 막이 생략되어 있다.
또한, 제 3 실시예와 동일하게, 저 임피던스 영역(203a∼203d)을 구성하는 각 pMOS 트랜지스터(도시 생략)를 전원 라인에 직렬로 삽입하는 구성으로 하여도 좋다. 또한, 저 임피던스 영역의 수는, 2개, 3개 또는 5개 이상이어도 좋으며, 예를 들어, Vcc 패드(1) 주위의 8개 방향에 1개씩 저 임피던스 영역을 배치하는 구성이어도 좋다.
상술한 제 4 실시예에 의하면, 저 임피던스 영역(203a∼203d)이, pMOS 트랜지스터 또는 CMOS 제조 프로세스에 의해 제조되는 제너 다이오드에 의해 구성되므로, 저 임피던스 영역(203a∼203d)은 CMOS 제조 프로세스에 의해 제조가 가능하고, 따라서, 바이폴라 트랜지스터의 제작에 필요한 전용의 이온 주입 공정이 불필요해지므로, 역접속 보호 회로를 내장한 CMOS 집적 회로를 낮은 비용으로 제조할 수 있다. 또한, 제 4 실시예에 의하면, 역접속시의 전류 경로가 효율적으로 분산되어, 각 저 임피던스 영역(203a∼203d)으로 흐르는 전류 밀도가 저하되므로, 보호 회로의 파괴 내량(耐量)이 향상되는 효과가 얻어진다.
제 5 실시예
도 11은, 본 발명의 제 5 실시예에 관한 반도체 장치의 주요부를 도시한 평면도이다. 제 5 실시예는, 직사각형 또는 거의 직사각형인 패드(7)의 네 변의 근방에 한 개씩, 총 4개의 서지 보호 소자(8)를 배치하고, 패드(7)와 각 서지 보호 소자(8)의 일측의 전극을 제 1 배선(81)에 의해 전기적으로 접속함과 동시에, 각 서지 보호 소자(8)의 타측 전극을, 전원 전압 또는 접지 전위의 서지 전류를 방출시키는 제 3 배선(83)에, 제 2 배선(82)에 의해 전기적으로 접속한 것이다. 패드(7)의 전위는 배선(66)을 통해 내부 회로(4)에 공급된다.
서지 보호 소자(8)는 예를 들면 제너 다이오드, PMOS 다이오드 또는 NMOS 다이오드이다. 각 서지 보호 소자(8)는, 서지 전류를 균일하게 분산시키기 위해, 동일한 구성을 갖는 것이 바람직하다. 서지 보호 소자(8)가 제너 다이오드의 풀업 또는 PMOS 다이오드의 풀업인 경우에는, 제 3 배선(83)은 전원 전압을 공급하는 전원 라인이다. 또한, 서지 보호 소자(8)가 제너 다이오드의 풀다운 또는 NMOS 다이오드의 풀다운인 경우에는, 제 3 배선(83)은 접지 라인이다. 여기서, 제 1 배선(81), 제 2 배선(82) 및 제 3 배선(83)은, 배선 저항이 작은 금속 배선인 것이 바람직하다. 또한, 제 1 배선(81)과 제 2 배선(82)은 동일한 배선 폭인 것이 바람직하다. 또한, 제 3 배선(83)의 폭은, 제 1 배선(81)의 4배의 폭이며, 패드(7)에 흐르는 서지 전류의 전류 밀도와 제 3 배선(83)에 흐르는 전류 밀도가 동일한 것이 바람직하다.
또한, 도 12에 도시한 바와 같이, 패드(7)의 네 변 중 세 변의 근방에 한 개씩, 총 3개의 서지 보호 소자(8)를 배치한 구성으로 하여도 좋다. 이 경우, 패드(7)에 흐르는 서지 전류의 전류 밀도와 제 3 배선(83)에 흐르는 전류 밀도를 동일하게 하기 위해, 제 3 배선(83)의 폭은, 제 1 배선(81)의 3배의 폭인 것이 바람직하다. 또한, 도 13에 도시한 바와 같이, 패드(7)의 네 변 중 세 변의 근방에 한 개씩, 총 3개의 서지 보호 소자(8)를 배치함과 동시에, 나머지 한 변의 근방에, 패드(7)로부터 ESD 보호를 목적으로 한 폭이 넓은, 예를 들면, 폴리실리콘의 제한 저항(9)을 배치하는 구성으로 하여도 좋다. 이 제한 저항(9)은, 접촉부(91)를 통해, 패드(7)와, 내부 회로(4)에 접속하는 금속 배선(67)에 전기적으로 접속한다.
상술한 제 5 실시예에 의하면, 패드(7)에 인가된 서지 전류가 3개 또는 4개의 서지 보호 소자(8)로 분산됨으로써, 패드(7)와 서지 보호 소자(8) 사이의 배선(81)에 흐르는 전류 밀도가 저하됨과 동시에, 패드 주변 회로 소자와 배선(81) 사이의 전계 집중이 완화되므로, 서지 파괴 내성이 향상된다. 이에 따라, 예를 들면 배선(81)의 전자 이동(electro-migration)이나, 주변 회로 소자 또는 주변 배선으로의 절연 파괴의 진전을 억제할 수 있다. 따라서, 종래보다도 서지에 강한 보호 회로를 내장한 CMOS 집적 회로가 얻어진다.
본 발명은, 상술한 각 실시예에 한정되지 않고, 여러 가지로 설계 변경이 가 능하다. 예를 들면, 제 1 ∼제 4 실시예에 있어서, P형 반도체 기판에 N형의 웰을 형성하고, 그 웰 내에 트랜지스터 또는 다이오드를 제작하는 대신에, N형의 반도체 기판에 트랜지스터 또는 다이오드를 직접 제작하는 구성으로 하여도 좋다.
본 발명에 의하면, 저 임피던스 영역이 CMOS 제조 프로세스에 의해 제조되기 때문에, 바이폴라 트랜지스터의 제작에 필요한 전용의 이온 주입 공정이 불필요해지므로, 역접속 보호 회로를 내장한 CMOS 집적 회로를 낮은 비용으로 제조할 수 있다.
또한, 본 발명에 의하면, 패드에 인가된 서지 전류가 3개 또는 4개의 서지 보호 소자로 분산됨으로써, 패드와 서지 보호 소자와의 사이의 배선에 흐르는 전류 밀도가 저하됨과 동시에, 패드 주변 회로 소자와 배선과의 사이의 전계 집중이 완화되므로, 서지 파괴 내성이 향상되어, 종래보다도 서지에 강한 보호 회로를 내장한 CMOS 집적 회로를 얻을 수 있다.

Claims (23)

  1. 전원 전압이 공급되는 Vcc 패드와,
    접지 전위가 공급되는 GND 패드와,
    CMOS 제조 프로세스에 따라 제조되며, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때 회로 중에서 임피던스가 가장 낮아지는 저 임피던스 영역과,
    상기 저 임피던스 영역과 상기 Vcc 패드를 전기적으로 접속하는 제 1 금속 배선과,
    상기 저 임피던스 영역과 상기 GND 패드를 전기적으로 접속하는 제 2 금속 배선을 구비하며,
    상기 저 임피던스 영역은,
    소스 영역, 게이트 전극 및 n 웰이 상기 Vcc 패드에 전기적으로 접속되며, 드레인 영역이 상기 GND 패드에 전기적으로 접속된 P형 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 주위에 설치된 P형 반도체로 이루어지며, 상기 GND 패드에 전기적으로 접속된 가드 링을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 Vcc 패드의 주위에서 상기 Vcc 패드의 근방에 적어도 2개의 상기 저 임피던스 영역을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 직사각형인 상기 Vcc 패드의 사방에 4개의 상기 저 임피던스 영역을 갖는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 전원 전압이 공급되는 Vcc 패드와,
    접지 전위가 공급되는 GND 패드와,
    CMOS 제조 프로세스에 따라 제조되며, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때 회로 중에서 임피던스가 가장 낮아지는 저 임피던스 영역과,
    상기 저 임피던스 영역과 상기 Vcc 패드를 전기적으로 접속하는 제 1 금속 배선과,
    상기 저 임피던스 영역과 상기 GND 패드를 전기적으로 접속하는 제 2 금속 배선을 구비하며,
    상기 저 임피던스 영역은,
    소스 영역, 게이트 전극 및 N형 반도체 기판이 상기 Vcc 패드에 전기적으로 접속되며, 드레인 영역이 상기 GND 패드에 전기적으로 접속된 P형 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 주위에 설치된 P형 반도체로 이루어지며, 상기 GND 패드에 전기적으로 접속된 가드 링을 갖는 것을 특징으로 하는 반도체 장치.
  6. 전원 전압이 공급되는 Vcc 패드와,
    접지 전위가 공급되는 GND 패드와,
    CMOS 제조 프로세스에 따라 제조되며, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때 회로 중에서 임피던스가 가장 낮아지는 저 임피던스 영역과,
    상기 저 임피던스 영역과 상기 Vcc 패드를 전기적으로 접속하는 제 1 금속 배선과,
    상기 저 임피던스 영역과 상기 GND 패드를 전기적으로 접속하는 제 2 금속 배선을 구비하며,
    상기 저 임피던스 영역은,
    소스 영역 및 n 웰이 상기 Vcc 패드에 전기적으로 접속되며, 게이트 전극 및 드레인 영역이 내부 회로에 전기적으로 접속된 P형 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 주위에 설치된 P형 반도체로 이루어지며, 상기 GND 패드에 전기적으로 접속된 가드 링을 갖는 것을 특징으로 하는 반도체 장치.
  7. 전원 전압이 공급되는 Vcc 패드와,
    접지 전위가 공급되는 GND 패드와,
    CMOS 제조 프로세스에 따라 제조되며, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때 회로 중에서 임피던스가 가장 낮아지는 저 임피던스 영역과,
    상기 저 임피던스 영역과 상기 Vcc 패드를 전기적으로 접속하는 제 1 금속 배선과,
    상기 저 임피던스 영역과 상기 GND 패드를 전기적으로 접속하는 제 2 금속 배선을 구비하며,
    상기 저 임피던스 영역은,
    소스 영역 및 N형 반도체 기판이 상기 Vcc 패드에 전기적으로 접속되며, 게이트 전극 및 드레인 영역이 내부 회로에 전기적으로 접속된 P형 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 주위에 설치된 P형 반도체로 이루어지며, 상기 GND 패드에 전기적으로 접속된 가드 링을 갖는 것을 특징으로 하는 반도체 장치.
  8. 전원 전압이 공급되는 Vcc 패드와,
    접지 전위가 공급되는 GND 패드와,
    CMOS 제조 프로세스에 따라 제조되며, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때 회로 중에서 임피던스가 가장 낮아지는 저 임피던스 영역과,
    상기 저 임피던스 영역과 상기 Vcc 패드를 전기적으로 접속하는 제 1 금속 배선과,
    상기 저 임피던스 영역과 상기 GND 패드를 전기적으로 접속하는 제 2 금속 배선을 구비하며,
    상기 저 임피던스 영역은,
    캐소드 영역이 상기 Vcc 패드에 전기적으로 접속되며, 애노드 영역이 상기 GND 패드에 전기적으로 접속된 제너 다이오드와,
    상기 제너 다이오드의 주위에 설치된 P형 반도체로 이루어지며, 상기 GND 패드에 전기적으로 접속된 가드 링을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 2 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 3 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. 제 5 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 6 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 7 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 8 항에 있어서, 상기 제 1 금속 배선 및 상기 제 2 금속 배선은, 상기 Vcc 패드 및 상기 GND 패드에 각각 접지 전위 및 전원 전압이 공급되었을 때, 상기 저 임피던스 영역에 흐르는 전류에 의해 전자 이동을 일으키지 않는 배선 폭을 가지며,
    상기 배선폭은, 저 임피던스 영역으로 흐르는 전류를 a, 상기 금속 배선의 허용 전류 밀도를 b, 상기 금속 배선의 막 두께를 c라 할 때, a/b/c인 최소 배선 폭을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 1 항에 있어서, 상기 P형 MOS 트랜지스터는, 상기 Vcc 패드 및 상기 GND 패드에 각각 전원 전압 및 접지 전위가 공급되었을 때, 소스 영역과 드레인 영역의 펀치스루 특성을 이용한 서지 보호 소자를 겸하고 있는 것을 특징으로 하는 반도체 장치.
  18. 제 5 항에 있어서, 상기 P형 MOS 트랜지스터는, 상기 Vcc 패드 및 상기 GND 패드에 각각 전원 전압 및 접지 전위가 공급되었을 때, 소스 영역과 드레인 영역의 펀치스루 특성을 이용한 서지 보호 소자를 겸하고 있는 것을 특징으로 하는 반도체 장치.
  19. 제 8 항에 있어서, 상기 제너 다이오드는, 상기 Vcc 패드 및 상기 GND 패드에 각각 전원 전압 및 접지 전위가 공급되었을 때, 역방향 항복(breakdown)을 이용한 서지 보호 소자를 겸하고 있는 것을 특징으로 하는 반도체 장치.
  20. 직사각형인 패드의 네 변의 근방에, 동일한 특성의 서지 보호 소자를 배치하고, 상기 패드의 각 변과 이에 대응하는 서지 보호 소자를 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  21. 직사각형인 패드의 세 변의 근방에, 동일한 특성의 서지 보호 소자를 배치하고, 상기 패드의 각 변과 이에 대응하는 서지 보호 소자를 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 패드의 나머지 변과 내부 회로와의 사이에 ESD 대책용 제한 저항을 접속하는 것을 특징으로 하는 반도체 장치.
  23. 제 20 내지 22 항 중 어느 한 항에 있어서, 상기 서지 보호 소자는, 제너 다이오드, P형 MOS 다이오드 또는 N형 MOS 다이오드인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313947A (ja) * 2001-04-12 2002-10-25 Fuji Electric Co Ltd 半導体装置
US20030123299A1 (en) * 2002-01-02 2003-07-03 Annavajjhala Ravi P. Protection circuit
US6798022B1 (en) * 2003-03-11 2004-09-28 Oki Electric Industry Co., Ltd. Semiconductor device with improved protection from electrostatic discharge
JP2007294613A (ja) 2006-04-24 2007-11-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5108250B2 (ja) 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP5732763B2 (ja) * 2010-07-20 2015-06-10 大日本印刷株式会社 Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法
JP7024277B2 (ja) 2017-09-20 2022-02-24 株式会社デンソー 半導体装置
JP6948893B2 (ja) * 2017-09-21 2021-10-13 新日本無線株式会社 保護回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026762A (ko) * 1994-12-14 1996-07-22 가나이 쯔또무 복합형 mosfet
KR19980079392A (ko) * 1997-03-26 1998-11-25 키타오카타카시 반도체 집적 회로 장치
KR100253871B1 (ko) * 1996-06-12 2000-04-15 니시무로 타이죠 반도체 장치 및 그 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5986252A (ja) * 1982-11-09 1984-05-18 Seiko Epson Corp 半導体集積回路
JPS60113961A (ja) * 1983-11-25 1985-06-20 Hitachi Ltd 半導体集積回路装置
JPS6195567A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd 半導体集積回路装置
JPS63301558A (ja) * 1987-01-28 1988-12-08 Toshiba Corp 半導体集積回路装置
JPH0616558B2 (ja) * 1987-01-28 1994-03-02 三菱電機株式会社 半導体装置の入力保護装置
US4819047A (en) * 1987-05-15 1989-04-04 Advanced Micro Devices, Inc. Protection system for CMOS integrated circuits
JPH021172A (ja) * 1988-06-08 1990-01-05 Nec Corp 半導体集積回路装置
JPH04145658A (ja) * 1990-10-08 1992-05-19 Nec Ic Microcomput Syst Ltd 半導体集積回路
US5237395A (en) * 1991-05-28 1993-08-17 Western Digital Corporation Power rail ESD protection circuit
US5428498A (en) * 1992-09-28 1995-06-27 Xerox Corporation Office environment level electrostatic discharge protection
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
DE19501985A1 (de) * 1995-01-24 1996-07-25 Teves Gmbh Alfred Verpolschutz
JPH0917947A (ja) * 1995-06-30 1997-01-17 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5726844A (en) * 1996-04-01 1998-03-10 Motorola, Inc. Protection circuit and a circuit for a semiconductor-on-insulator device
JPH1079472A (ja) * 1996-09-05 1998-03-24 Mitsubishi Electric Corp 半導体集積回路
JPH10125802A (ja) * 1996-10-16 1998-05-15 Sanken Electric Co Ltd 保護素子を含む半導体回路装置
JPH10223773A (ja) * 1997-02-05 1998-08-21 Matsushita Electric Ind Co Ltd 電源間保護回路
DE19733707A1 (de) * 1997-08-04 1999-02-11 Siemens Ag Schutzschaltung
JP3853968B2 (ja) * 1998-03-31 2006-12-06 沖電気工業株式会社 半導体装置
JP3141865B2 (ja) 1998-12-28 2001-03-07 セイコーエプソン株式会社 半導体集積装置
JP2001007349A (ja) * 1999-06-18 2001-01-12 Nec Corp 低電圧用ツェナーダイオード
JP2002313947A (ja) * 2001-04-12 2002-10-25 Fuji Electric Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026762A (ko) * 1994-12-14 1996-07-22 가나이 쯔또무 복합형 mosfet
KR100253871B1 (ko) * 1996-06-12 2000-04-15 니시무로 타이죠 반도체 장치 및 그 제조방법
KR19980079392A (ko) * 1997-03-26 1998-11-25 키타오카타카시 반도체 집적 회로 장치

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Publication number Publication date
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