KR960026762A - 복합형 mosfet - Google Patents

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Abstract

부의 드레인내압을 갖게 하기 위한 부전압 보호회로를 갖는 복합형 MOSFET에 관한 것으로, 드레인단자가 소오스단자에 대해서 정방향으로도 부방향으로도 모두 높은 내압을 갖고, 종래의 파워 MOSFET와 동일한 프로세스를 사용해서 원칩으로 실현하기 위해, 드레인단자의 전압이 소오스단자의 전압에 대해서 부인 동안에는 제2MOSFET를 오프로 하는 부전압검출수단과 드레인단자에서 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 지지함과 동시에 게이트단자에 입력된 입력전압신호에 따라서 제2MOSFET를 온하는 입력전달수단을 포함하는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 내압확보를 위한 다이오드를 부가한 경우와 같은 순방향 전압강하분의 손실이 없는 매우 저저항인 전자 스위치를 구성할 수 있다.

Description

복합형 MOSFET
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 복합형 MOSFET의 제1실시예를 도시한 블럭도, 제2도는 본 발명에 관한 복합형 MOSFET의 제2실시예를 도시한 회로도.

Claims (35)

  1. 제1MOSFET와 제2MOSFET의 드레인끼리를 접속해서 제1MOSFET의 소오스를 소오스단자로 하고, 제2MOSFET의 소오스를 드레인단자로 하고, 제1MOSFET의 게이트를 게이트단자로 한 복합형 MOSFET로서, 상기 드레인단자의 전압이 상기 소오스단자의 전압에 대해서 부인 동안에는 제2MOSFET를 오프로 하는 부전압검출구동수단과 드레인단자에서 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지함과 동시에 상기 게이트단자에 입력된 입력전압신호에 따라서 제2MOSFET를 온하는 입력전달수단을 갖는 복합형 MOSFET.
  2. 제1항에 있어서, 상기 부전압검출구동수단은 드레인단자의 전압이 소오스단자의 전압에 대해서 부인 것을 검출하는 검출수단과 상기 검출수단의 출력에 따라서 상기 제2MOSFET를 오프하도록 구동하는 제3MOSFET로 이루어지는 복합형 MOSFET.
  3. 제2항에 있어서, 상기 검출수단은 상기 드레인단자와 상기 제2MOSFET의 드레인 사이에 접속된 제1 및 제2저항의 직렬회로로 구성되고, 제1 및 제2저항의 접속점을 제3MOSFET의 게이트에 접속해서 이루어지는 복합형 MOSFET.
  4. 제2항에 있어서, 상기 검출수단은 상기 제3MOSFET의 게이트를 상기 제2MOSFET의 드레인에 접속해서 이루어지는 복합형 MOSFET.
  5. 제2항에 있어서, 상기 검출수단은 상기 드레인단자와 상기 제2MOSFET의 드레인 사이에 접속된 제3저항과 적어도 1개의 다이오드로 구성되고, 상기 제3항을 상기 제2MOSFET의 드레인과 상기 제3MOSFET의 게이트 사이에 접속하고, 상기 다이오드를 상기 제3MOSFET의 게이트와 소오스 사이에 접속해서 이루어지는 복합형 MOSFET.
  6. 제5항에 있어서, 상기 제3저항의 저항값을 0으로 설정해서 이루어지는 복합형 MOSFET.
  7. 제2항에 있어서, 상기 검출수단은 각각 저항과 적어도 1개의 다이오드를 직렬 접속한 제1 및 제2직렬회로로 구성하고, 제1직렬회로와 제2직렬회로를 직렬 접속해서 상기 드레인단자와 상기 소오스단자 사이에 접속함과 동시에, 제1직렬회로와 제2직렬회로의 접속점을 제3MOSFET의 게이트에 접속해서 이루어지는 복합형 MOSFET.
  8. 제7항에 있어서, 상기 제1 및 제2직렬회로를 구성하는 저항의 저항값을 0으로 설정해서 이루어지는 복합형 MOSFET.
  9. 제1항~제8항 중 어느 한 항에 있어서, 상기 입력전달수단을 저항과 상기 드레인단자에서 상기 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지하는 적어도 1개의 다이오드로 이루어지는 직렬회로를 게이트단자와 제2MOSFET의 게이트 사이에 접속해서 이루어지는 복합형 MOSFET.
  10. 제1항~제9항 중 어느 한 항에 있어서, 상기 입력전달수단은 게이트단자와 제2MOSFET의 게이트 사이에 접속한 저항 및 상기 저항과 상기 제3MOSFET의 드레인 사이에 접속해서 상기 드레인단자에서 상기 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지하는 적어도 1개의 다이오드로 이루어지는 복합형 MOSFET.
  11. 제1항에 있어서, 상기 부전압검출구동수단은 드레인단자의 전압이 소오스단자의 전압에 대해서 부인 것을 검출하는 검출수단과 상기 검출수단의 출력에 따라서 상기 제2MOSFET를 오프하도록 구동하는 제1스위치 수단으로 이루어지는 복합형 MOSFET.
  12. 제11항에 있어서, 상기 검출수단은 각각 저항과 적어도 1개의 다이오드를 직렬 접속한 제1 및 제2직렬회로로 구성되고, 제1직렬회로와 제2직렬회로를 직렬접속해서 상기 드레인단자와 상기 소오스단자 사이에 접속함과 동시에 제1직렬회로와 제2직렬회로의 접속점을 상기 제1스위치수단의 게이트에 접속해서 이루어지는 복합형 MOSFET.
  13. 제12항에 있어서, 상기 제1 및 제2직렬회로를 구성하는 각 저항의 저항값을 0으로 설정해서 이루어지는 복합형 MOSFET.
  14. 제11항~제13항 중 어느 한 항에 있어서, 상기 제1스위치수단은 소오스끼리가 접속된 제4MOSFET 및 제5MOSFET로 구성하고, 제4MOSFET의 드레인이 상기 제2MOSFET의 게이트에 접속되고, 제5MOSFET의 드레인이 상기 드레인단자에 접속되고, 제4 및 제5MOSFET의 게이트는 상기 검출수단에 접속되어 이루어지는 복합형 MOSFET.
  15. 제11항~제14항 중 어느 한 항에 있어서, 상기 드레인단자에 정의 전압이 인가된 경우에 온해서 상기 제1스위치수단을 오프하도록 동작하는 제2스위치수단을 또 마련해서 이루어지는 복합형 MOSFET.
  16. 제15항에 있어서, 상기 제2스위치수단은 상기 제4MOSFET의 드레인과 게이트 사이에 접속됨과 동시에 소오스끼리와 게이트끼리가 접속된 제6 및 제7MOSFET로 구성되며, 제6 및 제7MOSFET의 게이트 상기 드레인단자에 접속되어 이루어지는 복합형 MOSFET.
  17. 제1항~제16항 중 어느 한 항에 있어서, 상기 제2MOSFET의 스레쉬홀드를 상기 제1MOSFET의 스레쉬홀드보다 낮게 설정해서 이루어지는 복합형 MOSFET.
  18. 제1항~제16항 중 어느 한 항에 있어서, 상기 제2MOSFET의 드레인ㆍ소오스간 내압을 상기 제1MOSFET의 드레인 ㆍ소오스간 내압보다 낮게 설정해서 이루어지는 복합형 MOSFET.
  19. 제1항~제18항 중 어느 한 항에 있어서, 상기 제1~제3MOSFET의 각 게이트ㆍ소오스 사이에 게이트파괴를 보호하기 위한 게이트보호다이오드를 마련해서 이루어지는 복합형 MOSFET.
  20. 제1항~제19항 중 어느 한 항에 있어서, 상기 드레인단자에 부의 전압을 인가한 경우에 상기 게이트단자의 전압저하를 클램프하는 적어도 1개의 다이오드를 상기 게이트단자와 상기 소오스단자 사이에 마련해서 이루어지는 복합형 MOSFET.
  21. 제1항~제20항 중 어느 한 항에 있어서, 상기 제1MOSFET의 온도를 검출하는 온도검출소자와 이 검출온도가 소정의 온도에 도달한 경우에 상기 제1MOSFET의 드레인전류를 제한하는 회로로 구성되는 과열보호회로를 또 마련해서 이루어지는 복합형 MOSFET.
  22. 제1항~제21항 중 어느 한 항에 있어서, 상기 제1MOSFET의 드레인전류를 검출하는 전류검출회로와 이 드레인전류가 소정의 전류값을 초과하지 않도록 상기 제1MOSFET의 게이트전압을 제한하는 회로로 구성되는 과열보호회로를 또 마련해서 이루어지는 복합형 MOSFET.
  23. 제1항~제22항 중 어느 한 항에 있어서, 상기 드레인단자의 전압이 소정의 전압에 도달한 경우에 상기 제1MOSFET를 온시키고 상기 드레인단자의 전압이 소정의전압을 초과하지 않도록 제한하는 과전압보호회로를 또 마련해서 이루어지는 복합형 MOSFET.
  24. 제1항~제23항 중 어느 한 항에 있어서, 상기 제1MOSFET와 상기 제2MOSFET를 드레인기판을 공유하는 종형 MOSFET로 구성해서 이루어지는 복합형 MOSFET.
  25. 제24항에 있어서, 상기 각 다이오드 및 상기 각 저항을 다결정 실리콘층으로 형성함과 동시에 상기 각 MOSFET와 동일 반도체칩 상에 형성해서 이루어지는 복합형 MOSFET.
  26. 제25항에 있어서, 상기 제1MOSFET와 상기 제2MOSFET 사이에 상기 제1MOSFET의 본체용 p형 확산층보다 얕은 n형 확산층을 형성해서 이루어지는 복합형 MOSFET.
  27. 제24항 또는 제25항에 있어서, 상기제1MOSFET와 상기 제2MOSFET 사이에 상기 제1MOSFET의 본체용 p형 확산층보다 얕은 n형 확산층과 상기 얕은 n형 확산층과 동일 전위로 설정한 필드 플레이트를 형성해서 이루어지는 복합형 MOSFET.
  28. 제24항~제27항 중 어느 한 항에 있어서, 상기 제2MOSFET를 형성하는 바로 아래의 드레인영역의 불순물농도를 상기 제1MOSFET를 형성하는 바로 아래의 드레인영역의 불순물농도보다 높게 해서 이루어지는 복합형 MOSFET.
  29. 제28항에 있어서, 상기온도검출소자를 상기 제1MOSFET의 소오스단자용 패드에 인접하는 활성영역상에 형성해서 이루어지는 복합형 MOSFET.
  30. 제29항에 있어서, 상기 전류검출회로를 동일 반도체칩 상에 형성해서 이루어지는 복합형 MOSFET.
  31. 제24항~제30항 중의 어느 한 항에 있어서, 상기 제1MOSFET의 활성영역상에 소오스단자용 패드를 마련하고, 상기 제2MOSFET의 활성영역상에 드레인단자용 패드를 마련해서 이루어지는 복합형 MOSFET.
  32. 특허청구의 범위 제24항~제31항 중의 어느 한 항에 기재된 복합형 MOSFET를 형성한 반도체칩을 소오스단자용 리이드선 및 드레인단자용 리이드선이 인접하는 반도체칩의 변과는 다른 변에 게이트단자의 리이드선이 인접하도록 게이트단자용 리이드선을 마련한 패키지에 실장해서 이루어지는 복합형 MOSFET.
  33. 제32항에 있어서, 상기 반도체칩을 상기 제1MOSFET의 드레인과 상기 제2MOSFET의 드레인을 단락시키는 금속층을 갖는 패키지에 실장해서 이루어지는 복합형 MOSFET.
  34. 제33항에 있어서, 방열휜에 접속된 상기 금속층을 갖는 패키지에 실장해서 이루어지는 복합형 MOSFET.
  35. 특허청구의 범위 제1항~제34항 중의 어느 한 항에 기재된 복합형 MOSFET를 사용하고, 상기 복합형 MOSFET의 게이트단자에 게이트구동회로를 접속하고, 드레인단자와 소오스단자 사이에 전지와 부하를 접속해서 이루어지는 역접속보호기능을 갖는 전지구동시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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