JP6617002B2 - 整流器、それを用いたオルタネータおよび電源 - Google Patents
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Description
図16(a)はバンド間トンネリング(Band To Band Tunneling)で発生した電子のHCIを示している。
P型MOSFETにおいて、ゲートGに正の高電圧を印加すると、ゲートGとソースSの間に印加される高電圧により、ソースSの拡散層の図中aで示す領域にてバンド間トンネリングによって電子・正孔対が発生する。このとき、ソースSの電圧よりも正に大きい電圧が基板Bに印加されていると、電子がソースSと基板Bの間で加速しゲートGの正電圧に引っ張られ、ゲート酸化膜SiO2に注入される。ゲート酸化膜SiO2にトラップされた電子は、MOSFETの閾値電圧を正の方向にシフトさせる。
N型MOSFETにおいてソースSとドレインDの間に高電圧を印加した状態でゲートGに正の電圧を印加すると、チャネルを流れてドレイン端で加速した電子が、ゲートGに正の電圧に引っ張られてゲート酸化膜SiO2に注入する。ゲート酸化膜SiO2にトラップされた電子は、MOSFETの閾値電圧を正の方向にシフトさせる。
その他の手段については、発明を実施するための形態のなかで説明する。
図1に示すように、第1実施形態における自律型の同期整流MOSFETの整流器108は、正極側主端子Kと負極側主端子Aの外部の2つの端子と、整流MOSFET101と、コンデンサ104と、制御回路107とを含んで構成されている。制御回路107は更に、コンパレータ102と、ダイオード103と、遮断MOSFET105と、遮断制御回路106と、抵抗性素子112と、キャパシタ113と、ツェナーダイオード122とを含んで構成されている。
整流MOSFET101は、寄生ダイオードを内蔵し、整流を行う。制御回路107は、整流MOSFET101のドレインを遮断MOSFET105を介して非反転入力端子IN+(第1の入力端子)に接続し、ソースを反転入力端子IN−(第2の入力端子)に接続したコンパレータ102を含み、コンパレータ102の出力で整流MOSFET101のオン・オフを制御する。
整流MOSFET101のドレインにはドレイン電圧Vdが印加され、ソースにはソース電圧Vsが印加される。整流MOSFET101のドレイン・ソース間には、電圧Vds(=Vd−Vs)が印加され、ゲート・ソース間には、ゲート電圧Vgsが印加される。
遮断制御回路106は、遮断MOSFET105のオン・オフを制御する。遮断制御回路106の端子および配線は、必ずしも上記の通りである必要はなく、遮断制御回路106の回路構成によって変わりうる。
図2に示すように、コンパレータ102は、複数のMOSFETを含んで構成される。コンパレータ102は、定電流回路CC1と、PMOS11,12,13,14,15と、NMOS21,22,23とを備えている。コンパレータ102の電源電圧端子VCCとグランド端子GNDとの間には電源が供給されて動作する。コンパレータ102は、非反転入力端子IN+に印加される電圧Vin+と、反転入力端子IN−に印加される電圧Vin−とを比較して判定するものである。
PMOS13のドレインとNMOS23のドレインとは、出力端子COUTに接続される。この出力端子COUTには、電圧Vcompが印加される。
コンパレータ102の非反転入力端子IN+の電圧Vin+が反転入力端子IN−の電圧Vin−より低くなると、PMOS12に流れる電流のうち、PMOS15よりもPMOS14に流れる電流が小さくなる。NMOS21に流れる電流も少なくなってオフする。NMOS21と同じゲート電圧が印加されるNMOS22もオフし、NMOS23のゲート電圧が上がってNMOS23がオンする。その結果、出力端子COUTには、Lレベルの電圧が出力される。
図3に示す遮断制御回路106の構成を説明する。遮断制御回路106は、NMOS24、定電流回路CC2を備える。ドレイン電圧入力端子VDINは、NMOS24のゲートに接続される。コンデンサ電圧入力端子VCINは定電流回路CC2に接続され、定電流回路CC2はNMOS24のドレインに接続され、NMOS24のソースはグランド端子GNDに接続される。また、出力端子OUTは、定電流回路CC2とNMOS24を繋ぐ配線に接続される。NMOS24がオンすることで遮断MOSFET105(図1参照)をオフにし、NMOS24がオフすることで遮断MOSFET105をオンにする。
コンデンサ電圧入力端子VCINには、コンデンサ104の電圧Vcが供給されている。ドレイン電圧入力端子VDINの電圧Vdsが、NMOS24の閾値電圧Vthよりも小さいと、NMOS24がオフする。出力端子OUTの電圧Vshutは、電圧Vcに等しいHレベルの電圧となる。
逆にドレイン電圧入力端子VDINの電圧Vdsが、NMOS24の閾値電圧Vthよりも大きいと、NMOS24がオンする。出力端子OUTの電圧Vshutは、Lレベルの電圧となる。
図5に示すように、自律型の同期整流MOSFETの整流器108を用いたオルタネータ140は、回転子コイル109および固定子コイル110uv,110vw,110wuを含んで構成される発電部と、整流回路130とを備えている。
発電部は、回転子コイル109と、Δ結線された3本の固定子コイル110uv,110vw,110wuとを含んで構成される。固定子コイル110wu,110uvが結線されたノードからU相レグ131uの中点配線が引き出される。固定子コイル110uv,110vwが結線されたノードからV相レグ131vの中点配線が引き出される。固定子コイル110vw,110wuが結線されたノードからW相レグ131wの中点配線が引き出される。なお、各固定子コイル110uv,110vw,110wuの結線は、Δ結線の代わりにY結線としてもよく、限定されない。
バッテリ111(エネルギ蓄積部)は、例えば車載用バッテリであり、その動作範囲は例えば10.8Vから14V程度である。
V相レグ131vのハイサイドの整流器108vhは、整流MOSFET101vhと制御回路107vhとコンデンサ104vhとを含んで構成される。V相レグ131vのロウサイドの整流器108vlは、同様に整流MOSFET101vlと制御回路107vlとコンデンサ104vlとを含んで構成される。
以下、各整流器108uh〜108wlを特に区別しないときには、各実施形態では整流器108,108A,108Bと記載する。各制御回路107uh〜108wlを特に区別しないときには、各実施形態では制御回路107と記載する。各整流MOSFET101uh〜101wlを特に区別しないときには、単に整流MOSFET101と記載する。各コンデンサ104uh〜104wlを特に区別しないときには、単にコンデンサ104と記載する。
図6(b)は、整流MOSFET101のドレイン電流Idを示すグラフである。このドレイン電流Idは、整流電流である。
図6(c)は、制御回路107の遮断制御回路106の出力端子OUTの電圧Vshutを示すグラフである。この電圧Vshutが、制御回路107の遮断MOSFET105のゲートに印加される。
図6(d)は、制御回路107のコンパレータ102の非反転入力端子IN+の電圧Vin+を示すグラフである。コンパレータ102の非反転入力端子IN+の電圧Vin+は、図2に示すコンパレータ102の回路においてPMOS15のゲートに印加される電圧である。
図6(e)は、整流MOSFET101のゲート電圧Vgsを示すグラフである。ゲート電圧Vgsは、コンパレータ102の出力端子COUTの電圧でもある。
この状態において、コンパレータ102の非反転入力端子IN+には整流MOSFET101のドレイン電圧Vdが、コンパレータ102の反転入力端子IN−には整流MOSFET101のソース電圧Vsが印加され、整流器108ulは自律型の同期整流の動作を行うことができる。この時刻t62では、電圧Vdsは負の電圧であるので、図6(e)に示すように、コンパレータ102の出力端子COUT、すなわち整流MOSFET101のゲートにはコンデンサ104と等しいHレベルの電圧が出力されていて、整流MOSFET101はオンされている。この整流MOSFET101の導通による整流により、低損失を実現する。
中点配線の電圧Vuが更に上がり、時刻t65において、オルタネータ140と接続されるバッテリ111のバッテリ電圧VB以上となる。このとき、ハイサイドの整流器108uhの整流MOSFET101がオンされて整流電流を流しており、ロウサイドの整流器108ulの整流MOSFET101のドレイン・ソース間の電圧Vdsは、オルタネータ140と接続されるバッテリ111のバッテリ電圧VBにハイサイドの整流器108uhのオン電圧を加えた正の高電圧となる。遮断制御回路106のNMOS24はオンしたままであり、遮断制御回路106の出力端子OUTはLレベルの電圧を出力し続ける。遮断MOSFET105はオフされており、整流MOSFET101のドレインとコンパレータ102の非反転入力端子IN+とは遮断MOSFET105により遮断されている。
これにより、整流動作を行うとともに、整流MOSFET101のドレインの高電圧がコンパレータ102の非反転入力端子IN+に、すなわち、コンパレータ102の非反転入力端子IN+に接続されたMOSFETのゲートに印加されないようにすることができる。
時刻t70において、整流器108の正極側主端子Kと負極側主端子Aとの間に逆サージが印加される。図7(a)に示すように、整流MOSFET101のドレイン・ソース間の電圧Vdsは逆サージの電圧が印加されて増加し始める。図7(b)に示すように、電流Idは未だ流れていない。このとき、遮断制御回路106のNMOS24はオフ状態であり、遮断制御回路106の出力端子OUTはコンデンサ104のHレベルの電圧が出力している。図7(c)に示すように、コンデンサ104に電荷が残っていない場合は、電圧Vshutは0Vである。
ここで、図7(b)に示すように、整流器108の2端子間にサージ電流が流れる。このとき、整流MOSFET101のドレインには大きなサージ電圧が印加されているが、整流MOSFET101のドレインとコンパレータ102の非反転入力端子IN+とは遮断されているため、図7(b)に示すように、コンパレータ102の非反転入力端子IN+にはサージの高電圧は印加されない。
第2実施形態の自律型の同期整流MOSFETの整流器108Aは、図1に示す第1実施形態における整流器108に対し、遮断制御回路106にコンデンサ電圧出力端子VCOUTが追加された遮断制御回路106Aを備え、コンパレータ102の電源電圧端子VCCが、遮断制御回路106Aのコンデンサ電圧出力端子VCOUTに接続される。コンデンサ電圧出力端子VCOUTからは、電圧Vccが出力される。
更にコンパレータ102の後段には、ゲート駆動回路115が設けられる。コンパレータ102の出力端子COUTがゲート駆動回路115の入力端子INに接続され、ゲート駆動回路115の出力端子GOUTが整流MOSFET101のゲートに接続される。また、遮断制御回路106Aのコンデンサ電圧出力端子VCOUTがゲート駆動回路115の電源電圧端子VCCに接続され、ゲート駆動回路115のグランド端子GNDは、整流器108Aの負極側主端子Aに接続される。コンパレータ102は、第1実施形態のコンパレータ102(図2参照)と同じものを用いる。第1実施形態の整流器108(図1参照)と同様に、ゲート駆動回路115を備えていなくてもよい。その場合には、コンパレータ102の出力で整流MOSFET101のゲートを駆動することになる。また、第1実施形態の整流器108が、ゲート駆動回路115(図8参照)を備えていてもよい。
図9に示す遮断制御回路106Aの構成を説明する。第1実施形態の遮断制御回路106(図3参照)に対し、抵抗R1,R4,R5,R6、PMOS17,18、NMOS25,26,27、ダイオードD2,D3、定電流回路CC3,CC4,CC5、CC6が追加され、更にコンデンサ電圧出力端子VCOUTを含んで構成される。
ドレイン電圧入力端子VDINは、抵抗R1と定電流回路CC3とNMOS25とを介してグランド端子GNDに接続され、更に抵抗R4を介してNMOS24のゲートに接続される。NMOS24のソースは、ダイオードD2を介してグランド端子GNDに接続され、NMOS24のドレインは出力端子OUTに接続される。これにより、ドレイン電圧入力端子VDINの電圧Vdsが(NMOS24の閾値電圧Vth+ダイオードD2の順方向電圧降下Vf)以上のときに、NMOS24がターンオンする。よって出力端子OUTの電圧VshutをLレベルとして、遮断MOSFET105をオフすることができる。抵抗R1と定電流回路CC3との接続ノードは、PMOS16のゲートに接続される。NMOS25のゲートはPMOS16のドレインに接続され、PMOS16とNMOS25とは、ラッチ回路を構成する。これにより、ドレイン電圧入力端子VDINの状態を検知可能とすると共に、ドレイン電圧入力端子VDINとグランド端子GNDとの間を遮断して消費電流を低減可能である。
コンデンサ電圧入力端子VCINは更に、ダイオードD1とNMOS26と抵抗R5とを介してNMOS24のゲートに接続される。NMOS26のゲートは、NMOS24のドレインかつ出力端子OUTに接続される。このNMOS26により、出力端子OUTの電圧VshutがHレベルのときにNMOS24のゲート電圧を持ち上げて、電圧Vdsに対する電圧Vshutの特性にヒステリシスを持たせることができる。
ドレイン電圧入力端子VDINは、抵抗R6と定電流回路CC4とNMOS27とを介してグランド端子GNDに接続される。コンデンサ電圧入力端子VCINは、PMOS17とダイオードD3と定電流回路CC5とを介して、抵抗R6と定電流回路CC4との接続ノードに接続され、更にPMOS18を介してコンデンサ電圧出力端子VCOUTに接続される。コンデンサ電圧出力端子VCOUTは、NMOS27のゲートに接続されると共に、定電流回路CC6を介してグランド端子GNDに接続される。NMOS24のドレインかつ出力端子OUTは、PMOS17のゲートに接続される。PMOS17のドレインは、PMOS18のゲートに接続される。
最初、電圧Vdsが、(コンデンサ電圧入力端子VCINの電圧Vc+PMOS16の閾値電圧Vth2)以上であり、PMOS16とNMOS25とはオフしている(図10(c)参照)。このとき電圧Vdsは、(NMOS24の閾値電圧Vth+ダイオードD2の順方向電圧降下Vf)以上なので、NMOS24はオンしている。出力端子OUTの電圧VshutはLレベルとなる(図10(a)参照)。これにより遮断制御回路106Aは、遮断MOSFET105をオフし、整流MOSFET101のドレインと制御回路107のコンパレータ102の非反転入力端子IN+とを電気的に遮断する。
出力端子OUTの電圧VshutはLレベルなので、NMOS25とNMOS26はオフし、PMOS17はオンしている。PMOS18のゲートに電圧Vcと等しいHレベルの電圧が印加され、PMOS18はオフする。これによりコンデンサ電圧出力端子VCOUTの電圧Vccは、Lレベルの電圧(図10(b)参照)となる。よって、コンパレータ102の電源電圧端子VCCには、コンデンサ104の電圧Vcが印加されない状態となる。
次に電圧Vdsが(電圧Vc+PMOS16の閾値電圧Vth2)を下回ると、PMOS16がターンオンし(図10(c)参照)、以降はPMOS16のオン状態とNMOS25のオン状態とが保持される。PMOS16がオンすることで、定電流回路CC2とNMOS24は、第1実施形態の遮断制御回路106(図3参照)と同じ遮断制御の動作が可能となる。NMOS25はオンしているので、抵抗R1に電流が流れ、抵抗R1で電圧低下する。
このとき電圧Vdsは、(NMOS24の閾値電圧Vth+ダイオードD2の順方向電圧降下Vf)以上なので、NMOS24はオンしており、出力端子OUTの電圧Vshutは引き続きLレベルとなり(図10(a)参照)、遮断MOSFET105をオフする。コンデンサ電圧出力端子VCOUTの電圧Vccも、引き続きLレベルの電圧(図10(b)参照)となる。
つまりNMOS24がオン状態ならば、PMOS16のオン・オフにかかわらず、出力端子OUTの電圧VshutはLレベルの電圧となり、NMOS26はオフする。NMOS26がオフしていると、抵抗R4および抵抗R5には電流が流れず、抵抗R4での電圧低下はない。よって、電圧Vdsが(NMOS24の閾値電圧Vth+ダイオードD2の順方向電圧降下Vf)を下回ると、NMOS24がターンオフする。
更に電圧Vdsが降下して、(NMOS24の閾値電圧Vth+ダイオードD2の順方向電圧降下Vf)を下回ると、NMOS24がターンオフし、出力端子OUTの電圧VshutはHレベルとなる(図10(a)参照)。これにより遮断制御回路106Aは、遮断MOSFET105をオンし、整流MOSFET101のドレインと制御回路107のコンパレータ102の非反転入力端子IN+とを電気的に接続する。
このNMOS24のターンオフによりNMOS26がターンオンし、抵抗R5を介してNMOS24のゲートにバイアスを掛ける。これにより、NMOS24はヒステリシス特性を持つようになる。
更にNMOS24のターンオフによりPMOS17がターンオフし、PMOS17のターンオフによりPMOS18がターンオンする。PMOS18のターンオンにより、コンデンサ電圧出力端子VCOUTはコンデンサ電圧入力端子VCINと導通し、電圧Vccは電圧Vcと等しいHレベルの電圧(図10(b)参照)となる。よってコンパレータ102の電源電圧端子VCCには、コンデンサ104の電圧Vcが印加され、コンパレータ102は駆動可能な状態となる。
更に電圧Vdsが下がり負の値になると、コンパレータ102が出力を切り替えて整流MOSFET101をターンオンし、整流電流を流す。このときPMOS16とNMOS26,25はオンしており、NMOS24はオフしている。
《Vds≧0》
電圧Vdsが上昇し、負から0または正の値になると、コンパレータ102が出力を切り替えて整流MOSFET101をターンオフする。このとき、NMOS26はオンしているので、コンデンサ電圧入力端子VCINから抵抗R4,R5を通ってドレイン電圧入力端子VDINへ電流が流れ、抵抗R4による電圧低下が生じる。この電圧低下をヒステリシス電圧Vhとする。
更に電圧Vdsが上昇し、(閾値電圧Vth+順方向電圧降下Vf+ヒステリシス電圧Vh)以上になると、NMOS24がターンオンし、出力端子OUTの電圧Vshutは、Lレベルとなる(図10(a)参照)。これにより遮断制御回路106Aは、遮断MOSFET105をターンオフし、整流MOSFET101のドレインと制御回路107のコンパレータ102の非反転入力端子IN+とを電気的に遮断する。
第2実施形態ではヒステリシス電圧Vhにより、コンパレータ102の非反転入力端子IN+の接続と遮断とを繰り返す振動を抑止することができる。なお、このヒステリシスは、電圧Vdsの変化が常に急峻である場合には不要である。その場合、第2実施形態の遮断制御回路106A(図9参照)からダイオードD1、NMOS26、抵抗R4,R5を除いて、この遮断制御回路106Aを簡素に構成することができる。
このNMOS24のターンオンにより、NMOS26がターンオフし、PMOS17がターンオンする。PMOS17のターンオンにより、PMOS18はターンオフする。PMOS18のターンオフにより、コンデンサ電圧出力端子VCOUTはコンデンサ電圧入力端子VCINと遮断され、電圧VccはLレベルの電圧(図10(b)参照)となる。よって、コンパレータ102の電源電圧端子VCCには、コンデンサ104の高電圧が印加されない状態となる。
ダイオードD2をNMOS24とグランド端子GNDの間に接続することで、遮断MOSFET105をターンオンおよびターンオフするときの電圧Vdsの閾値を順方向電圧降下Vfだけ大きくすることができる。これにより、ノイズ電圧が加わったときの遮断MOSFET105のターンオフの誤動作を起こりにくくすることができる。
また、ノイズ電圧が充分に小さいならば、ダイオードD2を除いてもよい。ダイオードD2を除くことで、コンパレータの入力非反転入力端子IN+に印加される電圧をその分小さくすることができると共に、この遮断制御回路106Aを簡素に構成することができる。
更に電圧Vdsが上昇し、(電圧Vc+PMOS16の閾値電圧Vth2+抵抗R1の電圧低下Vr1)以上になると、PMOS16とNMOS25とがターンオフし(図10(c)参照)、以降PMOS16のオフ状態とNMOS25のオフ状態とが保持される。PMOS16とNMOS25とがオフすると、ドレイン電圧入力端子VDINからグランド端子GNDに流れる電流と、コンデンサ電圧入力端子VCINからグランド端子GNDに流れる電流とが抑制できる。コンデンサ電圧入力端子VCINからの電流を抑制できると、制御回路107の電源として用いているコンデンサ104の電荷の消費を抑え、コンデンサ104の容量を小さくすることができ、コンデンサ104のコストや実装面積を低減することができる。
以上説明したように、第2実施形態の遮断制御回路106A(図9参照)は、PMOS16とNMOS25から成るラッチ回路、ダイオードD1とNMOS26と抵抗R4,R5から成るヒステリシス付与回路、ノイズに強くするためのダイオードD2を備える。これらの回路や素子は、第1実施形態の遮断制御回路106(図2参照)に適用してもよい。
NMOS24がオンするとPMOS17がオンし、PMOS18のゲートには電圧Vcに等しいHレベルの電圧が印加され、PMOS18はオフする。コンデンサ電圧出力端子VCOUTの電圧Vccは、Lレベルの電圧(図10(b)参照)となる。
これにより、逆サージの印加中、コンパレータ102の電源電圧端子VCCには、コンデンサ104の高電圧が印加されない状態となる。
更に整流MOSFET101のドレイン・ソース間の電圧Vdsが、NMOS24の閾値電圧VthとダイオードD2の順方向電圧降下Vfとの和を上回ると、NMOS24がオンする。出力端子OUTの電圧Vshutは、Lレベルの電圧(図10(a)参照)となり、遮断MOSFET105が正極側主端子Kと非反転入力端子IN+とを電気的に遮断する。
NMOS24がオンするとPMOS17がオンし、PMOS18がオフする。コンデンサ電圧出力端子VCOUTの電圧Vccは、Lレベルの電圧(図10(b)参照)となる。
これにより、車両停止中、コンパレータ102の電源電圧端子VCCには、コンデンサ104の高電圧が印加されない状態となる。
ゲート駆動回路115は、PMOS30c、32cとNMOS31c、33cから成る2段のCMOSバッファで構成される。ゲート駆動回路115により、コンパレータ102の出力に基づき、整流MOSFET101のゲートをより高速に駆動できる。図11では、2段のCMOSバッファの例を示したが、他の段数でも構わない。
図13に示す遮断制御回路106Bは、図12に示す遮断制御回路106Aに対し、PMOS19とNMOS28とが追加されている。PMOS19とNMOS28とがCMOSインバータを構成し、このCMOSインバータの入力側はPMOS16のドレインに接続される。このCMOSインバータの出力側は、第2出力端子OUT2に接続される。
整流動作中、整流MOSFET101のドレイン・ソース間の電圧Vdsが降下する場合を説明する。電圧Vdsが、(電圧Vc+PMOS16の閾値電圧Vth2)を下回り、PMOS16がターンオンすると、PMOS19とNMOS28とからなるCMOSインバータに電圧Vcに等しいHレベルの電圧が入力され、このCMOSインバータからLレベルの電圧が出力される。よって第2出力端子OUT2の電圧VshortはLレベルの電圧(図14(d)参照)となり、短絡MOSFET118がオフし、コンパレータ102の非反転入力端子IN+と反転入力端子IN−とが遮断される。その結果、コンパレータ102の非反転入力端子IN+には整流MOSFET101のドレイン電圧Vdが、コンパレータ102の反転入力端子IN−には整流MOSFET101のソース電圧Vsが入力され、整流器108ulは自律型の同期整流の動作を行うことができるようになる。
整流動作中、整流MOSFET101のドレイン・ソース間の電圧Vdsが上昇する場合を説明する。電圧Vdsが(電圧Vc+PMOS16の閾値電圧Vth2+抵抗R1による電圧低下Vr1)以上となり、PMOS16がターンオフすると、PMOS19とNMOS28とからなるCMOSインバータにLレベルの電圧が入力され、このCMOSインバータから電圧Vcに等しいHレベルの電圧が出力される。よって第2出力端子OUT2の電圧Vshortは電圧Vcに等しいHレベルの電圧(図14(d)参照)となり、短絡MOSFET118がオンし、コンパレータ102の非反転入力端子IN+と反転入力端子IN−とが短絡される。その結果、コンパレータ102の非反転入力端子IN+の電圧が整流MOSFET101のソースと同じLレベルの電圧になり、整流動作時に、コンパレータ102の非反転入力端子IN+に接続されたPMOS15(図2参照)のゲートに高電圧が印加されない状態となる。
図15は、自律型の整流器108を用いた第4実施形態の電源150の概略構成を示す回路図である。
図15に示すように、自律型の同期整流MOSFETの整流器108を用いた電源150は、第1実施形態のオルタネータ140(図5参照)と同様に整流回路130を備え、発電部の代わりに三相交流電源151に接続され、バッテリ111の代わりに平滑コンデンサ152と負荷153とに接続されている。
三相交流電源151は、ノードNu,Nv,Nwに接続されており、3相交流電圧を印加する。平滑コンデンサ152は、整流回路130が印加する直流電圧を平滑化する。負荷153は、直流電圧が印加されて電力を消費する。
整流器108は、例えば第1実施形態の整流器108と同様である。この整流器108を電源に用いることで、同期整流MOSFETのドレインに平滑コンデンサ152の高電圧が印加されても、高電圧印加による特性変動を引き起こすことなく、低損失な整流を行うことができる。
なお、電源150に用いられるのは第1実施形態の整流器108に限られず、第2実施形態の整流器108Aや、第3実施形態の整流器108Bを用いてもよく、限定されない。
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。
102 コンパレータ (判定回路)
103,117 ダイオード
104 コンデンサ
105 遮断MOSFET
106,106A,106B 遮断制御回路
107 制御回路
108,108A,108B 整流器
109 回転子コイル
110uv,110vw,110wu 固定子コイル
111 バッテリ
112 抵抗性素子
113 キャパシタ
115 ゲート駆動回路
118 短絡MOSFET
130 整流回路
140 オルタネータ
150 電源
151 三相交流電源
152 平滑コンデンサ
153 負荷
11〜19 PMOS (P型MOSFET)
21〜28 NMOS (N型MOSFET)
30c,32c ハイ側P型MOSFET
31c,33c ロウ側N型MOSFET
CC1〜CC6 定電流回路
D1〜D3 ダイオード
IN+ 非反転入力端子
IN− 反転入力端子
Vds ドレイン・ソース間の電圧
Nu,Nv,Nw ノード (交流端子)
Np,Nn ノード (直流端子)
K 正極側主端子 (一対の主端子のうち一方)
A 負極側主端子 (一対の主端子のうち他方)
OUT 出力端子
COUT 出力端子
GOUT 出力端子
GND グランド端子
VCC 電源電圧端子
VDIN ドレイン電圧入力端子
VCIN コンデンサ電圧入力端子
VCOUT コンデンサ電圧出力端子
OUT2 第2出力端子
Claims (9)
- 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
前記制御回路に電源を供給するコンデンサと、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、を備え、
前記コンパレータの第1の入力端子が、前記コンパレータを構成する複数のMOSFETのうちの1つのMOSFETのゲートに接続され、前記第1の所定電圧が前記コンデンサにより供給される電源の電圧を下回ることにより、前記コンパレータを構成するMOSFETの閾値電圧のシフトに起因する前記整流MOSFETのオン・オフのタイミングのシフトを防止する、
ことを特徴とする整流器。 - 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、を備え、
前記遮断制御回路は、前記整流MOSFETのドレインをゲートに接続したN型MOSFETを備え、前記N型MOSFETがオンすることで前記遮断MOSFETをオフにし、前記N型MOSFETがオフすることで前記遮断MOSFETをオンにする、
ことを特徴とする整流器。 - 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、
前記コンパレータの第1の入力端子と第2の入力端子との間に接続されるキャパシタと、を備える、
ことを特徴とする整流器。 - 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、
前記コンパレータの第1の入力端子と前記整流MOSFETとのソースとの間を短絡する抵抗と、を備える、
ことを特徴とする整流器。 - 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、
前記コンパレータの第1の入力端子と前記整流MOSFETとのソースとの間を短絡する短絡MOSFETと、を備え、
前記遮断制御回路は、前記整流MOSFETのドレインの電圧が前記第1の所定電圧よりも高い第2の所定電圧以上であるときに前記短絡MOSFETをオンにし、前記整流MOSFETのドレインの電圧が前記第2の所定電圧未満であるときに前記短絡MOSFETをオフにする回路を備える、
ことを特徴とする整流器。 - 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
前記制御回路に電源を供給するコンデンサと、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、を備え、
前記遮断制御回路は、前記整流MOSFETのドレインの電圧が所定電圧以上であるときに前記コンデンサの正極の端子と前記コンパレータの電源電圧端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が所定電圧未満であるときに前記コンデンサの正極の端子と前記コンパレータの電源電圧端子との間を電気的に導通させる回路を備える、
ことを特徴とする整流器。 - 整流を行う整流MOSFETと、
前記整流MOSFETのドレインを第1の入力端子に接続し、ソースを第2の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流MOSFETのオン・オフを制御する制御回路と、
前記制御回路に電源を供給するコンデンサと、
を備えており、
前記制御回路は、
前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間に遮断を行う遮断MOSFETと、
前記整流MOSFETのドレインの電圧が第1の所定電圧以上であるときに前記遮断MOSFETをオフにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が前記第1の所定電圧未満であるときに前記遮断MOSFETをオンにして前記整流MOSFETのドレインと前記コンパレータの第1の入力端子とを電気的に導通させる遮断制御回路と、
ゲート駆動回路と、を備え、
前記遮断制御回路は、前記整流MOSFETのドレインの電圧が所定電圧以上であるときに前記コンデンサの正極の端子と前記ゲート駆動回路の電源電圧端子との間を電気的に遮断し、前記整流MOSFETのドレインの電圧が所定電圧未満であるときに前記コンデンサの正極の端子と前記ゲート駆動回路の電源電圧端子との間を電気的に導通させる回路を備える、
ことを特徴とする整流器。 - 請求項1ないし請求項7のいずれか1項に記載の整流器を備える、
ことを特徴とするオルタネータ。 - 請求項1ないし請求項7のいずれか1項に記載の整流器を備える、
ことを特徴とする電源。
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