JP6065808B2 - 半導体装置及び半導体モジュール - Google Patents

Description

本発明は、高電圧印加環境においても電力消費を抑制し、電源電圧の基準電位に対する電位状態に応じて出力を制御することができる半導体装置及び半導体モジュールに関する。

インバータ回路などでは、トーテムポール接続された２つのスイッチング素子をハイサイド及びローサイドの制御回路がそれぞれ駆動する。このハイサイド及びローサイドの制御回路には絶縁された個別の電源を使用する必要がある。

単相インバータを制御する制御回路では、ハイサイドに２つの絶縁電源、ローサイドに１つの絶縁電源の計３つの絶縁電源が必要である。さらに、３相インバータを制御する制御回路では、ハイサイドに３つの絶縁電源が必要となるため、計４つの絶縁電源が必要となり、制御回路が大規模化する。

電源数削減のため、ハイサイド制御回路の電源にブートストラップ回路を使用し、３相インバータを制御する制御回路の電源を１電源とした構成も存在する。しかし、ブートストラップ回路はハイサイドのスイッチング素子ＯＮ期間中は動作不能（ブートストラップコンデンサが充電されない）となることから、ハイサイドのスイッチング素子ＯＮ期間が長くなる制御方式については適応が困難である。

そこで、ブートストラップコンデンサを十分に充電し、かつ回路を簡略化及び小型化するためにブートストラップ補償回路を用いた構成が提案されている（例えば、特許文献１参照）。ブートストラップ補償回路では、電源電圧が基準電位に対して浮動し、その高低によって出力回路のＯＮ・ＯＦＦを制御する。具体的には、電源電圧の基準電位に対する電位を検出する抵抗分圧回路を設ける。その出力を所定のしきい値に設定されたインバータ回路等に入力し電位状態のＨとＬを定義し、それに応じて出力回路を駆動させる。

特開２０１１−２３４４３０号公報

従来の技術は非常にシンプルな回路構成であるが、高電圧が印加される環境に適用した際の応答速度が問題となる。抵抗分圧回路は電源と基準電位との間に設置する必要がある。分圧抵抗に流れる電流を抑えるために、高い抵抗値の分圧抵抗回路が必要となる。従って、分圧抵抗での電流消費は抑えられるが、抵抗に付随する寄生容量とで形成されるＣＲ回路の時定数が大となり、応答速度が低下する。

通常ＩＣパッケージの放熱性等から、許容消費電力は数百ｍＷ以下である。６００Ｖや１２００Ｖといった電圧印加下でこの条件を満たすには、ＭΩ規模の分圧抵抗が必要となる。これに付随する寄生容量が数ｐＦであるとき、時定数はＭΩ×数ｐＦでμｓオーダーの応答速度となる。一方、電源電圧・基準電位間電圧の過渡応答は数ｋＶ／μｓオーダーであって、μｓオーダーで応答し出力回路がＯＦＦするまでに負荷と出力回路に数１０Ｗ等の過大な電力が印加されて破壊される。

本発明は、上述のような課題を解決するためになされたもので、その目的は高電圧印加環境においても電力消費を抑制し、電源電圧の基準電位に対する電位状態に応じて出力を制御することができる半導体装置及び半導体モジュールを得るものである。

本発明に係る半導体装置は、電源電位と基準電位の間に直列に接続された第１及び第２の抵抗を有し、前記第１及び第２の抵抗の接続点の電位を出力する抵抗分圧回路と、一端が前記電源電位に接続された第３の抵抗と、前記第３の抵抗の他端と前記基準電位の間に接続されたコンデンサとを有し、前記第３の抵抗と前記コンデンサの接続点の電位を出力する過渡応答検出回路と、前記抵抗分圧回路の出力信号と前記過渡応答検出回路の出力信号をＡＮＤ演算するＡＮＤ回路と、前記ＡＮＤ回路の出力信号によりスイッチングが制御される出力回路とを備え、前記電源電位は前記基準電位に対して上下することを特徴とする。

本発明では過渡応答検出回路によって出力回路を高速にスイッチングできるため、電力消費を抑制するために分圧回路の抵抗値を大きくした場合でも、負荷と出力回路に過大な電力が印加されるのを防ぐことができる。従って、電圧印加環境においても電力消費を抑制し、電源電圧の基準電位に対する電位状態に応じて出力を制御することができる。

本発明の実施の形態１に係る半導体装置を示す回路図である。 本発明の実施の形態１に係る半導体装置の動作を示すタイムチャートである。 比較例に係る半導体装置を示す回路図である。 比較例に係る半導体装置の動作を示すタイムチャートである。 本発明の実施の形態２に係る半導体装置を示す回路図である。 フリップフロップ回路を示す回路図である。 本発明の実施の形態２に係る半導体装置の動作を示すタイムチャートである。 本発明の実施の形態３に係る半導体装置を示す回路図である。 本発明の実施の形態４に係る半導体装置を示す回路図である。 遅延回路を示す図である。 本発明の実施の形態４に係る半導体装置の動作を示すタイムチャートである。 本発明の実施の形態５に係る半導体装置を示す回路図である。 本発明の実施の形態６に係る半導体モジュールを示す回路図である。 本発明の実施の形態６に係る半導体モジュールを示す回路図である。 本発明の実施の形態６に係る半導体モジュールを示す回路図である。 本発明の実施の形態７に係る半導体モジュールを示す回路図である。 本発明の実施の形態８に係る半導体モジュールを示す回路図である。 本発明の実施の形態８に係る半導体モジュールを示す回路図である。 本発明の実施の形態９に係る半導体モジュールを示す回路図である。 本発明の実施の形態１０に係る電源回路を示す回路図である。 本発明の実施の形態１０に係る電源回路を示す回路図である。 本発明の実施の形態１１に係る電源回路を示す回路図である。 本発明の実施の形態１１に係る電源回路を示す回路図である。

本発明の実施の形態に係る半導体装置及び半導体モジュールについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。抵抗分圧回路１は、電源電位ＨＶＢと基準電位ｃｏｍの間に直列に接続された抵抗Ｒ１，Ｒ２を有し、抵抗Ｒ１，Ｒ２の接続点の電位ＶＭＯＮを出力する。過渡応答検出回路２は、一端が電源電位ＨＶＢに接続された抵抗Ｒ３と、抵抗Ｒ３の他端と基準電位ｃｏｍの間に接続されたコンデンサＣ１とを有し、抵抗Ｒ３とコンデンサＣ１の接続点の電位Ｖｄｖｄｔを出力する。

ＡＮＤ回路３は、抵抗分圧回路１の出力信号（分圧電位ＶＭＯＮ）と過渡応答検出回路２の出力信号（電位Ｖｄｖｄｔ）をＡＮＤ演算する。出力回路４は、ＡＮＤ回路３の出力信号ｐｒｅｏｕｔによりスイッチングが制御される。出力回路４の出力と基準電位ｃｏｍとの間に負荷５が設置されている。ＡＮＤ回路３と出力回路４の電源電圧はＨＶＢ−ＨＶＳであり、この電源電圧が基準電位ｃｏｍに対して上下する。

出力回路４のＯＮ・ＯＦＦ制御は直流的には抵抗分圧回路１とＡＮＤ回路３で行う。例えばＨＶＢ−ｃｏｍ間電圧が狭まりＶＭＯＮがＡＮＤ回路３に対してＨレベルのとき出力回路４の出力はＯＮ、ＨＶＢ−ｃｏｍ間電圧が広がってＶＭＯＮがＡＮＤ回路３に対してＬレベルとなると出力回路４の出力はＯＦＦとなる。ここで、過渡応答検出回路２の出力Ｖｄｖｄｔは直流動作としてはＨＶＢと同電位となりＡＮＤ回路３に対して常にＨレベルとなるため、抵抗分圧回路１のみで出力回路４の動作が決定される。

図２は、本発明の実施の形態１に係る半導体装置の動作を示すタイムチャートである。寄生容量のため、抵抗分圧回路１の出力ＶＭＯＮはＨＶＢ−ｃｏｍの電位遷移に比べて遅れを生じる。一方、過渡応答検出回路２の出力Ｖｄｖｄｔは、ｃｏｍとの間のコンデンサＣ１によって、過渡応答開始直後は過渡応答前のｃｏｍとの電位関係を保持し、徐々にＨＶＢ電位へ近づく。

ＨＶＢ−ｃｏｍ間電圧が広がると、まず過渡応答検出回路２の出力ＶｄｖｄｔがＬレベルとなるため、ＡＮＤ回路３の出力はＬレベルとなり出力回路４をＯＦＦさせる。続いて抵抗分圧回路１の出力ＶＭＯＮがＬレベルとなり、過渡応答検出回路２の出力ＶｄｖｄｔがＨレベルに戻った後もＡＮＤ回路３はＬレベルを出力し、出力回路４はＯＦＦ状態を保持する。

一方、ＨＶＢ−ｃｏｍ間電圧が狭まるときは、過渡応答検出回路２の出力ＶｄｖｄｔはＡＮＤ回路３に対してＨレベルのままであるから、抵抗分圧回路１の出力ＶＭＯＮがＡＮＤ回路３に対しＨレベルとなった際に出力回路はＯＮとなる。

続いて、本実施の形態の効果を比較例と比較して説明する。図３は比較例に係る半導体装置を示す回路図である。比較例には過渡応答検出回路２とＡＮＤ回路３が無い。抵抗分圧回路１の出力ＶＭＯＮはインバータ６，７を介して出力回路４に入力される。

図４は、比較例に係る半導体装置の動作を示すタイムチャートである。電源電位ＨＶＢが基準電位ｃｏｍに対して上昇すると、抵抗分圧回路１の出力が切替り出力回路４がＯＮ状態からＯＦＦ状態に切替る。しかし、電源電位ＨＶＢの変動に対して抵抗分圧回路１の出力ＶＭＯＮの応答が遅いと、出力回路４のスイッチングもその分の遅れが生じる。ＨＶＢの上昇から出力回路４がＯＦＦとなるまでの間に負荷５に過大な電力が印加されてしまう。この現象は抵抗分圧回路１の抵抗値を大きくすることに付随するものであり、比較例では高電圧が印加される環境への適用は困難である。

これに対して本実施の形態では、ＨＶＢ−ｃｏｍ間電圧が広がる際に過渡応答検出回路２によって出力回路４を高速にスイッチングできる。このため、電力消費を抑制するために抵抗分圧回路１の抵抗値を大きくした場合でも、負荷５と出力回路４に過大な電力が印加されるのを防ぐことができる。従って、電圧印加環境においても電力消費を抑制し、電源電圧の基準電位に対する電位状態に応じて出力を制御することができる。

実施の形態２．
図５は、本発明の実施の形態２に係る半導体装置を示す回路図である。インバータ８が抵抗分圧回路１の出力信号を反転する。インバータ９が過渡応答検出回路２の出力信号を反転する。フリップフロップ回路１０が、インバータ８の出力信号をリセット端子Ｒで入力し、インバータ９の出力信号をセット端子Ｓで入力する。ＮＯＲ回路１１がインバータ８の出力信号とフリップフロップ回路１０の出力信号をＮＯＲ演算する。出力回路４はＮＯＲ回路１１の出力信号ｐｒｅｏｕｔによりスイッチングが制御される。

図６は、フリップフロップ回路を示す回路図である。ＮＯＲ回路１０ａにリセット端子Ｒからの信号とＮＯＲ回路１０ｂの出力信号が入力される。ＮＯＲ回路１０ｂにセット端子Ｓからの信号とＮＯＲ回路１０ａの出力信号が入力される。ＮＯＲ回路１０ａの出力信号が出力Ｑから出力される。

図７は、本発明の実施の形態２に係る半導体装置の動作を示すタイムチャートである。ＨＶＢ−ｃｏｍ間電圧が広がると、まず過渡応答検出回路２によりフリップフロップ回路１０のセット端子ＳにＨレベル信号が入力されフリップフロップ回路１０の出力ＱはＨレベルとなる。フリップフロップ回路１０により、過渡応答が完了しフリップフロップ回路１０のセット端子Ｓに入力される信号がＬレベルとなっても、フリップフロップ回路１０の出力ＱはＨレベルを保持する。抵抗分圧回路１からリセット端子ＲへＨレベル信号が入力されるとフリップフロップ回路１０の出力ＱはＬレベルとなる。

即ち、出力回路４はＨＶＢ−ｃｏｍ間電圧が広がると、初めに過渡応答検出回路２の出力によりフリップフロップ回路１０の出力ＱがＨレベルとなり、出力回路４がＯＦＦとなる。そして、抵抗分圧回路１の出力によりフリップフロップ回路１０のリセット入力がＨレベルとなるまで、出力回路４がＯＦＦとなる。フリップフロップ回路１０の出力ＱがＬレベルとなると同時に抵抗分圧回路１の出力にて出力回路４はＯＦＦを継続する。

実施の形態１では、過渡応答が終了した時点で抵抗分圧回路１の応答が未完了であった場合、出力回路４は抵抗分圧回路１の応答がなされるまでＯＮとなってしまう。これに対して、本実施の形態では、過渡応答検出回路２の応答と抵抗分圧回路１の応答の時間差をカバーすることができる。

実施の形態３．
図８は、本発明の実施の形態３に係る半導体装置を示す回路図である。ＮＯＲ回路１１は、インバータ８の出力信号とフリップフロップ回路１０の出力信号だけでなく、インバータ９の出力信号もＮＯＲ演算する。その他の構成は実施の形態２と同様である。

本実施の形態では、過渡応答検出回路２の出力がフリップフロップ回路１０を迂回してＮＯＲ回路１１に入力されるため、過渡応答検出回路２の出力がフリップフロップ回路１０を経由する実施の形態２に比べて、出力回路４を高速に制御することができる。

実施の形態４．
図９は、本発明の実施の形態４に係る半導体装置を示す回路図である。遅延回路１２がフリップフロップ回路１０の出力信号を遅延させる。ＯＲ回路１３が遅延回路１２の出力信号とインバータ８の出力信号をＯＲ演算してフリップフロップ回路１０のリセット端子に入力させる。その他の構成は実施の形態２と同様である。

図１０は、遅延回路を示す図である。インバータ１４，１５が直列に接続されている。それらの接続点と接地点の間にコンデンサＣ２が接続されている。

図１１は、本発明の実施の形態４に係る半導体装置の動作を示すタイムチャートである。ＨＶＢ−ｃｏｍ間電圧が広がると、過渡応答検出回路２の出力がフリップフロップ回路１０のセット端子Ｓに入力され、フリップフロップ回路１０の出力がＨレベルとなる。そして、遅延回路１２で所定の時間遅延した後にフリップフロップ回路１０のリセット端子Ｒに入力され、フリップフロップ回路１０の出力ＱはＬレベルに戻る。

ＨＶＢ−ｃｏｍの電位が広がった時間が抵抗分圧回路１の出力が応答するより短い時間であった場合、実施の形態２では過渡応答検出回路２の応答によってＨレベルとなったフリップフロップ回路１０の出力はＬレベルにリセットできず、抵抗分圧回路１がＨレベルにもかかわらず出力回路４がＯＮできない場合がある。これに対して、本実施の形態では、遅延回路１２によって自己リセットできるため、出力回路４がＯＮできる。

実施の形態５．
図１２は、本発明の実施の形態５に係る半導体装置を示す回路図である。過渡応答検出回路２のコンデンサが高耐圧ＭＯＳ素子１６に付随する寄生容量により構成される。これにより、ＨＶＢ−ｃｏｍ間に高圧が印加される環境においても本回路を使用することができる。その他の構成及び効果は実施の形態２と同様である。

実施の形態６．
図１３〜１５は、本発明の実施の形態６に係る半導体モジュールを示す回路図である。図１３において、ハイサイドスイッチング素子ＳＷ１及びローサイドスイッチング素子ＳＷ２がトーテムポール接続されている。ハイサイド制御回路１７がハイサイドスイッチング素子ＳＷ１を制御する。ローサイド制御回路１８がローサイドスイッチング素子ＳＷ２を制御する。スイッチング素子ＳＷ１，ＳＷ２にそれぞれダイオードＤ１，Ｄ２が逆並列に接続されている。

電源補填回路１９は実施の形態１〜５の半導体装置に対応し、ここではブートストラップ補償回路と同意である。ハイサイドスイッチング素子ＳＷ１とローサイドスイッチング素子ＳＷ２の接続点の電位を基準電位ｃｏｍとし、電源補填回路１９は出力回路４の出力電圧をハイサイド制御回路１７に電力供給する。

電源ＶＣＣとハイサイド制御回路１７の高電圧端子ＶＢの間にダイオードＤ３が接続されている。ハイサイド制御回路１７の高電圧端子ＶＢと低電圧端子ＶＳの間にコンデンサＣ３が接続されている。ダイオードＤ３とコンデンサＣ３によりブートストラップ回路２０が構成される。このブートストラップ回路２０がハイサイド制御回路１７に電力供給する。

図１４は単相インバータの場合であり、図１５は３相インバータの場合である。ハイサイド制御回路Ｈ−１，Ｈ−２，Ｈ−３の電源を電源補填回路１９とブートストラップ回路２０から供給する。電源補填回路１９に実施の形態１〜５の半導体装置を適用する。

制御回路Ｈ−１，Ｈ−２，Ｈ−３がハイサイドスイッチング素子ＳＷ１を制御する。制御回路Ｌ−１，Ｌ−２，Ｌ−３がローサイドスイッチング素子ＳＷ２を制御する。電源補填回路１９は母線電圧正電位（Ｐ電位）を基準とする電源から、制御回路Ｈ−１，Ｈ−２，Ｈ−３の電源を供給する。

ブートストラップ回路２０が無い従来構造では、制御回路Ｈ−１，Ｈ−２，Ｈ−３毎に絶縁電源が必要となる。これに対して、本実施の形態では、ブートストラップ回路２０を設けたことで絶縁電源数を削減できるため、電源回路小型化、部品削減による低コスト化に寄与できる。具体的には、単相インバータの場合には３電源を２電源に削減でき、３相インバータの場合には４電源を２電源に削減できる。

電源補填回路１９が無い従来構造では、ハイサイドスイッチング素子ＳＷ１のＯＮ期間にブートストラップ回路２０が動作不能となる。これに対して、本実施の形態では、ハイサイドスイッチング素子ＳＷ１のＯＮ期間中でも電源補填回路から電源を供給できるため、ハイサイドスイッチング素子ＳＷ１のＯＮ期間が長くなる制御方式への対応が可能となる。

実施の形態７．
図１６は、本発明の実施の形態７に係る半導体モジュールを示す回路図である。電源補填回路１９とハイサイド制御回路１７の間にダイオードＤ４が接続されている。ダイオードＤ４として一般的な電力用ダイオードを用いることができる。その他の構成は実施の形態６の図１４の半導体モジュールと同様である。

スイッチングによるサージ電圧でハイサイド制御回路Ｈ−ｎの電源の負電位（ＵｏｒＶｏｒＷ電位）が電源補填回路１９の電源となる母線電圧正電位（Ｐ電位）を上回ると、実施の形態６ではハイサイド制御回路Ｈ−ｎの電源から電源補填回路１９への電流逆流が発生する。これに対して、本実施の形態ではダイオードＤ４により電流逆流を防止できるため、制御回路の誤動作を防止することができる。

実施の形態８．
図１７及び図１８は、本発明の実施の形態８に係る半導体モジュールを示す回路図である。図１７は単相インバータの場合であり、図１８は３相インバータの場合である。

電源回路２１は、ＡＣ電源２２から整流回路２３でＤＣ変換した電圧（母線電圧）を１次側の入力とし、絶縁された絶縁電源Ｈ，Ｌを構成する。絶縁電源Ｌがブートストラップ回路２０のコンデンサＣ３を充電する。絶縁電源Ｈが半導体装置に電源電位ＨＶＢを供給する。この場合でも実施の形態６と同様の効果を得ることができる。

実施の形態９．
図１９は、本発明の実施の形態９に係る半導体モジュールを示す回路図である。電源回路２１は、ＰＮ間電圧を降圧して絶縁する高耐圧の抵抗Ｒ４，Ｒ５を有する。ＰＮ間電圧を直接絶縁する方式に比べて、電源回路２１の１次側の耐圧が不要となるため、部品の小型化、低コスト化に寄与する。

実施の形態１０．
図２０及び図２１は、本発明の実施の形態１０に係る電源回路を示す回路図である。この電源回路２１は実施の形態８，９の半導体モジュールに適用される。電源回路２１は１次側制御回路２４と２次側制御回路２５，２６を有し、フォワード方式で構成される。これにより、１次側制御回路２４と２次側制御回路２５，２６の回路電流が大きくなっても比較的高効率で精度の高い出力電圧を得ることができる。また、大電力用途への適用が可能である。

実施の形態１１．
図２２及び図２３は、本発明の実施の形態１１に係る電源回路を示す回路図である。この電源回路２１は実施の形態８，９の半導体モジュールに適用される。電源回路２１をフライバック方式で構成する。これにより、実施の形態１０に比べて２次側制御回路２５，２６の構成素子が少ないため、回路規模が小さくなり、低コスト化、小型化に寄与する。

なお、上記の実施の形態において、ハイサイド制御回路１７とローサイド制御回路１８を１チップのＩＣで構成することが好ましい（ハーフブリッジＩＣ）。これにより、部品数を削減できるため、小型化、低コスト化、不良率減に寄与できる。また、ハイサイド制御回路１７とローサイド制御回路１８の間のばらつきが低減するため、高精度な制御が可能となる。

また、全ての制御回路を１チップのＩＣで構成することが好ましい（フルブリッジＩＣ）。これにより、部品数を削減できるため、小型化、低コスト化、不良率減に寄与できる。また、全相の制御回路のばらつきが低減するため、高精度な制御が可能となる。

また、ハイサイド制御回路１７、ローサイド制御回路１８、電源補填回路１９、ブートストラップ回路２０、及びダイオードＤ４を１チップのＩＣで構成することが好ましい。これにより、部品数を削減できるため、小型化、低コスト化、不良率減に寄与できる。

また、ハイサイドスイッチング素子ＳＷ１及びローサイドスイッチング素子ＳＷ２の半導体の一部又は全てがＳｉＣ又はＧａＮであることが好ましい。Ｓｉのみの素子に比べて、装置小型化による制御回路小型化が可能であり、高温・高速動作が可能であり、ＩＰＭ及びこれを用いた装置の放熱構造を簡略化することができる。

また、一般的にＩＧＢＴ、バイポーラトランジスタ、ＭＯＳＦＥＴなどのスイッチング素子と逆並列にダイオードを接続する場合が多い。そこで、ハイサイドスイッチング素子ＳＷ１及びローサイドスイッチング素子ＳＷ２をＳｉ、ＳｉＣ、又はＧａＮを材料としたＲＣ−ＩＧＢＴ（逆並列ダイオード機能を持つＩＧＢＴ）とすることが好ましい。スイッチング素子とダイオードを別チップで形成する一般的な構成に比べ、ＩＰＭの組み立て性が容易になる。

また、上記の実施の形態に係る半導体モジュールを電力変換システムに用いることで、絶縁電源数削減による小型化、低コスト化が可能となる。

１ 抵抗分圧回路、２ 過渡応答検出回路、３ ＡＮＤ回路、４ 出力回路、８，９ インバータ、１０ フリップフロップ回路、１１ ＮＯＲ回路、１２ 遅延回路、１３ ＯＲ回路、１７ ハイサイド制御回路、１８ ローサイド制御回路、１９ 電源補填回路、２０ ブートストラップ回路、２１ 電源回路、２２ ＡＣ電源、２３ 整流回路、Ｃ１，Ｃ３ コンデンサ、Ｄ４ ダイオード、Ｈ，Ｌ 絶縁電源、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗、ＳＷ１ ハイサイドスイッチング素子、ＳＷ２ ローサイドスイッチング素子

Claims (16)

1. 電源電位と基準電位の間に直列に接続された第１及び第２の抵抗を有し、前記第１及び第２の抵抗の接続点の電位を出力する抵抗分圧回路と、
   一端が前記電源電位に接続された第３の抵抗と、前記第３の抵抗の他端と前記基準電位の間に接続されたコンデンサとを有し、前記第３の抵抗と前記コンデンサの接続点の電位を出力する過渡応答検出回路と、
   前記抵抗分圧回路の出力信号と前記過渡応答検出回路の出力信号をＡＮＤ演算するＡＮＤ回路と、
   前記ＡＮＤ回路の出力信号によりスイッチングが制御される出力回路とを備え、
   前記電源電位は前記基準電位に対して上下することを特徴とする半導体装置。
2. 電源電位と基準電位の間に直列に接続された第１及び第２の抵抗を有し、前記第１及び第２の抵抗の接続点の電位を出力する抵抗分圧回路と、
   一端が前記電源電位に接続された第３の抵抗と、前記第３の抵抗の他端と前記基準電位の間に接続されたコンデンサとを有し、前記第３の抵抗と前記コンデンサの接続点の電位を出力する過渡応答検出回路と、
   前記抵抗分圧回路の出力信号を反転する第１のインバータと、
   前記過渡応答検出回路の出力信号を反転する第２のインバータと、
   前記第１のインバータの出力信号をリセット端子で入力し、前記第２のインバータの出力信号をセット端子で入力するフリップフロップ回路と、
   前記第１のインバータの出力信号と前記フリップフロップ回路の出力信号をＮＯＲ演算するＮＯＲ回路と、
   前記ＮＯＲ回路の出力信号によりスイッチングが制御される出力回路とを備え、
   前記電源電位は前記基準電位に対して上下することを特徴とする半導体装置。
3. 前記ＮＯＲ回路は、前記第１のインバータの出力信号と前記フリップフロップ回路の出力信号と前記第２のインバータの出力信号をＮＯＲ演算することを特徴とする請求項２に記載の半導体装置。
4. 前記フリップフロップ回路の出力信号を遅延させる遅延回路と、
   前記遅延回路の出力信号と前記第１のインバータの出力信号をＯＲ演算して前記フリップフロップ回路の前記リセット端子に入力させるＯＲ回路とを更に備えることを特徴とする請求項２に記載の半導体装置。
5. 前記コンデンサは高耐圧ＭＯＳ素子により構成されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
6. トーテムポール接続されたハイサイドスイッチング素子及びローサイドスイッチング素子と、
   前記ハイサイドスイッチング素子を制御するハイサイド制御回路と、
   前記ローサイドスイッチング素子を制御するローサイド制御回路と、
   前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子の接続点の電位を前記基準電位とし、前記出力回路の出力電圧を前記ハイサイド制御回路に電力供給する請求項１〜５の何れか１項に記載の半導体装置とを備えることを特徴とする半導体モジュール。
7. 前記半導体装置と前記ハイサイド制御回路の間に接続されたダイオードを更に備えることを特徴とする請求項６に記載の半導体モジュール。
8. 前記ハイサイド制御回路に電力供給するブートストラップ回路を更に備えることを特徴とする請求項７に記載の半導体モジュール。
9. ＡＣ電源から整流回路でＤＣ変換した電圧を入力し、絶縁された第１及び第２の絶縁電源を構成する電源回路を更に備え、
   前記第１の絶縁電源が前記ブートストラップ回路のコンデンサを充電し、
   前記第２の絶縁電源が前記半導体装置に前記電源電位を供給することを特徴とする請求項８に記載の半導体モジュール。
10. 前記電源回路は、ＰＮ間電圧を降圧して絶縁する第４の抵抗を有することを特徴とする請求項９に記載の半導体モジュール。
11. 前記電源回路はフォワード方式であることを特徴とする請求項９又は１０に記載の半導体モジュール。
12. 前記電源回路はフライバック方式であることを特徴とする請求項９又は１０に記載の半導体モジュール。
13. 前記ハイサイド制御回路及び前記ローサイド制御回路を１チップのＩＣで構成することを特徴とする請求項６〜１２の何れか１項に記載の半導体モジュール。
14. 前記ハイサイド制御回路、前記ローサイド制御回路、前記半導体装置、前記ブートストラップ回路、及び前記ダイオードを１チップのＩＣで構成することを特徴とする請求項１２に記載の半導体モジュール。
15. 前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子の半導体の一部又は全てがＳｉＣ又はＧａＮであることを特徴とする請求項６〜１４の何れか１項に記載の半導体モジュール。
16. 前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子は逆並列ダイオード機能を持つＲＣ−ＩＧＢＴであることを特徴とする請求項６〜１５の何れか１項に記載の半導体モジュール。

Images