JP6391623B2 - スイッチング素子駆動回路、パワーモジュールおよび自動車 - Google Patents

Description

本発明は、パワーＩＣ（Integrated Circuit）などのパワーデバイス回路において、出力を切替えるスイッチング素子として用いられる電圧制御形のパワーデバイスなどを駆動するスイッチング素子駆動回路、ならびにそれを備えるパワーモジュールおよび自動車に関する。

インバータ装置などには、ブリッジ回路などのパワーデバイス回路が設けられる。ブリッジ回路は、複数のスイッチング素子を備える。スイッチング素子としては、たとえば、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）および金属−酸化膜−半導体電界効果型トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）などの電圧制御形のスイッチング素子（以下「電圧制御形スイッチング素子」という場合がある）が多く用いられている。

電圧制御形スイッチング素子のゲート電圧の制御を行う回路は、スイッチング素子駆動回路（以下、単に「駆動回路」という場合がある）と呼ばれる。駆動回路によって、電圧制御形スイッチング素子のスイッチングが行われる。

駆動回路は、たとえば特許文献１に開示されるように、電圧制御形スイッチング素子（以下「スイッチング素子」という場合がある）のターンオン時には、駆動回路の電源電圧を出力し、スイッチング素子のターンオフ時には、０Ｖまたは負電圧を出力する。駆動回路は、ゲート抵抗を備えており、ゲート抵抗を介して、スイッチング素子のゲートに接続される。

ゲート抵抗の抵抗値が増加すると、スイッチング素子のゲートに印加される電圧であるゲート電圧の立上りおよび立下りの速度が低下し、スイッチング素子のスイッチング速度が低下する。逆に、ゲート抵抗の抵抗値が低下すると、ゲート電圧の立上りおよび立下りの速度が増加し、スイッチング素子のスイッチング速度が増加する。このように、駆動回路では、スイッチング素子のスイッチング速度は、ゲート抵抗によって制御することができる。

スイッチング素子のスイッチング特性の改善および短絡電流の抑制などを目的とした駆動回路が、たとえば特許文献２〜７に開示されている。たとえば、特許文献２には、スイッチング素子のスイッチング損失の低減などを目的として、スイッチング素子のターンオン動作を行うオン側回路と、スイッチング素子のターンオフ動作を行うオフ側回路とにそれぞれ、２つのゲート駆動素子と遅延回路とを設け、遅延回路により、別個のゲート駆動素子を切り替える駆動回路が開示されている。以下の説明では、オン側回路のゲート駆動素子を「オン側ゲート駆動素子」といい、オフ側回路のゲート駆動素子を「オフ側ゲート駆動素子」という場合がある。

特許文献２に開示される駆動回路は、スイッチング素子をターンオンするときには、まず、オン側回路の第１のオン側ゲート駆動素子およびゲート抵抗を介して、ゲート電圧を緩やかに上昇させる。次いで、駆動回路は、前述の遅延回路で遅れて第２のオン側ゲート駆動素子に印加される電圧をスイッチング素子のゲートに与えて、ゲート電圧を定常状態の電圧まで上昇させる。

また、特許文献２に開示される駆動回路は、スイッチング素子をターンオフするときには、まず、オフ側回路の第１のオフ側ゲート駆動素子およびゲート抵抗を介して、ゲート電圧を緩やかに低下させる。次いで、駆動回路は、前述の遅延回路および第２のオフ側ゲート駆動素子によって遅れて、ゲート電圧を接地電位まで低下させる。

すなわち、特許文献２に開示される駆動回路は、スイッチング素子のターンオン時には、複数のゲート駆動素子を時間的に切り替えることで、スイッチング素子のゲート電圧を２段階に分けて上昇させ、スイッチング素子のターンオフ時には、複数のゲート駆動素子を時間的に切り替えることで、スイッチング素子のゲート電圧を２段階に分けて低下させる。これによって、ゲート電圧を緩やかに変化させている。

このようにゲート電圧を緩やかに変化させることによって、放射ノイズを低下させている。また、スイッチング素子がオフ状態からオン状態となるターンオン時間、およびスイッチング素子がオン状態からオフ状態となるターンオフ時間を抑制し、スイッチング損失を低減している。

特許文献７には、スイッチング損失の低減に加えて、スイッチング素子をブリッジ接続する場合のアーム短絡電流および負荷短絡電流を抑制するために、オン側回路とオフ側回路との間で電源電圧または入力電圧を変えた駆動回路が開示されている。特許文献７に開示される駆動回路は、オン側回路を用いて、比較的低い電圧でスイッチング素子をターンオンさせることによって、アーム短絡電流および負荷短絡電流を抑制している。

特開平４−２９５５８号公報 特開２００１−３７２０７号公報 特開２０００−２３２３４７号公報 特開２００３−１８９５９３号公報 特開２０００−２５３６４６号公報 特開２００３−３１９６３８号公報 特開２０１２−１８６９９８号公報

前述の特許文献２〜７に開示される駆動回路は、スイッチング素子のスイッチング特性の改善および短絡電流の抑制などを目的として、ゲート抵抗またはゲート電圧を切替えるために、複数のゲート駆動素子を備える。

ゲート駆動素子は、スイッチング素子のゲートに、充放電するための電流を供給することができるように、数アンペア程度の駆動能力が必要とされるので、駆動能力に応じたダイ・サイズ、すなわちチップ面積を有することになる。したがって、複数のゲート駆動素子が１つのＩＣに集積された場合、ＩＣのチップサイズ、発熱および製造コストなどが大きくなるという問題がある。

この問題を回避するために、複数のゲート駆動素子が用いられる場合には、ＩＣに集積されていない個別（ディスクリート（discrete））のトランジスタなどの半導体素子が、ゲート駆動素子として用いられる。しかし、ディスクリートの半導体素子がゲート駆動素子として用いられると、ディスクリートの半導体素子の個数が増えるほど駆動回路の実装面積が大きくなり、駆動回路を搭載するプリント基板に収まらなくなってしまうという問題がある。

本発明の目的は、比較的小さい実装面積で、電圧制御形のスイッチング素子のスイッチング特性の改善および短絡電流の抑制を実現することができるスイッチング素子駆動回路、ならびにそれを備えるパワーモジュールおよび自動車を提供することである。

本発明のスイッチング素子駆動回路は、制御電極に閾値電圧以上の電圧が印加されることによってオフ状態からオン状態に切替えられる電圧制御形のスイッチング素子を駆動するスイッチング素子駆動回路であって、前記スイッチング素子に電圧を出力する電圧出力部と、前記電圧出力部に与える電圧を切替える動作、および、前記電圧出力部への出力をハイインピーダンス状態とする動作を行うことができる電圧切替部と、前記電圧出力部よりも遅いスイッチング速度で前記スイッチング素子をオン状態からオフ状態に遷移させるソフト遮断を行うソフト遮断回路とを備え、前記電圧出力部は、電圧増幅率が１である増幅回路で構成され、前記電圧切替部は、前記スイッチング素子をオフ状態からオン状態に切替えるターンオン動作を行うときには、前記スイッチング素子の前記閾値電圧よりも大きく、かつ前記スイッチング素子駆動回路の電源の電圧値よりも小さい値のターンオン用電圧を前記電圧出力部に与えた後、予め定めるターンオン用電圧保持期間が経過すると、前記電圧出力部に与える電圧を、前記スイッチング素子駆動回路の電源の電圧に切替え、前記ソフト遮断回路は、前記スイッチング素子から出力される電流が、予め定める値を超える場合に、前記ソフト遮断を行い、前記ソフト遮断を行うときには、前記電圧切替部が前記電圧出力部への出力をハイインピーダンス状態とすることで、前記電圧出力部の出力がハイインピーダンス状態となることを特徴とする。

本発明のパワーモジュールは、前記本発明のスイッチング素子駆動回路と、前記スイッチング素子駆動回路によって駆動される前記スイッチング素子とを備えるパワーデバイス回路を備えることを特徴とする。

本発明の自動車は、前記本発明のスイッチング素子駆動回路と、前記スイッチング素子を含み、モータを駆動するインバータ装置とを備えることを特徴とする。

本発明のスイッチング素子駆動回路によれば、スイッチング素子をオフ状態からオン状態に切替えるターンオン動作を行うときには、電圧出力部にターンオン用電圧が与えられた後、ターンオン用電圧保持期間が経過すると、電圧出力部に与えられる電圧が、電圧切替部によって駆動素子回路の電源の電圧に切替えられる。これによって、スイッチング素子をオフ状態からオン状態に切替えるターンオン動作を行うときには、電圧出力部からスイッチング素子に、一時的にターンオン用電圧を出力した後、スイッチング素子駆動回路の電源の電圧を出力することができる。ターンオン用電圧の値は、スイッチング素子の閾値電圧よりも大きく、かつスイッチング素子駆動回路の電源の電圧値よりも小さいので、ターンオン時の短絡電流を低く抑えることが可能となる。

また電圧切替部は容易に集積することができる。また電圧出力部の電圧増幅率は１であるので、電圧出力部は、比較的少ない数の回路部品で構成することができる。したがって、比較的小さい実装面積で、スイッチング素子のスイッチング特性および短絡電流の抑制を実現することができる。

またスイッチング素子から出力される電流が、予め定める値を超える場合、ソフト遮断回路によって、電圧出力部よりも遅いスイッチング速度でスイッチング素子をオン状態からオフ状態に遷移させるソフト遮断が行われる。これによって、サージ電圧を抑制することが可能となる。

本発明のパワーモジュールによれば、比較的小さい実装面積で、スイッチング素子のスイッチング特性および短絡電流の抑制を実現することができる。

本発明の自動車によれば、インバータ装置に含まれるスイッチング素子の破壊を防止し、インバータ装置の故障を防止することができる。

この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

本発明の第１の実施の形態のスイッチング素子駆動回路である駆動回路１を含むパワーデバイス回路１０の構成を示す図である。 図１のパワーデバイス回路１０の動作を示すタイミングチャートである。 前提技術のスイッチング素子駆動回路８１におけるターンオン時の実測波形を示す図である。 本発明の第１の実施の形態のスイッチング素子駆動回路１におけるターンオン時の実測波形を示す図である。 アーム短絡を示す図である。 ゲート駆動信号にノイズが発生するメカニズムを説明するための図である。 ノイズが重畳されたゲート駆動信号の電圧波形の一例を示す図である。 ＩＧＢＴ Ｑ３の出力特性の一例を示すグラフである。 本発明の第２の実施の形態のスイッチング素子駆動回路である駆動回路３５を含むパワーデバイス回路４０の構成を示す図である。 図９のパワーデバイス回路４０の動作を示すタイミングチャートである。 本発明の第３の実施の形態のスイッチング素子駆動回路である駆動回路６１を含むパワーデバイス回路５０の構成を示す図である。 本発明の第４の実施の形態である、駆動回路６１を備える自動車６０を示す図である。 前提技術のスイッチング素子駆動回路８１を含むパワーデバイス回路８０の構成を示す図である。 図１３のパワーデバイス回路８０の動作を示すタイミングチャートである。

＜前提技術＞
本発明の実施の形態のスイッチング素子駆動回路について説明する前に、本発明の前提技術のスイッチング素子駆動回路について説明する。図１３は、前提技術のスイッチング素子駆動回路８１を含むパワーデバイス回路８０の構成を示す図である。パワーデバイス回路８０は、電圧制御形のスイッチング素子であるパワーデバイスＱ３３と、パワーデバイスＱ３３を駆動するスイッチング素子駆動回路８１（以下、単に「駆動回路」という場合がある）とを備える。

前提技術において、駆動回路８１は、電圧制御形のスイッチング素子であるパワーデバイスＱ３３のゲートを駆動する駆動回路であり、パワーデバイスＱ３３は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）である。以下の説明では、パワーデバイスＱ３３を、「ＩＧＢＴ Ｑ３３」という場合がある。

駆動回路８１は、バッファアンプ８２、電源ＶＣＣ、ＮＰＮバイポーラトランジスタ（以下、単に「ＮＰＮトランジスタ」という）Ｑ３１、ＰＮＰバイポーラトランジスタ（以下、単に「ＰＮＰトランジスタ」という）Ｑ３２、第１のゲート抵抗Ｒ３１、および第２のゲート抵抗Ｒ３２を備える。ＮＰＮトランジスタＱ３１およびＰＮＰトランジスタＱ３２は、ゲート駆動素子に相当する。

バッファアンプ８２の入力端子には、ゲート駆動信号ＧＤＳが入力される。バッファアンプ８２は、駆動回路８１の電源ＶＣＣおよびグランドに接続されている。バッファアンプ８２の出力端子は、ＮＰＮトランジスタＱ３１のベース、およびＰＮＰトランジスタＱ３２のベースにそれぞれ接続されている。ＮＰＮトランジスタＱ３１およびＰＮＰトランジスタＱ３２のベースは、共通に接続される。

ＮＰＮトランジスタＱ３１のコレクタは、駆動回路８１の電源ＶＣＣに接続されている。ＮＰＮトランジスタＱ３１のエミッタは、第１のゲート抵抗Ｒ３１を介して、ＩＧＢＴ Ｑ３３のゲートに接続されている。ＰＮＰトランジスタＱ３２のエミッタは、第２のゲート抵抗Ｒ２を介して、ＩＧＢＴ Ｑ３３のゲートに接続されている。ＰＮＰトランジスタＱ３２のコレクタは、グランドに接続されている。

ＩＧＢＴ Ｑ３３のコレクタは、出力端子に接続されている。ＩＧＢＴ Ｑ３３のコレクタは、出力端子から出力信号ＯＰＴを出力する。ＩＧＢＴ Ｑ３３のエミッタは、グランドに接続されている。

駆動回路８１によって、ＩＧＢＴ Ｑ３３のスイッチングが行われる。駆動回路８１は、ターンオン時には駆動回路８１の電源ＶＣＣの電圧を出力し、ターンオフ時には０Ｖまたは負電圧を出力する。

第１および第２のゲート抵抗Ｒ３１，Ｒ３２の抵抗値が増加すると、ＩＧＢＴ Ｑ３３のゲート電圧の立上りおよび立下りの速度が低下し、ＩＧＢＴ Ｑ３３のスイッチング速度が低下する。また、第１および第２のゲート抵抗Ｒ３１，Ｒ３２の抵抗値が低下すると、ＩＧＢＴ Ｑ３３のゲート電圧の立上りおよび立下りの速度が増加し、ＩＧＢＴ Ｑ３３のスイッチング速度が増加する。したがって、ＩＧＢＴ Ｑ３３のスイッチング速度は、第１および第２のゲート抵抗Ｒ３１，Ｒ３２によって制御することができる。

駆動回路８１において、ＮＰＮトランジスタＱ３１は、ＩＧＢＴ Ｑ３３のターンオン動作を行い、ＰＮＰトランジスタＱ３２は、ＩＧＢＴ Ｑ３３のターンオフ動作を行う。

駆動回路８１は、ＩＧＢＴ Ｑ３３をターンオンするときには、ＮＰＮトランジスタＱ３１をオン状態にするとともにＰＮＰトランジスタＱ３２をオフ状態にして、第１のゲート抵抗Ｒ３１を介して電源ＶＣＣの電圧を与え、ＩＧＢＴ Ｑ３３のゲート電圧を定常状態の電圧まで上昇させる。

また、ＩＧＢＴ Ｑ３３をターンオフするときには、駆動回路８１は、ＮＰＮトランジスタＱ３１をオフ状態にするとともにＰＮＰトランジスタＱ３２をオン状態にして、第２のゲート抵抗Ｒ３２を介してＩＧＢＴ Ｑ３３のゲート電圧を接地電位まで低下させる。

図１４は、図１３のパワーデバイス回路８０の動作を示すタイミングチャートである。図１４の横軸は、時間である。

時刻ｔ４１において、ゲート駆動信号ＧＤＳがオフ（ＯＦＦ）信号からオン（ＯＮ）信号に切り替わると、ゲート駆動素子であるＮＰＮトランジスタＱ３１およびＰＮＰトランジスタＱ３２に入力される電圧（以下「ゲート駆動素子入力電圧ＧＤＩＶ」という）の信号レベルが、ロー（Ｌ）レベルからハイ（Ｈ）レベル、具体的には電源ＶＣＣの電圧値（図１４では「ＶＣＣ」と表記する）に切り替わる。

これによって、ＮＰＮトランジスタＱ３１がオン状態になるとともにＰＮＰトランジスタＱ３２がオフ状態になり、第１のゲート抵抗Ｒ３１を介して電源ＶＣＣの電圧がＩＧＢＴ Ｑ３３に与えられるので、時刻ｔ４１において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥが上昇を開始する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、一旦第１のゲート電圧値ＧＶ１１になるまで上昇する。時刻ｔ４２において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥが第１のゲート電圧値ＧＶ１１に到達すると、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、時刻ｔ４２から時刻ｔ４３までのミラー期間ＭＰ１１の間、第１のゲート電圧値ＧＶ１１を保持する。

その後、ＩＧＢＴ Ｑ３３のミラー期間ＭＰ１１が終了する時刻ｔ４３において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥが、再度上昇を開始する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、第２のゲート電圧値ＧＶ１２である電源ＶＣＣの電圧値になるまで上昇する。

時刻ｔ４４において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥが第２のゲート電圧値ＧＶ１２に到達する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、オン状態の期間である時刻ｔ４４から時刻ｔ４５までの間、第２のゲート電圧値ＧＶ１２を保持する。

時刻ｔ４５において、ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替わると、ゲート駆動素子入力電圧ＧＤＩＶの信号レベルが、ＨレベルからＬレベル、具体的には接地電位（０Ｖ）に切り替わる。これによって、ＮＰＮトランジスタＱ３１がオフ状態になるとともにＰＮＰトランジスタＱ３２がオン状態になり、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥが、第２のゲート抵抗Ｒ３２を介して低下を開始する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、一旦第１のゲート電圧値ＧＶ１１になるまで低下する。

時刻ｔ４６において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、第１のゲート電圧値ＧＶ１１に到達する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、時刻ｔ４６から時刻ｔ４７までのミラー期間ＭＰ１２の間、第１のゲート電圧値ＧＶ１１を保持する。その後、ミラー期間ＭＰ１２が終了する時刻ｔ４７において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、再度低下を開始する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、接地電位になるまで、すなわちゼロ（０）Ｖになるまで低下する。

時刻ｔ４８において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥのゲート電圧値は、０Ｖに到達する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、オフ状態の期間である時刻ｔ４８から時刻ｔ４９までの間、０Ｖに保持される。

時刻ｔ４９において、再度、ゲート駆動信号ＧＤＳがオフ信号からオン信号に切り替わると、ゲート駆動素子入力電圧ＧＤＩＶの信号レベルが、ＬレベルからＨレベルに切り替わり、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥが上昇を開始する。ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、時刻ｔ５０において第１のゲート電圧値ＧＶ１１になるまで上昇した後、時刻ｔ５０から時刻ｔ５１までのミラー期間ＭＰ１１の間、第１のゲート電圧値ＧＶ１１を保持する。

ミラー期間ＭＰ１１が終了する時刻ｔ５１において、ＩＧＢＴ Ｑ３３のゲート電圧ＶＧＥは、再度上昇を開始し、時刻ｔ５２において第２のゲート電圧値ＧＶ１２になるまで上昇する。このようにして、時刻ｔ４９以降は、時刻ｔ４１から時刻ｔ４９までの動作が繰り返し行われる。

ここで、ミラー期間ＭＰ１１，ＭＰ１２について説明する。スイッチング素子のターンオン直後、およびターンオフ直後においては、ゲート電圧ＶＧＥが一定値になるミラー期間ＭＰ１１，ＭＰ１２が存在する。このミラー期間ＭＰ１１，ＭＰ１２においては、コレクタ電圧の低下に伴い、コレクタとエミッタとの間の帰還容量が変化し、この変化による変位電流が、ゲートから帰還容量側に流れる。したがって、図１３に示す駆動回路８１では、ミラー期間ＭＰ１１，ＭＰ１２中には、駆動回路８１からＩＧＢＴ Ｑ３３のゲートに流れるゲート電流とゲート電圧とがほぼ一定となる。

ミラー期間ＭＰ１１，ＭＰ１２の長さは数μｓ程度である。また、ミラー期間ＭＰ１１，ＭＰ１２の長さは、駆動回路８１の出力電圧と、ゲート抵抗Ｒ３１，Ｒ３２の抵抗値とによって、ある程度変更することが可能である。具体的には、ターンオン時には、駆動回路８１の出力電圧を増加するか、ゲート抵抗Ｒ３１の抵抗値を下げてゲート電流を増加させると、ミラー期間ＭＰ１１は短くなる。逆に、駆動回路８１の出力電圧を低減するか、ゲート抵抗Ｒ３１の抵抗値を上げてゲート電流を低減させると、ミラー期間ＭＰ１１は長くなる。

ＩＧＢＴ Ｑ３３のエミッタ−コレクタ間を流れるコレクタ電流Ｉ_Ｃは、ターンオン期間のうちゲート電圧ＶＧＥが０ＶからＧＶ１１まで遷移する期間（ｔ４１〜ｔ４２）において、ゲート電圧ＶＧＥの上昇に伴い、大きく増大するので、コレクタ電流Ｉ_Ｃの変化に伴うサージ電圧および放射ノイズは、主に時刻ｔ４１から時刻ｔ４２までの期間で発生する。

したがって、サージ電圧および放射ノイズを抑制するためには、時刻ｔ４１から時刻ｔ４２までの期間におけるゲート電圧ＶＧＥの上昇速度を緩やかにする必要がある。

前提技術の駆動回路８１におけるゲート抵抗Ｒ３１を大きくすることで、時刻ｔ４１から時刻ｔ４２までの期間におけるゲート電圧ＶＧＥを遅く上昇させることができる。しかし、時刻ｔ４２から時刻ｔ４３までのミラー期間ＭＰ１１、および時刻ｔ４３から時刻ｔ４４までの期間も長くなってしまうので、時刻ｔ４１から時刻ｔ４４までのターンオン期間が長くなり、ターンオン損失も増大してしまう。

前提技術の駆動回路８１では、ＩＧＢＴ Ｑ３３のターンオン動作時に、ゲート駆動素子であるＮＰＮトランジスタＱ３１をオンして、ゲート抵抗Ｒ３１を介して、ＩＧＢＴ Ｑ３３のゲート電圧を電源ＶＣＣの電圧値まで上昇させ、ＩＧＢＴ Ｑ３３をオン状態とする。

このとき、ゲート抵抗Ｒ３１が小さければ、ＩＧＢＴ Ｑ３３のゲート電圧が０ＶからＧＶ１１に上昇する期間（ｔ４１〜ｔ４２）、ＩＧＢＴ Ｑ３３のミラー期間ＭＰ１１（ｔ４２〜ｔ４３）、およびＩＧＢＴ Ｑ３３のゲート電圧がＧＶ１１からＧＶ１２に上昇する期間（ｔ４３〜ｔ４４）のいずれの期間も短くなり、ＩＧＢＴ Ｑ３３がオフ状態からオン状態になるターンオン時間（ｔ４１〜ｔ４４）も短くなる。しかし、この場合には、サージ電圧および放射ノイズを抑制できなくなる。

そこで、前述の特許文献２〜７に開示される駆動回路は、パワーデバイスのスイッチング特性の改善および短絡電流の抑制などを目的として、ゲート抵抗またはゲート電圧を切り替えるために、複数のゲート駆動素子を備える。

しかし、ゲート駆動素子は、パワーデバイスのゲートに充放電するための電流を供給することができるように、数アンペア程度の駆動能力が必要とされるので、駆動能力に応じたダイ・サイズ、すなわちチップ面積を有することになる。したがって、前述の特許文献２〜７に開示される駆動回路のように複数のゲート駆動素子が１つのＩＣに集積された場合には、ＩＣのチップサイズ、発熱および製造コストなどが大きくなるという問題がある。

この問題を回避するために、複数のゲート駆動素子が用いられる場合には、ＩＣに集積されていない個別（ディスクリート（discrete））のトランジスタなどの半導体素子が、ゲート駆動素子として用いられる。しかし、ディスクリートの半導体素子がゲート駆動素子として用いられると、ディスクリートの半導体素子の個数が増えるほど駆動回路の実装面積が大きくなり、駆動回路を搭載するプリント基板に収まらなくなってしまうという問題がある。

そこで、本発明のスイッチング素子駆動回路では、以下に示す各実施の形態の構成を採用している。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態のスイッチング素子駆動回路である駆動回路１を含むパワーデバイス回路１０の構成を示す図である。

パワーデバイス回路１０は、駆動回路１と、電圧制御形パワーデバイスであるＩＧＢＴ Ｑ３とを備える。電圧制御形パワーデバイスであるＩＧＢＴ Ｑ３は、電圧制御形のスイッチング素子である。ＩＧＢＴ Ｑ３は、制御電極に相当するゲートに、ゲート閾値電圧以上の電圧が印加されることによってオフ状態からオン状態に切替えられる。

駆動回路１は、電圧切替部１１、電源ＶＣＣ、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、第１のゲート抵抗Ｒ１、および第２のゲート抵抗Ｒ２を備える。ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２は、ゲート駆動素子である。ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、第１のゲート抵抗Ｒ１および第２のゲート抵抗Ｒ２は、電圧出力部１３として機能する。

電圧出力部（以下「ゲート駆動回路」という場合がある）１３は、ＮＰＮトランジスタＱ１とＰＮＰトランジスタＱ２とがエミッタフォロワとして構成された増幅回路である。増幅回路であるゲート駆動回路１３の電圧増幅率は１である。すなわち、電圧出力部１３は、電圧切替部１１からの出力と同じ電圧を、ＩＧＢＴ Ｑ３に出力する。ゲート駆動回路１３は、ＩＧＢＴ Ｑ３のゲート電圧を制御して、ＩＧＢＴ Ｑ３をオンまたはオフする。

電圧切替部１１は、制御論理（Control Logic）回路１２、第１の電圧源ＶＤ１、第２の電圧源ＶＤ２および切替回路Ｓ１を備える。制御論理回路１２は、切替回路Ｓ１を制御する。

制御論理回路１２は、入力端子ＩＮと、２つの出力端子ＯＵＴ０，ＯＵＴ１とを含む。ＩＧＢＴ Ｑ３を駆動するためのゲート駆動信号ＧＤＳは、制御論理回路１２の入力端子ＩＮに入力される。制御論理回路１２の出力端子ＯＵＴ０，ＯＵＴ１から出力される出力信号は、２本の信号線からなるバス１４を介して、切替回路Ｓ１に与えられる。

制御論理回路１２は、２つの論理回路、すなわち第１の論理回路１５および第２の論理回路１８と、２つのタイマ、すなわち第１のタイマＴＭ１ １６および第２のタイマＴＭ２ １７とを内蔵する。第１のタイマＴＭ１ １６は、ターンオン用タイマに相当し、第２のタイマＴＭ２ １７は、ターンオフ用タイマに相当する。

切替回路Ｓ１は、４つのアナログスイッチを備える。切替回路Ｓ１の４つのアナログスイッチの一端は、駆動回路１の電源ＶＣＣ、第１の電圧源ＶＤ１、第２の電圧源ＶＤ２およびグランドにそれぞれ接続されている。また、切替回路Ｓ１の４つのアナログスイッチの他端は、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースに接続されている。切替回路Ｓ１の４つのアナログスイッチは、制御論理回路１２の出力端子ＯＵＴ０，１から出力される出力信号に基づいて、いずれか１つのアナログスイッチがオンとなり、それ以外はオフとなるように切り替えられる。

ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースは、共通に接続される。ＮＰＮトランジスタＱ１のコレクタは、駆動回路１の電源ＶＣＣに接続されている。ＮＰＮトランジスタＱ１のエミッタは、第１のゲート抵抗Ｒ１を介して、ＩＧＢＴ Ｑ３のゲートに接続されている。ＰＮＰトランジスタＱ２のエミッタは、第２のゲート抵抗Ｒ２を介して、ＩＧＢＴ Ｑ３のゲートに接続されている。ＰＮＰトランジスタＱ２のコレクタは、グランドに接続されている。ＩＧＢＴ Ｑ３のコレクタは、出力端子に接続されている。ＩＧＢＴ Ｑ３のエミッタは、グランドに接続されている。

図１に示す本実施の形態の駆動回路１のゲート駆動回路１３の動作を説明する。ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースに、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥよりも高い電圧が印加されると、ＮＰＮトランジスタＱ１のベースが順方向にバイアスされてベース電流が流れ、ＮＰＮトランジスタＱ１がオンする。このとき、ＰＮＰトランジスタＱ２のベースは逆バイアスされているので、オフ状態を保つ。

ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが増加し、ＮＰＮトランジスタＱ１のベース電圧に近づくと、ＮＰＮトランジスタＱ１のベース電流が流れなくなり、ＮＰＮトランジスタＱ１はオフ状態となる。

一般的なバイポーラトランジスタは、ベースのバイアス電圧がベース順バイアス電圧ＶＢＥになると、ベース電流が流れる。したがって、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースに、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥよりも高い電圧が印加されると、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベース電圧よりもベース順バイアス電圧ＶＢＥの分だけ低い電圧まで増加する。一般的なバイポーラトランジスタでは、ベース順バイアス電圧ＶＢＥは０．６Ｖ程度である。

次に、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースに、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥよりも低い電圧が印加されると、ＮＰＮトランジスタＱ１のベースは逆バイアスとなるので、ＮＰＮトランジスタＱ１はオフ状態となる。ＰＮＰトランジスタＱ２は、ベースが順バイアスされ、ベース電流が流れてオンする。ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベース電圧よりもベース順バイアス電圧ＶＢＥの分だけ高い電圧まで低下すると、ＰＮＰトランジスタＱ２のベース電流が流れなくなり、ＰＮＰトランジスタＱ２はオフする。

ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースに印加される電圧であるベース電圧の振幅に対して、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥの振幅は、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベース順バイアス電圧ＶＢＥの分だけ狭い範囲で振幅する。

たとえば、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に印加されるベース電圧の振幅がＶＬからＶＨであり、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベース順バイアス電圧ＶＢＥの値が「ＶＢＥ」であれば、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、「ＶＬ＋ＶＢＥ」から「ＶＨ−ＶＢＥ」までの範囲で振幅する。

ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に印加されるベース電圧、たとえば最大１５Ｖに対して、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベース順バイアス電圧ＶＢＥが十分に小さい場合には、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に印加されるベース電圧にＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが追従するように動作する。つまり、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、第１のゲート抵抗Ｒ１、および第２のゲート抵抗Ｒ２を備える電圧出力部１３は、電圧増幅率が１である増幅回路として動作する。

これによって、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、第１のゲート抵抗Ｒ１、および第２のゲート抵抗Ｒ２を備える電圧出力部１３に、駆動回路１の電源ＶＣＣの電圧Ｖ０、第１の電圧源ＶＤ１の電圧Ｖ１または第２の電圧源ＶＤ２の電圧Ｖ２のいずれかが入力されると、電圧出力部１３の出力電圧が駆動回路１の電源ＶＣＣの電圧Ｖ０、第１の電圧源ＶＤ１の電圧Ｖ１または第２の電圧源ＶＤ２の電圧Ｖ２となり、ＩＧＢＴ Ｑ３のゲートに印加される。

ＩＧＢＴ Ｑ３のゲートとエミッタとの間の電圧（以下「ゲート電圧」という場合がある）ＶＧＥが、予め定める閾値（以下「ゲート閾値電圧」という場合がある）Ｖｔｈを超えると、ＩＧＢＴ Ｑ３がターンオンする。

本実施の形態では、ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースにオン信号として供給されるＨレベルの信号は、駆動回路１の電源ＶＣＣの電圧Ｖ０、第１の電圧源ＶＤ１の電圧Ｖ１または第２の電圧源ＶＤ２の電圧Ｖ２である。ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２のベースにオフ信号として供給されるＬレベルの信号は、グランドの電位、すなわち接地電位である０Ｖである。

本実施の形態において、ゲート駆動回路１３によって、ＩＧＢＴ Ｑ３のゲートに電圧を印加または出力しても、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが、ゲート駆動回路１３からの印加電圧（以下「出力電圧」という場合がある）に即時に追随して印加電圧と同じ電圧になるとは限らない。

たとえば、ＩＧＢＴ Ｑ３のターンオン時のミラー期間においては、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、印加電圧と異なる電圧値にしばらく留まる現象が見られる。

図２は、図１のパワーデバイス回路１０の動作を示すタイミングチャートである。図２の横軸は、時間である。図２では、理解を容易にするために、駆動回路１などの各部から出力される信号の遅延が無いものとして記載する。

ゲート駆動信号ＧＤＳは、たとえば時刻ｔ１において立上り、オフ（ＯＦＦ）信号からオン（ＯＮ）信号に切り替わる。このゲート駆動信号ＧＤＳの立上りに応答して、第１のタイマＴＭ１ １６の信号レベルが、ロー（Ｌ）レベルからハイ（Ｈ）レベルとなる。ここで、立上りとは、信号レベルがＬレベルからＨレベルに上がることをいう。

第１のタイマＴＭ１ １６の信号レベルは、予め定める第１の保持期間ＴＶ１の経過後の時刻ｔ３に、ＨレベルからＬレベルとなる。第１の保持期間ＴＶ１は、ターンオン用電圧保持期間に相当する。

また、ゲート駆動信号ＧＤＳは、たとえば時刻ｔ５において立下り、オフ信号からオン信号に切り替わる。このゲート駆動信号ＧＤＳの立下りに応答して、第２のタイマＴＭ２ １７の信号レベルが、ＬレベルからＨレベルとなる。ここで、立下りとは、信号レベルがＨレベルからＬレベルに下がることをいう。第２のタイマＴＭ２ １７の信号レベルは、予め定める第２の保持期間ＴＶ２の経過後の時刻ｔ７に立下り、ＨレベルからＬレベルとなる。第２の保持期間ＴＶ２は、ターンオフ用電圧保持期間に相当する。

制御論理回路１２の２つの出力端子のうちの一方の出力端子（以下「第１の出力端子」という場合がある）ＯＵＴ０からの出力信号は、初期値の信号レベルがＬレベルであり、第１および第２のタイマＴＭ１ １６，ＴＭ２ １７の信号の立上りおよび立下りに応答して、信号レベルが反転する。

たとえば、時刻ｔ３および時刻ｔ９では、制御論理回路１２の第１の出力端子ＯＵＴ０からの出力信号は、第１のタイマＴＭ１ １６の信号の立上りに応答して、信号レベルがＬレベルからＨレベルとなる。時刻ｔ３および時刻ｔ１１では、制御論理回路１２の第１の出力端子ＯＵＴ０からの出力信号は、第１のタイマＴＭ１ １６の信号の立下りに応答して、信号レベルがＨレベルからＬレベルとなる。

また、時刻ｔ５では、制御論理回路１２の第１の出力端子ＯＵＴ０からの出力信号は、第２のタイマＴＭ２ １７の信号の立上りに応答して、信号レベルがＬレベルからＨレベルとなる。時刻ｔ７では、制御論理回路１２の第１の出力端子ＯＵＴ０からの出力信号は、第２のタイマＴＭ２ １７の信号の立下りに応答して、信号レベルがＨレベルからＬレベルとなる。

制御論理回路１２の２つの出力端子のうちの他方の出力端子（以下「第２の出力端子」という場合がある）ＯＵＴ１からの出力信号は、初期値の信号レベルがＬレベルであり、第１および第２のタイマＴＭ１ １６，ＴＭ２ １７の信号の立下りに応答して、信号レベルが反転する。

たとえば、時刻ｔ１および時刻ｔ１１では、制御論理回路１２の第２の出力端子ＯＵＴ１からの出力信号は、第１のタイマＴＭ１ １６の信号の立下りに応答して、信号レベルがＬレベルからＨレベルとなる。時刻ｔ７では、第２のタイマＴＭ２ １７の信号の立下りに応答して、信号レベルがＨレベルからＬレベルとなる。

切替回路Ｓ１に入力される電圧の値は、０＜Ｖ２＜Ｖｔｈ＜Ｖ１＜Ｖ０とする。ここで、Ｖ０は、駆動回路１の電源ＶＣＣの電圧値である。Ｖ１は、第１の電圧源ＶＤ１の電圧値である。Ｖ２は、第２の電圧源ＶＤ２の電圧値である。Ｖｔｈは、ＩＧＢＴ Ｑ３のゲート閾値電圧である。第１の電圧源ＶＤ１の電圧は、ターンオン用電圧に相当し、第１の電圧源ＶＤ１の電圧値Ｖ１は、ターンオン用電圧の値に相当する。第２の電圧源ＶＤ２の電圧は、ターンオフ用電圧に相当し、第２の電圧源ＶＤ２の電圧値Ｖ２は、ターンオフ用電圧の値に相当する。

制御論理回路１２の第１および第２の出力端子ＯＵＴ０，ＯＵＴ１から出力される信号の信号レベルと、切替回路Ｓ１の出力電圧ＡＳＯＶとの関係を表１に示す。切替回路Ｓ１を構成する４つのアナログスイッチは、制御論理回路１２の第１および第２の出力端子ＯＵＴ０，１から出力される出力信号に応じて切り替えられる。切替回路Ｓ１は、アナログスイッチの接続状態に応じて、表１に示すように、出力電圧ＡＳＯＶとして、接地電位である０Ｖ、電源ＶＣＣの電圧値Ｖ０、第１の電圧源ＶＤ１の電圧値Ｖ１、および第２の電圧源ＶＤ２の電圧値Ｖ２のうちのいずれかの電圧値を出力する。

第２の出力端子ＯＵＴ１からの出力信号の信号レベルがＬレベルであり、第１の出力端子ＯＵＴ０からの出力信号の信号レベルがＬレベルである場合は、切替回路Ｓ１の出力電圧ＡＳＯＶは、接地電位である０Ｖとなる。この場合、図２の時刻ｔ７〜時刻ｔ９の期間のように、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが０Ｖまで低下し、ＩＧＢＴ Ｑ３がオフになる。

第２の出力端子ＯＵＴ１からの出力信号の信号レベルがＬレベルであり、第１の出力端子ＯＵＴ０からの出力信号の信号レベルがＨレベルである場合は、切替回路Ｓ１の出力電圧ＡＳＯＶは、第１の電圧源ＶＤ１の電圧値Ｖ１となる。なお、各電圧値の間には、０＜Ｖｔｈ＜ＧＶ１＜Ｖ１の関係がある。ただし、図２の時刻ｔ１〜時刻ｔ３の期間および時刻ｔ９〜時刻ｔ１１の期間のように、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、即座に第１の電圧源ＶＤ１の電圧値Ｖ１まで上昇するのではなく、時刻ｔ２から時刻ｔ３ａまでのターンオン時のミラー期間における第１のゲート電圧値ＧＶ１まで上昇する。

第２の出力端子ＯＵＴ１からの出力信号の信号レベルがＨレベルであり、第１の出力端子ＯＵＴ０からの出力信号の信号レベルがＬレベルである場合は、切替回路Ｓ１の出力電圧ＡＳＯＶは、電源ＶＣＣの電圧値Ｖ０となる。この場合、図２の時刻ｔ３〜時刻ｔ５の期間のように、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが、ゲート閾値電圧Ｖｔｈよりも大きく、かつ第１のゲート電圧値ＧＶ１より大きい第２のゲート電圧値ＧＶ２まで上昇し、ＩＧＢＴ Ｑ３がオンになる。第２のゲート電圧値ＧＶ２は、電源ＶＣＣの電圧値Ｖ０とほぼ等しい。

第２の出力端子ＯＵＴ１からの出力信号の信号レベルがＨレベルであり、第１の出力端子ＯＵＴ０からの出力信号の信号レベルがＨレベルである場合は、切替回路Ｓ１の出力電圧ＡＳＯＶは、第２の電圧源ＶＤ２の電圧値Ｖ２となる。なお、各電圧値の間には、０＜Ｖ２＜Ｖｔｈ＜ＧＶ１の関係がある。ただし、図２の時刻ｔ５〜時刻ｔ７の期間のように、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、即座に０Ｖまで低下するのではなく、時刻ｔ６から時刻ｔ７ａまでのターンオフ時のミラー期間における第１のゲート電圧値ＧＶ１まで低下する。

図１に示すパワーデバイス回路１０の動作について、図２に示すタイミングチャートに沿って説明する。時刻ｔ１において、ゲート駆動信号ＧＤＳが立上り、オフ信号からオン信号に切り替わると、制御論理回路１２は、切替回路Ｓ１の出力電圧ＡＳＯＶを、０Ｖから第１の電圧源ＶＤ１の電圧値Ｖ１にする。具体的には、制御論理回路１２の第１の論理回路１５は、時刻ｔ１におけるゲート駆動信号ＧＤＳの立上りに応答して、第１のタイマＴＭ１ １６を起動して、第１のタイマＴＭ１ １６の信号レベルをＬレベルからＨレベルにし、第１のタイマＴＭ１ １６の信号を立上げる。

この第１のタイマＴＭ１ １６の信号の立上りに応答して、制御論理回路１２の第２の論理回路１８は、第１の出力端子ＯＵＴ０からの出力信号の信号レベルをＬレベルからＨレベルにし、第１の出力端子ＯＵＴ０からの出力信号を立上げる。この第１の出力端子ＯＵＴ０からの出力信号の立上りに応答して、切替回路Ｓ１は、グランドと接続された状態から、第１の電圧源ＶＤ１と接続された状態に切替える。これによって、切替回路Ｓ１から出力される出力電圧ＡＳＯＶが、接地電位であるゼロ（０）Ｖから、第１の電圧源ＶＤ１の電圧値Ｖ１に切替わる。

時刻ｔ１において切替回路Ｓ１の出力電圧ＡＳＯＶが第１の電圧源ＶＤ１の電圧値Ｖ１になると、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが上昇を開始する。ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは上昇し、時刻ｔ２において、第１のゲート電圧値ＧＶ１に到達する。時刻ｔ１から時刻ｔ２までのＩＧＢＴ Ｑ３のゲート電圧ＶＧＥの変化の傾きは、第１のゲート抵抗Ｒ１が大きいほど緩やかになる。

制御論理回路１２は、時刻ｔ１から第１の保持期間ＴＶ１が経過する時刻ｔ３までの間、切替回路Ｓ１の出力電圧ＡＳＯＶを、第１の電圧源ＶＤ１の電圧値Ｖ１に保持する。具体的には、制御論理回路１２は、第１のタイマＴＭ１ １６によって第１の保持期間ＴＶ１を計時し、第１の保持期間ＴＶ１の計時が完了するまでの間、すなわちゲート駆動信号ＧＤＳがオフからオンに立上ってから第１の保持期間ＴＶ１が経過するまでの間、第１および第２の出力端子ＯＵＴ０，ＯＵＴ１からの出力信号の信号レベルを保持する。

具体的に述べると、第１のタイマＴＭ１ １６による第１の保持期間ＴＶ１の計時が完了するまでの間、第１のタイマＴＭ１ １６の信号レベルはＨレベルに保持され、第２のタイマＴＭ２ １７の信号レベルはＬレベルに保持される。これによって、制御論理回路１２は、第１の出力端子ＯＵＴ０からの出力信号の信号レベルをＨレベルに保持するとともに、第２の出力端子ＯＵＴ１からの出力信号の信号レベルをＬレベルに保持する。

ここで、時刻ｔ１に開始する第１の保持期間ＴＶ１の終わりは、ＩＧＢＴ Ｑ３がミラー期間に入る時刻ｔ２よりも後であり、かつ切替回路Ｓ１の出力電圧ＡＳＯＶを第１の電圧源ＶＤ１の電圧値Ｖ１のままとしたと仮定した場合に、ミラー期間が終了する時刻ｔ３ａよりも前となるように設定する。

制御論理回路１２は、時刻ｔ１から第１の保持期間ＴＶ１が経過した時刻ｔ３において、すなわちＩＧＢＴ Ｑ３がミラー期間にある状態において、切替回路Ｓ１の出力電圧ＡＳＯＶを、第１の電圧源ＶＤ１の電圧値Ｖ１から駆動回路１の電源ＶＣＣの電圧値Ｖ０にする。これによって、駆動回路１は、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥを第１のゲート電圧値ＧＶ１から第２のゲート電圧値ＧＶ２（Ｖ０）まで速く引き上げることができる。

具体的には、制御論理回路１２の第１のタイマＴＭ１ １６は、時刻ｔ１から第１の保持期間ＴＶ１が経過した時刻ｔ３において、第１の保持期間ＴＶ１の計時が完了すると、出力する出力信号の信号レベルをＨレベルからＬレベルにする。すなわち、時刻ｔ３において、第１のタイマＴＭ１ １６から出力される出力信号の信号レベルがＨレベルからＬレベルに立下がる。

この第１のタイマＴＭ１ １６の出力信号の立下りに応答し、第２の論理回路１８は、第２の出力端子ＯＵＴ１から出力する出力信号の信号レベルをＬレベルからＨレベルにし、第２の出力端子ＯＵＴ１からの出力信号を立上げるとともに、第１の出力端子ＯＵＴ０から出力する出力信号の信号レベルをＨレベルからＬレベルにし、第１の出力端子ＯＵＴ０からの出力信号を立下げる。

第１の出力端子ＯＵＴ０からの出力信号の立下り、および第２の出力端子ＯＵＴ１からの出力信号の立上りに応答して、切替回路Ｓ１は、第１の電圧源ＶＤ１と接続された状態から、駆動回路１の電源ＶＣＣと接続された状態に切替える。これによって、切替回路Ｓ１から出力される出力電圧ＡＳＯＶが、第１の電圧源ＶＤ１の電圧値ＶＤ１から、第１の電圧源ＶＤ１の電圧値ＶＤ１よりも大きい駆動回路１の電源ＶＣＣの電圧値Ｖ０に切替わる。

ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、時刻ｔ２から時刻ｔ３までの間は、第１のゲート電圧値ＧＶ１である。時刻ｔ３において切替回路Ｓ１の出力電圧ＡＳＯＶが駆動回路１の電源ＶＣＣの電圧値Ｖ０になると、遅れ時間（時刻ｔ３から時刻ｔ３ａまでの期間）が経過した後の時刻ｔ３ａにおいて、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが再び上昇を開始する。ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、時刻ｔ４において、第１のゲート電圧値ＧＶ１よりも大きい第２のゲート電圧値ＧＶ２に到達する。第２のゲート電圧値ＧＶ２は、電源ＶＣＣの電圧値Ｖ０と等しい。

以上のようにして、時刻ｔ１から時刻ｔ４までの期間で、ＩＧＢＴ Ｑ３がターンオンする、すなわちオフ状態からオン状態に切替わる。時刻ｔ１から時刻ｔ４までの期間を「ターンオン期間」という。図２では、ターンオン期間を「Ｔｏｎ」で示している。

制御論理回路１２は、時刻ｔ３から、ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替わる時刻ｔ５までの間、切替回路Ｓ１の出力電圧ＡＳＯＶを、駆動回路１の電源ＶＣＣの電圧値Ｖ０に保持する。具体的には、制御論理回路１２は、第１のタイマＴＭ１ １６の信号をＬレベルに保持するとともに、第２のタイマＴＭ２ １７の信号をＬレベルに保持する。また制御論理回路１２は、第１の出力端子ＯＵＴ０からの出力信号をＬレベルに保持するとともに、第２の出力端子ＯＵＴ１からの出力信号をＨレベルに保持する。

時刻ｔ５において、ゲート駆動信号ＧＤＳが立下り、オン信号からオフ信号に切り替わると、制御論理回路１２は、切替回路Ｓ１の出力電圧ＡＳＯＶを、駆動回路１の電源ＶＣＣの電圧値Ｖ０から、第２の電圧源ＶＤ２の電圧値Ｖ２にする。

具体的には、論理制御回路１２の第１の論理回路１５は、時刻ｔ５におけるゲート駆動信号ＧＤＳの立下りに応答して、第２のタイマＴＭ２ １７を起動して、第２のタイマＴＭ２ １７の信号レベルをＬレベルからＨレベルにし、第２のタイマＴＭ２ １７の信号を立上げる。

この第２のタイマＴＭ２ １７の信号の立上りに応答して、制御論理回路１２の第２の論理回路１８は、第１の出力端子ＯＵＴ０から出力する出力信号の信号レベルをＬレベルからＨレベルにし、第１の出力端子ＯＵＴ０からの出力信号を立上げる。第２の論理回路１８は、第２の出力端子ＯＵＴ１からの出力信号の信号レベルはＨレベルのまま保持する。

この第１の出力端子ＯＵＴ０からの出力信号の立上りに応答して、切替回路Ｓ１は、駆動回路１の電源ＶＣＣと接続された状態から、第２の電圧源ＶＤ２と接続された状態に切替える。これによって、切替回路Ｓ１から出力される電圧ＡＳＯＶが、駆動回路１の電源ＶＣＣの電圧値Ｖ０から、第２の電圧源ＶＤ２の電圧値Ｖ２に切替わる。

切替回路Ｓ１の出力電圧ＡＳＯＶが第２の電圧源ＶＤ２の電圧値Ｖ２になると、第２の電圧源ＶＤ２の電圧値Ｖ２は、ゲート閾値電圧Ｖｔｈよりも低いので、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが低下を開始する。ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、低下し、時刻ｔ６において、第１のゲート電圧値ＧＶ１に到達する。ここで、ＩＧＢＴ Ｑ３のターンオフ時のミラー期間におけるゲート電圧値は、ターンオン時のミラー期間におけるゲート電圧値と等しく、第１のゲート電圧値ＧＶ１である。時刻ｔ５から時刻ｔ６までのＩＧＢＴ Ｑ３のゲート電圧ＶＧＥの変化は、第２のゲート抵抗Ｒ２が小さいほど緩やかになる。

制御論理回路１２は、時刻ｔ５から第２の保持期間ＴＶ２が経過する時刻ｔ７までの間、切替回路Ｓ１の出力電圧ＡＳＯＶを、第２の電圧源ＶＤ２の電圧値Ｖ２に保持する。時刻ｔ５に開始する第２の保持期間ＴＶ２の終わりは、ＩＧＢＴ Ｑ３がミラー期間に入る時刻ｔ６よりも後であり、かつ、切替回路Ｓ１の出力電圧ＡＳＯＶを第２の電圧源ＶＤ２の電圧値Ｖ２のままとしたと仮定した場合にミラー期間が終了する時刻ｔ７ａよりも前となるように設定する。

すなわち、ＩＧＢＴ Ｑ３のターンオフ時のミラー期間中の時刻ｔ７において、制御論理回路１２は、切替回路Ｓ１の出力電圧ＡＳＯＶを、第２の電圧源ＶＤ２の電圧値Ｖ２から０Ｖにする。これによって、駆動回路１は、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥを第１のゲート電圧値ＧＶ１から０Ｖまで速く引き下げることができる。

具体的には、時刻ｔ７において、制御論理回路１２の第２のタイマＴＭ２ １７による第２の保持期間ＴＶ２の計時が完了すると、第２のタイマＴＭ２ １７は、出力する出力信号の信号レベルをＨレベルからＬレベルにする。すなわち、時刻ｔ７において、第２のタイマＴＭ２ １７の出力信号の信号レベルがＨレベルからＬレベルとなり、第２のタイマＴＭ２ １７の出力信号が立下る。

この第２のタイマＴＭ２ １７の信号の立下りに応答して、制御論理回路１２の第２の論理回路１８は、第２の出力端子ＯＵＴ１から出力される出力信号の信号レベルをＨレベルからＬレベルにし、第２の出力端子ＯＵＴ１からの出力信号を立下る。また、制御論理回路１２は、第１の出力端子ＯＵＴ０から出力される出力信号の信号レベルをＨレベルからＬレベルにし、第１の出力端子ＯＵＴ０からの出力信号を立下る。

第１の出力端子ＯＵＴ０からの出力信号の立下り、および第２の出力端子ＯＵＴ１からの出力信号の立下りに応答して、切替回路Ｓ１は、第２の電圧源ＶＤ２と接続された状態から、グランドと接続された状態に切替える。これによって、切替回路Ｓ１から出力される電圧ＡＳＯＶが、第２の電圧源ＶＤ２の電圧値Ｖ２から、ゼロ（０）Ｖに切替わる。

ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、時刻ｔ６から時刻ｔ７までの間は、第１のゲート電圧値ＧＶ１を保持する。時刻ｔ７において切替回路Ｓ１の出力電圧ＡＳＯＶが０Ｖになると、遅れ時間（時刻ｔ７から時刻ｔ７ａまでの期間）が経過した後の時刻ｔ７ａにおいて、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが再び第１のゲート電圧値ＧＶ１から低下を開始する。なお、ターンオフの期間中は、第２のゲート抵抗Ｒ２を通して、ＩＧＢＴ Ｑ３のゲートの電荷が引き抜かれ、ゲート電圧ＶＧＥが引き下げられる。時刻ｔ８において、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、接地電位であるゼロ（０）Ｖに到達する。

以上のようにして、時刻ｔ５から時刻ｔ８までの期間で、ＩＧＢＴ Ｑ３がターンオフする、すなわちオン状態からオフ状態に切替わる。時刻ｔ５から時刻ｔ８までの期間を「ターンオフ期間」という。図２では、ターンオフ期間を「Ｔｏｆｆ」で示している。

制御論理回路１２は、時刻ｔ７から、次にゲート駆動信号ＧＤＳがオフ信号からオン信号に切り替わる時刻ｔ９までの間、切替回路Ｓ１の出力電圧ＡＳＯＶを０Ｖに保持する。したがって、時刻ｔ８から時刻ｔ９までの間は、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、接地電位であるゼロ（０）Ｖを保持する。

時刻ｔ９以降は、時刻ｔ１から時刻ｔ９までの前述と同様の動作が繰り返される。たとえば時刻ｔ９では時刻ｔ１と同様の動作が行われ、時刻ｔ１０では時刻ｔ２と同様の動作が行われ、時刻ｔ１１では時刻ｔ３と同様の動作が行われる。

以上に述べた本実施の形態によれば、以下に示す効果が得られる。まず、ＩＧＢＴ Ｑ３のターンオン時の効果を以下に示す。

ゲート駆動信号ＧＤＳがオフ信号からオン信号に切り替わると、制御論理回路１２は、切替回路Ｓ１の出力電圧ＡＳＯＶを、接地電位である０Ｖから第１の電圧源ＶＤ１の電圧値Ｖ１にする。第１の電圧源ＶＤ１の電圧値Ｖ１と、駆動回路１の電源ＶＣＣの電圧値Ｖ０との大小関係は、Ｖ１＜Ｖ０である。これに対し、前述の前提技術では、ＩＧＢＴ Ｑ３３のターンオン時の最初から、駆動回路８１の電源ＶＣＣの電圧値Ｖ０を出力する。

したがって、本実施の形態の第１のゲート抵抗Ｒ１の抵抗値と、図１３に示す前提技術の第１のゲート抵抗Ｒ３１の抵抗値とを同じ値とし、ＩＧＢＴ Ｑ３，Ｑ３３、ＮＰＮトランジスタＱ１，Ｑ３１がそれぞれ同じ特性を持っている場合、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、図２に参照符号「２０」で示されるように、時刻ｔ１から時刻ｔ２までの期間は、前提技術よりも緩やかに増加する。

よって、本実施の形態において、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが０Ｖから第１のゲート電圧値ＧＶ１に達するまでの期間におけるゲート電圧ＶＧＥの増加のスピードを前提技術と同等にする場合には、ＩＧＢＴ Ｑ３をオンにするときに使用するオン側回路を構成する第１のゲート抵抗Ｒ１の抵抗値を、前提技術のオン側回路を構成する第１のゲート抵抗Ｒ３１の抵抗値よりも小さくすればよい。

制御論理回路１２は、ゲート駆動信号ＧＤＳがオフ信号からオン信号に切り替えられてから予め定める第１の保持期間ＴＶ１が経過した後に、切替回路Ｓ１の出力電圧ＡＳＯＶを、駆動回路１の電源ＶＣＣの電圧値Ｖ０に切り替えて、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥを駆動回路１の電源ＶＣＣの電圧値Ｖ０まで引き上げる。第２のゲート電圧値ＧＶ２は、駆動回路１の電源ＶＣＣの電圧値Ｖ０と等しい。

前述のように、本実施の形態において、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが０Ｖから第１のゲート電圧値ＧＶ１に達するまでの期間におけるゲート電圧ＶＧＥの増加のスピードを前提技術と同等にする場合には、第１のゲート抵抗Ｒ１の抵抗値を、前提技術のオン側回路を構成する第１のゲート抵抗Ｒ３１の抵抗値よりも小さくする。

この場合に、切替回路Ｓ１の出力電圧ＡＳＯＶが、駆動回路１の電源ＶＣＣの電圧値Ｖ０に切り替わると、引き上げる電圧値が同じ（Ｖ０）で、本実施の形態においてゲート抵抗の抵抗値が低く、ＩＧＢＴ Ｑ３のゲートへ供給される電流値が大きいので、ＩＧＢＴ Ｑ３のミラー期間は、前提技術の場合よりも短くなる。また、ゲート電圧ＶＧＥがミラー期間における第１のゲート電圧値ＧＶ１から第２のゲート電圧値ＧＶ２に到達するのに要する時間が短くなる。

したがって、ゲート電圧ＶＧＥが０Ｖから第１のゲート電圧値ＧＶ１に増大する時間と同じであっても、ミラー期間とゲート電圧ＶＧＥが第１のゲート電圧値ＧＶ１から第２のゲート電圧値ＧＶ２に増大する時間とが本実施の形態では短縮されるので、ＩＧＢＴ Ｑ３がオフ状態からオン状態に切り替わるのに要するスイッチング時間が短くなる。これによって、ターンオンにおいてＩＧＢＴ Ｑ３のコレクタ−エミッタ間電圧がより速く低下するので、ターンオン時のスイッチング損失を、前提技術に比べて低減させることができる。

次に、ＩＧＢＴ Ｑ３のターンオフ時の効果を以下に示す。ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替わると、制御論理回路１２は、切替回路Ｓ１の出力電圧ＡＳＯＶを、駆動回路１の電源ＶＣＣの電圧値Ｖ０から第２の電圧源ＶＤ２の電圧値Ｖ２にする。第２の電圧源ＶＤ２の電圧値Ｖ２は正（０＜Ｖ２）である。これに対し、前述の前提技術では、ＩＧＢＴ Ｑ３のターンオフ時の最初から、０Ｖの電圧を出力する。

したがって、本実施の形態の第２のゲート抵抗Ｒ２の抵抗値と、図１３に示す前提技術の第２のゲート抵抗Ｒ３２の抵抗値とを同じ値とし、ＩＧＢＴ Ｑ３，Ｑ３３、ＰＮＰトランジスタＱ２，Ｑ３２がそれぞれ同じ特性を持っている場合、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥは、図２に参照符号「２１」で示されるように、時刻ｔ５から時刻ｔ６までの期間は、前提技術よりも緩やかに低減する。

よって、本実施の形態において、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥが第２のゲート電圧値ＧＶ２から第１のゲート電圧値ＧＶ１に達するまでの期間におけるゲート電圧ＶＧＥの減少のスピードを前提技術と同等にする場合には、ＩＧＢＴ Ｑ３をターンオフにするときに使用するオフ側回路を構成する第２のゲート抵抗Ｒ２の抵抗値を、前提技術のオフ側回路を構成する第２のゲート抵抗Ｒ３２の抵抗値よりも小さくすればよい。

制御論理回路１２は、ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替えられてから予め定める第２の保持期間ＴＶ２が経過した後に、切替回路Ｓ１の出力電圧ＡＳＯＶを、０Ｖに切り替えて、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥを０Ｖまで引き下げる。

前述のように、本実施の形態において、前提技術と同等の第１のゲート電圧値ＧＶ１〜０Ｖの期間の上昇速度にする場合には、第２のゲート抵抗Ｒ２の抵抗値を、前提技術のオフ側回路を構成する第２のゲート抵抗Ｒ３２の抵抗値よりも小さくする。これによって、ＩＧＢＴ Ｑ３のターンオフの期間中に、ＩＧＢＴ Ｑ３のゲートから電流の吸い込み（シンク（sink））を行い、ＩＧＢＴ Ｑ３のゲート電圧を０Ｖにする能力（以下「シンクする能力」という場合がある）は、前提技術よりも大きくなる。

たとえば、２つのＩＧＢＴをブリッジ接続し、一方のＩＧＢＴをオフ状態とし、他方のＩＧＢＴをオン状態またはオフ状態にすると、オフ状態の前記一方のＩＧＢＴの出力電圧が増減する。ＩＧＢＴの出力電圧が増減すると、ＩＧＢＴの出力端子とゲート端子との間の帰還容量を介して、ゲート電圧が増加する。

ＩＧＢＴがオフ状態のときに、ＩＧＢＴのゲート電圧を０Ｖにシンクする能力が低いと、前記帰還容量によるゲート電圧の増加を抑えることができない。帰還容量の影響によって、ゲート電圧が増加して閾値電圧を超えると、オフ状態であるべきＩＧＢＴが誤ってオンするという不具合が生じる。

本実施の形態では、前述のように、ターンオフのスイッチング速度を、前提技術と同等にすることによって、ＩＧＢＴ Ｑ３のゲート電圧を０Ｖにシンクする能力を大きくすることができる。これによって、帰還容量の影響によってＩＧＢＴ Ｑ３が誤ってオンすることを防止することができる。

ターンオン時の効果について、さらに具体的に説明する。図３は、前提技術のスイッチング素子駆動回路８１におけるターンオン時の実測波形を示す図である。図４は、本発明の第１の実施の形態のスイッチング素子駆動回路１におけるターンオン時の実測波形を示す図である。図３および図４において、横軸は時間を示し、縦軸は電圧または電流を示す。図３および図４では、ＩＧＢＴ Ｑ３のゲート電圧ＶＧＥを、符号「Ｖ_ＧＥ」で示される実線で示す。

図３に示す前提技術の波形では、ＩＧＢＴ Ｑ３のゲート電圧Ｖ_ＧＥが平坦になるミラー期間ＭＰ０の長さは、約０．９０μｓとなっている。ミラー期間ＭＰ０において、オン状態におけるコレクタ−エミッタ間の電圧（以下「オン電圧」という）Ｖ_ＣＥは、参照符号「２５」で示されるように、漸減する。オン側回路を構成する第１のゲート抵抗Ｒ３１の抵抗値を大きくすると、緩やかになるが、コレクタ−エミッタ間電圧が生じて、すなわちＩＧＢＴ Ｑ３のコレクタ−エミッタ間の抵抗が無視できない大きさになって、このミラー期間ＭＰ０の長さが長くなり、スイッチング損失が増加する。

図４では、前述のように、ＩＧＢＴ Ｑ３のスイッチング速度が、前提技術と同等となるように、本実施の形態における第１の電圧源ＶＤ１の電圧値とオン側回路を構成する第１のゲート抵抗Ｒ１の抵抗値とを調整する場合を示している。図４に示す本実施の形態の波形では、参照符号「２７」で示される位置において、切替回路Ｓ１の出力電圧ＡＳＯＶが駆動回路１の電源ＶＣＣの電圧値Ｖ０に切り替わり、ミラー期間ＭＰ１が終了する。

本実施の形態のミラー期間ＭＰ１の長さは、約０．５６μｓであり、前提技術のミラー期間ＭＰ０の長さに比べて低減している。またミラー期間ＭＰ１において、オン電圧Ｖ_ＣＥは、参照符号「２６」で示されるように、図３に示す前提技術のオン電圧Ｖ_ＣＥに比べて早く低減し、ミラー期間ＭＰ１の終了とともにオン電圧Ｖ_ＣＥは、ほぼゼロとなる。

ミラー期間ＭＰ０，ＭＰ１の長さは、ミラー期間中に、駆動回路１からＩＧＢＴ Ｑ３に供給されるゲート電流によって変動する。ゲート電流が増加すると、ミラー期間ＭＰ０，ＭＰ１の長さが短縮され、ゲート電流が減少すると、ミラー期間ＭＰ０，ＭＰ１の長さが伸長する。

切替回路Ｓ１の出力電圧ＡＳＯＶが同じ場合、オン側回路を構成するゲート抵抗Ｒ１，Ｒ３１の抵抗値が低減すると、ゲート電流が増加して、ミラー期間ＭＰ０，ＭＰ１の長さが短縮する。また、オン側回路を構成するゲート抵抗Ｒ１，Ｒ３１の抵抗値が増加すると、ゲート電流が減少して、ミラー期間ＭＰ０，ＭＰ１の長さが伸長する。

図３および図４に示すように、ミラー期間ＭＰ０，ＭＰ１では、オン電圧Ｖ_ＣＥが漸減する。したがって、ミラー期間ＭＰ０，ＭＰ１では、ミラー期間ＭＰ０，ＭＰ１の後よりも、スイッチング損失の損失、すなわちオン電圧Ｖ_ＣＥと出力電流であるコレクタ電流Ｉ_Ｃとの積が大きい。本実施の形態では、前述のようにミラー期間ＭＰ１の長さを前提技術のミラー期間ＭＰ０の長さよりも短縮することによって、ターンオン時の損失を低減している。

前提技術では、駆動回路８１の出力電圧が一定であるので、オン側回路を構成する第１のゲート抵抗Ｒ３１の抵抗値を増減させると、スイッチング速度も変化する。したがって、ミラー期間ＭＰ０の長さとスイッチング速度とを独立して調整することはできない。

これに対し、本実施の形態では、前述のように駆動回路１の出力電圧を変化させるので、スイッチング速度を変えずに、ミラー期間ＭＰ１の長さを前提技術のミラー期間ＭＰ０の長さよりも短縮することができる。したがって、本実施の形態では、スイッチング損失のみを低減することができる。

図５は、アーム短絡を示す図である。図５では、前述のＩＧＢＴ Ｑ３に対応するＩＧＢＴ Ｑ４ａ，Ｑ４ｂを、それぞれＨｉｇｈ側およびＬｏｗ側のスイッチング素子としてブリッジ接続した回路図を示している。図５に示すパワーデバイス回路１００は、第１および第２のゲート駆動回路２ａ，２ｂ、第１および第２のＩＧＢＴ Ｑ４ａ，Ｑ４ｂ、内部抵抗Ｒ１２および内部インダクタンスＬ１２を備える。

第１および第２のゲート駆動回路２ａ，２ｂは、前述のゲート駆動回路１３に対応する回路であり、第１および第２のＩＧＢＴ Ｑ４ａ，Ｑ４ｂをそれぞれ駆動する。第１のＩＧＢＴ Ｑ４ａは、パワーデバイス回路１００の内部抵抗Ｒ１２を介して電源１０１と接続されている。第２のＩＧＢＴ Ｑ４ｂは、パワーデバイス回路１００の内部インダクタンスＬ１２を介して電源１０１と接続されている。

ここで、電源１０１には、交流電圧を全波整流した電圧を出力する電源が用いられている。電源１０１が出力する全波整流波形の電圧を平滑化するために、図５に示す回路では、ＤＣ−Ｌｉｎｋキャパシタ１０２が電源１０１と接続されている。

ＤＣ−Ｌｉｎｋキャパシタ１０２は、キャパシタＣ１１と、キャパシタＣ１１の内部インダクタンスＬ１１と、キャパシタＣ１１の内部抵抗Ｒ１１とを直列接続した等価回路で表される。ＤＣ−Ｌｉｎｋキャパシタ１０２は、電気自動車などのバッテリを電源とする自動車において、バッテリの内部抵抗、バッテリとスイッチング素子を含む回路との間の配線インピーダンスによる電圧変動を抑制するために用いられる。

このように構成された図５に示される回路において、ＩＧＢＴ Ｑ４ａ，Ｑ４ｂが同時かつ瞬間的にオン状態となるアーム短絡と呼ばれる短時間の短絡が発生した場合には、以下の式（１）に示されるような短絡電流Ｉ_ＳＣが、ブリッジを構成する第１および第２のＩＧＢＴ Ｑ４ａ，Ｑ４ｂに流れる。

ここで、たとえば、短絡電流Ｉ_ＳＣが流れる経路の抵抗成分の総和Ｒを３４ｍΩとし、当該経路の寄生インダクタンスの総和Ｌを２５ｎＨとし、電源１０１の電圧Ｖｐを４００Ｖとした場合には、短絡発生から１μｓ後の短絡電流Ｉ_ＳＣは、前記式（１）を用いて計算すると８７４５Ａとなる。このことは、短絡時間が短くても、短絡電流Ｉ_ＳＣは非常に大きくなることを意味する。

このような比較的大きい短絡電流Ｉ_ＳＣが、第１および第２のＩＧＢＴ Ｑ４ａ，Ｑ４ｂの出力電流として発生している場合に、第１および第２のゲート駆動回路２ａ，２ｂによって、通常のスイッチング速度でＩＧＢＴ Ｑ４ａ，Ｑ４ｂをオン状態からオフ状態に遷移させると、サージ電圧が発生して、第１および第２のＩＧＢＴ Ｑ４ａ，Ｑ４ｂに悪影響が生じる。

そこで、前述の図１に示すような駆動回路１を用いる構成においては、アーム短絡が発生する状態と、通常のスイッチング速度でＩＧＢＴ Ｑ４ａ，Ｑ４ｂをオン状態からオフ状態に遷移させる状態とが重ならないようにするために、上位システムなどによって適切に制御されたゲート駆動信号ＧＤＳが駆動回路１に入力される。しかしながら、以下に説明するように、ゲート駆動信号ＧＤＳにノイズが発生する場合には、アーム短絡が発生する状態と、通常のスイッチング速度でスイッチング素子をオン状態からオフ状態に遷移させる状態とがたまたま重なってしまうことがある。

ここで、ゲート駆動信号ＧＤＳを駆動回路１に入力する配線（以下「ゲート駆動信号配線ＧＤＳＬ」という）において、ノイズが誘導されるメカニズムについて説明する。図６は、ゲート駆動信号にノイズが発生するメカニズムを説明するための図である。図７は、ノイズが重畳されたゲート駆動信号の電圧波形の一例を示す図である。

図６に示すインバータ回路７０は、電源７１と、負荷７２と、４つのＩＧＢＴ Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４と、４つのダイオードＤ１，Ｄ２，Ｄ３，Ｄ４とを備える。インバータ回路７０は、４つのＩＧＢＴ Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４および各ダイオードＤ１〜Ｄ４が２段縦列に接続されて、Ｈ型のブリッジ回路（以下「Ｈブリッジ回路」という場合がある）を構成している。各ＩＧＢＴ Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４のそれぞれには、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４が接続されている。ダイオードＤ１〜Ｄ４は、フライバックダイオードである。図６では、Ｈブリッジ回路の動作に起因して、ゲート駆動信号配線ＧＤＳＬにノイズが誘導されるメカニズムを示している。

インバータ回路７０のうち、４つのＩＧＢＴ Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４は、図１の駆動回路１によって、駆動される。負荷７２は、たとえばモータによって構成される。

ＩＧＢＴ Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４は、図１に示すＩＧＢＴ Ｑ３または外部のスイッチング素子に対応する。ＩＧＢＴ Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４がスイッチング動作した場合には、図６に示すように、ゲート駆動信号配線ＧＤＳＬとＨブリッジ回路との間の浮遊キャパシタＣ１２を介した静電結合による誘導電圧であるノイズＶ_ＮＳと、相互インダクタンスＭを介した電磁結合による誘導電圧であるノイズＶ_ＮＩとが、ゲート駆動信号ＧＤＳに重畳する。静電結合によるノイズＶ_ＮＳは、以下の式（２）のように示される。高周波数時の静電結合によるノイズＶ_ＮＳは、以下の式（３）のように示される。電磁結合によるノイズＶ_ＮＩは、以下の式（４）のように示される。

図７には、ノイズＶ_ＮＳ，Ｖ_ＮＩが重畳されたゲート駆動信号ＧＤＳの電圧波形の一例が示されている。ＩＧＢＴ Ｑ２１〜Ｑ２４のスイッチング速度が増加し、電圧および電流の変動が短時間になると、ノイズＶ_ＮＳ，Ｖ_ＮＩの電圧波形の振幅は大きくなり、かつ、その発生時間は短くなる。つまり、ＩＧＢＴ Ｑ２１〜Ｑ２４のスイッチング速度が増加すると、ゲート駆動信号ＧＤＳにノイズが重畳しやすくなり、そのノイズのパルス幅は短くなる。

インバータ装置でのスイッチング素子のスイッチング時間は、たとえば１μｓ以下であり、それに伴って、ノイズのパルス幅も１μｓ以下と短くなっている。したがって、駆動回路１の応答時間よりも短い、すなわち小さいパルス幅を有する、図７に示したようなノイズが、ゲート駆動信号ＧＤＳに重畳された状態で駆動回路１に入力されることがある。

このようなノイズが入力された場合には、たとえば後述する図９に示す駆動回路３５と同様に駆動回路１にソフト遮断回路４２を設けても、駆動回路１のソフト遮断機能による保護動作が間に合わず、ゲート駆動回路１３による通常のターンオフが行われることになる。

この結果、駆動回路１においては、上記ノイズに起因してＩＧＢＴ Ｑ３を通常のスイッチング速度でオン状態からオフ状態に遷移させる状態と、アーム短絡が生じる状態とがたまたま重なる場合がある。この場合には、大きなサージ電圧が発生して、ＩＧＢＴ Ｑ３などに悪影響が生じてしまうことがある。

ＩＧＢＴ Ｑ３のターンオンの直後にアーム短絡または負荷短絡が生じると、過大な短絡電流が流れる。この短絡電流によって、パワーデバイス回路の出力端子の電圧（以下「出力端子電圧」という）が増加する。本実施の形態のようにパワーデバイスがＩＧＢＴである場合は、コレクタ電圧が増加する。このように、ＩＧＢＴ Ｑ３のコレクタ電圧が増加すると、ＩＧＢＴ Ｑ３の出力端子とゲート端子との間の帰還容量を介して、ゲート電圧が増加する。ゲート電圧が増加すると、更に短絡電流が増加する。

本実施の形態では、ＩＧＢＴ Ｑ３のターンオンの直後に、ゲート駆動素子であるＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２への入力電圧が、第１の電圧源ＶＤ１の電圧値Ｖ１となる。ターンオンの直後に発生する短絡によって、ＩＧＢＴ Ｑ３のゲート電圧が第１の電圧源ＶＤ１の電圧値Ｖ１を超えると、ゲート駆動素子であるＰＮＰトランジスタＱ２がオンする。これによって、ＩＧＢＴ Ｑ３のゲート電圧が第１の電圧源ＶＤ１の電圧値Ｖ１になるまでシンクするので、ゲート電圧の増加を抑制することができる。

これに対し、前提技術の場合は、ターンオンの直後からゲート駆動素子であるＮＰＮトランジスタＱ３１およびＰＮＰトランジスタＱ３２に入力される電圧は、駆動回路８１の電源ＶＣＣの電圧値となる。ＩＧＢＴ Ｑ３３のゲート電圧が、駆動回路８１の電源ＶＣＣの電圧値を超えるまで、ゲート駆動素子であるＰＮＰトランジスタＱ３２はオンしない。

図８は、ＩＧＢＴ Ｑ３の出力特性の一例を示すグラフである。図８の横軸は、ＩＧＢＴ Ｑ３のオン電圧Ｖ_ＣＥ［Ｖ］を示し、縦軸はコレクタ電流Ｉ_Ｃ［Ａ］を示す。

ＩＧＢＴ Ｑ３に十分に高いゲート電圧が与えられると、図８の飽和領域ＳＲで動作する飽和状態となる（曲線３４）。飽和状態では、比較的低い電圧降下Ｖ_ＣＥで、定格値以上の電流を流すことができる。また、ＩＧＢＴ Ｑ３に与えられるゲート電圧が比較的低い場合（曲線３２）には、図８の活性領域ＡＲで動作する活性状態となる。活性状態では、コレクタ電圧を増加させても、コレクタ電流Ｉ_Ｃは、ある一定の値以上は流れなくなる。

前提技術の駆動回路８１では、ターンオン時に、ＮＰＮトランジスタＱ３１とＰＮＰトランジスタＱ３２のベースに高い電圧、たとえば電源ＶＣＣの電圧が与えられ、ＩＧＢＴ Ｑ３３のゲートにも十分に高い電圧が与えられているので、ターンオン時にアーム短絡が生じると、過大な電流が流れる。

これに対し、本実施の形態の駆動回路１では、ターンオン開始の直後に短絡が発生した場合に、ＩＧＢＴ Ｑ３のゲート電圧を、前提技術に比べて低い第１の電圧源ＶＤ１の電圧値Ｖ１に保つことができる。したがって、前提技術よりも短絡電流を低減し、短絡電流に起因するＩＧＢＴ Ｑ３の劣化および破壊を防止することができる。

以上のように本実施の形態によれば、ＩＧＢＴ Ｑ３をオフ状態からオン状態にさせる、すなわちターンオンさせるターンオン動作を行うときには、電圧出力部１３を構成するＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に第１の電圧源ＶＤ１の電圧が与えられる。その後、第１の保持期間ＴＶ１が経過すると、電圧出力部１３を構成するＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に与えられる電圧が、電圧切替部１１によって駆動回路１の電源ＶＣＣの電圧に切替えられる。

これによって、ＩＧＢＴ Ｑ３をターンオンさせるときに、ＩＧＢＴ Ｑ３に一時的に第１の電圧源ＶＤ１の電圧を出力した後、駆動回路１の電源ＶＣＣの電圧を出力することができる。

第１の電圧源ＶＤ１の電圧値Ｖ１は、ＩＧＢＴ Ｑ３のゲート閾値電圧Ｖｔｈよりも大きく、かつ駆動回路１の電源ＶＣＣの電圧値Ｖ０よりも小さいので、第１の電圧源ＶＤ１の電圧によって、ＩＧＢＴ Ｑ３のスイッチング速度を制御することができる。したがって、前提技術のようにゲート抵抗Ｒ１，Ｒ２および電圧０Ｖ，Ｖ０によってＩＧＢＴ Ｑ３のスイッチング速度を制御する場合に比べて、スイッチング時の損失を低減することができる。

また、複数のＩＧＢＴをブリッジ接続した場合に、アーム短絡発生時の短絡電流を低く抑えることが可能となる。これによって、以下の効果が得られる。

従来の技術では、アーム短絡発生時の短絡電流を制限するために、ＩＧＢＴなどのスイッチング素子の最大通電能力に制限を加える必要がある。ＩＧＢＴなどのスイッチング素子は、最大通電能力に制限を加えると、オン電圧が増加し、通電時の電力損失が増加する。

これに対し、本実施の形態では、ＩＧＢＴ Ｑ３などのスイッチング素子の最大通電能力に制限を加えなくても、ターンオン時に電圧出力部１３に電源ＶＣＣの電圧値Ｖ０よりも低く、ゲート閾値電圧Ｖｔｈよりも高い電圧を与える期間において、ノイズなどの影響により誤ってＩＧＢＴ Ｑ３などのスイッチング素子がオンしたとしても、アーム短絡発生時の短絡電流を低く抑えることが可能である。したがって、スイッチング素子の最大通電能力に制限を加えるためにオン抵抗の大きなＩＧＢＴを使用したり、ＩＧＢＴのコレクタおよびエミッタと直列に抵抗を追加したりする必要がないので、オン電圧の増加を抑制し、通電時の電力損失の増加を抑制することができる。

また電圧切替部１１は、容易に集積することができる。したがって、電圧切替部１１は、従来の複数の電圧出力部を備える構成に比べて、実装する回路の小型化が可能である。

また電圧出力部１３の電圧増幅率は１であるので、電圧出力部１３は、比較的少ない数の回路部品で構成することができる。具体的には、電圧出力部１３は、オン側、オフ側それぞれ、トランジスタ１石のエミッタフォロワで構成することができるので、回路構成を簡略化し、部品点数を削減することができる。

本実施の形態とは異なるが、電圧出力部１３を、バイポーラトランジスタに代えて、ＭＯＳＦＥＴを用いて構成する場合にも同様の効果が得られる。この場合、電圧出力部１３は、オン側、オフ側それぞれ、トランジスタ１石のソースフォロワで構成することができるので、回路構成を簡略化し、部品点数を削減することができる。したがって、比較的小さい実装面積で、ＩＧＢＴ Ｑ３のスイッチング特性および短絡電流の抑制を実現することができる。

また本実施の形態では、スイッチング素子として働くパワーデバイスとしてＩＧＢＴを用いたが、パワーデバイスとして珪素（Ｓｉ）で形成されるＭＯＳＦＥＴ、または炭化珪素（ＳｉＣ）で形成されるＳｉＣ−ＭＯＳＦＥＴを用いてもよい。ＳｉＣ−ＭＯＳＦＥＴでは、ターンオン時間が短いため、サージ電圧が高くなる傾向にある。したがって、本実施の形態を適用すれば、サージ電圧を効率的に抑制し、スイッチング素子を保護することが可能となる。

また本実施の形態では、ＩＧＢＴ Ｑ３をオン状態からオフ状態にさせる、すなわちターンオフさせるターンオフ動作を行うときには、電圧出力部１３を構成するＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に第２の電圧源ＶＤ２の電圧が与えられる。その後、第２の保持期間ＴＶ２が経過すると、電圧出力部１３を構成するＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２に与えられる電圧が、電圧切替部１１によって接地電位、具体的には０Ｖまたは負電圧に切替えられる。これによって、ＩＧＢＴ Ｑ３をターンオフさせるときに、ＩＧＢＴ Ｑ３に一時的に第２の電圧源ＶＤ２の電圧を出力した後、０Ｖまたは負電圧を出力することができる。

第２の電圧源ＶＤ２の電圧値Ｖ２は、ＩＧＢＴ Ｑ３のゲート閾値電圧Ｖｔｈよりも小さいので、第２の電圧源ＶＤ２の電圧によって、ＩＧＢＴ Ｑ３のスイッチング速度を制御することができる。したがって、前提技術のようにゲート抵抗Ｒ１，Ｒ２によってＩＧＢＴ Ｑ３のスイッチング速度を制御する場合に比べて、スイッチング時の損失を低減することができる。

本実施の形態では、前述のようにアーム短絡発生時の短絡電流を低く抑えることが可能であるので、スイッチング素子の最大通電能力に制限を加えるためにオン抵抗の大きなＩＧＢＴを使用したり、ＩＧＢＴのコレクタおよびエミッタと直列に抵抗を追加したりする必要がない。したがって、オン電圧の増加を抑制し、通電時の電力損失の増加を抑制することができる。

また本実施の形態では、前述のようにサージ電圧を効率的に抑制することができるので、比較的大きなサージ電圧が発生した場合でも、スイッチング素子であるＩＧＢＴ Ｑ３を保護することが可能である。

以上に述べたように、本実施の形態では、電圧切替部１１は、切替回路Ｓ１と制御論理回路１２とを備えて構成される。制御論理回路１２は、第１および第２のタイマＴＭ１，ＴＭ２ １７，１８の動作に応じて接続先を切替えるように切替回路Ｓ１を制御する。このようにタイマ１７，１８を用いて、電圧切替部１１を構成することによって、ターンオン時に、第１の電圧源ＶＤ１の電圧Ｖ１を電圧出力部１３に与えた後、第１の電圧保持期間の経過後に、電圧出力部１３に与える電圧を、駆動回路１の電源ＶＣＣの電圧Ｖ０に切替える電圧切替部１１を、簡単な構成で実現することができる。また、ターンオフ時に、第２の電圧源ＶＤ２の電圧Ｖ２を電圧出力部１３に与えた後、第２の電圧保持期間の経過後に、電圧出力部１３に与える電圧を、接地電位である０Ｖに切替える電圧切替部１１を、簡単な構成で実現することができる。

以上に述べた本実施の形態では、制御論理回路１２の出力端子ＯＵＴ０，１からの出力と切替回路Ｓ１の切替え動作とについて具体的な例を挙げて説明したが、切替回路Ｓ１の構成は、これに限定されない。切替回路Ｓ１は、複数種類の電圧を切替えて、電圧出力部１３に出力できる構成であればよい。

＜第２の実施の形態＞
図９は、本発明の第２の実施の形態のスイッチング素子駆動回路である駆動回路３５を含むパワーデバイス回路４０の構成を示す図である。パワーデバイス回路４０は、電圧制御形のスイッチング素子であるパワーデバイス４４と、駆動回路３５とを備える。駆動回路３５は、第１の実施の形態のスイッチング素子駆動回路である駆動回路１に相当する。本実施の形態では、駆動回路３５は、パワーデバイス４４を駆動および保護する機能を有しており、パワーデバイス４４を駆動するゲート駆動回路４３と、パワーデバイス４４を保護する保護回路とを備える。本実施の形態のパワーデバイス４４は、ＩＧＢＴ Ｑ１４である。

駆動回路３５は、電圧切替部４１、ソフト遮断回路４２、ゲート駆動回路４３、ローパスフィルタ（Low Pass Filter；略称：ＬＰＦ）４５、過電流検出部４６およびセンス抵抗Ｒｓを備えて構成される。電圧切替部４１は、制御論理（Control Logic）回路９０、第１の電圧源ＶＤ１、第２の電圧源ＶＤ２および切替回路Ｓ１１を備える。

制御論理回路９０は、駆動回路３５を構成するソフト遮断回路４２、ゲート駆動回路４３、ＬＰＦ４５、過電流検出部４６およびセンス抵抗Ｒｓを統括的に制御する。制御論理回路９０は、ゲート駆動信号入力端子ＩＮと、コンパレータ信号入力端子ＳＣと、ソフト信号出力端子ＳＯＦＴと、３つの出力端子ＯＵＴ０，１，２とを含む。ＩＧＢＴ Ｑ１４を駆動するためのゲート駆動信号ＧＤＳは、ゲート駆動信号入力端子ＩＮに入力される。制御論理回路９０の出力端子ＯＵＴ０，１，２から出力される出力信号は、３本の信号線からなるバス９５を介して、切替回路Ｓ１１に与えられる。

制御論理回路９０は、２つの論理回路、すなわち第１の論理回路９１および第２の論理回路９４と、２つのタイマ、すなわち第１のタイマＴＭ１ ９２および第２のタイマＴＭ２ ９３とを内蔵する。第１のタイマＴＭ１ ９２は、ターンオン用タイマに相当し、第２のタイマＴＭ２ ９３は、ターンオフ用タイマに相当する。

図９に示す駆動回路３５のうち、電圧出力部であるゲート駆動回路４３以外の制御論理回路９０、ソフト遮断回路４２、ＬＰＦ４５、過電流検出部４６およびセンス抵抗Ｒｓが、パワーデバイス４４であるＩＧＢＴ Ｑ１４を保護する保護回路として機能する。保護回路は、過負荷または負荷短絡などの異常によってパワーデバイス４４の出力電流が過大となったときに、ソフト遮断を行うことによって、サージ電圧を低減する。ここで、「ソフト遮断」とは、パワーデバイス４４を比較的低速でターンオフすることをいう。保護回路は、パワーデバイス４４の出力電流を検出する手段として、過電流検出部４６およびセンス抵抗Ｒｓを備える。

ソフト遮断回路４２は、ＮＰＮトランジスタＱ１１と、ソフト遮断用ゲート抵抗ＲＧｓｏｆｔとを備える。ＮＰＮトランジスタＱ１１のベースは、制御論理回路９０のソフト信号出力端子ＳＯＦＴと接続される。ＮＰＮトランジスタＱ１１のコレクタは、ソフト遮断用ゲート抵抗ＲＧｓｏｆｔの一端と接続される。ＮＰＮトランジスタＱ１１のエミッタは、グランドに接続される。

パワーデバイス４４の出力電流が過大であること（以下「過電流」という場合がある）が検出されていない場合、駆動回路３５は、制御論理回路９０の制御によって、ＮＰＮトランジスタＱ１１をオフする。これによって、ソフト遮断回路４２の出力は、ＩＧＢＴ Ｑ１４および駆動回路３５の他の構成要素に影響を与えないハイインピーダンス（ＨｉＺ）状態となる。

他方、過電流が検出された場合には、駆動回路３５は、制御論理回路９０の制御によって、ＮＰＮトランジスタＱ１１をオンする。同時に制御論理回路９０は、切替回路Ｓ１１を切替え、切替回路Ｓ１１の出力が電源ＶＣＣ，第１の電圧源ＶＤ１，第２の電圧源ＶＤ２，グランドのいずれにも電気的に接続されていないハイインピーダンス（ＨｉＺ）状態とする。このとき、ゲート駆動回路４３のＮＰＮトランジスタＱ１２およびＰＮＰトランジスタＱ１３にはベース電流が供給されず、ＮＰＮトランジスタＱ１２およびＰＮＰトランジスタＱ１３はオフ状態となる。これによって、ソフト遮断回路４２は、抵抗ＲＧｓｏｆｔを通してＩＧＢＴ Ｑ１４のゲート電圧を引き下げ、ＩＧＢＴ Ｑ１４をオン状態からオフ状態に遷移させて、保護する。

本実施の形態では、ソフト遮断回路４２のソフト遮断用ゲート抵抗ＲＧｓｏｆｔの抵抗値は、ゲート駆動回路４３のゲート抵抗ＲＧの抵抗値よりも大きくしている。これによって、ソフト遮断回路４２を用いてＩＧＢＴ Ｑ１４をオン状態からオフ状態に遷移させる場合のゲート電圧の単位時間当たりの低下度合を、ゲート駆動回路４３を用いてＩＧＢＴ Ｑ１４をオン状態からオフ状態に遷移させる場合よりも緩やかにすることができる。

このように駆動回路３５は、ゲート駆動信号ＧＤＳがオン信号であっても、過電流が検出された場合には、ソフト遮断回路４２を動作させ、ゲート駆動回路４３よりも遅いスイッチング速度でＩＧＢＴ Ｑ１４をオン状態からオフ状態に遷移させるソフト遮断を行うように構成されている。

ゲート駆動回路４３は、電源ＶＣＣ、ＮＰＮトランジスタＱ１２、ＰＮＰトランジスタＱ１３およびゲート抵抗ＲＧを備える。ゲート駆動回路４３は、前述の第１の実施の形態におけるゲート駆動回路１３と同様に、電圧出力部に相当し、電圧増幅率が１の増幅回路を構成する。

電圧切替部４１は、第１の実施の形態における電圧切替部１１と同様の構成を有し、制御論理回路９０、第１の電圧源ＶＤ１、第２の電圧源ＶＤ２および切替回路Ｓ１１を備える。制御論理回路９０は、電源ＶＣＣ、第１の電圧源ＶＤ１、第２の電圧源ＶＤ２およびグランドに接続された切替回路Ｓ１１を、出力端子ＯＵＴ０，１，２からの出力によって、電源ＶＣＣの電圧値Ｖ０、第１の電圧源ＶＤ１の電圧値Ｖ１、第２の電圧源ＶＤ２の電圧値Ｖ２、グランドの電位である０Ｖ、およびハイインピーダンス（ＨｉＺ）状態のいずれかの出力状態となるように切替える。

ＮＰＮトランジスタＱ１２のベースは、切替回路Ｓ１１の出力端子と接続されている。ＮＰＮトランジスタＱ１２のエミッタは、ゲート駆動回路４３の電源ＶＣＣに接続されている。

ＰＮＰトランジスタＱ１３のベースは、制御論理回路９０の切替回路Ｓ１１の出力と接続されている。ＰＮＰトランジスタＱ１３のコレクタは、グランドに接続されている。ＮＰＮトランジスタＱ１２のエミッタおよびＰＮＰトランジスタＱ１３のエミッタは、共通に接続される。

ＮＰＮトランジスタＱ１２のエミッタとＰＮＰトランジスタＱ１３のエミッタとの接続点は、ゲート抵抗ＲＧの一端に接続されている。ゲート抵抗ＲＧの他端は、ソフト遮断回路４２のソフト遮断用ゲート抵抗ＲＧｓｏｆｔの他端に接続されている。ゲート抵抗ＲＧの他端と、ソフト遮断回路４２のソフト遮断用ゲート抵抗ＲＧｓｏｆｔの他端との接続点は、パワーデバイス４４であるＩＧＢＴ Ｑ１４のゲートに接続されている。

前述の第１の実施の形態においては、図１に示すように、第１のゲート抵抗Ｒ１の一端と第２のゲート抵抗Ｒ２の一端とをそれぞれ、ＮＰＮトランジスタＱ１のエミッタとＰＮＰトランジスタＱ２のエミッタとに接続している。

これに対し、本実施の形態では、１つのゲート抵抗ＲＧの一端を、ＮＰＮトランジスタＱ１２のエミッタとＰＮＰトランジスタＱ１３のエミッタとに共通に接続している。したがって、本実施の形態では、ＩＧＢＴのターンオン時間とターンオフ時間とをそれぞれ独立して設定することはできない。しかし、１つのゲート抵抗ＲＧの抵抗値で適切なターンオン時間とターンオフ時間とが得られる場合には、本実施の形態の電圧出力部１３のように、１つのゲート抵抗ＲＧを用いることで、電圧出力部１３の簡略化および小型化を図ることができる。

過電流が検出されていない場合、制御論理回路９０は、ゲート駆動信号ＧＤＳに応答して、出力端子ＯＵＴ０，１，２から切替回路Ｓ１１を切替える信号を出力する。具体的には、制御論理回路９０は、図２のタイミングチャートに示される第１の実施の形態の電圧切替部１１の出力電圧ＡＳＯＶと同様に、第１のタイマＴＭ１ ９２と第２のタイマＴＭ２ ９３の動作に合わせて、切替回路Ｓ１１の出力電圧を切り替える。

他方、過電流が検出された場合には、ゲート駆動回路４３の出力は、切替回路Ｓ１１の出力をハイインピーダンス（ＨｉＺ）状態にすることで、ＮＰＮトランジスタＱ１２およびＰＮＰトランジスタＱ１３がオフされ、ＩＧＢＴ Ｑ１４および駆動回路３５の他の構成要素に影響を与えないハイインピーダンス（ＨｉＺ）状態となる。

切替回路Ｓ１１の出力状態は、電源ＶＣＣの電圧値Ｖ０、第１の電圧源ＶＤ１の電圧値Ｖ１、第２の電圧源ＶＤ２の電圧値Ｖ２、グランドの電位である０Ｖ、およびハイインピーダンス（ＨｉＺ）状態の合計５通りある。したがって、本実施の形態では、３つの出力端子ＯＵＴ０，１，２にそれぞれ接続される３本の信号線からなるバス９５によって、切替回路Ｓ１１を切替えている。

ＩＧＢＴ Ｑ１４のエミッタ端子Ｅは、グランドに接続されている。ＩＧＢＴ Ｑ１４の電流センス端子Ｓは、センス抵抗Ｒｓの一端に接続されている。センス抵抗Ｒｓの他端は、グランドに接続されている。

センス抵抗Ｒｓは、ＩＧＢＴ Ｑ１４の電流センス端子Ｓに接続されている。電流センス端子Ｓには、ＩＧＢＴ Ｑ１４のエミッタ端子Ｅに流れる電流の数千分の一から数万分の一のセンス電流が流れる。駆動回路３５は、このセンス電流を用いて、ＩＧＢＴ Ｑ１４の出力電流が過大か否かを判断し、出力電流が過大となった場合に、ソフト遮断回路４２によって緩やかに遮断し、遮断動作時のサージ電圧を抑制して、ＩＧＢＴ Ｑ１４の破壊を防止する。本実施の形態では、センス抵抗Ｒｓによって、センス電流をセンス電圧Ｖｓに変換する。

本実施の形態では、ＩＧＢＴ Ｑ１４が電流センス端子Ｓを備える構成について説明したが、ＩＧＢＴ Ｑ１４が電流センス端子Ｓを備えない構成にしてもよい。ＩＧＢＴ Ｑ１４が電流センス端子Ｓを備えない構成にする場合には、たとえば、グランドとエミッタ端子Ｅとの間に、電流検出用のシャント抵抗を接続して、エミッタ電流をセンス電圧に変換するようにすればよい。

センス抵抗Ｒｓまたはシャント抵抗の抵抗値は、ＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃが定格値を超えたときに、センス抵抗Ｒｓまたはシャント抵抗の電圧降下が基準電圧源ＲＥＦの基準電圧ＶＲＥＦと等しくなるように設定されていればよい。

ＬＰＦ４５は、フィルタ用抵抗４７と、フィルタ用コンデンサ４８とを備える。フィルタ用抵抗４７の一端は、フィルタ用コンデンサ４８の一方の電極に接続されている。フィルタ用抵抗４７の他端は、ＩＧＢＴ Ｑ１４の電流センス端子Ｓとセンス抵抗Ｒｓの一端との接続点に接続されている。フィルタ用コンデンサ４８の他方の電極は、グランドに接続されている。ＬＰＦ４５は、センス抵抗Ｒｓで変換されたセンス電圧Ｖｓに重畳するノイズ成分を除去し、除去後のセンス電圧Ｖｓを、過電流検出部４６のコンパレータ４９に出力する。

過電流検出部４６は、基準電圧源ＲＥＦと、コンパレータ４９とを備える。過電流検出部４６は、ＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃが過大か否かを検出する。コンパレータ４９の非反転入力端子は、ＬＰＦ４５のフィルタ用抵抗４７の一端とフィルタ用コンデンサ４８の一方の電極との接続点と接続されている。コンパレータ４９の反転入力端子は、基準電圧源ＶＲＥＦの正極端子に接続されている。基準電圧源ＶＲＥＦの負極端子は、グランドに接続されている。コンパレータ４９の出力端子は、制御論理回路９０のコンパレータ信号入力端子ＳＣに接続されている。

コンパレータ４９は、ＬＰＦ４５からのセンス電圧Ｖｓと、基準電圧源ＲＥＦの基準電圧ＶＲＥＦとの大小を比較し、その比較結果に応じた信号（以下「コンパレータ信号」という場合がある）を、制御論理回路９０のコンパレータ信号入力端子ＳＣに出力する。

本実施の形態では、センス電圧Ｖｓが基準電圧ＶＲＥＦ以下である場合、コンパレータ４９は、Ｌレベルのコンパレータ信号を制御論理回路９０のコンパレータ信号入力端子ＳＣに出力する。また、センス電圧Ｖｓが基準電圧ＶＲＥＦを超える場合、コンパレータ４９は、Ｈレベルのコンパレータ信号を制御論理回路９０のコンパレータ信号入力端子ＳＣに出力する。

ここでは、センス抵抗Ｒｓまたはシャント抵抗による電圧降下が、ＩＧＢＴ Ｑ１４の動作に影響しないように、基準電圧ＶＲＥＦは、たとえば１Ｖ以下に設定される。

制御論理回路９０は、ゲート駆動信号入力端子ＩＮに入力されるゲート駆動信号ＧＤＳと、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号とに基づいて、ソフト遮断回路４２およびゲート駆動回路４３を制御する。

具体的には、制御論理回路９０は、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号の信号レベルがＬレベルである場合、換言すれば、ＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃが過大ではなく、センス電圧Ｖｓが基準電圧ＶＲＥＦ以下である場合には、ゲート駆動信号ＧＤＳであるオン信号およびオフ信号に応じて、ゲート駆動回路４３を用いてＩＧＢＴ Ｑ１４をオンおよびオフする動作を行う。

他方、制御論理回路９０は、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号の信号レベルがＨレベルである場合、換言すれば、ＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃが過大であり、センス電圧Ｖｓが基準電圧ＶＲＥＦを超える場合には、ゲート駆動信号ＧＤＳがオン信号であっても、ソフト遮断回路４２を用いて、ゲート駆動回路４３よりも遅いスイッチング速度で、ＩＧＢＴ Ｑ１４をオン状態からオフ状態に遷移させる。

すなわち、駆動回路３５は、過電流検出部４６によって過電流が検出されたときに、ソフト遮断回路４２を動作させる。このような駆動回路３５を備えるパワーデバイス回路４０によれば、サージ電圧を抑制することが可能となる。

駆動回路３５は、制御論理回路９０の制御によって、ソフト遮断回路４２を動作させるときには、制御論理回路９０の出力端子ＯＵＴをハイインピーダンス（ＨｉＺ）状態にすることで、ゲート駆動回路４３のＮＰＮトランジスタＱ１２およびＰＮＰトランジスタＱ１３をオフにし、ゲート駆動回路４３の出力をハイインピーダンス（ＨｉＺ）状態にして、ソフト遮断回路４２の動作を妨げないようにする。

また、駆動回路３５は、論理制御回路４１の制御によって、ゲート駆動回路４３を動作させるときには、ソフト遮断回路４２のＮＰＮトランジスタＱ１１をオフにし、ソフト遮断回路４２の出力ＳＢＣＯをハイインピーダンス（ＨｉＺ）状態にして、ゲート駆動回路４３によるＩＧＢＴ Ｑ１４の駆動を妨げないようにする。

以上のようにして、駆動回路３５は、ソフト遮断回路４２およびゲート駆動回路４３の動作が互いに影響することを抑制している。

表２に、制御論理回路９０のゲート駆動信号入力端子ＩＮおよびコンパレータ信号入力端子ＳＣに入力される信号の信号レベルと、制御論理回路９０内部の第１のタイマＴＭ１ ９２および第２のタイマＴＭ２ ９３の出力状態と、制御論理回路９０のソフト信号出力端子ＳＯＦＴの出力状態と、制御論理回路９０の出力端子（以下「信号出力端子」という場合がある）ＯＵＴ０，１，２からの出力信号によって切替えられる切替回路Ｓ１１の出力電圧ＡＳＯＶと、ＮＰＮトランジスタＱ１１の状態と、ゲート駆動回路４３の出力と、ＩＧＢＴ Ｑ１４の状態との関係を示す。

ゲート駆動信号入力端子ＩＮに入力されるゲート駆動信号ＧＤＳがＬレベルであり、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号がＬレベルである場合、ソフト信号出力端子ＳＯＦＴから出力される信号はＬレベルとなり、信号出力端子ＯＵＴ０，１，２から出力される信号によって、切替回路Ｓ１１の出力電圧ＡＳＯＶは、０Ｖとなる。これによって、ＮＰＮトランジスタＱ１１はオフとなって、ソフト遮断回路４２の出力ＳＢＣＯはハイインピーダンス（ＨｉＺ）状態となり、ゲート駆動回路４３の出力電圧が０Ｖとなるので、ＩＧＢＴ Ｑ１４はオフとなる。

ゲート駆動信号入力端子ＩＮに入力されるゲート駆動信号ＧＤＳがＨレベルであり、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号がＬレベルとなった場合、第１のタイマＴＭ１ ９２が起動されて第１のタイマＴＭ１ ９２の出力がＨレベルとなり、ソフト信号出力端子ＳＯＦＴから出力される信号はＬレベルとなり、信号出力端子ＯＵＴ０，１，２から出力される信号によって、切替回路Ｓ１１の出力電圧ＡＳＯＶは、第１の電圧源ＶＤ１の電圧値Ｖ１となる。これによって、ＮＰＮトランジスタＱ１１がオフとなって、ソフト遮断回路４２の出力ＳＢＣＯはハイインピーダンス（ＨｉＺ）状態となり、ゲート駆動回路４３の出力電圧が第１の電圧源ＶＤ１の電圧値Ｖ１となるので、ＩＧＢＴ Ｑ１４はターンオン動作に入る。

第１の保持期間が経過して、第１のタイマＴＭ１ ９２の出力がＬレベルになると、信号出力端子ＯＵＴ０，１，２から出力される信号によって切替えられる切替回路Ｓ１１の出力電圧ＡＳＯＶは、電源ＶＣＣの電圧値Ｖ０となる。これによって、ＩＧＢＴ Ｑ１４はオン状態となる。

ゲート駆動信号入力端子ＩＮに入力されるゲート駆動信号ＧＤＳがＨレベルであり、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号がＨレベルである場合、ソフト信号出力端子ＳＯＦＴから出力される信号がＨレベルとなるので、ソフト遮断回路４２のＮＰＮトランジスタＱ１１がオンとなり、ソフト遮断（soft cutoff；略称：ＳＣ）動作を行う。

また信号出力端子ＯＵＴ０，１，２から出力される信号によって、切替回路Ｓ１１の出力ＡＳＯＶは、電源ＶＣＣ、第１の電圧源ＶＤ１、第２の電圧源ＶＤ２およびグランドのいずれにも電気的に接続されていないハイインピーダンス（ＨｉＺ）状態となり、ゲート駆動回路４３の出力もハイインピーダンス（ＨｉＺ）状態となり、ＩＧＢＴ Ｑ１４はターンオフ動作をする。

ゲート駆動信号入力端子ＩＮに入力されるゲート駆動信号ＧＤＳがＬレベルであり、コンパレータ信号入力端子ＳＣに入力されるコンパレータ信号がＨレベルである場合、ソフト信号出力端子ＳＯＦＴから出力される信号はＬレベルとなり、信号出力端子ＯＵＴ０，１，２から出力される信号によって切替えられる切替回路Ｓ１１の出力電圧ＡＳＯＶは、０Ｖとなる。これによって、ソフト遮断回路４２のＮＰＮトランジスタＱ１１がオフとなり、ゲート駆動回路４３の出力も０Ｖとなるので、ＩＧＢＴ Ｑ１４はオフとなる。第１のタイマＴＭ１ ９２の第１の保持期間と、第２のタイマＴＭ２ ９３の第２の保持期間とはそれぞれ、第１の実施の形態と同様に設定することができる。

図１０は、図９のパワーデバイス回路４０の動作を示すタイミングチャートである。図１０の横軸は、時間である。図１０においては、ターンオン時においてＩＧＢＴ Ｑ１４に過電流が流れた場合について説明している。また、図１０では、各回路および素子の遅延時間についても示している。

時刻ｔ２１において、ゲート駆動信号ＧＤＳがオフ信号からオン信号に切り替わる。時刻ｔ２１から、ゲート駆動出力遅延時間Ｔ１が経過した時刻ｔ２２において、制御論理回路９０の出力端子ＯＵＴ０，１，２から出力される信号によって、切替回路Ｓ１１の出力電圧が、０ＶからＶ１となる。時刻ｔ２２において、パワーデバイス４４であるＩＧＢＴ Ｑ１４のゲート電圧ＶＧＥは上昇を開始する。

時刻ｔ２２からパワーデバイス４４であるＩＧＢＴ Ｑ１４のターンオン遅延時間Ｔ２が経過した時刻ｔ２３において、ＩＧＢＴ Ｑ１４のゲート電圧ＶＧＥは、ＩＧＢＴ Ｑ１４のミラー期間における第１のゲート電圧値ＧＶ１に達する。ＩＧＢＴ Ｑ１４のゲート電圧ＶＧＥは、時刻ｔ２３から時刻ｔ３０までの間、第１のゲート電圧値ＧＶ１のままである。

また、時刻ｔ２３において、パワーデバイス４４であるＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃが上昇を開始する。また、センス電圧ＳＶおよび、コンパレータ４９に入力されるコンパレータ入力電圧ＣＩが上昇を開始する。

時刻ｔ２３から出力電流立上り時間Ｔ３が経過した時刻ｔ２４において、センス電圧ＳＶが基準電圧ＶＲＥＦと等しくなる。この時刻ｔ２４からＬＰＦ遅延時間Ｔ４が経過した時刻ｔ２５において、コンパレータ入力電圧ＣＩが基準電圧ＶＲＥＦに達する。

時刻ｔ２５からコンパレータ出力遅延時間Ｔ５が経過した時刻ｔ２６において、コンパレータ４９から出力されるコンパレータ出力電圧ＣＯの信号レベルが、ＬレベルからＨレベルとなる。

時刻ｔ２６から制御論理回路出力遅延時間Ｔ６が経過した時刻ｔ２８において、制御論理回路９０のソフト信号出力端子ＳＯＦＴから出力される信号がＨレベルとなり、信号出力端子ＯＵＴ０，１，２から出力される信号によって、切替回路Ｓ１１の出力状態がハイインピーダンス（ＨｉＺ）状態となる。これによって、ソフト遮断回路４２がハイインピーダンス（ＨｉＺ）状態から動作状態に移行するとともに、ゲート駆動回路４３が動作状態からハイインピーダンス（ＨｉＺ）状態に移行する。

ソフト遮断回路４２の動作によって、時刻ｔ３０において、ＩＧＢＴ Ｑ１４のゲート電圧ＶＧＥおよびＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃは下降を開始する。

時刻ｔ２８において、第１のタイマＴＭ１ ９２は、第１のタイマＴＭ１ ９２の起動時点から第１の保持期間ＴＶ１が経過する以前であるので、切替回路Ｓ１１の出力電圧ＡＳＯＶは、Ｖ０よりも低いＶ１のままである。

ソフト遮断回路４２が働き始めた（シンクを開始した）時刻ｔ２８から遅れ時間が経過してゲート電圧ＶＧＥが第１のゲート電圧値ＧＶ１から下がり始めた時刻ｔ３０において、ＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃとセンス電圧ＳＶとは下降を開始する。コンパレータ入力電圧ＣＩは、時刻ｔ２９において一定値となり、時刻ｔ３１において下降を開始する。

時刻ｔ３３において、ＩＧＢＴ Ｑ１４の出力電流Ｉ_Ｃは０となる。時刻ｔ３３において、センス電圧ＳＶは０となる。時刻ｔ３２において、コンパレータ入力電圧ＣＩはＶＲＥＦとなり、そこからコンパレータ出力遅延時間Ｔ７が経過した時刻ｔ３３において、コンパレータ出力電圧ＣＯの信号レベルが、ＨレベルからＬレベルとなる。時刻ｔ３４において、ＩＧＢＴ Ｑ１４のゲート電圧ＶＧＥは０となる。時刻ｔ３５において、コンパレータ入力電圧ＣＩは０となる。

時刻ｔ３６において、ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替わる。これによって、ゲート駆動回路４３がハイインピーダンス（ＨｉＺ）状態から動作状態に移行するとともに、ソフト遮断回路４２が動作状態からハイインピーダンス（ＨｉＺ）状態に移行する。

制御論理回路９０は、ＩＧＢＴオフ、ＩＧＢＴオン、ＩＧＢＴターンオン、ＩＧＢＴターンオフ、ソフト遮断開始、ソフト遮断の６つの状態を有する。正常動作時（ＳＣ＝Ｌ）は、ゲート駆動回路４３を用いた駆動が行われ、ＩＧＢＴオフ状態と、ＩＧＢＴオン状態とを交互に切り替える。ＩＧＢＴオン状態で、コンパレータ４９の出力、すなわちコンパレータ信号入力端子ＳＣに入力される信号の信号レベルがＨレベルになると、制御論理回路９０は、ＩＧＢＴオン状態からソフト遮断開始状態に遷移する。

ソフト遮断開始状態に遷移すると、制御論理回路９０は、切替回路Ｓ１１によって、ゲート駆動回路４３のＮＰＮトランジスタＱ１２およびＰＮＰトランジスタＱ１３をオフにし、かつソフト遮断回路４２のＮＰＮトランジスタＱ１１をオンにする。これによって、ソフト遮断回路４２が動作して、ＩＧＢＴ Ｑ１４が低速のスイッチング速度でオン状態からオフ状態に遷移される。そして、制御論理回路９０は、ソフト遮断開始状態からソフト遮断状態に遷移する。

ソフト遮断状態に遷移すると、制御論理回路９０は、ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替わるまで、ソフト遮断状態を維持する。そして、ゲート駆動信号ＧＤＳがオン信号からオフ信号に切り替わると、制御論理回路９０は、ＩＧＢＴオフ状態に遷移する。

図９に示すパワーデバイス回路４０において、ＩＧＢＴ Ｑ１４のターンオン時に短絡が発生する場合、図１０に示すように、ゲート駆動信号ＧＤＳがオフ信号からオン信号に切り替わってから、ソフト遮断動作するまで、各遅延時間Ｔ１〜Ｔ６の総和で表される遅延が生じる。

本実施の形態において、制御論理回路９０に内蔵する第１のタイマＴＭ１ ９２の第１の保持期間ＴＶ１を、ソフト遮断動作するまでの遅延時間Ｔ１〜Ｔ６の総和と同じか、または遅延時間Ｔ１〜Ｔ６の総和よりも長い時間に設定している。これによって、図９に示す保護回路が動作するまでの短絡電流値を、前提技術の駆動回路８１よりも低く抑えることができ、ＩＧＢＴの破壊をより確実に防止することができる。

本実施の形態では、さらに第１の実施の形態と同様の効果を得ることができる。以上においては、ＩＧＢＴがターンオンする場合に短絡が発生し、保護回路が働くまでの短絡電流を抑制する回路の動作を主に説明した。短絡は、ゲート駆動信号ＧＤＳがオフ状態のときに、外来ノイズによって、誤ってＩＧＢＴがターンオンされるときに発生することが多い。したがって、第１のタイマＴＭ１ ９２の第１の保持期間ＴＶ１を遅延時間Ｔ１〜Ｔ６の総和以上にしておき、外来ノイズによって誤ってＩＧＢＴがターンオンされる場合にソフト遮断動作可能にすることが、スイッチング素子の保護のためなどに有用である。

ターンオフ時においても、第２のタイマＴＭ２ ９３によって、ゲート電圧を、第２のゲート電圧値Ｖ２および接地電位０Ｖの２段階で駆動することが有用である。これによって、ターンオフ時間を短くすることができるので、同じアームを構成する駆動回路以外の他の回路を保護するという効果も得られる。

＜第３の実施の形態＞
図１１は、本発明の第３の実施の形態のスイッチング素子駆動回路である駆動回路６１を含むパワーデバイス回路５０の構成を示す図である。本実施の形態のパワーデバイス回路５０は、前述の第１の実施の形態のパワーデバイス回路１０と構成が類似しているので、異なる部分について説明し、同一の構成については同一の参照符号を付して、共通する説明を省略する。本実施の形態の駆動回路６１は、第１の実施の形態のスイッチング素子駆動回路１に相当する。

パワーデバイス回路５０は、駆動回路６１と、電圧制御形パワーデバイスであるＩＧＢＴ Ｑ３とを備える。駆動回路６１は、電圧切替部５１、電源ＶＣＣ、ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、第１のゲート抵抗Ｒ１、第２のゲート抵抗Ｒ２および温度センサ５３を備える。ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２は、ゲート駆動素子である。温度センサ５３は、温度検出部に相当する。

電圧切替部５１は、電圧制御部５２、制御論理（Control Logic）回路１２、第１の可変電圧源ＶＤ１１、第２の可変電圧源ＶＤ１２および切替回路Ｓ１を備える。制御論理回路１２は、切替回路Ｓ１を制御する。制御論理回路１２は、入力端子ＩＮと、２つの出力端子ＯＵＴ０，ＯＵＴ１とを含む。図１１では、２つの出力端子ＯＵＴ０，ＯＵＴ１をまとめて「ＯＵＴ」と記載している。出力端子ＯＵＴと切替回路Ｓ１とは、２本の信号線からなるバス１４で接続されている。

温度センサ５３は、電圧制御部５２と接続されている。温度センサ５３は、ＩＧＢＴ Ｑ３に近接して設けられる。温度センサ５３は、ＩＧＢＴ Ｑ３のジャンクション温度を検出する。温度センサ５３は、検出したＩＧＢＴ Ｑ３のジャンクション温度を表す温度情報を電圧制御部５２に与える。

電圧制御部５２は、温度センサ５４から与えられる温度情報が表すＩＧＢＴ Ｑ３のジャンクション温度に応じて、ターンオン時またはターンオフ時に一時的に出力する電圧、すなわち第１の可変電圧源ＶＤ１１から出力する第１の可変電圧の値Ｖ１１、および第２の可変電圧源ＶＤ１２から出力する第２の可変電圧の値Ｖ１２を制御し、調整する。具体的には、電圧制御部５２は、第１の可変電圧源ＶＤ１１または第２の可変電圧源ＶＤ１２に、各可変電圧源ＶＤ１１，ＶＤ１２の電圧値Ｖ１１，Ｖ１２を切替回路Ｓ１に出力するように指示する。

第１および第２の可変電圧源ＶＤ１１，ＶＤ１２の電圧値Ｖ１１，Ｖ１２が固定値である場合、ＩＧＢＴ Ｑ３のジャンクション温度が変化すると、ＩＧＢＴ Ｑ３のゲート閾値電圧Ｖｔｈも変化するので、ＩＧＢＴ Ｑ３のスイッチング速度が変化する。

本実施の形態の駆動回路６１は、電圧制御部５２によって、第１および第２の可変電圧源ＶＤ１１，ＶＤ１２の電圧値Ｖ１１，Ｖ１２を、温度センサ５３によって検出されるＩＧＢＴ Ｑ３のジャンクション温度に応じて調整する。これによって、スイッチング速度を一定に保つことが可能となる。

スイッチング速度が速くなると、放射ノイズおよびサージ電圧が増加し、スイッチング損失が減少する。スイッチング速度が遅くなると、放射ノイズおよびサージ電圧が減少し、スイッチング損失が増加する。放射ノイズおよびサージ電圧と、スイッチング損失とは、トレードオフの関係にある。

したがって、前提技術のようにゲート抵抗によってスイッチング速度を制御する構成において、放射ノイズおよびサージ電圧とスイッチング損失などとの各要件を満足するように、ゲート抵抗を切り替える場合、ゲート抵抗と同数のゲート駆動素子が必要となる。

これに対して、本実施の形態の駆動回路６１は、第１および第２の可変電圧源ＶＤ１１，ＶＤ１２の電圧値Ｖ１１，Ｖ１２を、温度センサ５３によって検出されるＩＧＢＴ Ｑ３のジャンクション温度に応じて調整するように構成されている。したがって、ＩＣへの集積が容易であり、かつ実装する回路の小型化が可能である。

第１および第２の可変電圧源ＶＤ１１，ＶＤ１２の電圧値Ｖ１１，Ｖ１２は、たとえば以下のように調整すればよい。パワーデバイスであるＩＧＢＴおよびＦＥＴのゲート閾値は、温度が高くなるほど小さくなるという負の温度特性を有している。したがって、駆動回路６１は、パワーデバイスの負の温度特性に合わせて、温度上昇に伴い、第１および第２の可変電圧源ＶＤ１１，ＶＤ１２の電圧値Ｖ１１，Ｖ１２を下げるようにすればよい。

以上に述べた各実施の形態では、スイッチング素子駆動回路１，３５，６１およびそれを備えるパワーデバイス回路１０，４０，５０について説明したが、パワーデバイス回路１０，４０，５０をモジュール化して、パワーデバイス回路１０，４０，５０を備えるパワーモジュールとしてもよい。このようなパワーモジュールにおいても、前述の各実施の形態と同様の効果を得ることができる。

＜第４の実施の形態＞
図１２は、本発明の第４の実施の形態である、駆動回路６１を備える自動車６０を示す図である。自動車６０は、ハイブリッド自動車、電気自動車、燃料電池自動車、またはスタータジェネレータを備える自動車である。自動車６０は、駆動回路６１、電子制御ユニット（Electronic Control Unit；略称：ＥＣＵ）６２、低電圧電源６３、高電圧電源６４、インバータ装置６５、モータ６６およびエンジン６７を備えて構成される。

駆動回路６１は、前述の第３の実施の形態の駆動回路３５と同様に、スイッチング素子駆動回路に相当し、ゲート駆動回路と、制御論理回路、ソフト遮断回路、ＬＰＦ、過電流検出部およびセンス抵抗を含む保護回路とを備えて構成される。駆動回路６１は、インバータ装置６５に含まれるパワーデバイスを駆動および保護する。さらに具体的には、駆動回路６１のゲート駆動回路によって、パワーデバイスを駆動し、駆動回路６１の保護回路によって、パワーデバイスを保護する。

ＥＣＵ６２は、マイクロコンピュータによって実現される。ＥＣＵ６２は、駆動回路６１を制御する。低電圧電源６３は、駆動回路６１の電源として用いられる。低電圧電源６３は、たとえば１２Ｖのバッテリによって実現される。

高電圧電源６４は、電力を充放電可能に構成される。具体的には、高電圧電源６４は、充放電可能な直流電源であり、たとえば、ニッケル水素電池またはリチウムイオン電池などの二次電池によって実現される。高電圧電源６４には、インバータ装置６５から直流電力が与えられる。これによって、高電圧電源６４が充電される。高電圧電源６４は、たとえば３６Ｖのバッテリによって実現される。

インバータ装置６５は、駆動回路６１によって駆動および保護されるパワーデバイスを含む。インバータ装置６５は、モータ６６を駆動する。インバータ装置６５は、高電圧電源６４から放電される直流電力を、モータ６６を駆動するための交流電力に変換する。またインバータ装置６５は、モータ６６によって発電された交流電力を、高電圧電源６４に充電可能な直流電力に変換する。

モータ６６は、ハイブリッド自動車、電気自動車、燃料電池自動車、またはスタータジェネレータを備える自動車に用いられ、１ｋＷ以上の出力が可能である。モータ６６は、たとえば回生用モータによって実現される。モータ６６は、交流電力を発電する。モータ６６は、発電した交流電力をインバータ装置６５に与える。

自動車６０では、力行と回生とを交互に繰り返し、モータ６６の負荷変動が大きい状態が頻繁に生じるだけでなく、力行も回生も行わない惰行状態も頻繁に生じる。このような惰行状態では、モータ６６を駆動するインバータ装置６５は無負荷運転に近く、その出力電流は全く流れないか、または定格電流の数十分の一から数百分の一程度のわずかな値となる。

前述のような無負荷運転に近い状態では、図１２のインバータ装置６５に含まれるＩＧＢＴのスイッチング速度が、通常の力行および回生を行うときに比べて速くなる。その結果、図６および図７に示すようなメカニズムによって、ゲート駆動回路に入力されるゲート駆動信号ＧＤＳに、高周波電流に起因する電磁結合によるノイズ電圧が重畳し、誤動作を引き起こすおそれがある。

高周波電流に起因する電磁結合によるノイズ電圧を防止するためには、磁気シールドが有効であるが、磁気シールドに使用するシールド材は、比較的高価で、かつ重量が嵩むなどの問題があるので、従来においては、十分な磁気シールドが実施されていない。

また、これらのノイズ電圧に起因して、図１２のインバータ装置６５に含まれるＩＧＢＴがアーム短絡を引き起こすと、ノイズ電圧のパルス幅がＩＧＢＴの駆動回路３５の応答時間よりも短いので、駆動回路３５が働かない。

これに対し、本実施の形態では、比較的小さいパルス幅を有するノイズ電圧が重畳されたゲート駆動信号ＧＤＳがゲート駆動回路に入力された場合でも、前提技術に比べて、短絡電流を小さくすることができる。したがって、図１２のインバータ装置６５に含まれるＩＧＢＴの破壊を防止することが可能となる。

本実施の形態の自動車６０は、以上に述べたようにＩＧＢＴの破壊を防止することが可能な駆動回路６１とインバータ装置６５とを備える。したがって、比較的小さいパルス幅を有するノイズ電圧が重畳されたゲート駆動信号ＧＤＳがゲート駆動回路に入力された場合でも、インバータ装置６５に含まれるＩＧＢＴの破壊を防止し、インバータ装置６５の故障を防止することができる自動車６０を実現することができる。

本発明は、その発明の範囲内において、前述の各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変形または省略することが可能である。

この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

１，３５，６１ スイッチング素子駆動回路（駆動回路）、１０，４０，５０ パワーデバイス回路、１１，４１，５１ 電圧切替部、１２，９０ 制御論理（Control Logic）回路、１３，４３ ゲート駆動回路（電圧出力部）、１４，９５ バス、１５，９１ 第１の論理回路、１６，９２ 第１のタイマＴＭ１、１７，９３ 第２のタイマＴＭ２、１８，９４ 第２の論理回路、４２ ソフト遮断回路、４４ パワーデバイス、４５ ローパスフィルタ（ＬＰＦ）、４６ 過電流検出部、５２ 電圧制御部、５３ 温度センサ、６０ 自動車、６２ 電子制御ユニット（ＥＣＵ）、６３ 低電圧電源、６４ 高電圧電源、６５ インバータ装置、６６ モータ、６７ エンジン、Ｑ３，Ｑ１４，Ｑ２１〜Ｑ２４ ＩＧＢＴ、Ｒ１ 第１のゲート抵抗、Ｒ２ 第２のゲート抵抗、ＲＧ ゲート抵抗、ＶＤ１ 第１の電圧源、ＶＤ２ 第２の電圧源、ＶＤ１１ 第１の可変電圧源、ＶＤ１２ 第２の可変電圧源、Ｓ１，Ｓ１１ 切替回路。

Claims (8)

1. 制御電極に閾値電圧以上の電圧が印加されることによってオフ状態からオン状態に切替えられる電圧制御形のスイッチング素子を駆動するスイッチング素子駆動回路であって、
   前記スイッチング素子に電圧を出力する電圧出力部と、
   前記電圧出力部に与える電圧を切替える動作、および、前記電圧出力部への出力をハイインピーダンス状態とする動作を行うことができる電圧切替部と、
   前記電圧出力部よりも遅いスイッチング速度で前記スイッチング素子をオン状態からオフ状態に遷移させるソフト遮断を行うソフト遮断回路とを備え、
   前記電圧出力部は、電圧増幅率が１である増幅回路で構成され、
   前記電圧切替部は、前記スイッチング素子をオフ状態からオン状態に切替えるターンオン動作を行うときには、前記スイッチング素子の前記閾値電圧よりも大きく、かつ前記スイッチング素子駆動回路の電源の電圧値よりも小さい値のターンオン用電圧を前記電圧出力部に与えた後、予め定めるターンオン用電圧保持期間が経過すると、前記電圧出力部に与える電圧を、前記スイッチング素子駆動回路の電源の電圧に切替え、
   前記ソフト遮断回路は、前記スイッチング素子から出力される電流が、予め定める値を超える場合に、前記ソフト遮断を行い、
   前記ソフト遮断を行うときには、前記電圧切替部が前記電圧出力部への出力をハイインピーダンス状態とすることで、前記電圧出力部の出力がハイインピーダンス状態となることを特徴とするスイッチング素子駆動回路。
2. 前記電圧切替部は、前記スイッチング素子をオン状態からオフ状態に切替えるターンオフ動作を行うときには、前記スイッチング素子の前記閾値電圧よりも小さい値のターンオフ用電圧を前記電圧出力部に与えた後、予め定めるターンオフ用電圧保持期間が経過すると、前記電圧出力部に与える電圧を０Ｖまたは負電圧に切替えることを特徴とする請求項１に記載のスイッチング素子駆動回路。
3. 前記電圧切替部は、
   前記ターンオン用電圧を与えるターンオン用電圧源と、前記スイッチング素子駆動回路の電源とに切替え可能に接続され、前記電圧出力部に電圧を与える切替回路と、
   前記ターンオン用電圧保持期間を計時するターンオン用タイマを含み、前記切替回路を制御する制御論理回路とを備え、
   前記制御論理回路は、
   前記ターンオン動作を行う指示を表すオン信号が与えられると、前記ターンオン用タイマによって前記ターンオン用電圧保持期間の計時を開始するとともに、前記ターンオン用電圧源に接続するように前記切替回路を制御し、
   前記ターンオン用タイマによる前記ターンオン用電圧保持期間の計時が完了すると、前記ターンオン用電圧源から前記スイッチング素子駆動回路の電源に接続先を切替えるように前記切替回路を制御することを特徴とする請求項１に記載のスイッチング素子駆動回路。
4. 前記電圧切替部は、
   前記ターンオン用電圧を与えるターンオン用電圧源と、前記スイッチング素子駆動回路の電源と、前記ターンオフ用電圧を与えるターンオフ用電圧源と、０Ｖまたは負電圧を与える低電圧源とに切替え可能に接続され、前記電圧出力部に電圧を与える切替回路と、
   前記ターンオン用電圧保持期間を計時するターンオン用タイマと、前記ターンオフ用電圧保持期間を計時するターンオフ用タイマとを含み、前記切替回路を制御する制御論理回路とを備え、
   前記制御論理回路は、
   （ａ）前記ターンオン動作を行う指示を表すオン信号が与えられると、（ａ１）前記ターンオン用タイマによって前記ターンオン用電圧保持期間の計時を開始するとともに、前記ターンオン用電圧源に接続するように前記切替回路を制御し、（ａ２）前記ターンオン用タイマによる前記ターンオン用電圧保持期間の計時が完了すると、前記ターンオン用電圧源から前記スイッチング素子駆動回路の電源に接続先を切替えるように前記切替回路を制御し、
   （ｂ）前記ターンオフ動作を行う指示を表すオフ信号が与えられると、（ｂ１）前記ターンオフ用タイマによって前記ターンオフ用電圧保持期間の計時を開始するとともに、前記ターンオフ用電圧源に接続するように前記切替回路を制御し、（ｂ２）前記ターンオフ用タイマによる前記ターンオフ用電圧保持期間の計時が完了すると、前記ターンオフ用電圧源から前記低電圧源に接続先を切替えるように前記切替回路を制御することを特徴とする請求項２に記載のスイッチング素子駆動回路。
5. 前記スイッチング素子のジャンクション温度を検出する温度検出部をさらに備え、
   前記電圧切替部は、前記温度検出部によって検出される前記ジャンクション温度に応じて、前記ターンオン用電圧を調整することを特徴とする請求項１に記載のスイッチング素子駆動回路。
6. 前記スイッチング素子のジャンクション温度を検出する温度検出部をさらに備え、
   前記電圧切替部は、前記温度検出部によって検出される前記ジャンクション温度に応じて、前記ターンオン用電圧および前記ターンオフ用電圧の少なくとも一方を調整することを特徴とする請求項２に記載のスイッチング素子駆動回路。
7. 請求項１〜６のいずれか１つに記載のスイッチング素子駆動回路と、
   前記スイッチング素子駆動回路によって駆動される前記スイッチング素子とを備えるパワーデバイス回路を備えることを特徴とするパワーモジュール。
8. 請求項１〜６のいずれか１つに記載のスイッチング素子駆動回路と、
   前記スイッチング素子を含み、モータを駆動するインバータ装置とを備えることを特徴とする自動車。

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