JP5801001B2 - 駆動保護回路、半導体モジュール及び自動車 - Google Patents

Description

本発明は、パワーモジュールの電圧制御型半導体スイッチング素子などのスイッチング素子を駆動及び保護する駆動保護回路、半導体モジュール、及び自動車に関するものである。

ＭＯＳＦＥＴ、ＩＧＢＴ、ＳｉＣＭＯＳＦＥＴ等の半導体スイッチング素子からなるスイッチング回路において、過負荷、負荷短絡（例えばHigh側及びLow側の半導体スイッチング素子を同時にオンするアーム短絡）などの異常により半導体スイッチング素子の出力電流が過大となる場合に、早いスイッチング速度でスイッチング素子をオフすると、スイッチング素子に悪影響を及ぼすサージ電圧が発生することが知られている。

そこで、上述のスイッチング回路においては、出力電流が過大となる場合に、通常よりも遅いスイッチング速度で当該半導体スイッチング素子をターンオフ（所謂ソフト遮断）することが可能なソフト遮断回路を用いることが提案されている（例えば特許文献１参照）。このようなソフト遮断回路によれば、サージ電圧を抑制することが可能となる。

特開２００３−１３４７９７号公報

一方、スイッチング素子のスイッチング速度の増加に伴い、小さいパルス幅を有するノイズが、スイッチング回路を駆動するための入力信号に重畳することがある。一般的に、当該ノイズのパルス幅は、ソフト遮断回路が保護動作を開始するまでに要する応答時間よりも小さい（短い）ことから、当該保護動作が開始する前に、通常のスイッチング速度でスイッチング素子がオフしてしまうことがある。

このため、上記ノイズに起因してスイッチング素子が通常のスイッチング速度でオフされる状態と、アーム短絡が生じる状態とが、たまたま重なってしまった場合には、ソフト遮断回路による保護ができずにサージ電圧を抑制することができなくなることがあった。その結果、サージ電圧によるスイッチング素子への悪影響を抑制できないことがあるという問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、小さいパルス幅を有するノイズが発生する場合においても、サージ電圧を確実に抑制することが可能な技術を提供することを目的とする。

本発明に係る駆動保護回路は、スイッチング素子を駆動及び保護する駆動保護回路であって、入力信号に応答して前記スイッチング素子を駆動する駆動回路と、前記駆動回路よりも遅いスイッチング速度で前記スイッチング素子をオンからオフに遷移させるソフト遮断回路を、前記スイッチング素子の過電流時に動作させる過電流保護回路とを備える。前記駆動保護回路は、前記入力信号のオンのパルス幅が、前記過電流保護回路の応答時間以下である場合には、前記過電流にかかわらず前記ソフト遮断回路により前記スイッチング素子をオンからオフに遷移させる。

本発明によれば、入力信号のオンのパルス幅が、過電流保護回路の応答時間以下である場合には、過電流にかかわらずソフト遮断回路を動作させる。したがって、小さいパルス幅を有するノイズが発生する場合においても、過電流にかかわらずソフト遮断回路によりスイッチング素子をオンからオフに遷移させることができるので、サージ電圧を確実に抑制することができる。

関連駆動保護回路の構成を示す回路図である。 関連駆動保護回路の動作タイミングを示す図である。 関連駆動保護回路の動作を示す図である。 アーム短絡を示す図である。 ゲート駆動信号にノイズが発生するメカニズムを示す図である。 アーム短絡が発生したときの実測波形を示す図である。 アーム短絡が発生したときの実測波形を示す図である。 実施の形態１に係る駆動保護回路の構成を示す回路図である。 実施の形態１に係る駆動保護回路の動作タイミングを示す図である。 実施の形態１に係る駆動保護回路の動作タイミングを示す図である。 実施の形態１に係る駆動保護回路の動作を示す図である。 実施の形態１に係る駆動保護回路により得られる効果を示す図である。 実施の形態１に係る駆動保護回路により得られる効果を示す図である。 実施の形態２に係る駆動保護回路の構成を示す回路図である。 実施の形態２に係る駆動保護回路の動作タイミングを示す図である。 ミラー期間を示す図である。 実施の形態２に係る駆動保護回路の動作を示す図である。 実施の形態３に係る駆動保護回路の構成を示す回路図である。 実施の形態３に係る駆動保護回路の動作タイミングを示す図である。 実施の形態３に係る駆動保護回路の動作タイミングを示す図である。 実施の形態４に係る駆動保護回路を備える自動車の構成を示すブロック図である。

＜実施の形態１＞
まず、本発明の実施の形態１に係る駆動保護回路について説明する前に、それと関連する駆動保護回路（以下、「関連駆動保護回路」と呼ぶ）について説明する。図１は、関連駆動保護回路の構成を示す回路図であり、図２は、関連駆動保護回路の動作タイミングを示す図である。

関連駆動保護回路は、スイッチングデバイス１のスイッチング素子Ｑ４を駆動及び保護する回路であり、図１に示すように、ゲート駆動回路（駆動回路）２と、ソフト遮断回路３と、センス抵抗４と、ローパスフィルタ（LPF）５と、第１コンパレータ６と、基準電圧ＲＥＦを有する電源７と、これらを統括的に制御する制御論理（Control Logic）回路８とを備えて構成されている。

これら構成要素のうち、上記ゲート駆動回路２以外の構成要素（すなわちソフト遮断回路３、センス抵抗４、ローパスフィルタ５、第１コンパレータ６、電源７、及び、制御論理回路８）は、過電流保護回路５０を構成している。詳細については後述するが、この過電流保護回路５０は、スイッチング素子Ｑ４の過電流時にソフト遮断回路３を動作させることにより、スイッチング素子Ｑ４を過電流から保護するものとなっている。

次に、関連駆動保護回路の構成要素について詳細に説明する。なお、以下においては、スイッチング素子Ｑ４はＩＧＢＴから構成されているものとして説明し、スイッチング素子Ｑ４のオン及びオフを、ＩＧＢＴのオン及びオフ、または、スイッチングデバイス１のオン及びオフと記載することもある。

ゲート駆動回路２は、スイッチング素子Ｑ２，Ｑ３及び抵抗ＲＧを備えて構成されている。ここでは一例として、スイッチング素子Ｑ２，Ｑ３は、バイポーラトランジスタから構成されている。関連駆動保護回路が通常動作している場合（図２に示される期間Ａ）には、ゲート駆動回路２は、制御論理回路８の制御により、ゲート駆動信号（関連駆動保護回路の入力信号）に応答してスイッチング素子Ｑ４を駆動する。具体的には、ゲート駆動回路２は、ゲート駆動信号のオン（Ｈ：High）及びオフ（Ｌ：Low）に応答して、オン電圧及びオフ電圧を選択的にスイッチング素子Ｑ４のゲートに出力し、この出力によってスイッチング素子Ｑ４を駆動する。一方、後述するように過電流が検出された場合（図２に示される期間Ｂ）には、制御論理回路８の制御によりスイッチング素子Ｑ２，Ｑ３がオフされ、ゲート駆動回路２は、スイッチング素子Ｑ４及び他の構成要素に影響を与えないＨｉＺ（ハイインピーダンス）状態となる。

ソフト遮断回路３は、スイッチング素子Ｑ１及び抵抗ＲＧｓｏｆｔを備えて構成されている。関連駆動保護回路が通常動作している場合（図２に示される期間Ａ）には、制御論理回路８の制御によりスイッチング素子Ｑ１がオフされ、ソフト遮断回路３は、スイッチング素子Ｑ４及び他の構成要素に影響を与えないＨｉＺ状態となる。一方、過電流が検出された場合（図２に示される期間Ｂ）には、制御論理回路８の制御によってスイッチング素子Ｑ１がオンされることにより、ソフト遮断回路３は、スイッチング素子Ｑ４をオンからオフに遷移させる。

ここで、ソフト遮断回路３の抵抗ＲＧｓｏｆｔには、ゲート駆動回路２の抵抗ＲＧの抵抗値よりも大きいものを用いている。そのため、ソフト遮断回路３を用いてスイッチング素子Ｑ４をオンからオフに遷移させる場合のゲート電圧の単位時間当たりの低下は、ゲート駆動回路２を用いて遷移させる場合の低下よりも緩やかになる。これにより、関連駆動保護回路では、ゲート駆動信号がオン（Ｈ）であっても過電流が検出された場合にはソフト遮断回路３を動作させ、ゲート駆動回路２よりも遅いスイッチング速度でスイッチング素子Ｑ４をオンからオフに遷移させるソフト遮断を行うものとなっている。

センス抵抗４は、スイッチング素子Ｑ４の、エミッタに対して数千分の一から数万分の一のセンス電流が流れるセンス端子Ｓと接続されている。このセンス抵抗４は、当該センス電流をセンス電圧ＶＳに変換するためのものである。

ここではスイッチング素子Ｑ４がセンス端子Ｓを有する構成について説明するが、もしセンス端子Ｓを有しない構成とする場合には、グランドとエミッタ端子Ｅとの間に電流検出用のシャント抵抗を接続し、エミッタ電流を変換して得られる電圧を上記センス電圧ＶＳの代わりに用いればよい。そして、センス抵抗４（またはシャント抵抗）の抵抗値は、スイッチング素子Ｑ４の出力電流が定格値を超える場合に、センス抵抗４（またはシャント抵抗）の電圧降下が電源７の基準電圧ＲＥＦを超えるように設定されていればよい。

ローパスフィルタ５は、センス抵抗４で変換されたセンス電圧ＶＳに重畳するノイズ成分を除去し、除去後のセンス電圧ＶＳを第１コンパレータ６に出力する。

第１コンパレータ６は、ローパスフィルタ５からのセンス電圧ＶＳと、電源７の基準電圧ＲＥＦとの大小を比較し、その比較結果に応じた信号を制御論理回路８に出力する。ここでは、第１コンパレータ６は、センス電圧が基準電圧ＲＥＦ以下の場合にはＬを制御論理回路８に出力し、センス電圧が基準電圧ＲＥＦを超える場合にはＨを制御論理回路８に出力する。なお、ここでは、センス抵抗４（またはシャント抵抗）による電圧降下が、スイッチング素子Ｑ４の動作に影響しないように、基準電圧ＲＥＦは例えば１Ｖ以下に設定される。

このように、第１コンパレータ６及び電源７は、スイッチング素子Ｑ４の出力電流が過大か否かを検出する過電流検出部５１を構成している。

制御論理回路８は、ゲート駆動信号と、第１コンパレータ６からの出力とに基づいて、ゲート駆動回路２及びソフト遮断回路３を制御する。具体的には、制御論理回路８は、第１コンパレータ６からＬを受けた場合（図２の期間Ａに示すように、スイッチング素子Ｑ４の出力電流が過大ではなく、センス電圧ＶＳが基準電圧ＲＥＦを以下である場合）には、ゲート駆動信号のオン及びオフに応じて、ゲート駆動回路２を用いてスイッチング素子Ｑ４をオン及びオフする通常動作を行う。

一方、制御論理回路８は、第１コンパレータ６からＨを受けた場合（図２の期間Ｂに示すように、スイッチング素子Ｑ４の出力電流が過大であり、センス電圧ＶＳが基準電圧ＲＥＦを超える場合）には、ゲート駆動信号がオンであっても、ソフト遮断回路３を用いてゲート駆動回路２よりも遅いスイッチング速度でスイッチング素子Ｑ４をオンからオフに遷移させる。

すなわち、過電流保護回路５０は、過電流検出部５１にて過電流が検出された時に、ソフト遮断回路３を動作させる。このような過電流保護回路５０を備える関連駆動保護回路によれば、サージ電圧を抑制することが可能となっている。また、この関連駆動保護回路では、制御論理回路８の制御により、ソフト遮断回路３を動作する際にはゲート駆動回路２をＨｉＺ状態にし、ゲート駆動回路２を動作する際にはソフト遮断回路３をＨｉＺ状態にする。これより、ゲート駆動回路２及びソフト遮断回路３の動作が互いに影響するのを抑制している。

なお、図２に示されるように、ゲート駆動回路２及びソフト遮断回路３により、スイッチング素子Ｑ４のゲートに電圧を印加しても、スイッチング素子Ｑ４のゲート電圧ＶＧＥが、それら回路からの印加電圧に即時に追随して印加電圧と同じ電圧になるとは限らない。例えば、後述するように、スイッチング素子Ｑ４のターンオン時のミラー期間などにおいては、スイッチング素子Ｑ４のゲート電圧は印加電圧と異なる電圧値にしばらく留まる現象が見られる。

図３（ａ）は関連駆動保護回路に係る制御論理回路８の真理値表であり、図３（ｂ）は当該制御論理回路８の状態遷移図である。この図３（ａ）及び図３（ｂ）に示されるように、制御論理回路８は、ＩＧＢＴオフ（スイッチング素子Ｑ４オフ）、ＩＧＢＴオン（スイッチング素子Ｑ４オン）、ソフト遮断開始、ソフト遮断という４つの状態を持つ。

正常動作時（ＳＣ＝Ｌ）には、ゲート駆動回路２を用いた駆動が行われ、ＩＧＢＴオン状態と、ＩＴＢＴオフ状態とが交互に切り替えられる。そして、ＩＧＢＴオン状態で、第１コンパレータ６の出力（ＳＣ）がＨになると、制御論理回路８は、ＩＧＢＴオン状態からソフト遮断開始状態に遷移する。

ソフト遮断開始状態に遷移すると、制御論理回路８は、ゲート駆動回路２のスイッチング素子Ｑ２，Ｑ３をオフし、かつ、ソフト遮断回路３のスイッチング素子Ｑ１をオンする。これにより、ソフト遮断回路３が動作して、スイッチング素子Ｑ４が低速のスイッチング速度でオンからオフに遷移される。また、制御論理回路８は、過電流が発生したときの異常信号（以下、Ｆｏ信号（Fault Output signal）という）に関して一定時間カウントする内蔵の異常時タイマー（以下、「Ｆｏタイマー」という）（図示せず）を起動してカウントの開始を行う。以上の動作後、制御論理回路８は、ソフト遮断開始状態からソフト遮断状態に遷移する。

ソフト遮断状態に遷移すると、制御論理回路８は、Ｆｏタイマーが停止し（一定時間のカウントが終了し）、かつ、ゲート駆動信号がオフになる（ＩＮ＝Ｌ）まで、ソフト遮断状態を維持する。つまり、関連駆動保護回路は、Ｆｏタイマー動作中にはゲート駆動信号を受け付けずに、ソフト遮断の状態を保つ。そして、Ｆｏタイマーが停止し、かつ、ゲート駆動信号がオフになると、制御論理回路８は、破線の矢印のようにＩＧＢＴオフ状態に遷移する。なお、上述のように、第１コンパレータ６の出力に関係なく、Ｆｏタイマーを用いて一定時間ソフト遮断状態を維持する理由は、ゲート駆動信号を生成する上位システムへ異常発生を伝達するために一定時間を要するためであり、また、スイッチング素子Ｑ４がオフに遷移するまでの時間を確保するためである。

ここで、図２の期間Ｂに示されるように、第１コンパレータ６の入力電圧が基準電圧ＲＥＦを超えてから出力が反転するまでの間には、「第１コンパレータ出力遅延」、及び、「制御論理回路出力遅延」などの一定の遅れ時間が存在する。また、ゲート駆動信号がＨとなってから、第１コンパレータ６にセンス電圧ＶＳが入力されるまでの信号経路でも、「ゲート駆動出力遅延」、及び、「ＬＰＦ遅延」などが生じる。

すなわち、異常なゲート駆動信号が関連駆動保護回路に入力されてから、過電流保護回路５０がスイッチング素子Ｑ４の保護動作を開始するまでには、例えば数μ秒程度の一定の応答時間（＝ゲート駆動出力遅延＋ＬＰＦ遅延＋第１コンパレータ出力遅延＋制御論理回路出力遅延）を要することになる。

次に、図４において、上記スイッチング素子Ｑ４に対応するスイッチング素子Ｑ４ａ，Ｑ４ｂを、それぞれHigh側及びLow側のスイッチング素子としてブリッジ接続した回路図を示す。なお、ゲート駆動回路２ａ，２ｂは、上記ゲート駆動回路２に対応する回路であり、スイッチング素子Ｑ４ａ，Ｑ４ｂをそれぞれ駆動する。また、スイッチング素子Ｑ４ａは、パワーデバイス回路の内部抵抗Ｒ１２を介して電源６６と接続されており、スイッチング素子Ｑ４ｂは、パワーデバイス回路の内部インダクタンスＬ１２を介して電源６６と接続されている。

ここで、電源６６には、交流電圧を全波整流した電圧を出力する電源が用いられている。この電源６６が出力する全波整流波形の電圧を平滑化するために、図４に示す回路では、キャパシタＣ１１と、キャパシタＣ１１の内部インダクタンスＬ１１と、キャパシタＣ１１の内部抵抗Ｒ１１とを直列接続した等価回路で表されるＤＣ−Ｌｉｎｋキャパシタ６７が電源６６と接続されている。なお、このＤＣ−Ｌｉｎｋキャパシタ６７は、電気自動車等のバッテリを電源とする車両において、バッテリの内部抵抗、バッテリとスイッチング素子回路との間の配線インピーダンスによる電圧変動を抑制するために用いられる。

このように構成された図４に示される回路において、スイッチング素子Ｑ４ａ，Ｑ４ｂが同時かつ瞬間的にオン状態となるアーム短絡（短時間短絡）が発生した場合には、次式（１）に示されるような短絡電流Ｉ_ＳＣが、ブリッジ（スイッチング素子Ｑ４ａ，Ｑ４ｂ）に流れる。

ここで、例えば、短絡電流Ｉ_ＳＣが流れる経路の抵抗成分の総和Ｒを３４ｍΩ、当該経路の寄生インダクタンスの総和Ｌを２５ｎＨ、電源電圧Ｖを４００Ｖとした場合には、短絡発生から１μｓ後の短絡電流Ｉ_ＳＣは、上式（１）を用いて計算すると８７４５Ａとなる。このことは、短絡時間が短くても、短絡電流Ｉ_ＳＣは非常に大きくなることを意味する。

このような比較的大きな短絡電流Ｉ_ＳＣ、すなわちスイッチング素子Ｑ４の出力電流が発生している場合に、ゲート駆動回路２により通常のスイッチング速度でスイッチング素子Ｑ４をオンからオフに遷移させると、サージ電圧が発生してスイッチング素子Ｑ４に悪影響が生じる。

そこで、上述のような関連駆動保護回路を用いる構成においては、アーム短絡が発生する状態と、通常のスイッチング速度でスイッチング素子Ｑ４をオンからオフに遷移させる状態とが重ならないようにするために、通常、上位システムなどにより適切に制御されたゲート駆動信号が関連駆動保護回路に入力される。しかしながら、以下に説明するように、ゲート駆動信号にノイズが発生する場合には、アーム短絡が発生する状態と、通常のスイッチング速度でスイッチング素子をオンからオフに遷移させる状態とがたまたま重なってしまうことがあった。

次に、ゲート駆動信号を関連駆動保護回路に入力する配線（以下「ゲート駆動信号配線」）において、ノイズが誘導されるメカニズムについて、図５を用いて説明する。なお、この図５には、スイッチング素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４をＨブリッジ構成した回路の動作に起因して、ゲート駆動信号配線にノイズが誘導されるメカニズムが示されている。

スイッチング素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４（スイッチング素子Ｑ４または外部のスイッチング素子に対応）がスイッチング動作した場合には、図５（ａ）に示すように、ゲート駆動信号配線とＨブリッジ回路との間の浮遊キャパシタＣ１２を介した静電結合による誘導電圧（ノイズ）Ｖ_ＮＳと、相互インダクタンスＭを介した電磁結合による誘導電圧（ノイズ）Ｖ_ＮＩとが、ゲート駆動信号に重畳する。なお、静電結合によるノイズＶ_ＮＳは次式（２）のように示され、高周波数時の当該ノイズＶ_ＮＳは次式（３）のように示され、電磁結合によるノイズＶ_ＮＩは次式（４）のように示される。

図５（ｂ）には、ノイズＶ_ＮＳ，Ｖ_ＮＩが重畳されたゲート駆動信号の電圧波形一例が示されている。スイッチング素子Ｑ１１〜Ｑ１４のスイッチング速度が増加し、電圧、電流の変動が短時間になると、このノイズＶ_ＮＳ，Ｖ_ＮＩの電圧波形の振幅は大きくなり、かつ、その発生時間は短くなる。つまり、スイッチング素子Ｑ１１〜Ｑ１４のスイッチング速度が増加すると、ゲート駆動信号にノイズが重畳しやすくなり、そのノイズのパルス幅は短くなる。

さて、近年のインバータ装置でのスイッチング素子のスイッチング時間は、１μｓ以下であり、それに伴って、ノイズのパルス幅も１μｓ以下と短くなっている。そのため、過電流保護回路５０の応答時間よりも小さい（短い）パルス幅を有する、図５（ｂ）に示したようなノイズが、ゲート駆動信号に重畳された状態で関連駆動保護回路に入力されることがある。このようなノイズが入力された場合（図２に示される期間Ｃ）には、過電流保護回路５０のソフト遮断機能による保護動作が間に合わず、ゲート駆動回路２による通常のターンオフ（図２に示される期間Ｃにおける急峻なハード遮断）が行われることになる。

この結果、関連駆動保護回路においては、上記ノイズに起因してスイッチング素子Ｑ４を通常のスイッチング速度でオンからオフに遷移させる状態と、アーム短絡が生じる状態とがたまたま重なる場合があり、この場合には、大きなサージ電圧が発生して、スイッチング素子Ｑ４などに悪影響が生じてしまうことがある。

図６及び図７に、図４のブリッジ構成で故意にアーム短絡を発生させた際の実測波形を示す。なお、アーム短絡は、High側素子を先にオン状態にし、後からLow側素子をオン状態にすることにより発生させたものとする。

図６は、図４のブリッジ構成でアーム短絡状態を一定時間持続させた後に、過電流保護回路５０によりソフト遮断させた場合の実測波形を示している。ここでは、スイッチング素子の定格を６００Ｖ／６００Ａ、電源電圧ＶＣＣを４５０Ｖ、アーム短絡時間（パルス幅のノイズが入力された場合に生じるアーム短絡状態が継続する時間）を１．７５μｓとしている。そして、アーム短絡時間は、アーム短絡電流が流れ始めてから過電流保護回路５０がソフト遮断動作を開始するまでの上記応答時間（ここでは、上述のＬＰＦ遅延＋第１コンパレータ出力遅延＋制御論理回路出力遅延）と等しくしている。この場合に発生したサージ電圧（コレクタ電圧ＶＣＥの立ち上がり）は、１３８Ｖと比較的小さくなっており、過電流保護回路５０によって抑制されたものとなっている。

図７は、図４のブリッジ構成と関連駆動保護回路においてソフト遮断ができない短時間短絡を再現した場合の実測波形を示している。ここでは、アーム短絡時間を、過電流保護回路５０の応答時間よりも小さい時間（例えば１．１２μｓ）とし、過電流保護回路５０によるソフト遮断が行われないことを想定して、ゲート駆動回路２による通常の遮断（ハード遮断）をおこなっている。また、図６に示した例ではスイッチング素子Ｑ４の電源電圧ＶＣＣを４５０Ｖであったが、図７に示す例では、当該電源電圧ＶＣＣを２００Ｖとしている。

この場合に発生したサージ電圧は３８４Ｖであり、ソフト遮断が機能した場合の２倍以上となっている。また、ここでは、電源電圧ＶＣＣを２００Ｖとしたが、もし図６と同様に４５０Ｖとした場合には、サージ電圧による最大のコレクタ電圧ＶＣＥは８００Ｖ以上となり、スイッチング素子が耐圧破壊されると予想される。

そこで、本実施の形態１に係る駆動保護回路では、小さいパルス幅を有するアーム短絡が発生する場合であってもソフト遮断することが可能となっている。図８は、本実施の形態１に係る駆動保護回路の構成を示す回路図であり、図９は、当該駆動保護回路の動作タイミングを示す図である。

本実施の形態１に係る駆動保護回路は、上述した関連駆動保護回路に、ゲート駆動信号のオン状態の継続時間を判定するためのタイマー回路（以下、「オンタイマー」または単に「タイマー」（ＴＩＭＥＲ）ということもある）１１と、第２コンパレータ（比較部）１２と、基準電圧ＶＧＴＳを有する電源１３とが追加されたものとなっている。

このうち、第２コンパレータ１２及び電源１３は、スイッチング素子Ｑ４のゲート電圧と、スイッチング素子Ｑ４のゲート閾値電圧（以下「ゲート閾値」）とを比較する第１ゲート電圧検出部５２を構成している。

具体的には、電源１３の基準電圧ＶＧＴＳは、スイッチング素子Ｑ４のゲート閾値以下の電圧に設定されている。第２コンパレータ１２は、スイッチング素子Ｑ４のゲート電圧が、基準電圧ＶＧＴＳより低い、すなわちスイッチング素子Ｑ４のゲート閾値より低いオフ電圧である場合には、Ｌを制御論理回路８に出力する。一方、第２コンパレータ１２は、スイッチング素子Ｑ４のゲート電圧が、基準電圧ＶＧＴＳより高い、すなわちスイッチング素子Ｑ４のゲート閾値より高いオン電圧にある場合には、Ｈを制御論理回路８に出力する。これにより、制御論理回路８は、第２コンパレータ１２（第１ゲート電圧検出部５２）からの出力に基づいて、スイッチング素子Ｑ４のオン・オフ状態を確認することが可能となっている。

タイマー回路１１は、ゲート駆動信号のオンをトリガとして、図９に示すように一定時間、Ｈ状態を保つ信号を制御論理回路８に出力する。タイマー回路１１の出力がＨ状態を保つ一定時間は、過電流保護回路５０の応答時間と同じまたはそれと同じ程度に設定されている。すなわち、タイマー回路１１は、ゲート駆動信号がオンとなるタイミングから、過電流保護回路５０の応答時間と同じ一定時間、Ｈ状態を保つ信号（所定の信号）を出力する。ここでは、タイマー回路１１に設定される過電流保護回路５０の応答時間は、図１０に示す（１）ゲート駆動出力遅延、（２）スイッチング素子ターンオン遅延、（３）出力電流立ち上がり時間、（４）ＬＰＦ遅延、（５）第１コンパレータ出力遅延、及び、（６）制御論理回路出力遅延、の合計時間以上の時間であるものとする。

制御論理回路８は、ゲート駆動信号と、タイマー回路１１の出力と、第１及び第２コンパレータ６，１１の出力とに基づいて、ゲート駆動回路２及びソフト遮断回路３を制御する。ここで、図９に示される期間Ｃのように、過電流保護回路５０の応答時間よりも小さいパルス幅を有するノイズがゲート駆動信号とともに入力された場合（すなわち、タイマー回路１１からＨ状態を保つ信号が出力され、かつ、ゲート駆動信号がオフである場合）に、制御論理回路８は、過電流検出の有無（第１コンパレータ６の出力）にかかわらず、ソフト遮断回路３でソフト遮断を行う。

すなわち、本実施の形態１に係る駆動保護回路は、ゲート駆動信号のオンのパルス幅が、過電流保護回路５０の応答時間以下である場合には、過電流にかかわらずソフト遮断回路３によりスイッチング素子Ｑ４をオンからオフに遷移させる。

図１１（ａ）は本実施の形態１に係る制御論理回路８の真理値表であり、図１１（ｂ）は当該制御論理回路８の状態遷移図である。

ここで、関連駆動保護回路の状態遷移図（図３（ｂ））と比較すると、本実施の形態１に係る駆動保護回路では、ＩＧＢＴオン状態においてゲート駆動信号がオフとなり（ＩＮ＝Ｌ）、かつ、タイマー回路１１の出力がＨである（ＴＩＭＥＲ＝Ｈ、つまり動作中）場合にＩＧＢＴオン状態からソフト遮断状態に遷移することが追加されている。

また、関連駆動保護回路では、図３（ｂ）を用いて説明したように、Ｆｏタイマーによる一定時間のカウントが終了し、かつ、ゲート駆動信号がオンになる（ＩＮ＝Ｈ）までソフト遮断状態を維持する。すなわち、ＩＧＢＴオフ状態に遷移するまでソフト遮断状態を維持する時間は、Ｆｏタイマーにおいて設定される。

これに対して、本実施の形態１に係る駆動保護回路では、ソフト遮断状態においてスイッチング素子Ｑ４のゲート電圧がゲート閾値より低くなる（第２コンパレータ１２の出力ＧＴＳ＝Ｌ）と、図１１（ｂ）の破線矢印に示されるように、ゲート駆動信号のオン及びオフにかかわらず、ソフト遮断状態からＩＧＢＴオフ状態に遷移するように構成されている。すなわち、本実施の形態１に係る駆動保護回路は、ソフト遮断回路３によりスイッチング素子Ｑ４をオフに遷移させている際に、第２コンパレータ１２の比較結果に応じて、ソフト遮断回路３に代えてゲート駆動回路２によりスイッチング素子Ｑ４をオフに遷移させるものとなっている。

図１２は、本実施の形態１に係る駆動保護回路を適用して、図７に示した場合より短い０．８μｓの短時間短絡を再現した場合の実測波形を示している（ただし電源電圧ＶＣＣは４５０Ｖにしている）。図１２に示す例では、図７に示した関連駆動保護回路では動作しなかったソフト遮断回路３が動作している。

このように、本実施の形態１に係る駆動保護回路によれば、ゲート駆動信号のオンのパルス幅が、過電流保護回路５０の応答時間以下である場合には、過電流にかかわらずソフト遮断回路３を動作させる。したがって、小さいパルス幅を有するノイズが発生する場合においても、スイッチング素子Ｑ４をオフする際のコレクタ電流ＩＣの低下（傾き）を緩やかにするソフト遮断を行うことができるので、サージ電圧（コレクタ電圧ＶＣＥの立ち上がり）を確実に抑制することができる。その結果、例えば、最大コレクタ電圧ＶＣＥを定格電圧以下に納めることが可能になるなど、サージ電圧によるスイッチング素子Ｑ４への悪影響を抑制することができる。

また、本実施の形態１では、スイッチング素子Ｑ４のゲート電圧ＶＧＥがゲート閾値（ここでは４Ｖ）以下になった場合には、図１２に示されているように、ソフト遮断回路３への入力信号はオンからオフにステップ的に切り替えられるとともに、図示はされていないが、ゲート駆動回路２への入力信号はオフからオンにステップ的に切り替えられる。このように、スイッチング素子Ｑ４のゲート電圧ＶＧＥが、ゲート閾値（ここでは４Ｖ）以下になった場合に、スイッチング素子Ｑ４をシンクする回路がソフト遮断回路３からゲート駆動回路２に切り替えられることにより、図１２に示されるように、ゲート電圧ＶＧＥが急激に低下している。

次に、このような動作及び作用により得られる効果について図１３を用いて説明する。図１３は、ＩＧＢＴ（スイッチング素子Ｑ４）の帰還容量Ｃｒｅｓに流れる変位電流によって生じる可能性がある、ゲート誤動作のメカニズムを示す図である。スイッチング素子Ｑ４ｂのゲート電圧がソフト遮断回路３によりシンクされている際に、スイッチング素子Ｑ４ｂと対向するスイッチング素子Ｑ４ａがターンオンすると、スイッチング素子Ｑ４ｂのコレクタ電圧が増加する。

このコレクタ電圧の増加に伴い、スイッチング素子Ｑ４ｂのコレクタとゲートとの間の帰還容量Ｃｒｅｓの電圧も増加し、その間において図１３に示される変位電流Ｉｒｅｓが流れる。この変位電流Ｉｒｅｓは、ソフト遮断回路３の抵抗ＲＧｓｏｆｔに流れるので、スイッチング素子Ｑ４ｂのゲート電圧はＩｒｅｓ×ＲＧｓｏｆｔまで増加する。このゲート電圧が、スイッチング素子Ｑ４ｂのゲート閾値を超えると、スイッチング素子Ｑ４ｂがオンする誤動作が生じてしまい、スイッチング素子Ｑ４ａ，Ｑ４ｂにアーム短絡（アーム短絡電流）が発生してしまう可能性がある。

これに対して、本実施の形態１では、スイッチング素子Ｑ４のゲート電圧ＶＧＥが、ゲート閾値以下になった場合に、ソフト遮断回路３に代えてゲート駆動回路２によりスイッチング素子Ｑ４をオフに遷移させる。これにより、関連駆動保護回路よりも早いタイミングで、ソフト遮断回路３の抵抗ＲＧｓｏｆｔよりも抵抗値が低い抵抗ＲＧを有するゲート駆動回路２を用いて、スイッチング素子Ｑ４のゲート電圧のシンクを行うことができるので、上記のような誤動作を抑制することができる。

なお、以上のような本実施の形態１に係る駆動保護回路によれば、ノイズがない正常動作時（例えば、上位システムにより、ゲート駆動信号のオンのパルス幅が、タイマー回路１１がＨ状態を保つ時間よりも小さく設定されている場合）にも、ソフト遮断回路３を動作させることになる。しかし、この場合には、上述と同様に、比較的早いタイミングでゲート駆動回路２によってスイッチング素子Ｑ４のオフが行われる。したがって、正常動作時にソフト遮断回路３が動作することによる他の構成要素への影響（動作上の影響、スイッチング損失など影響）を小さくことができるので、上位システム側に与える影響も小さくすることができる。

また、本実施の形態とは異なるが、ゲート駆動回路２のスイッチング素子Ｑ２，Ｑ３を、バイポーラトランジスタに代えて、ＭＯＳＦＥＴを用いる場合にも同様の効果が得られる。この場合、ゲート駆動回路２は、オン側、オフ側それぞれ、トランジスタ１石のソースフォロワで構成することができるので、回路構成を簡略化し、部品点数を削減することができる。したがって、比較的小さい実装面積で、スイッチング素子Ｑ４のスイッチング特性および短絡電流の抑制を実現することができる。また本実施の形態では、スイッチング素子Ｑ４としてＩＧＢＴを用いたが、パワーデバイスとして珪素（Ｓｉ）で形成されるＭＯＳＦＥＴ、または炭化珪素（ＳｉＣ）で形成されるＳｉＣ−ＭＯＳＦＥＴを用いてもよい。ＳｉＣ−ＭＯＳＦＥＴでは、ターンオン時間が短いため、サージ電圧が高くなる傾向にある。したがって、本実施の形態を適用すれば、サージ電圧を効率的に抑制し、スイッチング素子Ｑ４を保護することが可能となる。

また、以上の説明では駆動保護回路について説明したが、当該駆動保護回路と、それにより保護されるスイッチング素子Ｑ４（スイッチングデバイス１）とを備える半導体モジュールにおいても、上述と同様の効果を得ることができる。

＜実施の形態２＞
図１４は、本発明の実施の形態２に係る駆動保護回路の構成を示す回路図であり、図１５は、当該駆動保護回路の動作タイミングを示す図である。なお、本実施の形態２に係る駆動保護回路において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付しており、以下においては異なる点を中心に説明する。

本実施の形態２に係る駆動保護回路は、図８に示した実施の形態１に係る駆動保護回路において、タイマー回路１１の代わりに、第３コンパレータ１６及び基準電圧Ｖｍｉｒｒｏｒを有する電源１７を設けたものである。

このように構成された本実施の形態２に係る駆動保護回路では、上述した過電流保護回路５０の応答時間の代わりに、スイッチング素子Ｑ４のミラー期間を用いるものとなっている。すなわち、本実施の形態２では、ゲート駆動信号のオンのパルス幅が、スイッチング素子Ｑ４のミラー期間以下である場合には、過電流にかかわらずソフト遮断回路３によりスイッチング素子Ｑ４をオンからオフに遷移させるものとなっている。次に、このような本実施の形態２に係る駆動保護回路について詳細に説明する。

第３コンパレータ１６及び電源１７は、スイッチング素子Ｑ４のゲート電圧と、スイッチング素子Ｑ４のミラー期間中の電圧とを比較する第２ゲート電圧検出部５３を構成している。

具体的には、電源１７の基準電圧Ｖｍｉｒｒｏｒは、スイッチング素子Ｑ４のミラー期間中の電圧（すなわちスイッチング素子Ｑ４のゲート閾値と、ゲート駆動回路２の電源電圧との間の電圧）に設定されている。第３コンパレータ１６は、スイッチング素子Ｑ４のゲート電圧が、基準電圧Ｖｍｉｒｒｏｒより低い、すなわちミラー期間中の電圧よりも低い場合には、Ｌを制御論理回路８に出力する。一方、第３コンパレータ１６は、スイッチング素子Ｑ４のゲート電圧が、基準電圧Ｖｍｉｒｒｏｒより高い、すなわちミラー期間中の電圧よりも高い場合には、Ｈを制御論理回路８に出力する。

ここで、ミラー期間について図１６を用いて説明する。図１６は、一般的なスイッチング素子のターンオン波形を示す図である。図１６に示すように、スイッチング素子のターンオン直後においては、ゲート電圧が一定値になるミラー期間が存在する。このミラー期間においては、コレクタ電圧ＶＣＥの低下に伴い、コレクタとエミッタとの間の帰還容量が変化し、この変化により変位電流がゲートから当該帰還容量側に流れる。このため、図１４に示した回路において、ミラー期間中には、ゲート駆動回路２からスイッチング素子Ｑ４のゲートに流れるゲート電流とゲート電圧とがほぼ一定となる。

なお、このミラー期間の長さは数μｓ程度であり、実施の形態１で説明した過電流保護回路５０の応答時間と同程度である。また、このミラー期間の長さは、ゲート駆動回路出力電圧とゲート抵抗値とによってある程度変更することが可能である。具体的には、ターンオン時には、ゲート駆動回路出力電圧を増加するか、ゲート抵抗値を下げてゲート電流を増加させると、ミラー期間は短くなる。逆に、ゲート駆動回路出力電圧を低減するか、ゲート抵抗値を上げてゲート電流を低減させると、ミラー期間は長くなる。そこで、本実施の形態２では、このミラー期間を調整して、過電流保護回路５０の遅延時間（ここでは、ＬＰＦ遅延、第１コンパレータ出力遅延、及び、制御論理回路出力遅延の合計時間）が、ミラー期間と同じまたは短くなるようにしているものとする。

図１７は、本実施の形態２に係る制御論理回路８の状態遷移図である。本実施の形態２に係る駆動保護回路では、ＩＧＢＴオン状態においてゲート駆動信号がオフとなり（ＩＮ＝Ｌ）、かつ、第３コンパレータ１６の出力がＬである（ＭＩＲＲＯＲ＝Ｌ）場合に、ＩＧＢＴオン状態からソフト遮断状態に遷移する。すなわち、図１１（ｂ）に示した実施の形態１に係る駆動保護回路の状態遷移図において、ＴＩＭＥＲをＭＩＲＲＯＲに置き換えてそのＨとＬとを逆にしたものと同じになっている。なお、図示しないが、本実施の形態２に係る制御論理回路８の真理値表も、実施の形態１の真理値表においてＴＩＭＥＲをＭＩＲＲＯＲに同様に置き換えてそのＨとＬとを逆にしたものと同じである。

このような本実施の形態２に係る駆動保護回路によれば、実施の形態１に係る駆動保護回路と同様に、小さいパルス幅を有するノイズが発生する場合においても、サージ電圧を確実に抑制することができる。また、第２ゲート電圧検出部５３（第３コンパレータ１６及び電源１７）は、実施の形態１で用いたタイマー回路１１よりも、回路構成が単純であることから、回路の簡素化及び小型化が期待できる。

＜実施の形態３＞
図１８は、本発明の実施の形態３に係る駆動保護回路の構成を示す回路図であり、図１９は、当該駆動保護回路の動作タイミングを示す図である。なお、本実施の形態３に係る駆動保護回路において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付しており、以下においては異なる点を中心に説明する。

本実施の形態３に係る駆動保護回路は、図８に示した実施の形態１に係る駆動保護回路において、ゲート駆動信号の代わりに、スイッチング素子Ｑ４のゲート電圧をタイマー回路１１に入力したものである。

このように構成された本実施の形態３に係る駆動保護回路では、上述したゲート駆動信号のオンのパルス幅の代わりに、スイッチング素子Ｑ４ａのゲート電圧が立ち上がってからゲート駆動信号がオフとなるまでの時間（以下「立ち上がり―オフ時間」）を用いるものとなっている。すなわち、本実施の形態３では、立ち上がり―オフ時間が、過電流保護回路５０の応答時間以下である場合には、過電流にかかわらずソフト遮断回路３によりスイッチング素子Ｑ４をオンからオフに遷移させるものとなっている。次に、このような本実施の形態３に係る駆動保護回路について詳細に説明する。

タイマー回路１１には、スイッチング素子Ｑ４のミラー期間中の電圧以下の電圧が設定されている。ミラー期間が開始して、スイッチング素子Ｑ４のゲート電圧が、タイマー回路１１に設定された電圧以上となると、タイマー回路１１は、一定時間、Ｈ状態を保つ信号を制御論理回路８に出力する。本実施の形態３においても、実施の形態１と同様に、タイマー回路１１の出力がＨ状態を保つ一定時間は、過電流保護回路５０の応答時間程度に設定されている。

ただし、本実施の形態３では、タイマー回路１１に設定される過電流保護回路５０の応答時間は、図２０に示す（１）スイッチング素子Ｑ４のゲート立ち上がり時間（タイマー回路１１がＨを出力する時点からミラー期間が開始するまでの時間）（２）出力電流立ち上がり時間、（３）ＬＰＦ遅延、（４）第１コンパレータ出力遅延、及び、（５）制御論理回路出力遅延、の合計時間以上の時間であるものとする。

図１９に示される期間Ｃのように、過電流保護回路５０の応答時間よりも小さいパルス幅を有するノイズがゲート駆動信号とともに入力された場合（すなわち、タイマー回路１１の出力信号がＨ状態であり、かつ、ゲート駆動信号がオフである場合）に、制御論理回路８は、過電流検出の有無にかかわらず、ソフト遮断回路３でソフト遮断を行う。なお、本実施の形態３に係る制御論理回路８の真理値表及び状態遷移図は、実施の形態１と同様である。

このような本実施の形態３に係る駆動保護回路によれば、実施の形態１に係る駆動保護回路と同様に、小さいパルス幅を有するノイズが発生する場合においても、サージ電圧を確実に抑制することができる。また、本実施の形態３によれば、制御論理回路８、ゲート駆動回路２及びスイッチング素子Ｑ４の間の遅延時間のばらつきの影響を受けなくて済む。例えば、図１８に示す構成では、ゲート駆動回路２をバイポーラトランジスタのエミッタ接続としているが、コレクタ接地構成及びＭＯＳＦＥＴへの置き換え、あるいは、ゲート駆動回路２の抵抗ＲＧの変更を行ったとしても、その影響を受けなくて済む。したがって、設計変更を容易に行うことができる。

また、ゲート駆動信号に重畳するパルス幅が極端に小さい場合には、スイッチングデバイス１（スイッチング素子Ｑ４）がミラー期間に入る前に、ゲート駆動信号がオフ状態になる場合がある。このような場合には、そもそもスイッチング素子Ｑ４がオンせずアーム短絡が発生しないためソフト遮断動作は不要であると考えられるが、本実施の形態３によれば、タイマー回路１１がＨ（動作中）とならないため、このようなソフト遮断動作を行わなくて済む。また、ゲート駆動回路２によりスイッチング素子Ｑ４のゲート電圧をシンクすることができる。

＜実施の形態４＞
図２１は、本発明の実施の形態４に係る駆動保護回路７１が搭載された自動車８１を示す図である。なお、本実施の形態４において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付す。

駆動保護回路７１には、実施の形態１〜３で説明した駆動保護回路のいずれかが適用されている。また、図２１に示す自動車８１は、駆動保護回路７１以外に、駆動保護回路７１の上位システムであるＥＣＵ（Engine Control Unit）７２と、駆動保護回路７１に用いられる低電圧電源７３と、ハイブリッド車、電気自動車、燃料電池車、または、スタータ・ジェネレータが設けられた自動車用の１ｋＷ以上の出力が可能なモータである回生用モータ７４と、回生用モータ７４により駆動するエンジン７５と、高電圧電源７６と、インバータ装置７７とが搭載されている。

インバータ装置７７は、駆動保護回路７１により駆動及び保護されるスイッチング素子Ｑ４を含んでおり、高電圧電源７６の直流電圧を、回生モータ７４を駆動するための交流電圧に変換したり、回生モータ７４により発電された交流電圧を、高電圧電源７６に充電可能な直流電圧に変換したりする。

上述のような自動車８１では、力行と回生とを交互に繰り返し、回生モータ７４の負荷変動が大きい状態が頻繁に生じるだけでなく、力行も回生も行わない惰行状態も頻繁に生じる。後者の惰行状態では回生モータ７４を駆動するインバータ装置７７は無負荷運転に近く、その出力電流は全く流れないか、定格電流の数十分の一から数百分の一程度のわずかな値となる。

このような運転では、インバータ装置７７内のスイッチング素子のスイッチング速度が通常の力行及び回生を行う時に比べ速くなる。その結果、図５に示したようなメカニズムによって、駆動保護回路に入力されるゲート駆動信号に、高周波電流に起因する電磁結合による誘導電圧（ノイズ）が重畳し、誤動作が生じる可能性がある。

このノイズを防止するには磁気シールドが有効であるが、磁気シールドに使用するシールド材は、高価かつ重量が嵩む等の問題があるため、従来においては、十分な磁気シールドが実施されていなかった。

そこで、本実施の形態４では、駆動保護回路７１として、実施の形態１〜３で説明した駆動保護回路、すなわち、小さいパルス幅を有するノイズが発生する場合においても、確実に抑制することができる。サージ電圧を確実に抑制することが可能な駆動保護回路を適用している。したがって、高価及び重量の嵩みを抑制しつつ、自動車８１に搭載されたインバータ装置７７内のスイッチング素子Ｑ４に生じていた悪影響を抑制することができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

２ ゲート駆動回路、３ ソフト遮断回路、１１ タイマー回路、１２ 第２コンパレータ、５０ 過電流保護回路、７１ 駆動保護回路、７４ 回生モータ、７７ インバータ装置、８１ 自動車、Ｑ４ スイッチング素子。

Claims (8)

1. スイッチング素子を駆動及び保護する駆動保護回路であって、
   入力信号に応答して前記スイッチング素子を駆動する駆動回路と、
   前記駆動回路よりも遅いスイッチング速度で前記スイッチング素子をオンからオフに遷移させるソフト遮断回路を、前記スイッチング素子の過電流時に動作させる過電流保護回路と
   を備え、
   前記入力信号のオンのパルス幅が、前記過電流保護回路の応答時間以下である場合には、前記過電流にかかわらず前記ソフト遮断回路により前記スイッチング素子をオンからオフに遷移させる、駆動保護回路。
2. 請求項１に記載の駆動保護回路であって、
   前記入力信号がオンとなるタイミングから、前記過電流保護回路の応答時間と同じ一定時間、所定の信号を出力するタイマー回路
   をさらに備え、
   前記タイマー回路から前記所定の信号が出力され、かつ、前記入力信号がオフである場合に、前記過電流にかかわらず前記ソフト遮断回路により前記スイッチング素子をオンからオフに遷移させる、駆動保護回路。
3. 請求項１に記載の駆動保護回路であって、
   前記応答時間の代わりに、前記スイッチング素子のミラー期間を用いる、駆動保護回路。
4. 請求項１に記載の駆動保護回路であって、
   前記入力信号のオンのパルス幅の代わりに、前記スイッチング素子のゲート電圧が立ち上がってから前記入力信号がオフとなるまでの時間を用いる、駆動保護回路。
5. 請求項１乃至請求項４のいずれかに記載の駆動保護回路であって、
   前記スイッチング素子のゲート閾値と、前記スイッチング素子のゲート電圧とを比較する比較部
   をさらに備え、
   前記ソフト遮断回路により前記スイッチング素子をオフに遷移させている際に、前記比較部の比較結果に応じて、前記ソフト遮断回路に代えて前記駆動回路により前記スイッチング素子をオフに遷移させる、駆動保護回路。
6. 請求項１乃至請求項４のいずれかに記載の駆動保護回路であって、
   前記スイッチング素子は、
   自動車に搭載されたモータを駆動するインバータ装置に含まれる、駆動保護回路。
7. 請求項１乃至請求項４のいずれかに記載の駆動保護回路と、
   前記スイッチング素子と
   を備える、半導体モジュール。
8. 請求項１乃至請求項４のいずれかに記載の駆動保護回路と、
   モータを駆動するインバータ装置に含まれる前記スイッチング素子と
   を備える、自動車。

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