JPWO2020121419A1

JPWO2020121419A1 - 電力用半導体素子の駆動回路、およびそれを用いた電力用半導体モジュール

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Publication number: JPWO2020121419A1
Application number: JP2020558847A
Authority: JP
Inventors: 堀口　剛司; 剛司堀口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-12-11
Filing date: 2018-12-11
Publication date: 2021-09-30
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Abstract

駆動回路は、制御端子と第１の主電極と第２の主電極とを含む電力用半導体素子（１）を駆動する。駆動回路は、電力用半導体素子をオフにするための第１のスイッチングオフ回路（３）および第２のスイッチングオフ回路（１０）を備える。第２のスイッチングオフ回路（１０）のインピーダンスは、第１のスイッチングオフ回路（３）のインピーダンスよりも低い。電力用半導体素子（１）がターンオフする際、電力用半導体素子（１）が異常状態のときには、第１のスイッチングオフ回路（３）のみが動作し、電力用半導体素子（１）が正常状態のときには、第１のスイッチングオフ回路（３）と第２のスイッチングオフ回路（１０）とが相補的に動作する。

Description

本開示は、電力用半導体素子の駆動回路、およびそれを用いた電力用半導体モジュールに関する。

電力変換器の小型化および高効率化を実現するため、電力用半導体素子において発生する損失を低減する手法が知られている。電力用半導体素子において発生する損失には、スイッチング動作の過渡時に発生するスイッチングロスと、導通状態に発生する導通ロスとがある。導通ロスは電力用半導体素子の特性で決まるのに対して、スイッチングロスは電力用半導体素子の駆動方法で低減することができる。

スイッチングロスは、ターンオン動作時に発生するターンオンロスと、ターンオフ動作時に発生するターンオフロスとに分類できる。たとえば、特許文献１に記載されている電力用半導体素子の駆動回路は、ターンオフ動作時において、第１のスイッチＳＷを負のゲート電圧Ｖｏｆｆ側とすると同時に第２のスイッチＳＷ２をオンとする。第２のスイッチＳＷ２をオンすることによって、ゲート抵抗Ｒｇを介さずに負のゲート電圧を制御端子に印加して電力用半導体素子をターンオフする。コレクタ・エミッタ間電圧が任意の設定値以上になった際に、比較手段（ＣＯＭ）の出力により第２のスイッチＳＷ２をオフとすることによって、ゲート抵抗を介して負の電圧を制御端子に印加する。この駆動回路によれば、コレクタ・エミッタ間電圧が所定の値に到達するまでの時間を短くし、ターンオフロスを低減することができる。

特許文献１記載の電力用半導体素子の駆動回路は、電力用半導体素子のターンオフ動作の始まりとともに第２のスイッチＳＷ２をオンすることによって高速にターンオフ動作する。これによってスイッチング時間を短くし、結果として、ターンオフロスを低減することができる。

特開２００２−９５２３９号公報（段落００３１〜００３３、図１）

しかしながら、特許文献１記載の電力用半導体素子の駆動回路では、電力用半導体素子のターンオフ動作に伴い、電力用半導体素子のコレクタ・エミッタ間電圧Ｖｃｅが上昇する。コレクタ・エミッタ間電圧Ｖｃｅの立ち上がりが急峻となるため電圧変化率（ｄＶｃｅ／ｄｔ）が高くなるので、ノイズが大きくなる。

特許文献１記載の電力用半導体素子の駆動回路では、電力用半導体素子に過電流が流れる、あるいは短絡動作等の異常状態が発生した際に電力用半導体素子を保護するために電力用半導体素子をターンオフさせる場合にも、正常状態時と同様に電力用半導体素子が高速にターンオフ動作する。その結果、ノイズが大きくなるとともにサージ電圧が高くなる。

それゆえに、本発明の目的は、電力用半導体素子が正常状態時にターンオフロスを低減することができるとともに、電力用半導体素子が異常状態時にノイズを低減し、かつ、サージ電圧を抑制することができる電力用半導体素子の駆動回路、およびそれを用いた電力用半導体モジュールを提供することである。

本発明は、制御端子と第１の主電極と第２の主電極とを含む電力用半導体素子を駆動する駆動回路である。駆動回路は、電力用半導体素子をオフにするための第１のスイッチングオフ回路および第２のスイッチングオフ回路を備える。第２のスイッチングオフ回路のインピーダンスは、第１のスイッチングオフ回路のインピーダンスよりも低い。電力用半導体素子がターンオフする際、電力用半導体素子が異常状態のときには、第１のスイッチングオフ回路のみが動作し、電力用半導体素子が正常状態のときには、第１のスイッチングオフ回路と第２のスイッチングオフ回路とが相補的に動作する。

本発明によれば、電力用半導体素子が正常状態時にターンオフロスを低減するとともに、電力用半導体素子が異常状態時にノイズを低減し、かつ、サージ電圧を抑制することができる。

実施の形態１に係る電力用半導体素子の駆動回路１００の構成例を示す図である。実施の形態１における電力用半導体素子１が正常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。実施の形態１における電力用半導体素子１が異常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。実施の形態２に係る電力用半導体素子の駆動回路２００の構成例を示す図である。実施の形態３に係る電力用半導体素子の駆動回路３００の構成例を示す図である。実施の形態３の変形例に係る電力用半導体素子の駆動回路３０１の構成例を示す図である。実施の形態４に係る電力用半導体素子の駆動回路４００の構成例を示す図である。実施の形態５に係る電力用半導体素子の駆動回路５００の構成例を示す図である。実施の形態５における電力用半導体素子１が正常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。実施の形態５における電力用半導体素子１が異常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。実施の形態５の変形例に係る電力用半導体素子の駆動回路５０１の構成例を示す図である。実施の形態６に係る電力用半導体素子の駆動回路６００の構成例を示す図である。実施の形態７に係る電力用半導体素子の駆動回路７００の構成例を示す図である。実施の形態８に係る電力用半導体素子の駆動回路８００の構成例を示す図である。実施の形態９に係る電力用半導体素子の駆動回路９００の構成例を示す図である。実施の形態１０にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

以下、実施の形態について、図面を参照して説明する。
実施の形態１．
図１は、実施の形態１に係る電力用半導体素子の駆動回路１００の構成例を示す図である。

駆動回路１００は、電力用半導体素子１を駆動する。
電力用半導体素子１は、電源ＶＣＣと、基準電位（ＧＮＤ）との間に配置される。電力用半導体素子１の制御端子は、ノードＮＤ１と接続する。以下の説明では、制御端子をゲートと記載することもある。また、コレクタ端子を第１の主電極、エミッタ端子を第２の主電極と記載することもある。

駆動回路１００は、電力用半導体素子１をオンにするためのスイッチングオン回路２と、電力用半導体素子１をオフにするための第１のスイッチングオフ回路３および第２のスイッチングオフ回路１０と、ゲート指令用演算回路９と、反転回路２３と、主電極間電圧検出器２７とを備える。

主電極間電圧検出器２７は、電力用半導体素子１の第１の主電極（コレクタ端子）と第２の主電極（エミッタ端子）の間の電圧（以下、主電極間電圧）Ｖｃｅを検出して、主電極間電圧Ｖｃｅの大きさを表わす値を有する検出信号ＤＴ１を出力する。以下の説明では、主電極間電圧Ｖｃｅをコレクタ・エミッタ間電圧と記載する場合もある。電力用半導体素子１のゲート・エミッタ間電圧Ｖｇｅをゲート電圧と記載する場合もある。主電極間電流Ｉｃをコレクタ電流と記載する場合もある。

スイッチングオン回路２は、電力用半導体素子１をオンにする。スイッチングオン回路２は、ターンオン用スイッチ５と、ターンオン用ゲート抵抗６と、電圧源４とを備える。ターンオン用スイッチ５の第１端は、電圧源４と接続する。ターンオン用スイッチ５の第２端は、ターンオン用ゲート抵抗６の第１端と接続する。ターンオン用ゲート抵抗６の第２端は、ノードＮＤ１と接続する。

第１のスイッチングオフ回路３は、電力用半導体素子１をオフにする。第１のスイッチングオフ回路３は、第１のターンオフ用スイッチ７と、第１のターンオフ用ゲート抵抗８とを備える。

第１のターンオフ用ゲート抵抗８の第１端は、ノードＮＤ１と接続する。第１のターンオフ用ゲート抵抗８の第２端は、第１のターンオフ用スイッチ７の第１端と接続する。第１のターンオフ用スイッチ７の第２端は、基準電位（ＧＮＤ）と接続する。

第２のスイッチングオフ回路１０は、電力用半導体素子１をオフにする。第２のスイッチングオフ回路１０は、動作期間設定部７１と、異常状態検出部７２と、論理演算回路２２と、第２のターンオフ用スイッチ１２と、第２のターンオフ用ゲート抵抗１１と、電圧源１３とを備える。

第２のターンオフ用ゲート抵抗１１の第１端は、ノードＮＤ１と接続する。第２のターンオフ用ゲート抵抗１１の第２端は、第２のターンオフ用スイッチ１２の第１端と接続する。第２のターンオフ用スイッチ１２の第２端は、電圧源１３の第１端と接続する。電圧源１３の第２端は、基準電位（ＧＮＤ）と接続する。電圧源１３の第１端の電位は、電圧源１３の第２端の電位（ＧＮＤ）よりも低い。たとえば、第２のターンオフ用スイッチ１２は、ＰＮＰトランジスタで構成されるものとすることができる。

動作期間設定部７１は、第２のスイッチングオフ回路１０が動作する期間を設定する。動作期間設定部７１は、比較器１４と、ワンショットパルス回路２０とを備える。比較器１４は、動作期間設定信号１６と基準電圧１７とを比較する。比較器１４は、動作期間設定信号１６が基準電圧１７よりも大きい場合に、ローレベルの信号を出力する。比較器１４は、動作期間設定信号１６が基準電圧１７よりも小さい場合に、ハイレベルの信号を出力する。ワンショットパルス回路２０は、比較器１４の出力信号Ｃ１を受けて一定時間幅のパルス信号を出力する。

本実施の形態では、動作期間設定信号１６を主電極間電圧検出器２７から出力される検出信号ＤＴ１とする。基準電圧１７は、予め定められた第１の電圧Ｖ１よりも大きく、かつ予め定められた第２の電圧Ｖ２よりも低い。第１の電圧Ｖ１は、電力用半導体素子１が導通状態にあるときの主電極間電圧、すなわち、オン電圧である。第２の電圧Ｖ２は、電力用半導体素子１が遮断状態にあるときの電力用半導体素子１の主電極間電圧Ｖｃｅ（＝ＶＣＣ）である。

異常状態検出部７２は、電力用半導体素子１の異常状態を検出する。異常状態検出部７２は、比較器１５と、ラッチ回路２１とを備える。比較器１５は、異常状態検出信号１８と基準電圧１９とを受ける。比較器１５は、異常状態検出信号１８が基準電圧１９よりも大きい場合に、ハイレベルの信号を出力する。比較器１５は、異常状態検出信号１８が基準電圧１９よりも小さい場合に、ローレベルの信号を出力する。ラッチ回路２１は、比較器１５の出力信号Ｃ２を保持する。

本実施の形態では、異常状態として短絡状態を想定し、異常状態検出信号１８を主電極間電圧検出器２７から出力される検出信号ＤＴ１とする。異常状態検出部７２は、電力用半導体素子１が短絡状態にあるか否かを検出する。基準電圧１９は、予め定められた大きさを有する。電力用半導体素子１が短絡状態のときに、異常状態検出信号１８は、基準電圧１９よりも大きくなる。

論理演算回路２２は、動作期間設定部７１の出力と異常状態検出部７２の出力との論理演算を実行する。論理演算回路２２の出力は、第２のターンオフ用スイッチ１２の制御端子と接続する。論理演算回路２２の出力信号ＯＲによって、第２のターンオフ用スイッチ１２の動作が制御される。具体的には、論理演算回路２２は、ワンショットパルス回路２０の出力信号ＯＰとラッチ回路２１の出力信号ＲＴとの論理和演算を実行する。

反転回路２３は、ラッチ回路２１の出力信号ＲＴを反転する。
ゲート指令用演算回路９は、反転回路２３の出力信号と、ゲート指令３１との論理演算を行う。ゲート指令用演算回路９は、ＡＮＤ回路で構成される。ゲート指令用演算回路９の出力信号ＧＳは、ターンオン用スイッチ５の制御端子と第１のターンオフ用スイッチ７の制御端子に入力される。ターンオン用スイッチ５と第１のターンオフ用スイッチ７とは相補的に動作する。たとえば、図１に示すように、ターンオン用スイッチ５は、ＮＰＮトランジスタで構成され、第１のターンオフ用スイッチ７は、ＰＮＰトランジスタで構成される。

ゲート指令３１がターンオンを指示するハイレベルであるとき、かつ異常状態検出信号１８が基準電圧１９よりも小さいとき（正常状態）に、ゲート指令用演算回路の出力信号ＧＳがハイレベルとなる。ゲート指令用演算回路９の出力信号ＧＳがハイレベルのときに、ターンオン用スイッチ５がオンとなり、かつ第１のターンオフ用スイッチ７がオフとなる。

ゲート指令３１がターンオフを指示するローレベルであるとき、または異常状態検出信号１８が基準電圧１９よりも大きい（異常状態）ときに、ゲート指令用演算回路の出力信号ＧＳがローレベルとなる。ゲート指令用演算回路９の出力信号ＧＳがローレベルのときに、ターンオン用スイッチ５がオフとなり、かつ第１のターンオフ用スイッチ７がオンとなる。

第２のスイッチングオフ回路１０のインピーダンスは、第１のスイッチングオフ回路３のインピーダンスよりも低くなるように設定されている。

電力用半導体素子１のターンオフ動作において、電力用半導体素子１の制御端子の電位をＶｇとする。第１のターンオフ用スイッチ７のオン抵抗を無視し、第１のターンオフ用ゲート抵抗８の抵抗値をＲｇ８とする。第２のターンオフ用スイッチ１２のオン抵抗を無視し、第２のターンオフ用ゲート抵抗１１の抵抗値をＲｇ１１とし、電圧源１３の電源電圧をＶ１３（＜０）とする。

第１のスイッチングオフ回路３は、最大、Ｖｇ／Ｒｇ８で電力用半導体素子１のゲート電荷を引き抜くことによって、電力用半導体素子１をターンオフさせる。一方、第２のスイッチングオフ回路１０は、最大（Ｖｇ−Ｖ１３）／Ｒｇ１１で電力用半導体素子１の電荷を引き抜くことで、電力用半導体素子１をターンオフさせる。

そこで、Ｖｇ／Ｒｇ８＜（Ｖｇ−Ｖ１３）／Ｒｇ１１となるように、電圧源１３の電源電圧Ｖ１３、第１のターンオフ用ゲート抵抗８の抵抗値Ｒｇ８、第２のターンオフ用ゲート抵抗の抵抗値Ｒｇ１１を設定することで、第２のスイッチングオフ回路１０のインピーダンスの方が、第１のスイッチングオフ回路３のインピーダンスよりも低くすることができる。特に、Ｒｇ１１＜Ｒｇ８とすると最も効果的である。

さらに、ターンオフロスを低減するためには、ターンオフ動作中に電力用半導体素子１の主電極間電圧Ｖｃｅが上昇する期間を短くすることが有効である。

次に、駆動回路１００のターンオフ時の動作を説明する。
電力用半導体素子１をオフ動作する際、電力用半導体素子１が異常状態のときには、第１のスイッチングオフ回路３が動作し、電力用半導体素子１が正常状態のときには、第１のスイッチングオフ回路３と第２のスイッチングオフ回路１０とが相補的に動作する。より詳しくは、電力用半導体素子１がオフ動作する際、電力用半導体素子１が正常状態のときには、第１のスイッチングオフ回路３、第２のスイッチングオフ回路１０、第１のスイッチングオフ回路３の順に動作する。以下、より具体的に説明する。

ゲート指令３１がターンオフを指示するローレベルとなると、ゲート指令用演算回路９の出力信号ＧＳがローレベルとなる。その結果、ターンオン用スイッチ５がオフとなり、かつ第１のターンオフ用スイッチ７がオンとなる。

動作期間設定信号（＝電力用半導体素子１の主電極間電圧）が、基準電圧１７よりも大きくなると、比較器１４の出力信号Ｃ１は、ローレベルとなる。これによって、ワンショットパルス回路２０は、一定時間ローレベルとなるパルス信号ＯＰを論理演算回路２２の一方の入力端子へ出力する。

電力用半導体素子１の動作状態が異常の場合に、異常状態検出信号１８（＝電力用半導体素子１の主電極間電圧）が基準電圧１９よりも大きくなる。この場合に、比較器１５の出力信号Ｃ２は、ハイレベルとなる。電力用半導体素子１の正常状態の場合に、異常状態検出信号１８（＝電力用半導体素子１の主電極間電圧）が基準電圧１９よりも小さくなる。この場合には、比較器１５の出力信号ｃ２は、ローレベルとなる。比較器１５の出力信号Ｃ２は、ラッチ回路２１を介して論理演算回路２２の他方の入力端子へ送られるとともに、反転回路２３へ送られる。

論理演算回路２２の出力信号ＯＲがローレベルのとき、第２のターンオフ用スイッチ１２がオンとなる。その結果、第２のターンオフ用スイッチ１２によって、電力用半導体素子１の制御端子と第２のターンオフ用ゲート抵抗１１と第２のターンオフ用スイッチ１２と電圧源１３とが導通状態となる。ここで、第２のスイッチングオフ回路１０は、第１のスイッチングオフ回路３よりも低インピーダンスとなるように設定されているので、第２のターンオフ用スイッチ１２がオン状態となったときには、第２のスイッチングオフ回路１０によって、電力用半導体素子１がターンオフ動作することになる。

論理演算回路２２の出力信号ＯＲがハイレベルのとき、第２のターンオフ用スイッチ１２がオフとなる。その結果、電力用半導体素子１の制御端子と第２のターンオフ用ゲート抵抗１１と第２のターンオフ用スイッチ１２と電圧源１３とが非導通状態となる。

電力用半導体素子１が正常状態のときには、比較器１５の出力信号Ｃ２はローレベルとなるので、動作期間設定信号１６が基準電圧１７よりも大きくなってから、ワンショットパルス回路２０で設定した期間のみ、論理演算回路２２の出力信号ＯＲがローレベルとなる。その期間以外は、論理演算回路２２の出力信号ＯＲはハイレベルとなる。論理演算回路２２の出力信号ＯＲがローレベルの期間、第２のターンオフ用スイッチ１２がオン状態となる。第２のターンオフ用スイッチ１２がオンとなる期間では、第２のスイッチングオフ回路１０によって、電力用半導体素子１がターンオフ動作する。論理演算回路２２の出力信号ＯＲがハイレベルの期間では、第２のターンオフ用スイッチ１２がオフ状態となる。第２のターンオフ用スイッチ１２がオフとなる期間では、第１のスイッチングオフ回路３によって、電力用半導体素子１がターンオフ動作する。

一方、電力用半導体素子１が異常状態のときには、比較器１５の出力信号Ｃ２はハイレベルとなるので、論理演算回路２２の出力信号ＯＲは、電力用半導体素子１のターンオフ動作中には、ハイレベルとなる。その結果、第２のターンオフ用スイッチ１２がオフ状態となる。第２のターンオフ用スイッチ１２がオフ状態となるので、第１のスイッチングオフ回路３によって、電力用半導体素子１がターンオフ動作する。

図２は、実施の形態１における電力用半導体素子１が正常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。

時刻ｔ０より前の時刻では、電力用半導体素子１はオン状態にあり、電力用半導体素子１のゲート・エミッタ間電圧Ｖｇｅは一定であり、ゲート電流Ｉｇは０であり、主電極間電流Ｉｃは一定であり、主電極間電圧Ｖｃｅはオン電圧（電力用半導体素子１がオンのときの電圧）である。

時刻ｔ０において、ゲート指令３１がターンオフを指示するローレベルとなることによって、ゲート指令用演算回路９の出力信号ＧＳがローレベルとなる。これによって、ターンオン用スイッチ５がオフとなり、かつ第１のターンオフ用スイッチ７がオンとなる。

時刻ｔ０〜ｔ２において、電力用半導体素子１の主電極間電圧Ｖｃｅが基準電圧１７よりも小さいので、比較器１４の出力信号Ｃ１は、ハイレベルを維持する。したがって、ワンショットパルス回路２０の出力信号ＯＰは、ハイレベルを維持する。電力用半導体素子１が正常状態のとき、比較器１５の出力信号Ｃ２は、ローレベルとなるので、ラッチ回路２１の出力信号ＲＴは、ターンオフ動作中は常時ローレベルとなる。論理演算回路２２の出力信号ＯＲは、ワンショットパルス回路２０の出力信号ＯＰとラッチ回路２１の出力信号ＲＴの論理和なので、ハイレベルを維持する。論理演算回路２２の出力信号ＯＲがハイレベルなので、第２のターンオフ用スイッチ１２はオフ状態となる。

一方、時刻ｔ０において、ターンオン用スイッチ５がオフとなり、かつ第１のターンオフ用スイッチ７がオンとなるので、第１のスイッチングオフ回路３が動作する。第１のスイッチングオフ回路３によって、電力用半導体素子１のゲート・エミッタ間電圧Ｖｇｅは、時刻ｔ０のタイミングから低下を開始する。電力用半導体素子１のゲート容量に蓄積されている電荷が引き抜かれていくので、時刻ｔ０において、ゲート電流Ｉｇは負の方向に大きくなり、時刻ｔ０以降、ゲート・エミッタ間電圧Ｖｇｅが低下するとともに、ゲート電流Ｉｇは、低下していく。時刻ｔ０から時刻ｔ１までは、主電極間電流Ｉｃと主電極間電圧Ｖｃｅは変化しない。

時刻ｔ１において、ゲート・エミッタ間電圧Ｖｇｅがミラー電圧ＶＭ（一定電圧）に到達すると、ゲート電流Ｉｇも一定となる。時刻ｔ１〜ｔ２のミラー期間の中の時刻ｔｘにおいて主電極間電圧Ｖｃｅが上昇を開始する。

時刻ｔ２において、電力用半導体素子１の主電極間の電圧Ｖｃｅが基準電圧１７よりも大きくなることによって、比較器１４の出力信号Ｃ１は、ローレベルに変化する。比較器１４の出力信号Ｃ１がローレベルに変化すると、ワンショットパルス回路２０の出力信号ＯＰは、時刻ｔ３までローレベルのパルスとなる。比較器１５の出力信号Ｃ２は、電力用半導体素子１が正常状態のときにはローレベルとなるので、ラッチ回路２１の出力信号ＲＴは、ターンオフ動作中は常時ローレベルとなる。論理演算回路２２の出力信号ＯＲは、ワンショットパルス回路２０の出力信号ＯＰとラッチ回路２１の出力信号ＲＴの論理和なので、ワンショットパルス回路２０の出力信号ＯＰと同じように一定期間だけローレベルとなる。論理演算回路２２の出力信号ＯＲがローレベルのときに、第２のターンオフ用スイッチ１２はオン状態となる。

このように、電力用半導体素子１の主電極間電圧検出器２７から出力される検出信号ＤＴ１が基準電圧１７よりも大きくなってからワンショットパルス回路２０で設定した期間のみ第２のターンオフ用スイッチ１２がオン状態となることによって、第２のスイッチングオフ回路１０が動作する。つまり、時刻ｔ２〜ｔ３においては、第２のスイッチングオフ回路１０が電力用半導体素子１をオフにする。第１のスイッチングオフ回路３のインピーダンスは、第２のスイッチングオフ回路１０のインピーダンスよりも大きいので、第１のスイッチングオフ回路３は、時刻ｔ２〜ｔ３では、動作しない。

電力用半導体素子の帰還容量には電圧依存性がある。そのため、電力用半導体素子１のゲート・エミッタ間電圧Ｖｇｅが一定となる期間（ミラー期間）が存在する。この間、電力用半導体素子１のゲート電流Ｉｇは電力用半導体素子１の帰還容量の放電に使われる。その後、電力用半導体素子１の主電極間電圧Ｖｃｅが電源ＶＣＣの電圧ＶＣＣに到達するまで主電極間電流Ｉｃは、減少する。

第２のスイッチングオフ回路１０は、第１のスイッチングオフ回路３より低インピーダンスとなるように設定されているので、第２のスイッチングオフ回路１０が動作するときには、ゲート・エミッタ間電圧Ｖｇｅは一時的に減少するとともに、ゲート電流Ｉｇはマイナス方向に大きくなる。その結果、電力用半導体素子１の主電極間電圧Ｖｃｅの電圧変化率が高くなる。つまり、第１のスイッチングオフ回路３でターンオフする場合と比較して、電力用半導体素子１のゲート電荷を高速に引き抜くことができるため、ターンオフロスを低減することができる。

時刻ｔ３以降、第２のターンオフ用スイッチ１２がオフ状態となることによって、第１のスイッチングオフ回路３が動作する。第１のスイッチングオフ回路３によって、ターンオフ動作が行われ、電力用半導体素子１のゲート・エミッタ間電圧Ｖｇｅが低下し、ゲート電流Ｉｇが減少し、主電極間電圧Ｖｃｅが増加する。

時刻ｔ４において、主電極間電圧Ｖｃｅが電源電圧ＶＣＣ（＝直流リンク電圧）に到達すると、主電極間電流Ｉｃが低下を開始する。主電極間電流Ｉｃの時間変化により主回路配線の寄生インダクタンスをＬｓとするとＬｓ×ｄＩｃ／ｄｔで表される誘導電圧がサージ電圧として電力用半導体素子１の主電極間電圧Ｖｃｅに重畳される。

以上のように、電力用半導体素子１が正常状態のときには、時刻ｔ２以前の期間（１）では、第１のスイッチングオフ回路３が動作し、時刻ｔ２〜時刻ｔ３までの期間（２）では、第２のスイッチングオフ回路１０が動作し、時刻ｔ３以降の期間（３）では、第１のスイッチングオフ回路３が動作する。

このように制御する理由について説明する。ターンオフ動作において、電力用半導体素子１の主電極間電圧Ｖｃｅは、オン電圧から上昇して電源電圧ＶＣＣ（＝直流リンク電圧）まで上昇する。正常動作時におけるターンオフロスを低減するためには、ターンオフ動作のスイッチング速度を速める必要があるが、主回路配線の寄生インダクタンスをＬｓ、主電極間電流Ｉｃの時間変化率をｄＩｃ／ｄｔとしたとき、主回路配線の寄生インダクタンスにＬｓ×ｄＩｃ／ｄｔで表される誘導電圧が発生するため、電力用半導体素子１には電源電圧にサージ電圧（Ｌｓ×ｄＩ／ｄｔ）が重畳される。サージ電圧を抑制するためには、ｄＩｃ／ｄｔを小さくする、即ち、スイッチング速度を遅くする必要がある。

主電極間電圧Ｖｃｅがオン電圧と同程度の電圧レベルから速いスイッチング速度でターンオフ動作すると、主電極間電圧Ｖｃｅの上昇変化率（ｄＶｃｅ／ｄｔ）が急峻となるためノイズが高くなる可能性がある。一方、主電極間電圧Ｖｃｅが直流リンク電圧（ＶＣＣ）よりも大きなタイミングでスイッチング速度を切り替えると、既にサージ電圧が発生するタイミングに達しているので、遅くとも、電力用半導体素子１の主電極間電圧Ｖｃｅが直流リンク電圧（ＶＣＣ）に到達するタイミングより前にスイッチング速度を切り替える必要がある。

以上から、本実施の形態では、電力用半導体素子１の主電極間電圧Ｖｃｅがオン電圧より高く、かつ直流リンク電圧よりも低いレベルに基準電圧１７を設定し、主電極間電圧Ｖｃｅが基準電圧１７より大きくなってから、第２のスイッチングオフ回路１０によって電力用半導体素子１をオフにする。これによって、正常動作時には、ターンオフ動作速度は低速、高速、低速の順に変化する。

図３は、実施の形態１における電力用半導体素子１が異常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。

図３において、点線で示す波形が正常状態時の波形であり、実線で示した波形が異常状態時の波形である。ここで、正常状態時と異常状態時の波形のターンオフ動作の開始時刻は異なる。

論理演算回路２２の一方の入力信号であるワンショットパルス回路２０の出力信号ＯＰは、電力用半導体素子１が正常状態のときと同じとなるため、説明を繰り返さない。

電力用半導体素子１が短絡状態にある場合、電力用半導体素子１の主電極間電圧Ｖｃｅは基準電圧１９よりも大きい状態となる。その結果、比較器１５の出力信号Ｃ２はハイレベルとなる。ラッチ回路２１の出力信号ＲＴは、ハイレベルを維持し、論理演算回路２２の出力信号ＯＲは、常時ハイレベルの信号となる。その結果、第２のターンオフ用スイッチ１２はオフ状態となるので、第２のスイッチングオフ回路１０は動作しない。

したがって、第１のスイッチングオフ回路３の動作によって、電力用半導体素子１は低速でターンオフする。

電力用半導体素子１が短絡した場合、電力用半導体素子１には、正常状態時と比較して５〜１０倍の大きな主電極間電流Ｉｃが流れるとともに、主電極間電圧Ｖｃｅは、ほぼ電源電圧ＶＣＣ（＝直流リンク電圧）に近い高電圧のままである。

ターンオフ動作すると、ゲート・エミッタ間電圧Ｖｇｅが一定となるミラー期間が正常状態と比較して短くなる。ゲート・エミッタ間電圧Ｖｇｅがミラー電圧ＶＭに低下するまで、ゲート電流Ｉｇはマイナス方向に大きく流れ、ゲート・エミッタ間電圧Ｖｇｅがミラー電圧ＶＭに到達するとゲート電流Ｉｇも一定となる。

ターンオフロスを減らすために単純にスイッチング速度を常に高速にしている場合と比較すると、電流変化率（ｄＩｃ／ｄｔ）を小さくできるのでサージ電圧を減少することができる。その結果、電力用半導体素子１が短絡状態のときのターンオフ動作時におけるサージ電圧を抑制することができる。

以上のように、本実施の形態の駆動回路によれば、電力用半導体素子１のターンオフ動作中において、電力用半導体素子１が正常状態時には第２のスイッチングオフ回路を動作する期間を設けるので、ターンオフロスを低減することができる。一方、電力用半導体素子１が短絡状態にある場合には第２のスイッチングオフ回路が動作しないようにするので、サージ電圧を抑制することができる。これによって、この駆動回路を含む電力変換装置を小型化および高効率化することができる。

本実施の形態によれば、さらに、主電極間電圧検出器２７から出力される検出信号ＤＴ１を、動作期間設定信号１６および異常状態検出信号１８として用いる。これによって、電力用半導体素子１の駆動回路の構成部品の数を少なくすることができる。

なお、実施の形態１では、スイッチングオン回路２は、電圧源４、ターンオン用スイッチ５、ターンオン用ゲート抵抗６、ノードＮＤ１の順に接続している例を示しているが、ターンオン用スイッチ５、ターンオン用ゲート抵抗６の順はこれに限るものではない。同様に、第１のスイッチングオフ回路３についても、ノードＮＤ１、第１のターンオフ用ゲート抵抗８、第１のターンオフ用スイッチ７、基準電位（ＧＮＤ）と接続している例を示しているが、第１のターンオフ用ゲート抵抗８と第１のターンオフ用スイッチ７の順はこれに限るものではない。また、第２のスイッチングオフ回路１０についても、ノードＮＤ１、第２のターンオフ用ゲート抵抗１１、第２のターンオフ用スイッチ１２、電圧源１３と接続している例を示しているが、第２のターンオフ用ゲート抵抗１１と第２のターンオフ用スイッチ１２の順はこれに限るものではない。

実施の形態２．
図４は、実施の形態２に係る電力用半導体素子の駆動回路２００の構成例を示す図である。

実施の形態２の駆動回路２００が、実施の形態１の駆動回路１００と相違する点は、論理演算回路２２がＮＯＲゲートで構成される点と、第２のターンオフ用スイッチ１２がＮＰＮトランジスタで構成される点である。

ＮＰＮトランジスタではベース・エミッタ間にハイレベルの信号が出力されたときに導通状態になる。それゆえ、ワンショットパルス回路２０の出力信号ＯＰとラッチ回路２１の出力信号ＲＴとを受ける論理演算回路２２としてＮＯＲゲートを用いる。

第１のスイッチングオフ回路３と第２のスイッチングオフ回路１０の動作については、実施の形態１の動作と同様であるので、説明を繰り返さない。

実施の形態３．
図５は、実施の形態３に係る電力用半導体素子の駆動回路３００の構成例を示す図である。

実施の形態３の駆動回路３００では、スイッチングオン回路２、第１のスイッチングオフ回路３、第２のスイッチングオフ回路１０の電源電圧、基準電位（ＧＮＤ）の生成方法が、実施の形態１および実施の形態２と相違する。

実施の形態１、２では、第１のスイッチングオフ回路３の最小電位が基準電位（ＧＮＤ）であり、第２のスイッチングオフ回路１０の電圧源１３の高電位側が基準電位（ＧＮＤ）と接続されている。

一方、実施の形態３では、スイッチングオン回路２の最大電位と第１のスイッチングオフ回路３の最小電位とが電圧源６４と電圧源６５とが直列接続されて構成され、両者が接続されるノードＮＤＸが基準電位（ＧＮＤ）と接続される。より具体的には、電圧源６４の高電位側が、ターンオン用スイッチ５の第１端と、電圧源４との間のノードＮＤ２に接続される。電圧源６５の低電位側（第１端）が第１のターンオフ用スイッチ７の第２端と接続される。電圧源６４の低電位側と電圧源６５の高電位側（第２端）がノードＮＤＸと接続される。ノードＮＤＸが基準電位（ＧＮＤ）と接続される。

第２のスイッチングオフ回路１０の電圧源１３の高電位側は、実施の形態１、２と同様に、基準電位（ＧＮＤ）と接続されている。

電力用半導体素子１のターンオフ動作において、電力用半導体素子１の制御端子の電位をＶｇとする。第１の第１のターンオフ用スイッチ７のオン抵抗を無視し、第１のターンオフ用ゲート抵抗８の抵抗値をＲｇ８とする。第２のターンオフ用スイッチ１２のオン抵抗を無視し、第２のターンオフ用ゲート抵抗１１の抵抗値をＲｇ１１とし、電圧源１３の電源電圧をＶ１３（＜０）とし、電圧源６５の電源電圧をＶｎとする。

第１のスイッチングオフ回路３は、最大、（Ｖｇ＋Ｖｎ）／Ｒｇ８で電力用半導体素子１のゲート電荷を引き抜くことによって、電力用半導体素子１をターンオフさせる。一方、第２のスイッチングオフ回路１０は、最大（Ｖｇ−Ｖ１３）／Ｒｇ１１で電力用半導体素子１の電荷を引き抜くことで、電力用半導体素子１をターンオフさせる。

そこで、（Ｖｇ＋Ｖｎ）／Ｒｇ８＜（Ｖｇ−Ｖ１３）／Ｒｇ１１となるように、電圧源６５の電源電圧Ｖｎ、電圧源１３の電源電圧Ｖ１３、第１のターンオフ用ゲート抵抗８の抵抗値Ｒｇ８、第２のターンオフ用ゲート抵抗の抵抗値Ｒｇ１１を設定することで、第２のスイッチングオフ回路１０のインピーダンスの方が、第１のスイッチングオフ回路３のインピーダンスよりも低くすることができる。特に、Ｒｇ１１＜Ｒｇ８かつＶ１３＜−Ｖｎとすると最も効果的である。Ｖ１３＜−Ｖｎは、電圧源１３の電圧Ｖ１３の絶対値が、電圧源６５の電圧Ｖｎの絶対値よりも大きいことを表わす。

以上のように、本実施の形態によれば、実施の形態１と同様に、電力用半導体素子１が正常状態におけるターンオフロスを低減するとともに、電力用半導体素子１が異常状態におけるサージ電圧を抑制することができる。

実施の形態３の変形例．
図６は、実施の形態３の変形例に係る電力用半導体素子の駆動回路３０１の構成例を示す図である。

実施の形態３の変形例が、実施の形態３と相違する点は、第２のスイッチングオフ回路１０の電圧源１３の第２端子（高電位側）が、電圧源６５の第１端子（低電位側）と接続されている点である。つまり、電圧源１３の高電位側が基準電位（ＧＮＤ）よりＶｎだけ低い電位と接続されている。

本変形例では、第２のターンオフ用スイッチ１２のオン抵抗を無視し、第２のターンオフ用ゲート抵抗１１の抵抗値をＲｇ１１とし、電圧源１３の電源電圧をＶ１３（＜０）とすると、第２のスイッチングオフ回路１０は、最大（Ｖｇ＋Ｖｎ−Ｖ１３）／Ｒｇ１１で電力用半導体素子１の電荷を引き抜くことになる。

そこで、（Ｖｇ＋Ｖｎ）／Ｒｇ８＜（Ｖｇ＋Ｖｎ−Ｖ１３）／Ｒｇ１１となるように、電圧源６５の電源電圧Ｖｎ、電圧源１３の電源電圧Ｖ１３、第１のターンオフ用ゲート抵抗８の抵抗値Ｒｇ８、第２のターンオフ用ゲート抵抗の抵抗値Ｒｇ１１を設定することによって、第２のスイッチングオフ回路１０のインピーダンスの方が、第１のスイッチングオフ回路３のインピーダンスよりも低くすることができる。特に、Ｒｇ１１＜Ｒｇ８かつＶ１３＜０とすると最も効果的である。

実施の形態４．
図７は、実施の形態４に係る電力用半導体素子の駆動回路４００の構成例を示す図である。

実施の形態４の駆動回路４００が、実施の形態１の駆動回路１００と相違する点は、動作期間設定部７１は、比較器１４およびワンショットパルス回路２０を備える代わりに、比較器８５、比較器８６、論理積回路３２とを備える点である。

比較器８６は、動作期間設定信号１６と基準電圧３０とを受ける。比較器８６は、動作期間設定信号１６が基準電圧３０よりも大きい場合に、ローレベルの信号を出力する。比較器８６は、動作期間設定信号１６が基準電圧３０よりも小さい場合に、ハイレベルの信号を出力する。基準電圧３０は、電力用半導体素子１が完全にオフしているときの電力用半導体素子１の主電極間電圧Ｖｃｅ（＝ＶＣＣ）である。

比較器８５は、動作期間設定信号１６と基準電圧２９とを受ける。比較器８５は、動作期間設定信号１６が基準電圧２９よりも大きい場合に、ハイレベルの信号を出力する。比較器８５は、動作期間設定信号１６が基準電圧２９よりも小さい場合に、ローレベルの信号を出力する。基準電圧２９は、電力用半導体素子１のオン電圧である。

論理積回路３２は、比較器８５の出力信号Ｃ３と比較器８６の出力信号Ｃ４との論理積を実行して、演算結果を表わす信号ＡＮを論理演算回路２２に送る。

以上のような構成によって、動作期間設定信号１６の値が基準電圧２９よりも高く、かつ基準電圧３０より低い期間に、第２のターンオフ用スイッチ１２をオンにすることができる。

実施の形態５．
図８は、実施の形態５に係る電力用半導体素子の駆動回路５００の構成例を示す図である。

実施の形態５の駆動回路５００が、実施の形態１の駆動回路１００と相違する点は、駆動回路５００がゲート電流検出器２８と、積分器２６とを備える点である。さらに、実施の形態５の動作期間設定信号１６および異常状態検出信号１８が、実施の形態１のものと相違する。

ゲート電流検出器２８は、第２のターンオフ用スイッチ１２の第２端と、基準電位（ＧＮＤ）との間に配置される。ゲート電流検出器２８は、ターンオフ動作時に電力用半導体素子１の制御端子から流出するゲート電流を検出する。

積分器２６は、ゲート電流検出器２８で検出されたゲート電流を積分する。積分器２６の出力値は、電力用半導体素子１のターンオフの開始時およびターンオンの終了時のうち少なくとも一方においてリセットされる。

電力用半導体素子１のゲート電流の積分値は、電力用半導体素子１のターンオフ時に電力用半導体素子１のゲート端子から流出するゲート電荷量に相当する。本実施の形態では、積分器２６は、電力用半導体素子１のターンオフ動作時に流出したゲート電荷量の大きさを表わす値を有する信号を動作期間設定信号１６および異常状態検出信号１８として出力する。

動作期間設定部７１は、比較器５１４と、ワンショットパルス回路２０とを備える。比較器５１４は、動作期間設定信号１６と基準電圧５１７とを受ける。比較器５１４は、動作期間設定信号１６が基準電圧５１７よりも大きい場合に、ローレベルの信号を出力する。比較器５１４は、動作期間設定信号１６が基準電圧５１７よりも小さい場合に、ハイレベルの信号を出力する。ワンショットパルス回路２０は、比較器５１４の出力信号Ｃ１を受けて一定時間幅のパルス信号を出力する。

基準電圧５１７は、予め定められた第３の電圧Ｖ３よりも大きく、かつ予め定められた第４の電圧Ｖ４よりも低い。第３の電圧Ｖ３は、電力用半導体素子１のターンオフ動作において電力用半導体素子１のゲート電圧が一定値に到達するまでに流出されたゲート電荷量に対応する電圧の絶対値である。第４の電圧Ｖ４は、電力用半導体素子１が完全にターンオフするときまでに流出されたゲート電荷量に対応する電圧の値である。

電力用半導体素子１のターンオフ動作では、駆動回路５００が電力用半導体素子１のゲート容量に蓄積されているゲート電荷を引き抜くので、ゲート電荷量を表わす値を有する信号を動作期間設定信号１６とすることによって、ターンオフロスを低減することができる。

異常状態検出部７２は、比較器５１５と、ラッチ回路２１とを備える。比較器５１５は、異常状態検出信号１８と基準電圧５１９とを受ける。比較器５１５は、異常状態検出信号１８が基準電圧5１９よりも大きい場合に、ハイレベルの信号を出力する。比較器５１５は、異常状態検出信号１８が基準電圧５１９よりも小さい場合に、ローレベルの信号を出力する。ラッチ回路２１は、比較器５１５の出力信号Ｃ２を保持する。

基準電圧５１９は、予め定められた大きさを有する。電力用半導体素子１が短絡状態のときに、異常状態検出信号１８は、基準電圧５１９よりも大きくなる。

図９は、実施の形態５における電力用半導体素子１が正常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。

図９では、図２に対して、電荷量Ｑｇの推移が追加されている。ターンオフ動作であることから、ゲート電流Ｉｇの絶対値が減少していくにつれ、電荷量Ｑｇの絶対値も同様に減少していく。電力用半導体素子の帰還容量には電圧依存性がある。そのため、電力用半導体素子１のゲート・エミッタ間電圧Ｖｇｅが一定となる期間（ミラー期間）が存在し、この間、電力用半導体素子１のゲート電流Ｉｇは電力用半導体素子１の帰還容量の放電に使われる。その後、電力用半導体素子１の主電極間電圧Ｖｃｅが電源ＶＣＣの電圧ＶＣＣに到達するまで主電極間電流Ｉｃは、減少する。

第２のスイッチングオフ回路１０は、第１のスイッチングオフ回路３よりも低インピーダンスとなるように設定されているため、第２のスイッチングオフ回路１０が動作するとき、ゲート・エミッタ間電圧Ｖｇｅは一時的に減少するとともに、ゲート電流Ｉｇはマイナス方向に大きくなる。

時刻ｔ２において、電荷量Ｑｇの絶対値が基準電圧５１７より高くなる。その後、時刻ｔ３まで第２のターンオフ用スイッチ１２がオン状態となる。これによって、第２のスイッチングオフ回路１０によって電力用半導体素子１がオフすることになる。

第２のターンオフ用スイッチ１２が一時的にオンすることによって、電荷量Ｑｇの絶対値は急激に増加することになる。その結果、電力用半導体素子１の主電極間電圧Ｖｃｅの変化率が高くなる。このように、第１のスイッチングオフ回路３によってターンオフする場合と比較して、電力用半導体素子１のゲート電荷を高速に引き抜くことができるため、ターンオフロスを低減することができる。

図１０は、実施の形態５における電力用半導体素子１が異常状態のときの電力用半導体素子１のターンオフ動作のタイミングチャートである。

図１０において、ターンオフ動作の開始時刻は、図９のものと相違する。点線で示す波形が正常状態時の波形であり、実線で示した波形が異常状態時の波形である。図１０では、図３に対して、電荷量Ｑｇの推移が追加されている。

電力用半導体素子１が短絡状態にある場合、電力用半導体素子１の主電極間電圧Ｖｃｅは基準電圧５１９よりも大きい状態となる。その結果、比較器５１５の出力信号Ｃ２はハイレベルとなる。ラッチ回路２１の出力信号ＲＴは、ハイレベルを維持し、論理演算回路２２の出力信号ＯＲは、常時ハイレベルの信号となる。その結果、第２のターンオフ用スイッチ１２はオフ状態となるので、第２のスイッチングオフ回路１０は動作しない。したがって、第１のスイッチングオフ回路３の動作によって、電力用半導体素子１は実施の形態１と同様に低速でターンオフする。

本実施の形態でも、実施の形態１と同様に、ターンオフロスを減らすために単純にスイッチング速度を常に高速にしている場合と比較すると、電流変化率（ｄＩｃ／ｄｔ）を小さくできるのでサージ電圧を減少することができる。その結果、電力用半導体素子１が短絡状態のときのターンオフ動作時におけるサージ電圧を抑制することができる。

以上のように、本実施の形態によれば、電力用半導体素子１のターンオフ動作中において、電力用半導体素子１が正常状態時には第２のスイッチングオフ回路を動作する期間を設ける。一方、電力用半導体素子１が短絡状態にある場合には第２のスイッチングオフ回路が動作しないようにする。これによって、電力用半導体素子１が正常状態におけるターンオフロスを低減するとともに、電力用半導体素子１が異常状態におけるサージ電圧を抑制することができる。

実施の形態５の変形例．
実施の形態５では、電力用半導体素子１のゲート電荷量をゲート電流検出器２８で検出した信号を積分することによって取得した。本変形例では、第１のターンオフ用ゲート抵抗８の両端電圧を検出することによってオフゲート電流に相当する電圧信号を検出し、その信号を積分することによって、電力用半導体素子１のゲート端子から流出するゲート電荷量を得る。

図１１は、実施の形態５の変形例に係る電力用半導体素子の駆動回路５０１の構成例を示す図である。

実施の形態５の変形例の駆動回路５０１が、実施の形態５の駆動回路５００と相違する点は、駆動回路５０１が、ゲート電流検出器２５を備える点である。

ゲート電流検出器２５は、第１のターンオフ用ゲート抵抗８の両端電圧を検出することによって、電力用半導体素子１のターンオフ動作時に電力用半導体素子１の制御端子から流出するゲート電流の大きさを検出する。

積分器２６は、ゲート電流検出器２５で検出されたゲート電流を積分する。
電力用半導体素子１のゲート端子から流出するゲート電流の積分値は、電力用半導体素子１のゲート電荷量に相当することから、積分器２６で得られる電力用半導体素子１のターンオフ動作時に流出したゲート電荷量の大きさを表わす値を有する信号を動作期間設定信号１６および異常状態検出信号１８とする。

本変形例における電力用半導体素子１が正常状態および異常状態のときの電力用半導体素子１のターンオフ動作は、実施の形態のものと同様なので、説明を繰り返さない。

本変形例でも、実施の形態１と同様に、電力用半導体素子１が正常状態におけるターンオフロスを低減するとともに、電力用半導体素子１が異常状態におけるサージ電圧を抑制することができる。

実施の形態６．
実施の形態１〜５では、異常状態を短絡状態とした。実施の形態６では異常状態を過電流状態とする。

図１２は、実施の形態６に係る電力用半導体素子の駆動回路６００の構成例を示す図である。

実施の形態６の駆動回路６００が、実施の形態１の駆動回路１００と相違する点は、駆動回路６００が、電力用半導体素子１の過電流状態を検出するための電流検出器３３を備える点である。

電流検出器３３は、電力用半導体素子１の第２の主電極と基準電位（ＧＮＤ）との間に配置される。電流検出器３３が、電力用半導体素子１の主電極間を流れる電流Ｉｃを検出して、検出した電流Ｉｃの大きさを表わす値を有する検出信号ＤＴ２を出力する。

本実施の形態では、異常状態検出信号１８を電流検出器３３から出力される検出信号ＤＴ２とし、異常状態検出部７２は、電力用半導体素子１が過電流状態にあるか否かを検出する。

異常状態検出部７２は、比較器３５と、ラッチ回路２１とを備える。比較器３５は、異常状態検出信号１８と基準電圧３１９とを受ける。比較器３５は、異常状態検出信号１８が基準電圧３１９よりも大きい場合に、ハイレベルの信号をラッチ回路２１へ出力する。比較器３５は、異常状態検出信号１８が基準電圧３１９よりも小さい場合に、ローレベルの信号をラッチ回路２１へ出力する。ラッチ回路２１は、比較器３５の出力信号Ｃ２を保持する。基準電圧３１９は、予め定められた大きさを有する。電力用半導体素子１が過電流状態のときに、異常状態検出信号１８は、基準電圧３１９よりも大きくなる。

本実施の形態では、実施の形態１と同様にして、主電極間電圧検出器２７から出力される検出信号ＤＴ１を動作期間設定信号１６とする。

本実施の形態における電力用半導体素子１が正常状態および異常状態のときの電力用半導体素子１のターンオフ動作は、実施の形態１のものと同様なので、説明を繰り返さない。

本実施の形態でも、実施の形態１と同様に、電力用半導体素子１が正常状態におけるターンオフロスを低減するとともに、電力用半導体素子１が異常状態におけるサージ電圧を抑制することができる。

なお、過電流を検出する手段としては、電流検出器の他にも電力用半導体素子１の主電極間電圧、または温度検出器などを使用することも可能である。

実施の形態７．
実施の形態６では主電極間電圧検出器２７から出力される検出信号ＤＴ１を動作期間設定信号１６としたが、本実施の形態では、実施の形態５の変形例と同様に電力用半導体素子１のゲート電荷量を表わす値を有する信号を動作期間設定信号１６とする。

図１３は、実施の形態７に係る電力用半導体素子の駆動回路７００の構成例を示す図である。

実施の形態７の駆動回路７００が、実施の形態６の駆動回路６００と相違する点は、駆動回路７００の第２のスイッチングオフ回路１０が、ゲート電流検出器２５および積分器２６を備える点である。

積分器２６は、ゲート電流検出器２５で検出されたゲート電流を積分する。
電力用半導体素子１のゲート電流の積分値は、電力用半導体素子１のゲート電荷量に相当することから、積分器２６で得られる電力用半導体素子１のターンオフ動作時に流出したゲート電荷量の大きさを表わす値を有する信号を動作期間設定信号１６とする。

実施の形態８．
実施の形態８では、異常状態を過熱状態とする。

図１４は、実施の形態８に係る電力用半導体素子の駆動回路８００の構成例を示す図である。

実施の形態８の駆動回路８００が、実施の形態１の駆動回路１００と相違する点は、駆動回路８００が、電力用半導体素子１の過熱状態を検出するための温度検出器３４を備える。

温度検出器３４は、電力用半導体素子１の近辺に配置される。温度検出器３４が、電力用半導体素子１の温度Ｔｊを検出し、検出した温度Ｔｊを表わす値を有する検出信号ＤＴ３を出力する。温度検出器３４は、サーミスタまたはオンチップ温度センサによって構成される。

本実施の形態では、異常状態検出信号１８を温度検出器３４から出力される検出信号ＤＴ３とし、異常状態検出部７２は、電力用半導体素子１が過熱状態にあるか否かを検出する。

異常状態検出部７２は、比較器３６と、ラッチ回路２１とを備える。比較器３６は、異常状態検出信号１８と基準電圧４１９とを受ける。比較器３６は、異常状態検出信号１８が基準電圧４１９よりも大きい場合に、ハイレベルの信号をラッチ回路２１へ出力する。比較器３６は、異常状態検出信号１８が基準電圧４１９よりも小さい場合に、ローレベルの信号をラッチ回路２１へ出力する。ラッチ回路２１は、比較器３６の出力信号Ｃ２を保持する。基準電圧４１９は、予め定められた大きさを有する。電力用半導体素子１が過熱状態のときに、異常状態検出信号１８は、基準電圧４１９よりも大きくなる。

実施の形態９．
実施の形態８では主電極間電圧検出器２７から出力される検出信号ＤＴ１を動作期間設定信号１６としたが、本実施の形態では、実施の形態５の変形例および実施の形態７と同様に電力用半導体素子１のゲート電荷量を表わす値を有する信号を動作期間設定信号１６とする。

図１５は、実施の形態９に係る電力用半導体素子の駆動回路９００の構成例を示す図である。

実施の形態９の駆動回路９００が、実施の形態８の駆動回路８００と相違する点は、駆動回路９００の第２のスイッチングオフ回路１０が、ゲート電流検出器２５および積分器２６を備える点である。

ゲート電流検出器２５は、第１のターンオフ用ゲート抵抗８の両端電圧を検出することによって、電力用半導体素子１のターンオフ動作時に電力用半導体素子１のゲート端子から流出するゲート電流の大きさを検出する。

実施の形態１０．
本実施の形態は、上述した実施の形態１〜９にかかる電力用半導体素子の駆動回路を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態１０として、三相のインバータに本発明を適用した場合について説明する。

図１６は、実施の形態１０にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図１６に示す電力変換システムは、電源１０００、電力変換装置２０００、負荷３０００から構成される。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

電力変換装置２０００は、電源１０００と負荷３０００の間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、直流電力を交流電力に変換して出力する主変換回路２０１０と、主変換回路２０１０を制御する制御信号を主変換回路２０１０に出力する制御回路２０３０とを備えている。

負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。

以下、電力変換装置２０００の詳細を説明する。主変換回路２０１０は、実施の形態１〜９で説明したスイッチング素子である電力用半導体素子１と還流ダイオードとを備えている（図示せず）。スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２０１０の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１０は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。

６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１０の３つの出力端子は、負荷３０００に接続される。

各スイッチング素子を駆動するために実施の形態１〜９で説明した駆動回路が、電力用半導体モジュール２０２０とは別に設けられるものであってもよいが、実施の形態１０では、電力用半導体モジュール２０２０に内蔵される。電力用半導体モジュール２００２は、実施の形態１〜９で説明した駆動回路を備える。駆動回路は、主変換回路２０１０のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１０のスイッチング素子の制御電極に供給する。具体的には、駆動回路は、制御回路２０３０からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

制御回路２０３０は、負荷３０００に所望の電力が供給されるよう主変換回路２０１０のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２０１０の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、制御回路２０３０は、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１０を制御することができる。そして、制御回路２０３０は、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１０が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

本実施の形態に係る電力変換装置では、主変換回路２０１０が実施の形態１〜９で説明した駆動回路を備えているため、スイッチング素子のターンオフ時に、ターンオフロスを低減するとともに、ノイズを低減することができる。

本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。

また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システム、または蓄電システム等のパワーコンディショナーとして用いることも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１電力用半導体素子、２スイッチングオン回路、３第１のスイッチングオフ回路、５ターンオン用スイッチ、６ターンオン用ゲート抵抗、７第１のターンオフ用スイッチ、８ターンオフ用ゲート抵抗９ゲート指令用演算回路、１０第２のスイッチングオフ回路、１１第２のターンオフ用ゲート抵抗、１２第２のターンオフ用スイッチ、４，１３，６４，６５電圧源、１４，１５，３５，３６，８５，８６，５１４，５１５比較器、１６動作期間設定信号、１７，１９，２９，３０，３１９，４１９，５１７，５１９基準電圧、１８異常動作検出信号、２０ワンショットパルス回路、２１ラッチ回路、２２論理演算回路、２３反転回路、２６積分器、２７主電極間電圧検出器、２５，２８ゲート電流検出器、３１ゲート指令、３２論理積回路、３３電流検出器、３４温度検出器、７１動作期間設定部、７２異常状態検出部、１０００電源、２０００電力変換装置、２０１０主変換回路、２０２０半導体モジュール、２０３０制御回路、３０００負荷。

以上から、本実施の形態では、電力用半導体素子１のオン電圧より高く、かつ直流リンク電圧よりも低いレベルに基準電圧１７を設定し、主電極間電圧Ｖｃｅが基準電圧１７より大きくなってから、第２のスイッチングオフ回路１０によって電力用半導体素子１をオフにする。これによって、正常動作時には、ターンオフ動作速度は低速、高速、低速の順に変化する。

各スイッチング素子を駆動するために実施の形態１〜９で説明した駆動回路が、電力用半導体モジュール２０２０とは別に設けられるものであってもよいが、実施の形態１０では、電力用半導体モジュール２０２０に内蔵される。電力用半導体モジュール２０２０は、実施の形態１〜９で説明した駆動回路を備える。駆動回路は、主変換回路２０１０のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１０のスイッチング素子の制御電極に供給する。具体的には、駆動回路は、制御回路２０３０からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

Claims

制御端子と第１の主電極と第２の主電極とを含む電力用半導体素子を駆動する駆動回路であって、
前記電力用半導体素子をオフにするための第１のスイッチングオフ回路および第２のスイッチングオフ回路を備え、
前記第２のスイッチングオフ回路のインピーダンスは、前記第１のスイッチングオフ回路のインピーダンスよりも低く、
前記電力用半導体素子がターンオフする際に、前記電力用半導体素子が異常状態のときには、前記第１のスイッチングオフ回路のみが動作し、前記電力用半導体素子が正常状態のときには、前記第１のスイッチングオフ回路と前記第２のスイッチングオフ回路とが相補的に動作する、電力用半導体素子の駆動回路。
前記電力用半導体素子がターンオフする際に、前記電力用半導体素子が正常状態のときには、前記第１のスイッチングオフ回路、前記第２のスイッチングオフ回路、前記第１のスイッチングオフ回路の順に動作する、請求項１に記載の電力用半導体素子の駆動回路。
前記第１のスイッチングオフ回路は、
前記電力用半導体素子の前記制御端子と基準電位の間に、第１のターンオフ用ゲート抵抗と、第１のターンオフ用スイッチと含み、
前記第２のスイッチングオフ回路は、
前記電力用半導体素子の前記制御端子と基準電位の間に、第２のターンオフ用ゲート抵抗と、第２のターンオフ用スイッチと、電圧源とを含み、
前記電圧源の高電位側の端子が前記基準電位と接続され、
前記第１のターンオフ用ゲート抵抗の抵抗値は、前記第２のターンオフ用ゲート抵抗の抵抗値よりも大きい、請求項２記載の電力用半導体素子の駆動回路。
前記第１のスイッチングオフ回路は、
前記電力用半導体素子の前記制御端子と基準電位の間に、第１のターンオフ用ゲート抵抗と、第１のターンオフ用スイッチと、第１の電圧源を含み、
前記第１の電圧源の高電位側の端子が前記基準電位と接続され、
前記第２のスイッチングオフ回路は、
前記電力用半導体素子の前記制御端子と前記基準電位の間に、第２のターンオフ用ゲート抵抗と、第２のターンオフ用スイッチと、第２の電圧源とを含み、
前記第２の電圧源の高電位側の端子が前記基準電位と接続され、
前記第１のターンオフ用ゲート抵抗の抵抗値は、前記第２のターンオフ用ゲート抵抗の抵抗値よりも大きく、かつ前記第１の電圧源の電圧の大きさは、前記第２の電圧源の電圧の大きさよりも小さい、請求項２記載の電力用半導体素子の駆動回路。
前記第１のスイッチングオフ回路は、
前記電力用半導体素子の前記制御端子と基準電位の間に、第１のターンオフ用ゲート抵抗と、第１のターンオフ用スイッチと、第１の電圧源とを含み、
前記第１の電圧源の高電位側の端子が前記基準電位と接続され、
前記第２のスイッチングオフ回路は、
前記電力用半導体素子の前記制御端子と前記基準電位の間に、第２のターンオフ用ゲート抵抗と、第２のターンオフ用スイッチと、第２の電圧源とを含み、
前記第２の電圧源の高電位側の端子が前記第１の電圧源の低電位側と接続され、
前記第１のターンオフ用ゲート抵抗の抵抗値は、前記第２のターンオフ用ゲート抵抗の抵抗値よりも大きい、請求項２記載の電力用半導体素子の駆動回路。
前記第２のスイッチングオフ回路は、
前記第２のスイッチングオフ回路が動作する期間を設定する動作期間設定部と、
前記電力用半導体素子の異常状態を検出する異常状態検出部と、
前記動作期間設定部の出力と前記異常状態検出部の出力との論理演算を実行する論理演算回路とを含み、前記論理演算回路の出力が、前記第２のターンオフ用スイッチの制御端子と接続する、請求項３〜５のいずれか１項に記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧を検出し、前記主電極間電圧を表わす値を有する動作期間設定信号を出力する主電極間電圧検出器を備え、
前記動作期間設定部は、
前記動作期間設定信号と、第１の基準電圧とを比較する第１の比較器と、
前記第１の比較器の出力を受けるワンショットパルス回路とを含み、前記ワンショットパルス回路の出力が前記論理演算回路に送られ、
前記第１の基準電圧は、予め定められた第１の電圧よりも大きく、かつ予め定められた第２の電圧よりも低く、
前記第１の電圧は、前記電力用半導体素子の導通状態における前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧であり、
前記第２の電圧は、前記電力用半導体素子が遮断状態にあるときの前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧である、請求項６記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧を検出し、前記主電極間電圧を表わす値を有する動作期間設定信号を出力する主電極間電圧検出器を備え、
前記動作期間設定部は、
前記動作期間設定信号と、第２の基準電圧とを比較する第２の比較器と、
前記動作期間設定信号と、第３の基準電圧とを比較する第３の比較器と、
前記第２の比較器の出力と前記第３の比較器の出力の論理積を出力する論理積回路とを含み、前記論理積回路の出力が前記論理演算回路に送られ、
前記第２の基準電圧は、前記電力用半導体素子の導通状態における前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧であり、
前記第３の基準電圧は、前記電力用半導体素子が遮断状態にあるときの前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧である、請求項６記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の制御端子から流出するゲート電流を検出するゲート電流検出部と、
前記ゲート電流検出部の出力信号を積分し、前記電力用半導体素子の制御端子から流出するゲート電荷量を表わす値を有する動作期間設定信号を出力する積分器とを備え、
前記動作期間設定部は、
前記動作期間設定信号と、第４の基準電圧とを比較する第４の比較器と、
前記第４の比較器の出力を受けるワンショットパルス回路とを含み、前記ワンショットパルス回路の出力が前記論理演算回路に送られ、
前記第４の基準電圧は、予め定められた第３の電圧よりも大きく、かつ予め定められた第４の電圧よりも低く、
前記第３の電圧は、前記電力用半導体素子のターンオフする際に、前記電力用半導体素子のゲート電圧が一定値に到達するまでに流出されたゲート電荷量に対応する電圧の絶対値であり、
前記第４の電圧は、前記電力用半導体素子が遮断状態にあるときまでに流出されたゲート電荷量に対応する電圧の絶対値である、請求項６記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の前記第１の主電極と前記第２の主電極の間の主電極間電圧を検出し、前記主電極間電圧を表わす値を有する異常状態検出信号を出力する主電極間電圧検出器を備え、
前記異常状態検出部は、
前記異常状態検出信号と、第５の基準電圧とを比較する第５の比較器を含み、
前記第５の比較器の比較結果に基づき、前記電力用半導体素子が短絡状態にあるか否かを検出する、請求項６記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の制御端子から流出するゲート電流を検出するゲート電流検出部と、
前記ゲート電流検出部の出力信号を積分し、前記電力用半導体素子の制御端子から流出するゲート電荷量を表わす値を有する異常状態検出信号を出力する積分器とを備え、
前記異常状態検出部は、
前記異常状態検出信号と、第６の基準電圧とを比較する第６の比較器を含み、
前記第６の比較器の比較結果に基づき、前記電力用半導体素子が短絡状態にあるか否かを検出する、請求項６記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の主電極間を流れる電流の大きさを検出し、前記電流の大きさを表わす値を有する異常状態検出信号を出力する電流検出部を備え、
前記異常状態検出部は、
前記異常状態検出信号と、第７の基準電圧とを比較する第７の比較器を含み、
前記第７の比較器の比較結果に基づき、前記電力用半導体素子が過電流状態にあるか否かを検出する、請求項６記載の電力用半導体素子の駆動回路。
前記電力用半導体素子の温度を検出し、前記温度を表わす値を有する異常状態検出信号を出力する温度検出部を備え、
前記異常状態検出部は、
前記異常状態検出信号と、第８の基準電圧とを比較する第８の比較器を含み、
前記第８の比較器の比較結果に基づき、前記電力用半導体素子が過熱状態にあるか否かを検出する、請求項６記載の電力用半導体素子の駆動回路。
電力用半導体素子と、
前記電力用半導体素子を駆動するための請求項１〜１３のいずれか１項に記載の電力用半導体素子の駆動回路とを備える電力用半導体モジュール。