WO2024100706A1 - 電力用半導体素子の駆動回路および電力変換装置 - Google Patents

電力用半導体素子の駆動回路および電力変換装置 Download PDF

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WO2024100706A1
WO2024100706A1 PCT/JP2022/041334 JP2022041334W WO2024100706A1 WO 2024100706 A1 WO2024100706 A1 WO 2024100706A1 JP 2022041334 W JP2022041334 W JP 2022041334W WO 2024100706 A1 WO2024100706 A1 WO 2024100706A1
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gate
semiconductor element
voltage
power semiconductor
circuit
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PCT/JP2022/041334
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美子 玉田
章太郎 山本
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三菱電機株式会社
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Definitions

  • This disclosure relates to a drive circuit for a power semiconductor device and a power conversion device.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • Such drive circuits are also called “gate drive circuits.”
  • on-bias which turns on a semiconductor element
  • off-bias which turns off a semiconductor element.
  • On-bias is a voltage equal to or greater than the gate threshold voltage of the semiconductor element
  • off-bias is a voltage less than the gate threshold voltage.
  • the gate threshold voltage of a typical IGBT or normally-off MOSFET is around 2 to 7 V. Therefore, the on-bias is generally set to around 15 to 20 V, and the off-bias is set to -15 to 0 V.
  • a power conversion device uses a bridge circuit in which two semiconductor elements are connected in series.
  • the drive circuit alternately turns on these two semiconductor elements according to a control signal given by the control device.
  • the on periods overlap when one semiconductor element is turned off and the other is turned on, there is a risk of a short circuit occurring in which the two semiconductor elements are turned on simultaneously and an excessive current flows.
  • a dead time is set in which both semiconductor elements are turned off.
  • the dead time is long, it can cause distortion in the waveforms of the voltage and current input and output to the power conversion device and can hinder high-frequency operation, so there is a demand to make the dead time as short as possible.
  • the oxide film of the gate of a semiconductor element has a limited lifespan in relation to the application of a gate bias. To extend the lifespan of the oxide film, it is necessary to either relax the electric field applied to the oxide film or shorten the time that the gate bias is applied.
  • JP 2019-68691 A discloses a drive circuit for driving an upper arm switch and a lower arm switch.
  • the diode through which a return current flows during dead time is the target diode
  • the switch having the target diode is the target switch
  • the remaining switches are the opposing arm switches.
  • the drive circuit is configured to maintain the gate bias of the target switch at a negative voltage over a period from the timing after the start timing of the dead time during the dead time immediately after the target switch is switched to the off state to the middle of the period during which the opposing arm switch is in the on state (hereinafter also referred to as the specified period), and then maintain the gate bias of the target switch at an off voltage until the end of the next dead time.
  • a negative voltage is a voltage less than 0, and an off voltage is a voltage equal to or greater than 0 and less than the gate threshold voltage.
  • the drive circuit described in Patent Document 1 maintains the gate bias of the target switch at a negative voltage for the specified period described above, thereby preventing the target switch from self-turning on when the opposing arm switch is switched to the on state.
  • the gate bias of the target switch needs to be maintained at a negative voltage from the end of the dead time immediately after the target switch is switched to the off state until the opposing arm switch has finished turning on. Therefore, it is necessary to allow some time leeway in the period from the end of the dead time until the gate bias is switched from a negative voltage to an off voltage. In this case, the time for which a negative voltage is applied to the gate of the target switch becomes longer, which is a concern as it may affect the lifespan of the oxide film. On the other hand, if there is no time leeway in the above period, the gate bias of the target switch cannot be maintained at a negative voltage until the opposing arm switch has finished turning on, which may cause self-turn-on of the target switch.
  • each arm switch in order to determine whether the upper arm switch or the lower arm switch is the target switch, each arm switch is provided with a sense terminal that outputs a minute current that is correlated with the current flowing between the first terminal and the second terminal, and the direction of current flow is detected based on the minute current output from the sense terminal.
  • this method it is necessary to provide a sense terminal for each semiconductor element, which poses a problem in terms of cost.
  • the present disclosure has been made to solve these problems, and its main objective is to provide a drive circuit that can determine the freewheeling operation of the diodes of a power semiconductor element with a simple configuration.
  • a drive circuit is a drive circuit that drives a power semiconductor element.
  • the power semiconductor element has a first main electrode on the high potential side, a second main electrode on the low potential side, a gate that is a control electrode, and a diode connected in anti-parallel between the first main electrode and the second main electrode.
  • the drive circuit includes a control circuit that selectively applies an on-bias voltage and an off-bias voltage to the gate of the power semiconductor element according to a control signal input from the outside, a detection circuit that detects the amount of gate charge of the power semiconductor element, and a determination circuit that determines whether the diode of the power semiconductor element is performing a reflux operation based on the amount of gate charge detected by the detection circuit.
  • a power semiconductor element can determine freewheel operation with a simple configuration. This makes it possible to appropriately activate a circuit for suppressing self-turn-on of the power semiconductor element when the power semiconductor element is performing freewheel operation.
  • FIG. 1 is a main circuit configuration diagram of a power conversion device according to a first embodiment.
  • FIG. FIG. 11 is a block diagram showing a configuration example of a gate drive circuit according to a comparative example.
  • 1A to 1C are diagrams illustrating the operation of a semiconductor element.
  • 1A to 1C are diagrams illustrating the operation of a semiconductor element.
  • 5 is a time chart showing the operation of the semiconductor element shown in FIG. 4 .
  • FIG. 13 is a diagram illustrating self-turn-on of an N-side semiconductor element.
  • FIG. 2 is a block diagram showing a configuration example of a gate drive circuit according to the first embodiment.
  • 4 is a time chart showing the operation of a semiconductor element.
  • 5 is a flowchart showing an operation of the gate drive circuit according to the first embodiment.
  • FIG. 11 is a block diagram showing a configuration example of a gate drive circuit according to a comparative example.
  • 1A to 1C are diagrams illustrating the operation of a semiconductor
  • FIG. 2 is a diagram showing an example of a circuit configuration of a gate drive circuit according to the first embodiment
  • FIG. 11 is a block diagram showing a configuration example of a gate drive circuit according to a third embodiment.
  • FIG. 13 is a block diagram showing a configuration example of a gate drive circuit according to a fourth embodiment.
  • FIG. 13 is a diagram showing an example of a circuit configuration of a gate drive circuit according to a fourth embodiment. 4 is a time chart showing the operation of a semiconductor element. 13 is a flowchart showing the operation of the gate drive circuit according to the fourth embodiment.
  • Embodiment 1 is a main circuit configuration diagram of a power conversion device according to a first embodiment of the present disclosure.
  • Power conversion device 100 according to the first embodiment is a three-phase (U, V, W) inverter that performs bidirectional power conversion between a DC power supply 110 and a motor 120, which is a load.
  • Motor 120 is, for example, an induction motor or a synchronous motor.
  • Power conversion device 100 is not limited to an inverter, and may be, for example, a non-isolated synchronous rectification converter.
  • the power conversion device 100 includes three legs 12U, 12V, and 12W, and six gate drive circuits 10a to 10f.
  • the three legs 12U, 12V, and 12W are connected in parallel between a DC positive bus PL and a DC negative bus NL.
  • the DC positive bus PL is electrically connected to the positive terminal of the DC power supply 110.
  • the DC negative bus NL is electrically connected to the negative terminal of the DC power supply 110.
  • electrically connected refers to a direct connection or a connection state in which electrical energy can be transmitted by connection via another element.
  • Leg 12U has two power semiconductor elements (hereinafter also simply referred to as “semiconductor elements”) 1a and 1b connected in series.
  • Leg 12V has two semiconductor elements 1c and 1d connected in series.
  • Leg 12W has two semiconductor elements 1e and 1f connected in series. In other words, each of legs 12U, 12V, and 12W is configured as a bridge circuit.
  • the connection node of semiconductor elements 1a and 1b, the connection node of semiconductor elements 1c and 1d, and the connection node of semiconductor elements 1e and 1f are connected to motor 120.
  • semiconductor elements 1a to 1f when semiconductor elements 1a to 1f are not particularly distinguished from one another, they may be collectively referred to as “semiconductor element 1.” Furthermore, in legs 12U, 12V, and 12W, semiconductor elements 1a, 1c, and 1d whose high-potential side main electrodes are connected to the DC positive bus PL and whose low-potential side main electrodes are connected to the motor 120 may be referred to as "P-side semiconductor elements.” Semiconductor elements 1b, 1d, and 1f whose high-potential side main electrodes are connected to the motor 120 and whose low-potential side main electrodes are connected to the DC negative bus NL may be referred to as "N-side semiconductor elements.”
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • the semiconductor element 1 has a diode connected in anti-parallel.
  • the diode is provided to pass a return current (freewheel current) when the corresponding semiconductor element 1 is off.
  • the freewheel diode may be configured as a parasitic diode (body diode).
  • the semiconductor element 1 is an IGBT that does not have a built-in diode, the freewheel diode is configured as a diode connected in anti-parallel to the IGBT.
  • the control device 130 generates gate command signals GSWa to GSWf, which are control signals for controlling the on/off of the semiconductor elements 1a to 1f. Specifically, the control device 130 generates an H (logical high) level gate command signal GSW during the period when the semiconductor element 1 should be on (conductive), and generates an L (logical low) level gate command signal GSW during the period when the semiconductor element 1 should be off (cut off). An H level gate command signal GSW corresponds to an "on command”, and an L level gate command signal GSW corresponds to an "off command”.
  • the gate drive circuits 10a to 10f are provided corresponding to the semiconductor elements 1a to 1f, respectively.
  • the gate drive circuits 10a to 10f drive the corresponding semiconductor elements 1 according to the gate command signals GSWa to GSWf provided by the control device 130, thereby controlling the on/off operation of the semiconductor elements 1a to 1f.
  • each of the gate drive circuits 10a to 10f is configured to apply an on bias voltage to the control electrode (gate) of the corresponding semiconductor element 1 in response to an H-level gate command signal GSW (on command), and to apply an off bias voltage to the gate terminal of the corresponding semiconductor element 1 in response to an L-level gate command signal GSW (off command).
  • gate drive circuit 10 when there is no particular distinction between the gate drive circuits 10a to 10f, they may be collectively referred to as "gate drive circuit 10."
  • the power conversion device 100 can perform an inverse conversion operation in which the DC power supplied from the DC power source 110 is converted into three-phase AC power and supplied to the motor 120, and a forward conversion operation in which the three-phase AC power supplied from the motor 120 is converted into DC power and supplied to the DC power source 110.
  • FIG. 2 is a block diagram showing an example of the configuration of a gate drive circuit 10a according to a comparative example.
  • the gate drive circuit 10a drives the P-side semiconductor element 1a.
  • the gate drive circuit 10a that drives the P-side semiconductor element 1a and the gate drive circuit 10b that drives the N-side semiconductor element 1b basically have a common configuration, so the following will explain the configuration of the gate drive circuit 10a as a representative example.
  • the gate drive circuit 10a includes an input terminal T1, output terminals T2 and T3, a control circuit 21, switches 25a and 25b, and a gate resistor 26.
  • the input terminal T1 is connected to the control device 130 (see FIG. 1).
  • the input terminal T1 transfers the gate command signal GSWa provided by the control device 130 to the control circuit 21.
  • the output terminal T2 is connected to the gate, which is the control electrode of the semiconductor element 1a.
  • the output terminal T3 is connected to the source, which is the main electrode on the low potential side of the semiconductor element 1a, and to the reference node 13.
  • the control circuit 21 has an on-bias power supply Vp for generating an on-bias voltage Vp to be applied to the gate of the semiconductor element 1a, and an off-bias power supply Vn for generating an off-bias voltage Vn to be applied to the gate of the semiconductor element 1a.
  • the positive terminal of the on-bias power supply Vp is connected to the power supply node 12, and the negative terminal is connected to the reference node 13.
  • the positive terminal of the off-bias power supply Vn is connected to the reference node 13, and the negative terminal is electrically connected to the output node 14.
  • Switch 25a is connected between power supply node 12 and output node 14.
  • Switch 25b is connected between output node 14 and the negative terminal of off-bias power supply Vn.
  • Gate resistor 26 is connected between output node 14 and output terminal T2.
  • the control circuit 21 selectively turns on and off the switches 25a and 25b in response to the gate command signal GSWa. Specifically, when the gate command signal GSWa is at H level, the control circuit 21 turns on the switch 25a and turns off the switch 25b. As a result, the output node 14 is connected to the power supply node 12, and the on-bias power supply Vp is connected between the output terminals T2 and T3. As a result, the on-bias voltage Vp is applied between the gate and source of the semiconductor element 1a.
  • the on-bias voltage Vp is a voltage higher than the gate threshold voltage Vth of the semiconductor element 1.
  • the control circuit 21 turns off the switch 25a and turns on the switch 25b. This connects the output node 14 to the negative terminal of the off-bias power supply Vn, so that the off-bias power supply Vn is connected between the output terminals T2 and T3. As a result, the off-bias voltage Vn is applied between the gate and source of the semiconductor element 1a.
  • the off-bias voltage Vn is a voltage less than the gate threshold voltage Vth of the semiconductor element 1.
  • the voltage applied between the gate and source of semiconductor element 1a (hereinafter referred to as the "gate voltage") is Vga
  • the voltage applied between the drain and source of semiconductor element 1a (hereinafter referred to as the “drain voltage”) is Vdsa
  • the current flowing through the drain of semiconductor element 1a (hereinafter referred to as the “drain current”) is Ida.
  • the gate voltage of semiconductor element 1b is Vgb
  • the drain voltage of semiconductor element 1b is Vdsb
  • the drain current of semiconductor element 1b is Idb.
  • the semiconductor elements 1a and 1b constituting the leg 12U are complementarily turned on and off by the gate drive circuits 10a and 10b. While the semiconductor elements 1a and 1b are being turned on and off, a dead time Td during which both the semiconductor elements 1a and 1b are in the off state is set so that the on period of the P-side semiconductor element 1a and the on period of the N-side semiconductor element 1b do not overlap each other.
  • FIGS 3 and 4 are diagrams explaining the operation of semiconductor elements 1a and 1b.
  • the phase current flowing through the windings of motor 120 is defined as IL
  • the direction in which phase current IL flows from the connection node of semiconductor elements 1a and 1b to the windings is defined as the positive direction
  • the direction in which phase current IL flows from the windings to the connection node of semiconductor elements 1a and 1b is defined as the negative direction.
  • Figure 3 shows the on/off operation of semiconductor elements 1a and 1b when the flow direction of phase current IL is positive.
  • semiconductor element 1b is in the off state, as shown in Figure 3 (A). Therefore, current flows from the drain of semiconductor element 1a through the source to the winding.
  • the semiconductor elements 1a and 1b are turned off. Because the windings act to allow a continuous current to flow, a return current flows to the windings via the diode of the semiconductor element 1b.
  • semiconductor element 1a is turned off, as shown in FIG. 3(C).
  • semiconductor element 1b is turned on, a return current flows from the source of semiconductor element 1b through the drain to the winding.
  • Figure 4 shows the on/off operation of semiconductor elements 1a and 1b when the flow direction of phase current IL is negative.
  • semiconductor element 1a is in the off state. Therefore, current flows from the winding to the source via the drain of semiconductor element 1a.
  • the semiconductor elements 1a and 1b are turned off. Because the windings act to allow a continuous current to flow, a return current flows to the windings via the diode of the semiconductor element 1a.
  • semiconductor element 1a is turned off.
  • a return current flows from the winding to the drain via the source of semiconductor element 1a.
  • the return current flows through semiconductor element 1a by turning on semiconductor element 1a during the return period excluding dead time Td.
  • the operation of flowing a current in the forward direction from the drain to the source of the semiconductor element 1 is defined as a "SW (switching) operation.”
  • the operation of flowing a current (reflux current) through the diode of the semiconductor element 1 or from the source to the drain of the semiconductor element 1 is defined as a "reflux operation.”
  • phase current IL flows in the positive direction as shown in Figure 3
  • the P-side semiconductor element 1a performs a switching operation and the N-side semiconductor element 1b performs a free-wheeling operation.
  • the phase current IL flows in the negative direction as shown in Figure 4
  • the N-side semiconductor element 1b performs a switching operation and the P-side semiconductor element 1a performs a free-wheeling operation.
  • FIG. 5 is a time chart showing the operation of the semiconductor elements 1a and 1b shown in FIG. 4.
  • FIG. 5 shows the waveforms of the drain voltage Vds, drain current Id, gate voltage Vg, gate charge Qg, gate current Ig, and gate command signal GSW of the semiconductor elements 1a and 1b.
  • the solid line shows the waveform of the P-side semiconductor element 1a
  • the dashed line shows the waveform of the N-side semiconductor element 1b.
  • the gate charge Qg is the amount of charge stored in the parasitic capacitances Cgd (gate-source capacitance) and Cgs (gate-source capacitance) of the gate of semiconductor element 1.
  • the gate charge Qg can be found by integrating the gate current Ig over time.
  • the gate current Ig is defined as the positive direction in which the gate parasitic capacitances Cgd and Cgs are charged, and the negative direction in which the gate parasitic capacitances Cgd and Cgs are discharged.
  • the gate charge Qg of semiconductor element 1a is defined as Qga
  • the gate charge Qg of semiconductor element 1b is defined as Qgb.
  • the gate command signal GSWa is at L level
  • the gate command signal GSWb is at H level.
  • VDC corresponds to the voltage between the terminals of the DC power supply 110. Since the gate parasitic capacitances Cgd and Cgs of the semiconductor element 1a are discharged, the gate charge Qga is 0.
  • the gate drive circuit 10b applies the on-bias voltage Vp to the gate of the N-side semiconductor element 1b by turning on the switch 15a and turning off the switch 15b in response to the H-level gate command signal GSWb. Therefore, the gate voltage Vgb of the semiconductor element 1b becomes the on-bias voltage Vp, and the semiconductor element 1b is turned on.
  • a forward current flows between the drain and source of semiconductor element 1b, and semiconductor element 1b is performing a SW operation.
  • the gate parasitic capacitances Cgs and Cgd of semiconductor element 1b are charged by gate current Igb, so the gate charge Qgb is Qh.
  • the semiconductor element 1b When the gate command signal GSWb transitions from H level to L level at time t1, the semiconductor element 1b is turned off. Specifically, in response to the L-level gate command signal GSWb, the gate drive circuit 10b turns off the switch 15a and turns on the switch 15b, thereby switching the voltage applied to the gate of the semiconductor element 1b from the on-bias voltage Vp to the off-bias voltage Vn.
  • the gate voltage Vgb gradually decreases from the on-bias voltage Vp toward the off-bias voltage Vn.
  • the semiconductor element 1b When the gate voltage Vgb becomes less than the gate threshold voltage Vth, the semiconductor element 1b starts to turn off. When the semiconductor element 1b turns off, the drain current Idb starts to decrease and the drain voltage Vdsb starts to increase.
  • the gate current Igb discharge current flows from time t1 until the discharge of the gate parasitic capacitances Cgs and Cgd is completed and the gate charge amount Qgb becomes 0.
  • a reflux current flows through the diode of the semiconductor element 1a, as shown in FIG. 4B.
  • the drain voltage Vdsa of the semiconductor element 1a starts to drop, and the drain current Ida starts to rise.
  • a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1a.
  • This displacement current flows through the gate resistor 26, causing the gate voltage Vga to drop.
  • the gate parasitic capacitances Cgd and Cgs are charged by the displacement current, so the gate charge Qga increases from 0 to Qa.
  • Qa is greater than 0 and less than Qh.
  • the period from time t1 to t2 corresponds to dead time Td.
  • Td a reflux current continues to flow through the diode of semiconductor element 1a.
  • the semiconductor element 1a When the gate command signal GSWa transitions from L level to H level at time t2, the semiconductor element 1a is turned on. Specifically, in response to the H-level gate command signal GSWa, the gate drive circuit 10a turns on switch 15a and turns off switch 15b, thereby switching the voltage applied to the gate of the semiconductor element 1a from off-bias voltage Vn to off-bias voltage Vp.
  • gate current Iga flows from power supply node 12 through gate resistor 26 to the gate of semiconductor element 1a, charging gate parasitic capacitances Cgs and Cgd.
  • Gate charge Qga gradually increases from Qa and reaches Qh.
  • on-bias voltage Vp is continuously applied to the gate of semiconductor element 1a, so semiconductor element 1a is maintained in the on state.
  • a reflux current flows between the drain and source of semiconductor element 1a, and semiconductor element 1a is performing a reflux operation.
  • the semiconductor element 1a When the gate command signal GSWa transitions from H level to L level at time t3, the semiconductor element 1a is turned off. Specifically, in response to the L-level gate command signal GSWa, the gate drive circuit 10a turns off switch 15a and turns on switch 15b, thereby switching the voltage applied to the gate of the semiconductor element 1a from the on-bias voltage Vp to the off-bias voltage Vn.
  • the charge stored in the gate parasitic capacitances Cgs and Cgd of the semiconductor element 1a is discharged via the gate resistor 26 and the switch 25b.
  • the gate charge amount Qga gradually decreases from Qh, and the gate voltage Vga gradually decreases from the on-bias voltage Vp toward the off-bias voltage Vn.
  • the semiconductor element 1a begins to turn off.
  • the period from time t3 to t4 corresponds to dead time Td.
  • the diode of semiconductor element 1a performs reflux operation, so the gate charge Qga does not decrease to 0 and remains at Qa.
  • Qa corresponds to the charge stored in dead time Td (the period from time t1 to t2) after semiconductor element 1b is turned off.
  • Td the period from time t1 to t2
  • the gate charge Qgb of semiconductor element 1b during SW operation decreases to 0 after it is turned off, while the gate charge Qga of semiconductor element 1a during reflux operation does not decrease to 0 after it is turned off.
  • the semiconductor element 1b When the gate command signal GSWb transitions from L level to H level at time t4, the semiconductor element 1b is turned on. Specifically, in response to the H-level gate command signal GSWb, the gate drive circuit 10b turns on switch 15a and turns off switch 15b, thereby switching the voltage applied to the gate of the semiconductor element 1b from the off-bias voltage Vn to the on-bias voltage Vp.
  • gate current Igb flows from power supply node 12 through gate resistor 26 to the gate of semiconductor element 1b, charging gate parasitic capacitances Cgs and Cgd.
  • Gate charge Qgb gradually increases from 0 and reaches Qh.
  • on-bias voltage Vp is continuously applied to the gate of semiconductor element 1b, so semiconductor element 1b is maintained in the on state.
  • a forward current flows between the drain and source of semiconductor element 1b, and semiconductor element 1b is performing a SW operation.
  • drain current Idb begins to flow through semiconductor element 1b.
  • drain voltage Vdsb of semiconductor element 1b begins to decrease, and drain current Idb begins to increase.
  • the reflux current flowing through the diode of semiconductor element 1a decreases, and drain voltage Vdsa begins to increase.
  • a reverse voltage is applied to the diode of semiconductor element 1a, a momentary recovery current flows through the diode, and then the diode is turned off.
  • the drain voltage Vdsa changes abruptly. While the drain voltage Vdsa changes over time, dv/dt, a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1a. This displacement current flows through the gate resistor 26, causing the gate voltage Vga to rise. In addition, the gate parasitic capacitances Cgd and Cgs are discharged by the displacement current, causing the gate charge Qga to decrease from Qa to 0.
  • leg 12U which is made up of a bridge circuit, self-turn-on may occur even when semiconductor element 1a performs a switching operation and semiconductor element 1b performs a reflux operation.
  • Figure 6 is a diagram explaining self-turn-on of semiconductor element 1b.
  • semiconductor elements 1a and 1b When self-turn-on of semiconductor element 1b occurs, semiconductor elements 1a and 1b are turned on simultaneously, causing an excessively large short-circuit current to instantaneously flow from the DC positive bus PL to the DC negative bus NL. The loss caused by this short-circuit current may destroy semiconductor elements 1a and 1b.
  • gate current Igb flows temporarily when semiconductor element 1b is turned on and off, while gate current Iga does not flow when semiconductor element 1a is turned on and off.
  • gate current Iga flows temporarily not only when semiconductor element 1a is turned on and off, but also when semiconductor element 1b is turned on and off.
  • the gate charge Qgb decreases to 0 when it is turned off, whereas in the semiconductor element 1a that performs reflux operation, the gate charge Qga becomes Qa when it is turned off and does not decrease to 0.
  • the gate charge Qga of the semiconductor element 1a decreases to 0 when the semiconductor element 1b is turned on.
  • the semiconductor element 1 determines whether the semiconductor element 1 is performing a SW operation or a reflux operation from the waveform of the gate current Ig or the gate charge Qg. As a result, if it can be determined that the semiconductor element 1 is performing a reflux operation, it is possible to suppress the momentary rise in the gate voltage Vg at the timing when the other semiconductor element 1 turns on, i.e., at the timing when the diode of that semiconductor element 1 performs a recovery operation.
  • the timing when the diode of that semiconductor element 1 performs a recovery operation can be known from the timing when the gate charge Qg drops from Qa to 0.
  • the gate drive circuit 10 is configured to determine whether or not the diode of the corresponding semiconductor element 1 is performing a reflux operation based on the waveform of the gate charge amount Qg of the semiconductor element 1. If it is determined that the diode of the corresponding semiconductor element 1 is performing a reflux operation, the gate drive circuit 10 is configured to detect the timing at which the diode of the semiconductor element 1 performs a recovery operation from the waveform of the gate charge amount Qg, and temporarily reduce the off-bias voltage Vn applied to the gate of the semiconductor element 1 in accordance with the detected timing.
  • gate drive circuit 10 The detailed configuration of the gate drive circuit 10 according to the first embodiment will be described below. Note that the gate drive circuits 10a to 10f basically have a common configuration, so the configuration of the gate drive circuit 10a will be described below as a representative example.
  • FIG. 7 is a block diagram showing an example of the configuration of a gate drive circuit 10a according to the first embodiment.
  • the gate drive circuit 10a includes an input terminal T1, output terminals T2 and T3, a control circuit 11, a switch 15, an off-bias switching circuit 16, a gate charge detection circuit 18, and a reflux operation determination circuit 19.
  • the input terminal T1 is connected to the control device 130 (see FIG. 1).
  • the input terminal T1 transfers the gate command signal GSWa provided by the control device 130 to the control circuit 11.
  • the output terminal T2 is connected to the gate, which is the control electrode of the semiconductor element 1a.
  • the output terminal T3 is connected to the source, which is the main electrode on the low potential side of the semiconductor element 1a, and to the reference node 13.
  • the control circuit 11 has an on-bias power supply Vp for generating an on-bias voltage Vp to be applied to the gate of the semiconductor element 1a, an off-bias power supply Vnh for generating an off-bias voltage Vnh to be applied to the gate of the semiconductor element 1a, and an off-bias power supply Vnl for generating an off-bias voltage Vnl.
  • the control circuit 11 differs from the control circuit 21 shown in FIG. 2 in that it has two types of off-bias power supplies Vnh and Vnl.
  • the on-bias voltage Vp is a voltage higher than the gate threshold voltage Vth of the semiconductor element 1.
  • the off-bias voltages Vnh and Vnl are voltages lower than the gate threshold voltage Vth of the semiconductor element 1.
  • the off-bias voltage Vnh is higher than the off-bias voltage Vnl.
  • the on-bias voltage Vp can be, for example, 15 to 20 V.
  • the off-bias voltage Vnh can be, for example, 0 to -10 V.
  • the off-bias voltage Vnl can be, for example, -2 to -15 V.
  • the magnitude (absolute value) of Vnh is always smaller than the magnitude of Vnl.
  • the off-bias voltage Vnh corresponds to an example of the "first value”
  • the off-bias voltage Vnl corresponds to an example of the "second value”.
  • the positive terminal of the on-bias power supply Vp is connected to the power supply node 12, and the negative terminal is connected to the reference node 13.
  • the positive terminal of the off-bias power supply Vnh is connected to the reference node 13, and the negative terminal is electrically connected to the output node 14.
  • the positive terminal of the off-bias power supply Vnl is connected to the reference node 13, and the negative terminal is connected to the output node 14.
  • the switch 15 is connected between the power supply node 12 and the output node 14 .
  • the off-bias switching circuit 16 has a switch 16h and a switch 16l.
  • the switch 16h is connected between the output node 14 and the negative terminal of the off-bias power supply Vnh.
  • the switch 16l is connected between the output node 14 and the negative terminal of the off-bias power supply Vnl.
  • a gate resistor 17 is connected between the output node 14 and the output terminal T2.
  • the gate charge detection circuit 18 detects the gate charge Qg by integrating over time the gate current Ig flowing through the gate resistor 17.
  • the gate charge detection circuit 18 is configured to obtain the gate current Ig from the terminal voltage of the gate resistor 17, and to detect the gate charge Qg by integrating it over time.
  • There are various methods for integrating the gate current Ig such as a method of integrating using an operational amplifier or a method of integrating using a CR filter. Any method may be used to detect the gate current Ig.
  • the gate charge detection circuit 18 outputs the detection value of the gate charge Qga to the reflux operation determination circuit 19.
  • the freewheel operation determination circuit 19 determines whether the diode of the semiconductor element 1a is performing a freewheel operation based on the detection value of the gate charge amount Qg. Specifically, the freewheel operation determination circuit 19 has a predetermined threshold value Qb, and determines whether the diode of the semiconductor element 1a is performing a freewheel operation by comparing the threshold value Qb with the detection value of the gate charge amount Qg.
  • the control circuit 11 selectively turns on and off the switch 15 and the off-bias switching circuit 16 in response to the gate command signal GSWa. Specifically, when the gate command signal GSWa is at H level, the control circuit 11 turns on the switch 15 and turns off the off-bias switching circuit 16. This connects the output node 14 to the power supply node 12, so that the on-bias power supply Vp is connected between the output terminals T2 and T3. As a result, the on-bias voltage Vp is applied between the gate and source of the semiconductor element 1a.
  • the control circuit 11 turns off the switch 15 and turns on the off-bias switching circuit 16.
  • the off-bias switching circuit 16 selectively turns on the switches 16h and 16l based on the judgment result provided by the reflux operation judgment circuit 19.
  • the switch 16h is turned on, the output node 14 is connected to the negative terminal of the off-bias power supply Vnh, so that the off-bias power supply Vnh is connected between the output terminals T2 and T3.
  • the off-bias voltage Vnh is applied between the gate and source of the semiconductor element 1a.
  • the output node 14 When the switch 16l is turned on, the output node 14 is connected to the negative terminal of the off-bias power supply Vnl, so that the off-bias power supply Vnl is connected between the output terminals T2 and T3. As a result, the off-bias voltage Vnl is applied between the gate and source of the semiconductor element 1a.
  • the off-bias switching circuit 16 is configured to be able to switch the gate voltage Vga of the semiconductor element 1a between the off-bias voltage Vnh and the off-bias voltage Vnl depending on the result of the determination by the reflux operation determination circuit 19.
  • FIG. 8 is a time chart showing the operation of semiconductor elements 1a and 1b.
  • FIG. 8 shows the waveforms of the drain voltage Vds, drain current Id, gate voltage Vg, gate charge Qg, gate current Ig, and gate command signal GSW of semiconductor elements 1a and 1b.
  • the solid line shows the waveform of the P-side semiconductor element 1a
  • the dashed line shows the waveform of the N-side semiconductor element 1b.
  • the time chart shown in FIG. 8 differs from the time chart shown in FIG. 5 in the waveform of the gate voltage Vga of the semiconductor element 1b.
  • the other waveforms are the same as those shown in FIG. 5, so detailed explanations are omitted.
  • the gate command signal GSWa is at L level
  • the gate command signal GSWb is at H level.
  • the control circuit 11 turns off the switch 15 and turns on the off bias switching circuit 16 in response to the L-level gate command signal GSWa.
  • the gate charge Qga of the semiconductor element 1a is 0.
  • the reflux operation determination circuit 19 compares the gate charge Qga with the threshold Qb.
  • the threshold Qb is set to a value greater than 0 and less than or equal to the gate charge Qa during the dead time Td. Since Qga ⁇ Qb, the reflux operation determination circuit 19 determines that the semiconductor element 1a is not in reflux operation.
  • off-bias switching circuit 16 When it is determined that semiconductor element 1a is not in reflux operation, off-bias switching circuit 16 turns on switch 16h and turns off switch 16l, thereby applying off-bias voltage Vnh to the gate of semiconductor element 1a.
  • VDC corresponds to the terminal-to-terminal voltage of DC power supply 110. Since gate parasitic capacitances Cgd and Cgs of semiconductor element 1b are discharged, gate charge Qga is 0.
  • the semiconductor element 1b When the gate command signal GSWb transitions from H level to L level at time t1, the semiconductor element 1b is turned off.
  • the control circuit 11 responds to the L level gate command signal GSWb by turning off the switch 15 and turning on the off bias switching circuit 16.
  • the off bias switching circuit 16 first turns on the switch 16h and turns off the switch 16l, thereby applying the off bias voltage Vnh to the gate of the semiconductor element 1b.
  • the gate voltage Vgb of the semiconductor element 1b becomes the off bias voltage Vnh
  • the charge stored in the gate parasitic capacitances Cgs and Cgd of the semiconductor element 1b is discharged, and the gate charge amount Qgb gradually decreases from Qh.
  • the gate charge amount Qgb In response to the completion of the discharge of the gate parasitic capacitances Cgs and Cgd, the gate charge amount Qgb becomes 0.
  • the freewheel operation determination circuit 19 compares the gate charge Qgb with the threshold Qb. Because Qgb ⁇ Qb, the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1b is not in freewheel operation. In response to determining that the diode of the semiconductor element 1b is not in freewheel operation, the off-bias switching circuit 16 keeps the switch 16h in the on state, thereby continuing to apply the off-bias voltage Vnh to the gate of the semiconductor element 1b.
  • a reflux current flows through the diode of the semiconductor element 1a.
  • a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1a.
  • This displacement current flows through the gate resistor 26, causing the gate voltage Vga to decrease.
  • the gate parasitic capacitances Cgd and Cgs are charged by the displacement current, so the gate charge Qga increases from 0 to Qa.
  • the period from time t1 to t2 corresponds to dead time Td.
  • Td a reflux current continues to flow through the diode of semiconductor element 1a.
  • the semiconductor element 1a When the gate command signal GSWa transitions from L level to H level at time t2, the semiconductor element 1a is turned on. Specifically, in response to the H-level gate command signal GSWa, the gate drive circuit 10a turns on the switch 15 and turns off the off-bias switching circuit 16, thereby switching the voltage applied to the gate of the semiconductor element 1a from the off-bias voltage Vnh to the off-bias voltage Vp.
  • a gate current Iga flows from the power supply node 12 through the gate resistor 17 to the gate of the semiconductor element 1a.
  • the gate parasitic capacitances Cgs and Cgd are charged, the gate charge Qga gradually increases from Qa and reaches Qh.
  • a reflux current flows between the drain and source of the semiconductor element 1a, and the semiconductor element 1a is performing a reflux operation.
  • the semiconductor element 1a When the gate command signal GSWa transitions from H level to L level at time t3, the semiconductor element 1a is turned off.
  • the control circuit 11 responds to the L level gate command signal GSWa by turning off the switch 15 and turning on the off bias switching circuit 16.
  • the off bias switching circuit 16 first turns on the switch 16h and turns off the switch 16l, thereby applying the off bias voltage Vnh to the gate of the semiconductor element 1a.
  • the gate voltage Vga of the semiconductor element 1a becomes the off bias voltage Vnh, the charges stored in the gate parasitic capacitances Cgs and Cgd of the semiconductor element 1a are discharged, and the gate charge amount Qga gradually decreases from Qh.
  • the gate voltage Vga gradually decreases from the on-bias voltage Vp toward the off-bias voltage Vn.
  • the gate voltage Vga becomes less than the gate threshold voltage Vth
  • the semiconductor element 1a begins to turn off.
  • a reflux current begins to flow through the diode of the semiconductor element 1a. Therefore, the drain voltage Vdsa and the drain current Ida do not change even when the semiconductor element 1a is turned off, and are maintained at constant values.
  • the diode of semiconductor element 1a performs reflux operation, so the gate charge Qga does not decrease to 0, but remains at Qa.
  • Qa corresponds to the charge stored during the dead time Td (the period from time t1 to t2) after semiconductor element 1b is turned off.
  • the timing for switching the gate voltage Vga from the off bias voltage Vnh to the off bias voltage Vnl is preferably set to the timing after the gate current Iga has finished flowing in response to the turning off of the semiconductor element 1a (time t3).
  • This timing can be found based on the time constant of the gate parasitic capacitances Cgd and Cgs of the semiconductor element 1a and the gate resistor 17.
  • the timing for switching the gate voltage Vga can be found based on the fall time Tf of the semiconductor element 1a, which is described in the data sheet or the like.
  • the fall time Tf represents the time it takes for the drain voltage Vdsa to rise from 10% to 90% of the maximum voltage Vdc after the semiconductor element 1a is turned off.
  • the semiconductor element 1b When the gate command signal GSWb transitions from L level to H level at time t4, the semiconductor element 1b is turned on. Specifically, in response to the H-level gate command signal GSWb, the gate drive circuit 10b turns on the switch 15 and turns off the off-bias switching circuit 16, thereby switching the voltage applied to the gate of the semiconductor element 1b from the off-bias voltage Vnh to the off-bias voltage Vp.
  • the drain voltage Vdsa of the semiconductor element 1a changes abruptly after the recovery operation of the diode of the semiconductor element 1a. While the drain voltage Vdsa changes over time, dv/dt, a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1a. As this displacement current flows through the gate resistor 17, the gate voltage Vga increases and the gate charge Qga decreases from Qa to 0.
  • the gate voltage Vga of the semiconductor element 1a is switched from the off-bias voltage Vnh to the off-bias voltage Vnl, so even if the gate voltage Vga rises momentarily after time t4, the gate voltage Vga will not exceed the gate threshold voltage Vth. Therefore, self-turning of the semiconductor element 1a can be prevented in advance.
  • the gate drive circuit 10a temporarily reduces the gate voltage Vga of the semiconductor element 1a from the off-bias voltage Vnh to the off-bias voltage Vnl in accordance with the timing at which the diode of the semiconductor element 1a performs a recovery operation. This makes it possible to prevent the gate voltage Vga from momentarily rising in response to the recovery operation of the diode and exceeding the gate threshold voltage Vth.
  • the oxide film of the gate of the semiconductor element 1 has a lifespan that depends on the voltage applied between the gate and source (i.e., the gate voltage Vg).
  • the gate voltage Vg exceeds the maximum voltage that can be applied between the gate and source, the oxide film may be destroyed, or deterioration over time may occur due to an increase in ions inside the oxide film.
  • the gate drive circuit 10a temporarily sets the off-bias voltage to Vnl only when the diode of the semiconductor element 1a performs a recovery operation, and sets the off-bias voltage to Vnh (e.g., 0 to -5V) that is smaller than Vnl at other times, so that the magnitude of the gate voltage Vga can be reduced during the period when the diode of the semiconductor element 1a does not perform a recovery operation. This makes it possible to prevent self-turn-on of the semiconductor element 1a while suppressing the progression of deterioration of the oxide film of the gate.
  • Vnl e.g., -10 to -20V
  • FIG. 9 is a flowchart showing the operation of the gate drive circuit 10 according to the first embodiment.
  • FIG. 9 shows the operation of the gate drive circuit 10 when turning off the corresponding semiconductor element 1 in accordance with an L-level gate command signal GSW (OFF command) from the control device 130.
  • GSW L-level gate command signal
  • the determination of whether the semiconductor element 1 is performing a reflux operation when an H-level gate command signal GSW (ON command) is received does not affect the switching of the off bias voltage, so a description thereof will be omitted.
  • the on-bias voltage Vp is applied to the gate of the semiconductor element 1.
  • the gate drive circuit 10 receives an L-level gate command signal GSW (off command) from the control device 130 (step S01)
  • the control circuit 11 turns off the switch 15 and turns on the off-bias switching circuit 16.
  • the off-bias switching circuit 16 turns on the switch 16h and turns off the switch 16l (step S02).
  • the off-bias voltage Vnh is applied to the gate of the semiconductor element 1.
  • the semiconductor element 1 When the gate voltage Vg of the semiconductor element 1 becomes the off-bias voltage Vnh, the charges stored in the gate parasitic capacitances Cgs and Cgd of the semiconductor element 1 are discharged, and the gate charge amount Qg gradually decreases from Qh.
  • the gate voltage Vga gradually decreases toward the off-bias voltage Vnh and becomes less than the gate threshold voltage Vth, the semiconductor element 1 begins to turn off.
  • the reflux operation determination circuit 19 compares the gate charge Qg detected by the gate charge detection circuit 18 with the threshold Qb (step S03). If the gate charge Qg is less than the threshold Qb (NO in S03), the reflux operation determination circuit 19 determines that the diode of the semiconductor element 1 is not in reflux operation (step S10).
  • the reflux operation determination circuit 19 determines whether the current timing is during the dead time Td following the turn-off period of the semiconductor element 1 (step S04).
  • the turn-off period can be determined based on the gate parasitic capacitances Cgd and Cgs of the semiconductor element 1 and the time constant of the gate resistor 17. Alternatively, it can be determined based on the fall time Tf of the semiconductor element 1a, which is described in the data sheet or the like.
  • step S04 If the current timing is during the turn-off period of semiconductor element 1, S04 is determined to be NO. In this case, the freewheel operation determination circuit 19 determines that the diode of semiconductor element 1 is not in freewheel operation (step S10).
  • the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1 is in freewheel operation (step S05). In this case, the off-bias switching circuit 16 turns off switch 16h and turns on switch 16l (step S06). This switches the gate voltage Vg of the semiconductor element 1 from the off-bias voltage Vnh to the off-bias voltage Vnl.
  • the diode of the semiconductor element 1 performs a recovery operation, causing a steep change in the drain voltage Vds of the semiconductor element 1. While the drain voltage Vds changes over time, dv/dt, a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1. As a result, the gate voltage Vg rises and the gate charge Qg decreases from Qa to 0.
  • the freewheel operation determination circuit 19 compares the gate charge Qb detected by the gate charge detection circuit 18 with the threshold Qb (step S07). If the gate charge Qg is equal to or greater than the threshold Qb (NO in S07), the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1 is in freewheel operation (step S05). Therefore, the off-bias switching circuit 16 keeps the switch 16l on (step S06) to maintain the gate voltage Vg of the semiconductor element 1 at the off-bias voltage Vnl.
  • the reflux operation determination circuit 19 determines that the semiconductor element 1 has finished the reflux operation (step S08). In response to the determination that the semiconductor element 1 has finished the reflux operation, the off-bias switching circuit 16 turns off switch 16l and turns on switch 16h (step S09). This switches the gate voltage Vg of the semiconductor element 1 from the off-bias voltage Vnl to the off-bias voltage Vnh.
  • the threshold value Qb is used in both the process of determining whether the semiconductor element 1 is in reflux operation (step S03) and the process of determining whether the semiconductor element 1 has finished reflux operation (step S07).
  • different threshold values may be used in these two processes depending on the characteristics of the semiconductor element 1.
  • the gate drive circuit 10 is configured to determine whether or not the diode of the corresponding semiconductor element 1 is performing a freewheeling operation based on the detection value of the gate charge Qg of the corresponding semiconductor element 1. Therefore, it is possible to determine whether or not the diode of the semiconductor element is performing a freewheeling operation with a simple configuration without the need to install a sense terminal for detecting the flow direction of the current in each semiconductor element 1.
  • the gate drive circuit 10 can temporarily lower the off-bias voltage based on the detection value of the gate charge Qg in accordance with the timing at which the diode of the semiconductor element 1 performs a recovery operation in response to the turn-on of another semiconductor element 1 connected in series to the semiconductor element 1. This allows the off-bias voltage to be lowered just enough for the time required for the other semiconductor element 1 to turn on. In addition, a signal or the like for detecting the timing at which the other semiconductor element 1 turns on is not required. Therefore, with a simple configuration, the off-bias switching circuit 16, which is a circuit for suppressing self-turn-on of the semiconductor element 1, can be activated at an appropriate timing. As a result, it is possible to suppress the progression of deterioration of the oxide film of the gate while preventing self-turn-on of the semiconductor element 1.
  • Embodiment 2 In the second embodiment, an example of a circuit configuration of the gate drive circuit 10 according to the first embodiment will be described.
  • FIG. 10 is a diagram showing an example of the circuit configuration of the gate drive circuit 10a shown in FIG. 7.
  • the switch 15 is composed of an NPN transistor.
  • the collector of the NPN transistor is connected to the power supply node 12, the emitter is connected to the output node 14, and the base is connected to the input terminal T1.
  • the NPN transistor is turned on when it receives an H-level gate command signal GSWa (on command) at its base, and is turned off when it receives an L-level gate command signal GSWa (off command) at its base.
  • the gate charge detection circuit 18 includes a differential amplifier 30 and a gate charge calculator 32.
  • the differential amplifier 30 functions as a voltage detector that detects the terminal voltage of the gate resistor 17.
  • the gate charge calculator 32 detects the gate current Ig based on the terminal voltage of the gate resistor 17 and the resistance value of the gate resistor 17, and obtains the gate charge Qg by integrating the detected gate current Ig.
  • the reflux operation determination circuit 19 includes a NOT circuit 40, a delay circuit 42, a one-shot circuit 44, a comparator 46, and an AND circuit 48.
  • the comparator 46 compares the gate charge Qga calculated by the gate charge calculator 32 with a reference voltage Vref.
  • the reference voltage Vref is a voltage value corresponding to the threshold Qb.
  • the comparator 46 outputs an H-level signal.
  • the comparator 46 outputs an L-level signal.
  • the NOT circuit 40 outputs an inverted signal of the gate command signal GSWa input to the input terminal T1.
  • the delay circuit 42 receives the output signal of the NOT circuit 40 and delays the output signal by a predetermined delay time to generate a delayed signal.
  • the gate command signal GSWa transitions from H level to L level, the gate charge amount Qga is Qh, which is greater than the threshold value Qb, and it is erroneously determined that the diode of the semiconductor element 1a is in reflux operation. For this reason, the delay time in the delay circuit 42 is set based on the turn-off time of the semiconductor element 1.
  • the gate charge amount Qga decreases from Qh to 0 in response to the turning off of the semiconductor element 1a, so a delay time is also provided to wait for the gate charge amount Qga to become smaller than the threshold value Qb.
  • the one-shot circuit 44 generates a one-shot pulse signal in response to the output signal of the NOT circuit 40 transitioning from an L level to an H level. That is, when the one-shot circuit 44 receives an OFF command from the control device 130, it generates a one-shot pulse signal delayed by the turn-off time of the semiconductor element 1.
  • the pulse width of the pulse signal is set based on the dead time Td. The pulse width of the pulse signal can be adjusted by the CR constant in the one-shot circuit 44 so that it is held for the dead time Td.
  • the AND circuit 48 receives the pulse signal from the one-shot circuit 44 at its first input terminal, and the output signal from the comparator 46 at its second input terminal.
  • the AND circuit 48 calculates the logical sum of the two input signals and outputs the calculation result.
  • the output signal from the AND circuit 48 becomes H level for a period corresponding to the dead time Td, delayed by the turn-off time of the semiconductor element 1 from the timing when the OFF command is received from the control device 130.
  • the output signal from the AND circuit 48 is input to the off-bias switching circuit 16, and functions as a signal for switching the gate voltage Vg of the semiconductor element 1 from the off-bias voltage Vh to the off-bias voltage Vnl.
  • the off-bias switching circuit 16 includes switches 16l and 16h, which are PNP transistors, a NOT circuit 50, and an AND circuit 52.
  • the PNP transistor that constitutes switch 16h has an emitter connected to output node 14, a collector connected to the negative terminal of off-bias power supply Vnh, and a base connected to the output terminal of AND circuit 52.
  • the PNP transistor that constitutes switch 16l has an emitter connected to output node 14, a collector connected to the negative terminal of off-bias power supply Vnl, and a base connected to the output terminal of NOT circuit 50.
  • the NOT circuit 50 generates an inverted signal of the output signal of the AND circuit 48 included in the reflux operation determination circuit 19, and inputs the generated inverted signal to the base of the switch 16l.
  • AND circuit 52 receives the output signal of AND circuit 48 at its first input terminal and the gate command signal GSWa at its second input terminal. AND circuit 52 calculates the logical AND of these two input signals and inputs the result of the calculation to the base of switch 16h.
  • the switch 16l is turned on during the period when the output signal of the NOT circuit 50 is at L level, i.e., the period when the output signal of the AND circuit 48 is at H level. In other words, when the gate charge amount Qga is greater than the threshold value Qb, the switch 16l is turned on for a period corresponding to the dead time Td, delayed from the timing when the OFF command is received from the control device 130 by the turn-off time of the semiconductor element 1. In response to the switch 16l being turned on, an off bias voltage Vnl is applied to the gate of the semiconductor element 1a.
  • Switch 16h is turned on when gate command signal SWa is at L level and switch 16l is turned off. In response to switch 16h being turned on, off bias voltage Vnh is applied to the gate of semiconductor element 1a.
  • switches 16l and 16h are configured as push-pull circuits of bipolar transistors, but the switches 16l and 16h are not limited to this.
  • the switches 16l and 16h may be configured as push-pull circuits of MOSFETs.
  • Embodiment 3 In the first embodiment, a configuration has been described in which the gate drive circuit 10 has two types of off-bias power supplies Vnh and Vnl, and the gate voltage Vg of the semiconductor element 1 is switched between the off-bias voltage Vnh and the off-bias voltage Vnl depending on the judgment result of the reflux operation judgment circuit 19.
  • FIG. 11 is a block diagram showing an example of the configuration of a gate drive circuit 10a according to the third embodiment.
  • the gate drive circuit 10a drives the P-side semiconductor element 1a.
  • the gate drive circuit 10a that drives the P-side semiconductor element 1a and the gate drive circuit 10b that drives the N-side semiconductor element 1b basically have a common configuration, so the following will representatively explain the configuration of the gate drive circuit 10a.
  • the gate drive circuit 10a includes an input terminal T1, output terminals T2 and T3, a control circuit 11, a switch 15, an off-bias switching circuit 16, a gate charge detection circuit 18, and a reflux operation determination circuit 19.
  • the gate drive circuit 10a according to the third embodiment differs from the gate drive circuit 10a according to the first embodiment shown in FIG. 7 in the configuration of the control circuit 11.
  • the control circuit 11 has an on-bias power supply Vp for generating an on-bias voltage Vp to be applied to the gate of the semiconductor element 1a, and an off-bias power supply Vn for generating an off-bias voltage Vn to be applied to the gate of the semiconductor element 1a.
  • the control circuit 11 differs from the control circuit 11 shown in FIG. 7 in that it has one type of off-bias power supply Vn.
  • the positive terminal of the on-bias power supply Vp is connected to the power supply node 12, and the negative terminal is connected to the reference node 13.
  • the positive terminal of the off-bias power supply Vn is connected to the reference node 13, and the negative terminal is electrically connected to the output node 14.
  • the switch 16h of the off-bias switching circuit 16 is connected between the output node 14 and the reference node 13.
  • the switch 16l is connected between the output node 14 and the negative terminal of the off-bias power supply Vn.
  • the control circuit 11 selectively turns on and off the switch 15 and the off-bias switching circuit 16 in response to the gate command signal GSWa. Specifically, when the gate command signal GSWa is at H level, the control circuit 11 turns on the switch 15 and turns off the off-bias switching circuit 16. This connects the output node 14 to the power supply node 12, so that the on-bias power supply Vp is connected between the output terminals T2 and T3. As a result, the on-bias voltage Vp is applied between the gate and source of the semiconductor element 1a.
  • the control circuit 11 turns off the switch 15 and turns on the off bias switching circuit 16.
  • the off bias switching circuit 16 selectively turns on the switches 16h and 16l based on the judgment result provided by the reflux operation judgment circuit 19.
  • the switch 16h is turned on, the output node 14 is connected to the reference node 13, so that the gate and source of the semiconductor element 1a are at the same potential. In other words, 0V is applied between the gate and source of the semiconductor element 1a.
  • Off-bias voltage Vn is a voltage less than 0V.
  • the off-bias switching circuit 16 is configured to be able to switch the gate voltage Vga of the semiconductor element 1a between 0V and the off-bias voltage Vn, depending on the result of the determination by the reflux operation determination circuit 19.
  • the operation of the gate drive circuit 10 according to the third embodiment is the same as that of the gate drive circuit 10 according to the first embodiment shown in Figs. 8 and 9. That is, the off-bias voltage is temporarily set to a voltage Vn less than 0 only when the diode of the semiconductor element 1 performs a recovery operation, and the off-bias voltage is set to 0V otherwise, so that it is possible to prevent self-turn-on of the semiconductor element 1 while suppressing the progression of deterioration of the oxide film of the gate. Therefore, the same effect as that of the first embodiment can be obtained in the third embodiment.
  • the magnitude of the off-bias voltage can be made smaller than in the first embodiment, thereby reducing damage to the oxide film of the gate.
  • Embodiment 4 In the first embodiment, the configuration has been described in which the off-bias switching circuit 16 switches the gate voltage Vg of the semiconductor element 1 between the off-bias voltage Vnh and the off-bias voltage Vnl depending on the determination result of the freewheel operation determination circuit 19 .
  • the resistance value of the gate resistor of the semiconductor element 1 is switched depending on the judgment result of the reflux operation judgment circuit 19.
  • this configuration focuses on the fact that the gate voltage Vg momentarily rises depending on the displacement current flowing through the gate resistor during the recovery operation of the diode of the semiconductor element 1.
  • the gate drive circuit 10 is configured to suppress this rise in the gate voltage Vg by temporarily lowering the resistance value of the gate resistor in accordance with the timing of the recovery operation.
  • (Configuration Example of Gate Drive Circuit According to Fourth Embodiment) 12 is a block diagram showing a configuration example of a gate drive circuit 10a according to the fourth embodiment.
  • the gate drive circuit 10a drives the P-side semiconductor element 1a.
  • the gate drive circuit 10a that drives the P-side semiconductor element 1a and the gate drive circuit 10b that drives the N-side semiconductor element 1b basically have a common configuration, so the configuration of the gate drive circuit 10a will be representatively described below.
  • the gate drive circuit 10a includes an input terminal T1, output terminals T2 and T3, a control circuit 11, switches 15a and 15b, a gate resistor 17, a gate charge detection circuit 18, a reflux operation determination circuit 19, and a gate resistor switching circuit 20.
  • the gate drive circuit 10a according to the third embodiment differs from the gate drive circuit 10a according to the first embodiment shown in FIG. 7 in that it has switches 15a and 15b and a gate resistance switching circuit 20 instead of the switch 15 and the off-bias switching circuit 16.
  • the control circuit 11 has an on-bias power supply Vp for generating an on-bias voltage Vp to be applied to the gate of the semiconductor element 1a, and an off-bias power supply Vn for generating an off-bias voltage Vn to be applied to the gate of the semiconductor element 1a.
  • the positive terminal of the on-bias power supply Vp is connected to a power supply node 12, and the negative terminal is connected to a reference node 13.
  • the positive terminal of the off-bias power supply Vn is connected to the reference node 13, and the negative terminal is electrically connected to an output node 14.
  • Switch 15a is connected between power supply node 12 and output node 14.
  • Switch 15b is connected between output node 14 and the negative terminal of off-bias power supply Vn.
  • Gate resistor 17 and gate resistor switching circuit 20 are connected between output node 14 and output terminal T2.
  • the control circuit 11 selectively turns on and off the switches 15a and 15b in response to the gate command signal GSWa. Specifically, when the gate command signal GSWa is at H level, the control circuit 11 turns on the switch 15a and turns off the switch 15b. This connects the output node 14 to the power supply node 12, and the on-bias power supply Vp is connected between the output terminals T2 and T3. As a result, the on-bias voltage Vp is applied between the gate and source of the semiconductor element 1a.
  • the control circuit 11 turns off the switch 15a and turns on the switch 15b. This connects the output node 14 to the negative terminal of the off-bias power supply Vn, so that the off-bias power supply Vn is connected between the output terminals T2 and T3. As a result, the off-bias voltage Vn is applied between the gate and source of the semiconductor element 1a.
  • a gate charge detection circuit 18 is connected to both ends of the gate resistor 17.
  • the gate charge detection circuit 18 determines the gate current Iga from the voltage between the terminals of the gate resistor 17, and detects the gate charge Qga by integrating this over time.
  • the resistance value of the gate resistor 17 is set to a fixed value Rg0.
  • the freewheel operation determination circuit 19 determines whether the diode of the semiconductor element 1a is performing a freewheel operation based on the detection value of the gate charge amount Qga. As described above, the freewheel operation determination circuit 19 determines whether the diode of the semiconductor element 1a is performing a freewheel operation by comparing the detection value of the gate charge amount Qg with the threshold value Qb.
  • the gate resistance switching circuit 20 has a variable resistor and is configured to be able to change the resistance value according to the judgment result provided by the reflux operation judgment circuit 19. As described below, the gate resistance switching circuit 20 switches the resistance value of the gate resistance Rga of the semiconductor element 1a between two types of resistance value according to the judgment result of the reflux operation judgment circuit 19.
  • FIG. 13 is a diagram showing an example of the circuit configuration of the gate drive circuit 10a shown in FIG. 12.
  • the circuit configurations of the gate charge amount detection circuit 18 and the reflux operation determination circuit 19 are the same as those shown in FIG. 10, so a description thereof will be omitted.
  • the switch 15a is composed of an NPN transistor.
  • the collector of the NPN transistor is connected to the power supply node 12, the emitter is connected to the output node 14, and the base is connected to the input terminal T1.
  • the NPN transistor is turned on when it receives an H-level gate command signal GSWa (on command) at its base, and is turned off when it receives an L-level gate command signal GSWa (off command) at its base.
  • the switch 15b is composed of a PNP transistor.
  • the emitter of the PNP transistor is connected to the output node 14, the collector is connected to the negative terminal of the off-bias power supply Vn, and the base is connected to the input terminal T1.
  • the PNP transistor is turned off when it receives an H-level gate command signal GSWa (on command) at its base, and is turned on when it receives an L-level gate command signal GSWa (off command) at its base.
  • the gate resistor switching circuit 20 includes a gate resistor Rgon for turning on the semiconductor element 1a, a gate resistor Rgoff for turning off the semiconductor element 1a, diodes D1 and D2 for preventing backflow, and a switch 60.
  • Diode D1 and gate resistor Rgon are connected in series between output node 14 and gate resistor 17.
  • Diode D1 allows positive gate current Ig (the direction that charges gate parasitic capacitances Cgd and Cgs) to flow through gate resistor Rgon, while blocking negative gate current Ig (the direction that discharges gate parasitic capacitances Cgd and Cgs) from flowing through gate resistor Rgon.
  • Diode D2 and gate resistor Rgoff are connected in series between output node 14 and gate resistor 17.
  • Diode D2 allows negative gate current Ig to flow through gate resistor Rgoff, while blocking positive gate current Ig from flowing through gate resistor Rgoff.
  • the switch 60 is connected in parallel with the gate resistor Rgoff. By turning on the switch 60, the gate resistor Rgoff is short-circuited and its resistance value becomes 0. The on/off of the switch 60 is controlled by the reflux operation determination circuit 19.
  • the freewheel operation determination circuit 19 turns on the switch 60 when it is determined that the diode of the semiconductor element 1a is in freewheel operation.
  • the gate resistance Rga of the semiconductor element 1a during freewheel operation becomes the resistance value Rg0 of the gate resistor 17.
  • freewheeling operation determination circuit 19 turns off switch 60.
  • gate resistance Rga of semiconductor element 1a becomes the sum of the resistance value Rg0 of gate resistor 17 and the resistance value of gate resistance Rgon or gate resistance Rgoff.
  • the switch 15a when the semiconductor element 1a is turned on, the switch 15a is turned on and the on-bias voltage Vp is applied to the gate of the semiconductor element 1a.
  • the resistance value of the gate resistor Rga of the semiconductor element 1a is Rg0+Rgon.
  • the switch 15b is turned on and the off bias voltage Vn is applied to the gate of the semiconductor element 1a.
  • This causes a gate current Ig to temporarily flow in the negative direction from the gate of the semiconductor element 1a through the gate resistor 17, the gate resistor Rgoff, the diode D2, the output node 14, and the switch 15b.
  • the resistance value of the gate resistor Rga of the semiconductor element 1a is Rg0 + Rgoff.
  • the switch 60 is temporarily turned on. This bypasses the gate resistor Rgoff, so that the resistance value of the gate resistor Rga drops from Rg0+Rgoff to Rg0.
  • a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1.
  • This displacement current flows through the gate resistance Rga, causing the gate voltage Vga to rise.
  • the increase ⁇ Vga can be reduced by temporarily lowering the resistance value of the gate resistance Rga while the displacement current flows. This makes it possible to suppress the increase in the gate voltage Vga, thereby preventing self-turn-on of the semiconductor element 1a.
  • the freewheel operation determination circuit 19 determines that the freewheel operation of the diode of the semiconductor element 1a has ended and turns off the switch 60. As a result, the resistance value of the gate resistor Rga switches from Rg0 to Rg0 + Rgoff.
  • the gate wiring is more susceptible to the effects of electromagnetic noise, which may similarly trigger erroneous gate firing.
  • the gate drive circuit 10a temporarily reduces the resistance value of the gate resistor Rga to Rg0 only when the diode of the semiconductor element 1a performs a recovery operation, and otherwise keeps the resistance value of the gate resistor Rga at Rgoff+Rg, making it possible to damp gate vibrations while preventing self-turn-on of the semiconductor element 1a. As a result, erroneous firing of the semiconductor element 1a can be prevented.
  • FIG. 14 is a time chart showing the operation of semiconductor elements 1a and 1b.
  • FIG. 14 shows the waveforms of the drain voltage Vds, drain current Id, gate voltage Vg, gate charge Qg, switch 60 of gate resistance switching circuit 20, and gate command signal GSW of semiconductor elements 1a and 1b.
  • the solid line shows the waveform of the P-side semiconductor element 1a
  • the dashed line shows the waveform of the N-side semiconductor element 1b.
  • the time chart shown in FIG. 14 differs from the time chart shown in FIG. 5 in the waveform of the gate voltage Vga of the semiconductor element 1a.
  • the other waveforms are the same as those shown in FIG. 5, so detailed explanations are omitted.
  • gate command signal GSWa is at L level
  • gate command signal GSWb is at H level
  • control circuit 11 turns off switch 15a and turns on switch 15b in response to L-level gate command signal GSWa.
  • Gate parasitic capacitances Cgd and Cgs of semiconductor element 1b are discharged, so gate charge Qga is 0.
  • the freewheel operation determination circuit 19 compares the gate charge Qga with the threshold Qb. Because Qga ⁇ Qb, the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1a is not in freewheel operation, and turns off the switch 60 of the gate resistance switching circuit 20. Therefore, the resistance value of the gate resistance Rga of the semiconductor element 1a becomes Rg0+Rgoff.
  • the semiconductor element 1b When the gate command signal GSWb transitions from H level to L level at time t1, the semiconductor element 1b is turned off.
  • the control circuit 11 responds to the L level gate command signal GSWb by turning off switch 15a and turning on switch 15b, thereby applying the off bias voltage Vn to the gate of the semiconductor element 1b.
  • the gate voltage Vgb of the semiconductor element 1b becomes the off bias voltage Vn
  • the gate charge Qgb of the semiconductor element 1b gradually decreases from Qh.
  • the gate charge Qgb becomes 0.
  • the freewheel operation determination circuit 19 compares the gate charge Qgb with the threshold Qb. Because Qgb ⁇ Qb, the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1b is not in freewheel operation, and keeps the switch 60 of the gate resistance switching circuit 20 in the off state. Therefore, the resistance value of the gate resistance Rgb of the semiconductor element 1b becomes Rg0+Rgoff.
  • a reflux current flows through the diode of the semiconductor element 1a.
  • a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1a.
  • This displacement current flows through the gate resistor 17 and the gate resistor Rga of the gate resistor switching circuit 20, causing the gate voltage Vga to drop.
  • the gate parasitic capacitances Cgd and Cgs are charged by the displacement current, so the gate charge Qga increases from 0 to Qa.
  • the period from time t1 to t2 corresponds to dead time Td.
  • Td a reflux current continues to flow through the diode of semiconductor element 1a.
  • the semiconductor element 1a When the gate command signal GSWa transitions from L level to H level at time t2, the semiconductor element 1a is turned on. Specifically, in response to the H-level gate command signal GSWa, the gate drive circuit 10a switches on the switch 15a and switches off the switch 15b, thereby switching the voltage applied to the gate of the semiconductor element 1a from the off-bias voltage Vn to the off-bias voltage Vp.
  • a gate current Iga flows from the power supply node 12 to the gate of the semiconductor element 1a via the gate resistor Rgon and the gate resistor 17 of the gate resistor switching circuit 20. As the gate parasitic capacitances Cgs and Cgd are charged, the gate charge Qga gradually increases from Qa and reaches Qh.
  • a reflux current flows between the drain and source of the semiconductor element 1a, and the semiconductor element 1a is performing a reflux operation.
  • the control circuit 11 responds to the L-level gate command signal GSWa by turning off the switch 15a and turning on the switch 15b, thereby applying the off-bias voltage Vn to the gate of the semiconductor element 1a.
  • the gate voltage Vga of the semiconductor element 1a becomes the off bias voltage Vn
  • the gate charge Qgb gradually decreases from Qh.
  • the gate voltage Vga gradually decreases from the on bias voltage Vp toward the off bias voltage Vn.
  • the semiconductor element 1a begins to turn off.
  • a reflux current begins to flow through the diode of the semiconductor element 1a. Therefore, the drain voltage Vdsa and the drain current Ida are maintained at constant values without changing even when the semiconductor element 1a is turned off.
  • the timing for switching the gate resistance Rga from Rgoff+Rg0 to Rg0 is preferably set to the timing after the gate current Iga has finished flowing in response to the turn-off of the semiconductor element 1a (time t3).
  • This timing can be found based on the gate parasitic capacitances Cgd and Cgs of the semiconductor element 1a and the time constant of the gate resistance 17.
  • the timing for switching the gate voltage Vga can be found based on the fall time Tf of the semiconductor element 1a, which is described in the data sheet or the like.
  • the semiconductor element 1b When the gate command signal GSWb transitions from L level to H level at time t4, the semiconductor element 1b is turned on. Specifically, in response to the H-level gate command signal GSWb, the gate drive circuit 10b turns on switch 15a and turns off switch 15b, thereby switching the voltage applied to the gate of the semiconductor element 1b from the off-bias voltage Vn to the on-bias voltage Vp.
  • the drain voltage Vdsa of the semiconductor element 1a changes abruptly after the recovery operation of the diode of the semiconductor element 1a. While the drain voltage Vdsa changes over time, dv/dt, a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1a. As this displacement current flows through the gate resistor 17 and the switch 60, the gate charge Qga decreases from Qa to 0.
  • the resistance value of the gate resistor Rga of the semiconductor element 1a drops from Rgoff+Rg0 to Rg0, so even if a displacement current flows through the gate resistor 17 and the gate resistance switching circuit 20 after time t4, the increase amount ⁇ Vga of the gate voltage Vga is suppressed and it does not exceed the gate threshold voltage Vth.
  • the reflux operation determination circuit 19 compares the gate charge amount Qga with the threshold value Qb. Because Qga ⁇ Qb, the reflux operation determination circuit 19 determines that the semiconductor element 1a has finished reflux operation. In response to determining that the semiconductor element 1a has finished reflux operation, the reflux operation determination circuit 19 turns off the switch 60 at time t6. This switches the resistance value of the gate resistance Rga of the semiconductor element 1a from Rg0 to Rgoff+Rg0.
  • the gate drive circuit 10a temporarily reduces the resistance value of the gate resistor Rga of the semiconductor element 1a from Rgoff+Rg0 to Rg0 in accordance with the timing at which the diode of the semiconductor element 1a performs a recovery operation. This makes it possible to prevent the gate voltage Vga from momentarily rising in response to the recovery operation and exceeding the gate threshold voltage Vth.
  • the gate drive circuit 10a sets the resistance value of the gate resistor Rga to Rgoff+Rg except when the diode of the semiconductor element 1a performs recovery operation, so that the vibration of the gate of the semiconductor element 1a can be damped, and as a result, false firing of the semiconductor element 1a can be prevented.
  • FIG. 15 is a flowchart showing the operation of the gate drive circuit 10 according to the fourth embodiment.
  • FIG. 15 shows the operation of the gate drive circuit 10 when turning off the corresponding semiconductor element 1 in accordance with an L-level gate command signal GSW (OFF command) from the control device 130.
  • GSW L-level gate command signal
  • the determination of whether the semiconductor element 1 is performing a reflux operation when an H-level gate command signal GSW (ON command) is received does not affect the switching of the gate resistor Rg, so a description thereof will be omitted.
  • the flowchart shown in FIG. 15 differs from the flowchart shown in FIG. 9 in that steps S02, S06, and S09 are replaced with steps S11 to S14.
  • an on-bias voltage Vp is applied to the gate of the semiconductor element 1.
  • an L-level gate command signal GSW off command
  • the control circuit 11 of the gate drive circuit 10 turns off the switch 15a and also turns off the switch 15b (step S11).
  • the off-bias voltage Vn is applied to the gate of the semiconductor element 1.
  • the gate resistance switching circuit 20 maintains the switch 60 in the off state (step S13). Therefore, the resistance value of the gate resistance Rg of the semiconductor element 1 is Rgoff+Rg.
  • the gate charge Qg of the semiconductor element 1 becomes the off bias voltage Vn
  • the gate charge Qg gradually decreases from Qh.
  • the semiconductor element 1 begins to turn off.
  • the freewheel operation determination circuit 19 compares the gate charge Qg detected by the gate charge detection circuit 18 with the threshold Qb (step S03). If the gate charge Qg is less than the threshold Qb (NO in S03), the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1 is not in freewheel operation (step S10).
  • the reflux operation determination circuit 19 determines whether the current timing is during the dead time Td following the turn-off period of the semiconductor element 1 (step S04).
  • the turn-off period can be determined based on the gate parasitic capacitances Cgd and Cgs of the semiconductor element 1 and the time constant of the gate resistor 17. Alternatively, it can be determined based on the fall time Tf of the semiconductor element 1a, which is described in the data sheet or the like.
  • step S04 If the current timing is during the turn-off period of semiconductor element 1, S04 is determined to be NO. In this case, the freewheel operation determination circuit 19 determines that the diode of semiconductor element 1 is not in freewheel operation (step S10).
  • the freewheel operation determination circuit 19 determines that the diode of the semiconductor element 1 is in freewheel operation (step S05). In this case, the gate resistance switching circuit 20 turns on the switch 60 (step S13). This switches the resistance value of the gate resistance Rg of the semiconductor element 1 from Rgoff+Rg to Rg.
  • the diode of the semiconductor element 1 performs a recovery operation, causing a steep change in the drain voltage Vds of the semiconductor element 1. While the drain voltage Vds changes over time, dv/dt, a displacement current (Cgd x dv/dt) flows through the gate-drain capacitance Cgd of the semiconductor element 1. As a result, the gate voltage Vg rises and the gate charge Qg decreases from Qa to 0.
  • the reflux operation determination circuit 19 compares the gate charge Qb detected by the gate charge detection circuit 18 with the threshold Qb (step S07). If the gate charge Qg is equal to or greater than the threshold Qb (NO in S07), the reflux operation determination circuit 19 determines that the semiconductor element 1 is in reflux operation (step S05). Therefore, the gate resistance switching circuit 20 keeps the switch 60 on (step S13) to maintain the resistance value of the gate resistance Rg of the semiconductor element 1 at Rg.
  • the reflux operation determination circuit 19 determines that the semiconductor element 1 has completed the reflux operation (step S08). In response to the determination that the semiconductor element 1 has completed the reflux operation, the gate resistance switching circuit 20 turns off the switch 60 (step S14). As a result, the resistance value of the gate resistance Rg of the semiconductor element 1 is switched from Rg to Rgoff+Rg.
  • threshold value Qb is used in both the process of determining whether or not the semiconductor element 1 is in reflux operation (step S03) and the process of determining whether or not the semiconductor element 1 has finished reflux operation (step S07).
  • different threshold values may be used in these two processes depending on the characteristics of the semiconductor element 1.
  • the gate drive circuit 10 is configured to determine whether or not the diode of the corresponding semiconductor element 1 is performing freewheeling operation based on the detection value of the gate charge Qg of the semiconductor element 1. Therefore, it is not necessary to install a sense terminal for detecting the direction of current flow in each semiconductor element 1, and it is possible to easily determine whether or not the diode of the semiconductor element is performing freewheeling operation.
  • the gate drive circuit 10 can temporarily lower the resistance value of the gate resistance of the semiconductor element 1 based on the detection value of the gate charge amount Qg in accordance with the timing at which the diode of the semiconductor element 1 performs a recovery operation in response to the turn-on of another semiconductor element 1 connected in series to the semiconductor element 1. This allows the resistance value of the gate resistance to be lowered just enough for the time required for the other semiconductor element 1 to turn on, thereby suppressing the rise in the gate voltage Vg of the semiconductor element 1 and preventing the occurrence of self-turn-on. In addition, a signal or the like for detecting the timing at which the other semiconductor element 1 turns on is not required.
  • the gate resistance switching circuit 20 which is a circuit for suppressing self-turn-on of the semiconductor element 1, can be activated at an appropriate timing. As a result, it is possible to suppress gate vibration while preventing self-turn-on of the semiconductor element 1.

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Abstract

電力用半導体素子（１ａ）は、高電位側の第１主電極と、低電位側の第２主電極と、制御電極であるゲートと、第１主電極および前記第２主電極間に逆並列接続されるダイオードとを有する。電力用半導体素子（１ａ）の駆動回路（１０ａ）は、外部から入力される制御信号（ＧＳＷａ）に従って、電力用半導体素子（１ａ）のゲートにオンバイアス電圧およびオフバイアス電圧を選択的に印加する制御回路（１１）と、電力用半導体素子（１ａ）のゲート電荷量を検出する検出回路（１８）と、検出回路（１８）により検出されるゲート電荷量に基づいて、電力用半導体素子（１ａ）のダイオードが還流動作を実行しているか否かを判定する判定回路（１９）とを備える。

Description

電力用半導体素子の駆動回路および電力変換装置
　本開示は、電力用半導体素子の駆動回路および電力変換装置に関する。
　ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Filed　Effect　Transistor）およびＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）等の電力用半導体素子（以下、単に「半導体素子」とも称する）の駆動回路は、ゲートにゲートバイアスを印加して半導体素子をオン（導通）／オフ（遮断）することにより、半導体素子に流れる電流を制御するように構成されている。このような駆動回路は「ゲート駆動回路」とも呼ばれる。
　ゲートバイアスには、半導体素子をオンするためのオンバイアスと、半導体素子をオフするためのオフバイアスとがある。オンバイアスは半導体素子のゲート閾値電圧以上の電圧であり、オフバイアスはゲート閾値電圧未満の電圧である。一般的なＩＧＢＴやノーマリオフ型のＭＯＳＦＥＴのゲート閾値電圧は２～７Ｖ程度である。したがって、一般的に、オンバイアスは１５～２０Ｖ程度に設定され、オフバイアスは－１５～０Ｖに設定される。
　電力変換装置には、２つの半導体素子を直列に接続したブリッジ回路が用いられている。駆動回路は、制御装置から与えられる制御信号に従って、これら２つの半導体素子を交互にオンさせる。ただし、一方の半導体素子をオフさせ、他方の半導体素子をオンさせるときにオン期間が重なると、２つの半導体素子が同時にオンされて過大な電流が流れる短絡現象が発生するおそれがある。この短絡現象を防ぐために、２つの半導体素子の双方がオフとなるデッドタイムが設定されている。
　しかしながら、デッドタイムが長くなると、電力変換装置に入出力される電圧および電流の波形に歪みが生じたり、高周波動作の妨げとなるため、デッドタイムを極力短くしたいという要求がある。
　また、半導体素子のゲートの酸化膜には、ゲートバイアスの印加に対して寿命があることが知られている。酸化膜の寿命を延ばすためには、酸化膜に印加される電界を緩和する、もしくは、ゲートバイアスの印加時間を短くする必要がある。
　半導体素子の劣化の進行を抑制するための技術として、例えば、特開２０１９－６８６９１号公報（特許文献１）には、上アームスイッチおよび下アームスイッチを駆動する駆動回路が開示されている。この駆動回路では、上アームスイッチおよび下アームスイッチがそれぞれ有するボディダイオードのうち、デッドタイムにおいて還流電流が流れるダイオードを対象ダイオードとし、対象ダイオードを有するスイッチを対象スイッチとし、残りのスイッチを対向アームスイッチとする。駆動回路は、対象スイッチがオフ状態に切り替えられた直後のデッドタイムのうち該デッドタイムの開始タイミング以降のタイミングから、対向アームスイッチがオン状態とされる期間の途中までの期間（以下、規定期間とも称する）に渡って、対象スイッチのゲートバイアスを負電圧に維持し、その後、次回のデッドタイムが終了するまで、対象スイッチのゲートバイアスをオフ電圧に維持するように構成されている。なお、負電圧とは０未満の電圧であり、オフ電圧は０以上ゲート閾値電圧未満の電圧である。
特開２０１９－６８６９１号公報
　特許文献１に記載される駆動回路は、上述した規定期間に渡って対象スイッチのゲートバイアスを負電圧に維持することにより、対向アームスイッチがオン状態に切り替えられるときに、対象スイッチのセルフターンオンが発生することを防止している。
　ただし、特許文献１では、対象スイッチがオフ状態に切り替えられた直後のデッドタイムが終了してから対向アームスイッチがターンオンし終えるまでの間、対象スイッチのゲートバイアスを負電圧に維持する必要がある。そのため、デッドタイムが終了してから、ゲートバイアスを負電圧からオフ電圧に切り替えるまでの期間に時間的な余裕を持たせる必要がある。この場合、対象スイッチのゲートに負電圧が印加される時間が長くなり、酸化膜の寿命に影響を及ぼすことが懸念される。その一方で、上記期間に時間的な余裕を持たせないと、対向アームスイッチがターンオンし終えるまで、対象スイッチのゲートバイアスを負電圧を維持することができないため、対象スイッチのセルフターンオンが発生する可能性がある。
　つまり、対象スイッチのセルフターンオンを防ぐためには、対向アームスイッチがターンオンするために必要な期間に対して過不足なく負電圧を印加する必要があるが、そのような期間を正確に把握することは、対象スイッチの駆動回路に入力される情報だけでは困難であった。この困難を解決するためには、対向アームスイッチがターンオンするタイミングを検知するために、別途絶縁された信号を用意する方法があるが、この方法は実装面積およびコスト面で課題がある。
　また、特許文献１では、上アームスイッチおよび下アームスイッチの何れを対象スイッチとするかを判定するために、各アームスイッチに、第１端子および第２端子間を流れる電流と相関を有する微小電流を出力するセンス端子を設け、該センス端子から出力される微小電流に基づいて、電流の流通方向を検出している。この手法では、各半導体素子にセンス端子を設ける必要が生じるため、コスト面で課題がある。
　本開示はこのような課題を解決するためになされたものであって、その主たる目的は、簡易な構成で、電力用半導体素子のダイオードの還流動作を判定することができる駆動回路を提供することである。
　本開示の一局面に従う駆動回路は、電力用半導体素子を駆動する駆動回路である。電力用半導体素子は、高電位側の第１主電極と、低電位側の第２主電極と、制御電極であるゲートと、第１主電極および前記第２主電極間に逆並列接続されるダイオードとを有する。駆動回路は、外部から入力される制御信号に従って、電力用半導体素子のゲートにオンバイアス電圧およびオフバイアス電圧を選択的に印加する制御回路と、電力用半導体素子のゲート電荷量を検出する検出回路と、検出回路により検出されるゲート電荷量に基づいて、電力用半導体素子のダイオードが還流動作を実行しているか否かを判定する判定回路とを備える。
　本開示によれば、簡易な構成で、電力用半導体素子が還流動作を判定することができる。これによれば、電力用半導体素子が還流動作を行っているときを狙って、電力用半導体素子のセルフターンオンを抑制するための回路を適当に発動させることが可能となる。
実施の形態１に従う電力変換装置の主回路構成図である。 比較例に従うゲート駆動回路の構成例を示すブロック図である。 半導体素子の動作を説明する図である。 半導体素子の動作を説明する図である。 図４に示した半導体素子の動作を示すタイムチャートである。 Ｎ側半導体素子のセルフターンオンを説明する図である。 実施の形態１に従うゲート駆動回路の構成例を示すブロック図である。 半導体素子の動作を示すタイムチャートである。 実施の形態１に従うゲート駆動回路の動作を示すフローチャートである。 実施の形態１に従うゲート駆動回路の回路構成例を示す図である。 実施の形態３に従うゲート駆動回路の構成例を示すブロック図である。 実施の形態４に従うゲート駆動回路の構成例を示すブロック図である。 実施の形態４に従うゲート駆動回路の回路構成例を示す図である。 半導体素子の動作を示すタイムチャートである。 実施の形態４に従うゲート駆動回路の動作を示すフローチャートである。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお以下では図中の同一または相当部分には同一符号を付して、その説明は原則的に繰り返さないものとする。
　実施の形態１．
　＜電力変換装置の構成例＞
　図１は、本開示の実施の形態１に従う電力変換装置の主回路構成図である。実施の形態１に従う電力変換装置１００は、直流電源１１０と負荷であるモータ１２０との間で双方向の電力変換を行う三相（Ｕ，Ｖ，Ｗ）構成のインバータである。モータ１２０は、例えば、誘導電動機または同期電動機である。電力変換装置１００は、インバータに限定されるものではなく、例えば、非絶縁型同期整流コンバータであってもよい。
　図１に示すように、電力変換装置１００は、３個のレグ１２Ｕ，１２Ｖ，１２Ｗと、６個のゲート駆動回路１０ａ～１０ｆとを備える。３個のレグ１２Ｕ，１２Ｖ，１２Ｗは、直流正母線ＰＬと直流負母線ＮＬとの間に互いに並列に接続される。直流正母線ＰＬは、直流電源１１０の正極端子と電気的に接続される。直流負母線ＮＬは、直流電源１１０の負極端子と電気的に接続される。本明細書において「電気的に接続」とは、直接的な接続、あるいは、他要素を介して接続によって電気エネルギの伝達が可能な接続状態を示すものとする。
　レグ１２Ｕは、直列に接続された２つの電力用半導体素子（以下、単に「半導体素子」とも称する）１ａ，１ｂを有する。レグ１２Ｖは、直列に接続された２つの半導体素子１ｃ，１ｄを有する。レグ１２Ｗは、直列に接続された２つの半導体素子１ｅ，１ｆを有する。すなわち、レグ１２Ｕ，１２Ｖ，１２Ｗの各々は、ブリッジ回路で構成される。半導体素子１ａ，１ｂの接続ノード、半導体素子１ｃ，１ｄの接続ノード、および半導体素子１ｅ，１ｆの接続ノードにはモータ１２０に接続される。
　以下では、半導体素子１ａ～１ｆの各々を特に区別しない場合には、総称して「半導体素子１」と称することがある。また、レグ１２Ｕ，１２Ｖ，１２Ｗにおいて、高電位側の主電極が直流正母線ＰＬに接続され、低電位側の主電極がモータ１２０に接続される半導体素子１ａ，１ｃ，１ｄを「Ｐ側半導体素子」と称することがある。高電位側の主電極がモータ１２０に接続され、低電位側の主電極が直流負母線ＮＬに接続される半導体素子１ｂ，１ｄ，１ｆを「Ｎ側半導体素子」と称することがある。
　図１では、半導体素子１として、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）を用いているが、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）等の任意の電圧駆動型の半導体素子を用いることができる。
　半導体素子１は、逆並列接続されるダイオードを有する。ダイオードは、対応する半導体素子１のオフ時に還流電流（フリーホイール電流）を流すために設けられている。半導体素子１がＭＯＳＦＥＴである場合には、フリーホイールダイオードは、寄生のダイオード（ボディダイオード）で構成してもよい。半導体素子１がダイオードを内蔵しないＩＧＢＴである場合には、フリーホイールダイオードは、ＩＧＢＴに逆並列に接続されたダイオードで構成される。
　制御装置１３０は、半導体素子１ａ～１ｆのオンオフを制御するための制御信号であるゲート指令信号ＧＳＷａ～ＧＳＷｆを生成する。具体的には、制御装置１３０は、半導体素子１がオン（導通）すべき期間においてＨ（論理ハイ）レベルのゲート指令信号ＧＳＷを生成し、半導体素子１がオフ（遮断）すべき期間においてＬ（論理ロー）レベルのゲート指令信号ＧＳＷを生成する。Ｈレベルのゲート指令信号ＧＳＷは「オン指令」に相当し、Ｌレベルのゲート指令信号ＧＳＷは「オフ指令」に相当する。
　ゲート駆動回路１０ａ～１０ｆは、半導体素子１ａ～１ｆにそれぞれ対応して設けられている。ゲート駆動回路１０ａ～１０ｆは、制御装置１３０から与えられるゲート指令信号ＧＳＷａ～ＧＳＷｆに従って、それぞれ対応する半導体素子１を駆動することにより、半導体素子１ａ～１ｆのオンオフ動作を制御する。具体的には、ゲート駆動回路１０ａ～１０ｆの各々は、Ｈレベルのゲート指令信号ＧＳＷ（オン指令）に応答して、対応する半導体素子１の制御電極（ゲート）にオンバイアス電圧を印加し、Ｌレベルのゲート指令信号ＧＳＷ（オフ指令）に応答して、対応する半導体素子１のゲート端子にオフバイアス電圧を印加するように構成される。以下では、ゲート駆動回路１０ａ～１０ｆの各々を特に区別しない場合には、総称して「ゲート駆動回路１０」と称することがある。
　これにより、電力変換装置１００は、直流電源１１０から供給される直流電力を三相交流電力に変換してモータ１２０に供給する逆変換動作、および、モータ１２０から供給される三相交流電力を直流電力に変換して直流電源１１０に供給する順変換動作を実行することができる。
　＜ゲート駆動回路の構成＞
　次に、実施の形態１に従うゲート駆動回路１０の構成について説明する。
　（比較例に従うゲート駆動回路の構成例）
　最初に、実施の形態１に従うゲート駆動回路に対する比較例として、一般的なゲート駆動回路の構成について説明する。
　図２は、比較例に従うゲート駆動回路１０ａの構成例を示すブロック図である。ゲート駆動回路１０ａは、Ｐ側半導体素子１ａを駆動する。Ｐ側半導体素子１ａを駆動するゲート駆動回路１０ａと、Ｎ側半導体素子１ｂを駆動するゲート駆動回路１０ｂとは基本的には共通の構成を有するため、以下では、ゲート駆動回路１０ａの構成について代表的に説明する。
　図２に示すように、ゲート駆動回路１０ａは、入力端子Ｔ１と、出力端子Ｔ２，Ｔ３と、制御回路２１と、スイッチ２５ａ，２５ｂと、ゲート抵抗２６とを含んで構成される。
　入力端子Ｔ１は、制御装置１３０（図１参照）に接続される。入力端子Ｔ１は、制御装置１３０から与えられるゲート指令信号ＧＳＷａを制御回路２１に転送する。出力端子Ｔ２は、半導体素子１ａの制御電極であるゲートに接続される。出力端子Ｔ３は、半導体素子１ａの低電位側の主電極であるソースおよび基準ノード１３に接続される。
　制御回路２１は、半導体素子１ａのゲートに印加するオンバイアス電圧Ｖｐを生成するためのオンバイアス電源Ｖｐと、半導体素子１ａのゲートに印加するオフバイアス電圧Ｖｎを生成するためのオフバイアス電源Ｖｎとを有する。オンバイアス電源Ｖｐの正極端子は電源ノード１２に接続され、負極端子は基準ノード１３に接続される。オフバイアス電源Ｖｎの正極端子は基準ノード１３に接続され、負極端子は出力ノード１４に電気的に接続される。
　スイッチ２５ａは、電源ノード１２と出力ノード１４との間に接続される。スイッチ２５ｂは、出力ノード１４とオフバイアス電源Ｖｎの負極端子との間に接続される。出力ノード１４と出力端子Ｔ２との間には、ゲート抵抗２６が接続される。
　制御回路２１は、ゲート指令信号ＧＳＷａに応じて、スイッチ２５ａ，２５ｂを選択的にオンオフする。具体的には、ゲート指令信号ＧＳＷａがＨレベルのときには、制御回路２１は、スイッチ２５ａをオンし、スイッチ２５ｂをオフする。これにより、出力ノード１４が電源ノード１２に接続されるため、出力端子Ｔ２およびＴ３間にオンバイアス電源Ｖｐが接続される。その結果、半導体素子１ａのゲート－ソース間にはオンバイアス電圧Ｖｐが印加される。オンバイアス電圧Ｖｐは、半導体素子１のゲート閾値電圧Ｖｔｈよりも高い電圧である。
　一方、ゲート指令信号ＧＳｗａがＬレベルのときには、制御回路２１は、スイッチ２５ａをオフし、スイッチ２５ｂをオンする。これにより、出力ノード１４がオフバイアス電源Ｖｎの負極端子に接続されるため、出力端子Ｔ２およびＴ３間にオフバイアス電源Ｖｎが接続される。その結果、半導体素子１ａのゲート－ソース間にはオフバイアス電圧Ｖｎが印加される。オフバイアス電圧Ｖｎは、半導体素子１のゲート閾値電圧Ｖｔｈ未満の電圧である。
　以下の説明では、半導体素子１ａのゲート－ソース間に印加される電圧（以下、「ゲート電圧」と称する）をＶｇａ、半導体素子１ａのドレイン－ソース間に印加される電圧（以下、「ドレイン電圧」と称する）をＶｄｓａ、半導体素子１ａのドレインに流れる電流（以下、「ドレイン電流」と称する）をＩｄａとする。半導体素子１ｂのゲート電圧をＶｇｂ、半導体素子１ｂのドレイン電圧をＶｄｓｂ、半導体素子１ｂのドレイン電流をＩｄｂとする。
　（半導体素子１ａ，１ｂのオンオフ動作）
　レグ１２Ｕを構成する半導体素子１ａ，１ｂは、ゲート駆動回路１０ａ，１０ｂによって、相補的にオンオフされる。なお、半導体素子１ａ，１ｂがオンオフされる間、Ｐ側半導体素子１ａのオン期間とＮ側半導体素子１ｂのオン期間とが互いに重ならないように、半導体素子１ａ，１ｂの双方がオフ状態となる期間であるデッドタイムＴｄが設定されている。
　図３および図４は、半導体素子１ａ，１ｂの動作を説明する図である。以下の説明では、モータ１２０の巻線に流れる相電流をＩＬとし、相電流ＩＬが半導体素子１ａ，１ｂの接続ノードから巻線に向かう方向を正方向、相電流ＩＬが巻線から半導体素子１ａ，１ｂの接続ノードに向かう方向を負方向と定義する。
　図３には、相電流ＩＬの流通方向が正方向の場合における半導体素子１ａ，１ｂのオンオフ動作が示されている。半導体素子１ａのオン期間では、図３（Ａ）に示されるように、半導体素子１ｂがオフ状態とされる。したがって、半導体素子１ａのドレインからソースを介して巻線へ電流が流れる。
　デッドタイムＴｄでは、図３（Ｂ）に示されるように、半導体素子１ａ，１ｂがオフ状態とされる。巻線が電流を継続して流すように作用するため、半導体素子１ｂのダイオードを介して巻線へ還流電流が流れる。
　次に、半導体素子１ｂのオン期間では、図３（Ｃ）に示されるように、半導体素子１ａがオフ状態とされる。半導体素子１ｂがオンしたことにより、半導体素子１ｂのソースからドレインを介して巻線へ還流電流が流れる。
　ダイオードに還流電流が流れる間、ダイオードの順方向電圧によって損失が発生する。一般的に、この損失は、ＭＯＳＦＥＴのオン抵抗によって発生する損失より大きい。そのため、デッドタイムＴｄを除いた還流期間の間、半導体素子１ｂをオンすることにより、還流電流を半導体素子１ｂに流している（図３（Ｃ）参照）。
　図４には、相電流ＩＬの流通方向が負方向の場合における半導体素子１ａ，１ｂのオンオフ動作が示されている。半導体素子１ｂのオン期間では、図４（Ａ）に示されるように、半導体素子１ａがオフ状態とされる。したがって、巻線から半導体素子１ａのドレインを介してソースへ電流が流れる。
　デッドタイムＴｄでは、図４（Ｂ）に示されるように、半導体素子１ａ，１ｂがオフ状態とされる。巻線が電流を継続して流すように作用するため、半導体素子１ａのダイオードを介して巻線へ還流電流が流れる。
　次に、半導体素子１ａのオン期間では、図４（Ｃ）に示されるように、半導体素子１ａがオフ状態とされる。半導体素子１ａがオンしたことにより、巻線から半導体素子１ａのソースを介してドレインへ還流電流が流れる。上述したように、損失低減のため、デッドタイムＴｄを除いた還流期間の間、半導体素子１ａをオンすることにより、還流電流を半導体素子１ａに流している。
　本明細書では、半導体素子１のドレインからソースへ順方向に電流を流れる動作を「ＳＷ（スイッチング）動作」と定義する。これに対し、半導体素子１のダイオードまたは半導体素子１のソースからドレインに電流（還流電流）が流れる動作を「還流動作」と定義する。
　図３のように相電流ＩＬが正方向に流れる場合には、Ｐ側半導体素子１ａがＳＷ動作を行い、Ｎ側半導体素子１ｂが還流動作を行う。図４のように相電流ＩＬが負方向に流れる場合には、Ｎ側半導体素子１ｂがＳＷ動作を行い、Ｐ側半導体素子１ａが還流動作を行う。
　（比較例に従うゲート駆動回路の動作）
　次に、比較例に従うゲート駆動回路の動作について説明する。
　図５は、図４に示した半導体素子１ａ，１ｂの動作を示すタイムチャートである。図５には、半導体素子１ａ，１ｂのドレイン電圧Ｖｄｓ、ドレイン電流Ｉｄ、ゲート電圧Ｖｇ、ゲート電荷量Ｑｇ、ゲート電流Ｉｇ、およびゲート指令信号ＧＳＷの波形が示されている。各波形において、実線はＰ側半導体素子１ａの波形を示し、破線はＮ側半導体素子１ｂの波形を示している。
　なお、ゲート電荷量Ｑｇは、半導体素子１のゲートの寄生容量であるＣｇｄ（ゲート－ソース間容量）およびＣｇｓ（ゲート－ソース間容量）に蓄えられる電荷量である。ゲート電荷量Ｑｇは、ゲート電流Ｉｇを時間積分することによって求めることができる。ゲート電流Ｉｇは、ゲート寄生容量Ｃｇｄ，Ｃｇｓを充電する方向を正方向、ゲート寄生容量Ｃｇｄ，Ｃｇｓから放電する方向を負方向と定義する。以下の説明では、半導体素子１ａのゲート電荷量ＱｇをＱｇａとし、半導体素子１ｂのゲート電荷量ＱｇをＱｇｂとする。
　図５に示すように、時刻ｔ０にて、ゲート指令信号ＧＳＷａはＬレベルであり、ゲート指令信号ＧＳＷｂはＨレベルとなっている。ゲート駆動回路１０ａは、Ｌレベルのゲート指令信号ＧＳＷａに応じて、スイッチ１５ｂをオンし、スイッチ１５ａをオフすることにより、オフバイアス電圧Ｖｎを半導体素子１ａのゲートに印加する。したがって、半導体素子１ａのゲート電圧Ｖｇａはオフバイアス電圧Ｖｎとなり、半導体素子１ａはオフ状態とされる。そのため、ドレイン電流Ｉｄａ＝０であり、ドレイン電圧Ｖｄｓａ＝ＶＤＣである。ＶＤＣは直流電源１１０の端子間電圧に相当する。半導体素子１ａのゲート寄生容量Ｃｇｄ，Ｃｇｓは放電されているため、ゲート電荷量Ｑｇａは０となっている。
　一方、ゲート駆動回路１０ｂは、Ｈレベルのゲート指令信号ＧＳＷｂに応じて、スイッチ１５ａをオンし、スイッチ１５ｂをオフすることにより、オンバイアス電圧ＶｐをＮ側半導体素子１ｂのゲートに印加する。したがって、半導体素子１ｂのゲート電圧Ｖｇｂはオンバイアス電圧Ｖｐとなり、半導体素子１ｂはオン状態とされる。
　図４（Ａ）に示したように、半導体素子１ｂのドレイン－ソース間には順方向の電流が流れており、半導体素子１ｂはＳＷ動作を行っている。ドレイン電流Ｉｄｂは相電流ＩＬの大きさに等しく、ドレイン電圧Ｖｄｓａ＝０である。半導体素子１ｂのゲート寄生容量Ｃｇｓ，Ｃｇｄはゲート電流Ｉｇｂによって充電されているため、ゲート電荷量ＱｇｂはＱｈとなっている。
　時刻ｔ１にて、ゲート指令信号ＧＳＷｂがＨレベルからＬレベルに遷移した場合、半導体素子１ｂがターンオフされる。具体的には、ゲート駆動回路１０ｂは、Ｌレベルのゲート指令信号ＧＳＷｂに応答して、スイッチ１５ａをオフし、スイッチ１５ｂをオンすることにより、半導体素子１ｂのゲートに印加する電圧を、オンバイアス電圧Ｖｐからオフバイアス電圧Ｖｎに切り替える。
　これにより、半導体素子１ｂのゲート寄生容量Ｃｇｓ，Ｃｇｄに蓄えられていた電荷はゲート抵抗２６およびスイッチ２５ｂを経由して放電されるため、ゲート電荷量ＱｇｂはＱｈから徐々に減少する。そのため、ゲート電圧Ｖｇｂはオンバイアス電圧Ｖｐからオフバイアス電圧Ｖｎに向かって徐々に低下する。
　ゲート電圧Ｖｇｂがゲート閾値電圧Ｖｔｈ未満になると、半導体素子１ｂはオフし始める。半導体素子１ｂがオフになると、ドレイン電流Ｉｄｂが下がり始め、ドレイン電圧Ｖｄｓｂが上がり始める。時刻ｔ１からゲート寄生容量Ｃｇｓ，Ｃｇｄの放電が完了してゲート電荷量Ｑｇｂが０となるまでの間、ゲート電流Ｉｇｂ（放電電流）が流れる。
　半導体素子１ｂがオフされたことに応じて、図４（Ｂ）に示したように、半導体素子１ａのダイオードに還流電流が流れる。ダイオードに還流電流が流れ始めたことに応じて、半導体素子１ａのドレイン電圧Ｖｄｓａが下がり始め、ドレイン電流Ｉｄａが上がり始める。ドレイン電圧Ｖｄｓａが急峻に変化する過渡期間における、時間に対する電圧の変化をｄｖ／ｄｔとすると、ｄｖ／ｄｔが発生する間、半導体素子１ａのゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗２６に流れることにより、ゲート電圧Ｖｇａが低下する。また、変位電流によってゲート寄生容量Ｃｇｄ，Ｃｇｓが充電されるため、ゲート電荷量Ｑｇａは０からＱａまで増加する。Ｑａは０より大きくＱｈより小さい。
　時刻ｔ１～ｔ２の期間はデッドタイムＴｄに相当する。デッドタイムＴｄでは、半導体素子１ａのダイオードに還流電流が流れ続ける。
　時刻ｔ２にて、ゲート指令信号ＧＳＷａがＬレベルからＨレベルに遷移した場合、半導体素子１ａがターンオンされる。具体的には、ゲート駆動回路１０ａは、Ｈレベルのゲート指令信号ＧＳＷａに応答して、スイッチ１５ａをオンし、スイッチ１５ｂをオフすることにより、半導体素子１ａのゲートに印加する電圧を、オフバイアス電圧Ｖｎからオフバイアス電圧Ｖｐに切り替える。
　これにより、電源ノード１２からゲート抵抗２６を経由して半導体素子１ａのゲートにゲート電流Ｉｇａが流れ、ゲート寄生容量Ｃｇｓ，Ｃｇｄが充電される。ゲート電荷量Ｑｇａは、Ｑａから徐々に増加し、Ｑｈに到達する。充電が完了すると、ゲート電流Ｉｇａは流れなくなる。これ以降は、半導体素子１ａのゲートに継続的にオンバイアス電圧Ｖｐが印加されるため、半導体素子１ａはオン状態に維持される。図４（Ｃ）に示したように、半導体素子１ａのドレイン－ソース間には還流電流が流れており、半導体素子１ａは還流動作を行っている。
　時刻ｔ３にて、ゲート指令信号ＧＳＷａがＨレベルからＬレベルに遷移した場合には、半導体素子１ａがターンオフされる。具体的には、ゲート駆動回路１０ａは、Ｌレベルのゲート指令信号ＧＳＷａに応答して、スイッチ１５ａをオフし、スイッチ１５ｂをオンすることにより、半導体素子１ａのゲートに印加する電圧を、オンバイアス電圧Ｖｐからオフバイアス電圧Ｖｎに切り替える。
　これにより、半導体素子１ａのゲート寄生容量Ｃｇｓ，Ｃｇｄに蓄えられていた電荷はゲート抵抗２６およびスイッチ２５ｂを経由して放電される。ゲート電荷量ＱｇａはＱｈから徐々に減少し、ゲート電圧Ｖｇａはオンバイアス電圧Ｖｐからオフバイアス電圧Ｖｎに向かって徐々に低下する。ゲート電圧Ｖｇａがゲート閾値電圧Ｖｔｈ未満になると、半導体素子１ａはオフし始める。
　半導体素子１ａがオフになると、図４（Ｂ）に示したように、半導体素子１ａのダイオードに還流電流が流れ始める。そのため、ドレイン電圧Ｖｄｓａおよびドレイン電流Ｉｄａは、半導体素子１ａのターンオフによっても変化せずに一定値に維持される。
　時刻ｔ３～ｔ４の期間はデッドタイムＴｄに相当する。デッドタイムＴｄでは、半導体素子１ａのダイオードが還流動作を行うため、ゲート電荷量Ｑｇａは０まで減少せず、Ｑａを維持する。Ｑａは、半導体素子１ｂのターンオフ後のデッドタイムＴｄ（時刻ｔ１～ｔ２の期間）に蓄えられた電荷量に相当する。すなわち、ＳＷ動作中の半導体素子１ｂのゲート電荷量Ｑｇｂは、ターンオフ後に０まで減少する一方で、還流動作中の半導体素子１ａのゲート電荷量Ｑｇａは、ターンオフ後に０まで減少しないことが分かる。
　時刻ｔ４にて、ゲート指令信号ＧＳＷｂがＬレベルからＨレベルに遷移した場合には、半導体素子１ｂがターンオンされる。具体的には、ゲート駆動回路１０ｂは、Ｈレベルのゲート指令信号ＧＳＷｂに応答して、スイッチ１５ａをオンし、スイッチ１５ｂをオフすることにより、半導体素子１ｂのゲートに印加する電圧を、オフバイアス電圧Ｖｎからオンバイアス電圧Ｖｐに切り替える。
　これにより、電源ノード１２からゲート抵抗２６を経由して半導体素子１ｂのゲートにゲート電流Ｉｇｂが流れ、ゲート寄生容量Ｃｇｓ，Ｃｇｄが充電される。ゲート電荷量Ｑｇｂは、０から徐々に増加し、Ｑｈに到達する。充電が完了すると、ゲート電流Ｉｇｂは流れなくなる。これ以降は、半導体素子１ｂのゲートに継続的にオンバイアス電圧Ｖｐが印加されるため、半導体素子１ｂはオン状態に維持される。図４（Ａ）に示したように、半導体素子１ｂのドレイン－ソース間には順方向の電流が流れており、半導体素子１ｂはＳＷ動作を行っている。
　半導体素子１ｂのターンオンに応じて、半導体素子１ｂにドレイン電流Ｉｄｂが流れ始める。ドレイン電流Ｉｄｂが流れ始めたことに応じて、半導体素子１ｂのドレイン電圧Ｖｄｓｂが下がり始め、ドレイン電流Ｉｄｂが上がり始める。これにより、半導体素子１ａのダイオードに流れる還流電流が減少していき、ドレイン電圧Ｖｄｓａが上がり始める。半導体素子１ａのダイオードに逆方向の電圧がかかるため、ダイオードに瞬間的なリカバリ電流が流れた後、ダイオードがオフされる。
　半導体素子１ａのダイオードのリカバリ動作を経て、ドレイン電圧Ｖｄｓａが急峻に変化する。時間に対するドレイン電圧Ｖｄｓａの変化ｄｖ／ｄｔが発生する間、半導体素子１ａのゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗２６に流れることにより、ゲート電圧Ｖｇａが上昇する。また、変位電流によってゲート寄生容量Ｃｇｄ，Ｃｇｓが放電されるため、ゲート電荷量ＱｇａがＱａから０まで減少する。
　以上、相電流ＩＬ＜０である場合に、半導体素子１ｂがＳＷ動作を行い、半導体素子１ａが還流動作を行うときの動作波形について説明した。相電流ＩＬ＞０である場合には、半導体素子１ａがＳＷ動作を行い、半導体素子１ｂが還流動作を行うが、その動作波形は図５と同様に考えることができる。
　（セルフターンオン現象）
　図５に示したように、ＳＷ動作を行う半導体素子１ｂがターンオンすると（図５の時刻ｔ４）、還流動作を行う半導体素子１ａのドレイン－ソース間に急峻な電圧変化ｄｖ／ｄｔが加わる。これにより、ゲート抵抗２６に変位電流（Ｃｇｄ・ｄｖ／ｄｔ）が流れるため、ゲート電圧Ｖｇａが瞬間的に持ち上げられる。ゲート電圧Ｖｇａがゲート閾値電圧Ｖｔｈを超えると、オフしている半導体素子１ａを誤ってターンオンさせてしまう場合がある。このように半導体素子１ａが勝手にターンオンされる現象は「セルフターンオン」と呼ばれる。
　なお、還流動作を行う半導体素子１ａがターンオンするときには（図５の時刻ｔ２）、ＳＷ動作を行う半導体素子１ｂのドレイン電圧Ｖｄｓｂが変化しないため、半導体素子１ｂのセルフターンオンは発生しない。
　ブリッジ回路で構成されるレグ１２Ｕにおいては、半導体素子１ａがＳＷ動作を行い、半導体素子１ｂが還流動作を行う場合においてもセルフターンオンが発生する場合がある。図６は、半導体素子１ｂのセルフターンオンを説明する図である。
　図３（Ｂ）に示したように、半導体素子１ａ，１ｂがオフ状態とされると、半導体素子１ｂのダイオードに還流電流が流れる。この状態で半導体素子１ａをターンオンさせると、半導体素子１ｂのダイオードのリカバリ動作を経て、半導体素子１ｂのドレイン－ソース間に急峻な電圧変化ｄｖ／ｄｔが発生する。この間、ドレイン電圧Ｖｄｓｂは０からＶＤＣに線形的に上昇する。ｄｖ／ｄｔが発生する間、半導体素子１ａのゲート寄生容量Ｃｇｄ，Ｃｇｓに変位電流ｉ（＝Ｃｇｄ×ｄｖ／ｄｔ）が流れることにより、ゲート－ソース間容量Ｃｇｓが瞬間的に充電される。この結果、ゲート電圧Ｖｇａが上昇し、半導体素子１ｂがセルフターンされる。
　半導体素子１ｂのセルフターンオンが発生すると、半導体素子１ａ，１ｂが同時にオンされるため、直流正母線ＰＬから直流負母線ＮＬへ瞬間的に過大な短絡電流が流れてしまう。この短絡電流により発生する損失で、半導体素子１ａ，１ｂを破壊させてしまう可能性がある。
　（実施の形態１に従うゲート駆動回路の構成例）
　上述したように、ＳＷ動作を行う半導体素子１をターンオンするときに、還流動作を行う半導体素子１のセルフターンオンが発生し得る。したがって、ＳＷ動作を行う半導体素子１がターンオンするタイミングに合わせて、還流動作を行う半導体素子１のゲート電圧Ｖｇの上昇を抑制することができれば、当該半導体素子１のセルフターンオンの発生を防ぐことができる。
　ここで、図５に示した半導体素子１ａ，１ｂの動作波形に着目すると、ＳＷ動作を行う半導体素子１ｂと還流動作を行う半導体素子１ｂとでは、ゲート電流Ｉｇおよびゲート電荷量Ｑｇの波形が異なることが分かる。
　具体的には、ＳＷ動作を行う半導体素子１ｂでは、半導体素子１ｂのターンオンおよびターンオフ時に一時的にゲート電流Ｉｇｂが流れる一方で、半導体素子１ａのターンオンおよびターンオフ時にはゲート電流Ｉｇａが流れない。これに対して、還流動作を行う半導体素子１ａでは、半導体素子１ａのターンオンおよびターンオフ時だけでなく、半導体素子１ｂのターンオンおよびターンオフ時においても、一時的にゲート電流Ｉｇａが流れる。
　また、ＳＷ動作を行う半導体素子１ｂでは、ターンオフ時にゲート電荷量Ｑｇｂが０まで減少するのに対して、還流動作を行う半導体素子１ａでは、ターンオフ時にゲート電荷量ＱｇａはＱａとなり、０まで減少しない。なお、半導体素子１ａのゲート電荷量Ｑｇａは、半導体素子１ｂのターンオンに応じて０まで低下する。
　したがって、ゲート電流Ｉｇまたはゲート電荷量Ｑｇの波形から、半導体素子１がＳＷ動作を行っているか、還流動作を行っているかを判定することができる。これによると、半導体素子１が還流動作を行っていることが判定できれば、他方の半導体素子１がターンオンするタイミング、すなわち、当該半導体素子１のダイオードがリカバリ動作を行うタイミングにおいて、ゲート電圧Ｖｇの瞬間的な上昇を抑制することが可能となる。なお、当該半導体素子１のダイオードがリカバリ動作を行うタイミングは、ゲート電荷量ＱｇがＱａから０に低下するタイミングから知ることができる。
　実施の形態１に従うゲート駆動回路１０は、対応する半導体素子１のゲート電荷量Ｑｇの波形に基づいて、当該半導体素子１のダイオードが還流動作を行っているか否かを判定するように構成される。そして、対応する半導体素子１のダイオードが還流動作を行っていると判定された場合には、ゲート駆動回路１０は、ゲート電荷量Ｑｇの波形から半導体素子１のダイオードがリカバリ動作を行うタイミングを検出し、検出されたタイミングに合わせて、当該半導体素子１のゲートに印加するオフバイアス電圧Ｖｎを一時的に低下させるように構成される。
　以下、実施の形態１に従うゲート駆動回路１０の詳細な構成について説明する。なお、ゲート駆動回路１０ａ～１０ｆは基本的には共通の構成を有するため、以下では、ゲート駆動回路１０ａの構成について代表的に説明する。
　図７は、実施の形態１に従うゲート駆動回路１０ａの構成例を示すブロック図である。図７に示すように、ゲート駆動回路１０ａは、入力端子Ｔ１、出力端子Ｔ２，Ｔ３，制御回路１１、スイッチ１５、オフバイアス切替回路１６、ゲート電荷量検出回路１８、および還流動作判定回路１９を含む。
　入力端子Ｔ１は、制御装置１３０（図１参照）に接続される。入力端子Ｔ１は、制御装置１３０から与えられるゲート指令信号ＧＳＷａを制御回路１１に転送する。出力端子Ｔ２は、半導体素子１ａの制御電極であるゲートに接続される。出力端子Ｔ３は、半導体素子１ａの低電位側の主電極であるソースおよび基準ノード１３に接続される。
　制御回路１１は、半導体素子１ａのゲートに印加するオンバイアス電圧Ｖｐを生成するためのオンバイアス電源Ｖｐと、半導体素子１ａのゲートに印加するオフバイアス電圧Ｖｎｈを生成するためのオフバイアス電源Ｖｎｈと、オフバイアス電圧Ｖｎｌを生成するためのオフバイアス電源Ｖｎｌとを有する。制御回路１１は、図２に示した制御回路２１とは、２種類のオフバイアス電源Ｖｎｈ，Ｖｎｌを有する点が異なる。
　オンバイアス電圧Ｖｐは、半導体素子１のゲート閾値電圧Ｖｔｈよりも高い電圧である。オフバイアス電圧Ｖｎｈ，Ｖｎｌは、半導体素子１のゲート閾値電圧Ｖｔｈ未満の電圧である。オフバイアス電圧Ｖｎｈはオフバイアス電圧Ｖｎｌよりも高い。一般的なノーマリオフ型のＭＯＳＦＥＴおよびＩＧＢＴのゲート閾値電圧Ｖｔｈが２～７Ｖ程度である場合、オンバイアス電圧Ｖｐは、例えば１５～２０Ｖとすることができる。オフバイアス電圧Ｖｎｈは、例えば０～－１０Ｖとすることができる。オフバイアス電圧Ｖｎｌは、例えば－２～－１５Ｖとすることができる。なお、Ｖｎｈの大きさ（絶対値）は、必ずＶｎｌの大きさよりも小さい関係性をもつ。オフバイアス電圧Ｖｎｈは「第１の値」の一実施例に対応し、オフバイアス電圧Ｖｎｌは「第２の値」の一実施例に対応する。
　オンバイアス電源Ｖｐの正極端子は電源ノード１２に接続され、負極端子は基準ノード１３に接続される。オフバイアス電源Ｖｎｈの正極端子は基準ノード１３に接続され、負極端子は出力ノード１４に電気的に接続される。オフバイアス電源Ｖｎｌの正極端子は基準ノード１３に接続され、負極端子は出力ノード１４に接続される。
　スイッチ１５は、電源ノード１２と出力ノード１４との間に接続される。
　オフバイアス切替回路１６は、スイッチ１６ｈと、スイッチ１６ｌとを有する。スイッチ１６ｈは、出力ノード１４とオフバイアス電源Ｖｎｈの負極端子との間に接続される。スイッチ１６ｌは、出力ノード１４とオフバイアス電源Ｖｎｌの負極端子との間に接続される。出力ノード１４と出力端子Ｔ２との間には、ゲート抵抗１７が接続される。
　ゲート電荷量検出回路１８は、ゲート抵抗１７に流れるゲート電流Ｉｇを時間積分することによって、ゲート電荷量Ｑｇを検出する。図７の例では、ゲート電荷量検出回路１８は、ゲート抵抗１７の端子間電圧からゲート電流Ｉｇを求め、これを時間積分してゲート電荷量Ｑｇを検出するように構成される。ゲート電流Ｉｇを積分する方法には様々あり、オペアンプを用いて積分する方法やＣＲフィルタを用いて積分する方法等がある。ゲート電流Ｉｇを検出する方法はどのような方法であってもよい。ゲート電荷量検出回路１８は、ゲート電荷量Ｑｇａの検出値を還流動作判定回路１９へ出力する。
　還流動作判定回路１９は、ゲート電荷量Ｑｇの検出値に基づいて、半導体素子１ａのダイオードが還流動作を行っているか否かを判定する。具体的には、還流動作判定回路１９は、予め定められた閾値Ｑｂを有しており、閾値Ｑｂとゲート電荷量Ｑｇの検出値とを比較することにより、半導体素子１ａのダイオードが還流動作を行っているか否かを判定する。
　制御回路１１は、ゲート指令信号ＧＳＷａに応じて、スイッチ１５およびオフバイアス切替回路１６を選択的にオンオフする。具体的には、ゲート指令信号ＧＳＷａがＨレベルのときには、制御回路１１は、スイッチ１５をオンし、オフバイアス切替回路１６をオフする。これにより、出力ノード１４が電源ノード１２に接続されるため、出力端子Ｔ２およびＴ３間にオンバイアス電源Ｖｐが接続される。その結果、半導体素子１ａのゲート－ソース間にはオンバイアス電圧Ｖｐが印加される。
　一方、ゲート指令信号ＧＳｗａがＬレベルのときには、制御回路１１は、スイッチ１５をオフし、オフバイアス切替回路１６をオンする。オフバイアス切替回路１６は、還流動作判定回路１９から与えられる判定結果に基づいて、スイッチ１６ｈ，１６ｌを選択的にオンする。スイッチ１６ｈがオンされることにより、出力ノード１４がオフバイアス電源Ｖｎｈの負極端子に接続されるため、出力端子Ｔ２およびＴ３間にオフバイアス電源Ｖｎｈが接続される。その結果、半導体素子１ａのゲート－ソース間にはオフバイアス電圧Ｖｎｈが印加される。スイッチ１６ｌがオンされることにより、出力ノード１４がオフバイアス電源Ｖｎｌの負極端子に接続されるため、出力端子Ｔ２およびＴ３間にオフバイアス電源Ｖｎｌが接続される。その結果、半導体素子１ａのゲート－ソース間にはオフバイアス電圧Ｖｎｌが印加される。
　すなわち、オフバイアス切替回路１６は、還流動作判定回路１９の判定結果に応じて、半導体素子１ａのゲート電圧Ｖｇａを、オフバイアス電圧Ｖｎｈとオフバイアス電圧Ｖｎｌとの間で切り替え可能に構成されている。
　（実施の形態１に従うゲート駆動回路の動作）
　次に、実施の形態１に従うゲート駆動回路１０ａの動作について説明する。
　図８は、半導体素子１ａ，１ｂの動作を示すタイムチャートである。図８には、半導体素子１ａ，１ｂのドレイン電圧Ｖｄｓ、ドレイン電流Ｉｄ、ゲート電圧Ｖｇ、ゲート電荷量Ｑｇ、ゲート電流Ｉｇ、およびゲート指令信号ＧＳＷの波形が示されている。各波形において、実線はＰ側半導体素子１ａの波形を示し、破線はＮ側半導体素子１ｂの波形を示している。
　図８に示すタイムチャートは、図５に示したタイムチャートとは、半導体素子１ｂのゲート電圧Ｖｇａの波形が異なる。その他の波形は図５に示した波形と同じであるため、詳細な説明を省略する。
　図８に示すように、時刻ｔ０にて、ゲート指令信号ＧＳＷａはＬレベルであり、ゲート指令信号ＧＳＷｂはＨレベルとなっている。ゲート駆動回路１０ａにおいて、制御回路１１は、Ｌレベルのゲート指令信号ＧＳＷａに応じて、スイッチ１５をオフし、オフバイアス切替回路１６をオンする。半導体素子１ａのゲート電荷量Ｑｇａは０となっている。還流動作判定回路１９は、ゲート電荷量Ｑｇａと閾値Ｑｂとを比較する。閾値Ｑｂは、０より大きく、デッドタイムＴｄ中のゲート電荷量Ｑａ以下の値に設定されている。Ｑｇａ＜Ｑｂのため、還流動作判定回路１９は、半導体素子１ａが還流動作中でないと判定する。
　オフバイアス切替回路１６は、半導体素子１ａが還流動作中でないと判定されたことに応じて、スイッチ１６ｈをオンし、スイッチ１６ｌをオフすることにより、オフバイアス電圧Ｖｎｈを半導体素子１ａのゲートに印加する。半導体素子１ａのゲート電圧Ｖｇａはオフバイアス電圧Ｖｎｈとなり、半導体素子１ａはオフ状態とされる。そのため、ドレイン電流Ｉｄａ＝０であり、ドレイン電圧Ｖｄｓａ＝ＶＤＣである。ＶＤＣは直流電源１１０の端子間電圧に相当する。半導体素子１ｂのゲート寄生容量Ｃｇｄ，Ｃｇｓは放電されているため、ゲート電荷量Ｑｇａは０となっている。
　時刻ｔ１にて、ゲート指令信号ＧＳＷｂがＨレベルからＬレベルに遷移した場合、半導体素子１ｂがターンオフされる。ゲート駆動回路１０ｂにおいて、制御回路１１は、Ｌレベルのゲート指令信号ＧＳＷｂに応答して、スイッチ１５をオフし、オフバイアス切替回路１６をオンする。オフバイアス切替回路１６は、最初にスイッチ１６ｈをオンし、スイッチ１６ｌをオフすることにより、オフバイアス電圧Ｖｎｈを半導体素子１ｂのゲートに印加する。半導体素子１ｂのゲート電圧Ｖｇｂはオフバイアス電圧Ｖｎｈとなることにより、半導体素子１ｂのゲート寄生容量Ｃｇｓ，Ｃｇｄに蓄えられていた電荷が放電されるため、ゲート電荷量ＱｇｂはＱｈから徐々に減少する。ゲート寄生容量Ｃｇｓ，Ｃｇｄの放電が完了したことに応じて、ゲート電荷量Ｑｇｂが０となる。
　還流動作判定回路１９は、ゲート電荷量Ｑｇｂと閾値Ｑｂとを比較する。Ｑｇｂ＜Ｑｂのため、還流動作判定回路１９は、半導体素子１ｂのダイオードが還流動作中でないと判定する。オフバイアス切替回路１６は、半導体素子１ｂのダイオードが還流動作中でないと判定されたことに応じて、スイッチ１６ｈをオン状態に維持することにより、オフバイアス電圧Ｖｎｈを半導体素子１ｂのゲートに印加し続ける。
　半導体素子１ｂがオフされたことに応じて、半導体素子１ａのダイオードに還流電流が流れる。ダイオードに還流電流が流れ始めたことに応じてドレイン電圧Ｖｄｓａが急峻に変化する過渡期間において、半導体素子１ａのゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗２６に流れることにより、ゲート電圧Ｖｇａが低下する。また、変位電流によってゲート寄生容量Ｃｇｄ，Ｃｇｓが充電されるため、ゲート電荷量Ｑｇａは０からＱａまで増加する。
　時刻ｔ１～ｔ２の期間はデッドタイムＴｄに相当する。デッドタイムＴｄでは、半導体素子１ａのダイオードに還流電流が流れ続ける。
　時刻ｔ２にて、ゲート指令信号ＧＳＷａがＬレベルからＨレベルに遷移した場合、半導体素子１ａがターンオンされる。具体的には、ゲート駆動回路１０ａは、Ｈレベルのゲート指令信号ＧＳＷａに応答して、スイッチ１５をオンし、オフバイアス切替回路１６をオフすることにより、半導体素子１ａのゲートに印加する電圧を、オフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｐに切り替える。電源ノード１２からゲート抵抗１７を経由して半導体素子１ａのゲートにゲート電流Ｉｇａが流れる。ゲート寄生容量Ｃｇｓ，Ｃｇｄが充電されるため、ゲート電荷量Ｑｇａは、Ｑａから徐々に増加し、Ｑｈに到達する。半導体素子１ａのドレイン－ソース間には還流電流が流れており、半導体素子１ａは還流動作を行っている。
　時刻ｔ３にて、ゲート指令信号ＧＳＷａがＨレベルからＬレベルに遷移した場合には、半導体素子１ａがターンオフされる。ゲート駆動回路１０ａにおいて、制御回路１１は、Ｌレベルのゲート指令信号ＧＳＷａに応答して、スイッチ１５をオフし、オフバイアス切替回路１６をオンする。オフバイアス切替回路１６は、最初にスイッチ１６ｈをオンし、スイッチ１６ｌをオフすることにより、オフバイアス電圧Ｖｎｈを半導体素子１ａのゲートに印加する。半導体素子１ａのゲート電圧Ｖｇａがオフバイアス電圧Ｖｎｈとなることにより、半導体素子１ａのゲート寄生容量Ｃｇｓ，Ｃｇｄに蓄えられていた電荷が放電されるため、ゲート電荷量ＱｇａはＱｈから徐々に減少する。
　ゲート電圧Ｖｇａはオンバイアス電圧Ｖｐからオフバイアス電圧Ｖｎに向かって徐々に低下する。ゲート電圧Ｖｇａがゲート閾値電圧Ｖｔｈ未満になると、半導体素子１ａはオフし始める。半導体素子１ａがオフになると、半導体素子１ａのダイオードに還流電流が流れ始める。そのため、ドレイン電圧Ｖｄｓａおよびドレイン電流Ｉｄａは、半導体素子１ａのターンオフによっても変化せずに一定値に維持される。
　ここで、図５で説明したように、時刻ｔ３～ｔ４のデッドタイムＴｄでは、半導体素子１ａのダイオードが還流動作を行うため、ゲート電荷量Ｑｇａは０まで減少せず、Ｑａを維持する。Ｑａは、半導体素子１ｂのターンオフ後のデッドタイムＴｄ（時刻ｔ１～ｔ２の期間）に蓄えられた電荷量に相当する。
　還流動作判定回路１９は、デッドタイムＴｄにおけるゲート電荷量Ｑｇａと閾値Ｑｂとを比較する。Ｑｇａ（＝Ｑａ）＞Ｑｂのため、還流動作判定回路１９は、半導体素子１ａのダイオードが還流動作中であると判定する。オフバイアス切替回路１６は、半導体素子１ａのダイオードが還流動作中であると判定されたことに応じて、スイッチ１６ｈをオフし、スイッチ１６ｌをオンする。これにより、半導体素子１ａのゲート電圧Ｖｇａは、オフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｎｌに切り替えられる。
　なお、ゲート電圧Ｖｇａをオフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｎｌに切り替えるタイミングは、半導体素子１ａのターンオフ（時刻ｔ３）に応じてゲート電流Ｉｇａが流れ終わった後のタイミングとすることが好ましい。このタイミングは、半導体素子１ａのゲート寄生容量Ｃｇｄ，Ｃｇｓおよびゲート抵抗１７の時定数に基づいて求めることができる。もしくは、データシート等に記載されている、半導体素子１ａの下降時間（Fall　Time）Ｔｆ等に基づいて、ゲート電圧Ｖｇａを切り替えるタイミングを求めることができる。下降時間Ｔｆは、半導体素子１ａがターンオフとなり、ドレイン電圧Ｖｄｓａが最大電圧Ｖｄｃの１０％から９０％まで上昇するのにかかる時間を表す。
　時刻ｔ４にて、ゲート指令信号ＧＳＷｂがＬレベルからＨレベルに遷移した場合には、半導体素子１ｂがターンオンされる。具体的には、ゲート駆動回路１０ｂは、Ｈレベルのゲート指令信号ＧＳＷｂに応答して、スイッチ１５をオンし、オフバイアス切替回路１６をオフすることにより、半導体素子１ｂのゲートに印加する電圧を、オフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｐに切り替える。
　半導体素子１ｂのターンオンに応じて、半導体素子１ｂにドレイン電流Ｉｄｂが流れ始めると、半導体素子１ａのダイオードのリカバリ動作を経て、半導体素子１ａのドレイン電圧Ｖｄｓａが急峻に変化する。時間に対するドレイン電圧Ｖｄｓａの変化ｄｖ／ｄｔが発生する間、半導体素子１ａのゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗１７に流れることにより、ゲート電圧Ｖｇａが上昇するとともに、ゲート電荷量ＱｇａがＱａから０まで減少する。
　ただし、時刻ｔ３～ｔ４のデッドタイムＴｄにおいて、半導体素子１ａのゲート電圧Ｖｇａがオフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｎｌに切り替えられているため、時刻ｔ４より後にゲート電圧Ｖｇａが瞬間的に上昇しても、ゲート電圧Ｖｇａがゲート閾値電圧Ｖｔｈを超えることがない。したがって、半導体素子１ａのセルフターンを未然に防ぐことができる。
　ゲート駆動回路１０ａにおいて、還流動作判定回路１９は、ゲート電荷量Ｑｇａと閾値Ｑｂとを比較する。Ｑｇａ（＝０）＜Ｑｂのため、還流動作判定回路１９は、半導体素子１ａが還流動作を終了したと判定する。オフバイアス切替回路１６は、半導体素子１ａが還流動作を終了したと判定されたことに応じて、スイッチ１６ｌをオフし、スイッチ１６ｈをオンする。これにより、半導体素子１ａのゲート電圧Ｖｇａは、オフバイアス電圧Ｖｎｌからオフバイアス電圧Ｖｎｈに切り替えられる。
　すなわち、ゲート駆動回路１０ａは、半導体素子１ａのダイオードがリカバリ動作を行うタイミングに合わせて、半導体素子１ａのゲート電圧Ｖｇａを、一時的にオフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｎｌに低下させる。これにより、ダイオードのリカバリ動作に応じてゲート電圧Ｖｇａが瞬間的に上昇してゲート閾値電圧Ｖｔｈを超えることを抑制することができる。
　ここで、半導体素子１のゲートの酸化膜には、ゲート－ソース間に印加される電圧（すなわち、ゲート電圧Ｖｇ）の大きさに応じた寿命がある。特に、ゲート電圧Ｖｇの大きさがゲート－ソース間にかけられる最大電圧を超えると、酸化膜が破壊される、または、酸化膜内部のイオン増加による経年変化が発生するおそれがある。酸化膜の劣化の進行を抑制するためには、ゲート電圧Ｖｇの大きさを小さくして酸化膜に印加される電界を緩和するか、ゲート電圧Ｖｇの印加時間を短くする必要がある。
　そのため、オフバイアス電圧をＶｎｌ（例えば－１０～－２０Ｖ）に固定した場合には、半導体素子１ａのセルフターンオンを防止できる一方で、半導体素子１ａのゲートの酸化膜の劣化を進行させることが懸念される。実施の形態１に従うゲート駆動回路１０ａは、半導体素子１ａのダイオードがリカバリ動作を行うタイミングのみオフバイアス電圧を一時的にＶｎｌとし、それ以外はオフバイアス電圧をＶｎｌよりも大きさが小さいＶｎｈ（例えば０～－５Ｖ）とするため、半導体素子１ａのダイオードがリカバリ動作を行わない期間のゲート電圧Ｖｇａの大きさを小さくすることができる。よって、半導体素子１ａのセルフターンオンを防止しつつ、ゲートの酸化膜の劣化の進行を抑制することが可能となる。
　以上、相電流ＩＬ＜０である場合に、半導体素子１ｂがＳＷ動作を行い、半導体素子１ａが還流動作を行うときの動作波形について説明した。相電流ＩＬ＞０である場合には、半導体素子１ａがＳＷ動作を行い、半導体素子１ｂが還流動作を行うが、その動作波形は図８と同様に考えることができる。
　図９は、実施の形態１に従うゲート駆動回路１０の動作を示すフローチャートである。図９には、制御装置１３０からのＬレベルのゲート指令信号ＧＳＷ（オフ指令）に従って、対応する半導体素子１をターンオフさせるときのゲート駆動回路１０の動作が示されている。Ｈレベルのゲート指令信号ＧＳＷ（オン指令）を受けたときの半導体素子１が還流動作を行っているか否かの判定は、オフバイアス電圧の切り替えに影響しないため説明を省略する。
　半導体素子１がオン状態のときには、半導体素子１のゲートにはオンバイアス電圧Ｖｐが印加されている。この状態で、ゲート駆動回路１０が制御装置１３０からＬレベルのゲート指令信号ＧＳＷ（オフ指令）を受けた場合（ステップＳ０１）、制御回路１１は、スイッチ１５をオフするとともに、オフバイアス切替回路１６をオンする。オフバイアス切替回路１６は、スイッチ１６ｈをオンし、スイッチ１６ｌをオフする（ステップＳ０２）。これにより、オフバイアス電圧Ｖｎｈが半導体素子１のゲートに印加される。半導体素子１のゲート電圧Ｖｇがオフバイアス電圧Ｖｎｈとなることにより、半導体素子１のゲート寄生容量Ｃｇｓ，Ｃｇｄに蓄えられていた電荷が放電され、ゲート電荷量ＱｇはＱｈから徐々に減少する。ゲート電圧Ｖｇａがオフバイアス電圧Ｖｎｈに向かって徐々に低下し、ゲート閾値電圧Ｖｔｈ未満になると、半導体素子１がオフし始める。
　還流動作判定回路１９は、ゲート電荷量検出回路１８により検出されるゲート電荷量Ｑｇと閾値Ｑｂとを比較する（ステップＳ０３）。ゲート電荷量Ｑｇが閾値Ｑｂ未満である場合（Ｓ０３のＮＯ判定時）、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中でないと判定する（ステップＳ１０）。
　一方、ゲート電荷量Ｑｇが閾値Ｑｂ以上である場合（Ｓ０３のＹＥＳ判定時）には、還流動作判定回路１９は続いて、現在のタイミングが半導体素子１のターンオフ期間後のデッドタイムＴｄ中であるか否かを判定する（ステップＳ０４）。ターンオフ期間は、半導体素子１のゲート寄生容量Ｃｇｄ，Ｃｇｓおよびゲート抵抗１７の時定数に基づいて求めることができる。もしくは、データシート等に記載されている、半導体素子１ａの下降時間Ｔｆ等に基づいて求めることができる。
　現在のタイミングが半導体素子１のターンオフ期間中である場合には、Ｓ０４はＮＯ判定とされる。この場合、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中でないと判定する（ステップＳ１０）。
　これに対して、現在のタイミングが半導体素子１のターンオフ期間後のデッドタイムＴｄ中である場合には（Ｓ０４のＹＥＳ判定時）、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中であると判定する（ステップＳ０５）。この場合、オフバイアス切替回路１６は、スイッチ１６ｈをオフし、スイッチ１６ｌをオンする（ステップＳ０６）。これにより、半導体素子１のゲート電圧Ｖｇは、オフバイアス電圧Ｖｎｈからオフバイアス電圧Ｖｎｌに切り替えられる。
　デッドタイムＴｄ中に、半導体素子１に直列接続される別の半導体素子１がターンオンされると、半導体素子１のダイオードがリカバリ動作を行うため、半導体素子１のドレイン電圧Ｖｄｓが急峻に変化する。時間に対するドレイン電圧Ｖｄｓの変化ｄｖ／ｄｔが発生する間、半導体素子１のゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。そのため、ゲート電圧Ｖｇが上昇するとともに、ゲート電荷量ＱｇがＱａから０まで減少する。
　還流動作判定回路１９は、ゲート電荷量検出回路１８により検出されるゲート電荷量Ｑｂと閾値Ｑｂとを比較する（ステップＳ０７）。ゲート電荷量Ｑｇが閾値Ｑｂ以上である場合（Ｓ０７のＮＯ判定時）、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中であると判定する（ステップＳ０５）。したがって、オフバイアス切替回路１６は、スイッチ１６ｌをオンし続けることにより（ステップＳ０６）、半導体素子１のゲート電圧Ｖｇをオフバイアス電圧Ｖｎｌに維持する。
　一方、ゲート電荷量Ｑｇが閾値Ｑｂ未満である場合（Ｓ０７のＹＥＳ判定時）、還流動作判定回路１９は、半導体素子１が還流動作を終了したと判定する（ステップＳ０８）。半導体素子１が還流動作を終了したと判定されたことに応じて、オフバイアス切替回路１６は、スイッチ１６ｌをオフし、スイッチ１６ｈをオンする（ステップＳ０９）。これにより、半導体素子１のゲート電圧Ｖｇは、オフバイアス電圧Ｖｎｌからオフバイアス電圧Ｖｎｈに切り替えられる。
　なお、図９のフローチャートでは、閾値Ｑｂを、半導体素子１が還流動作中であるか否かを判定する処理（ステップＳ０３）、および半導体素子１が還流動作を終了したか否かを判定する処理（ステップＳ０７）の両方に用いているが、半導体素子１の特性に応じて、これら２つの処理で互いに異なる閾値を用いる構成としてもよい。半導体素子１のセルフターンオンを確実に防止するためには、半導体素子１のダイオードのリカバリ動作のタイミングと、オフバイアス電圧Ｖｎｌからオフバイアス電圧Ｖｎｈに切り替えるタイミングとを良く検討して決めることが望ましい。したがって、半導体素子１の特性を考慮して各処理に用いる閾値を決めることは、セルフターンオンの防止にさらに効果的である。
　＜実施の形態１の効果＞
　以上説明したように、実施の形態１に従うゲート駆動回路１０は、対応する半導体素子１のゲート電荷量Ｑｇの検出値に基づいて、当該半導体素子１のダイオードが還流動作をしているか否かを判定するように構成される。したがって、各半導体素子１における電流の流通方向を検出するためのセンス端子の設置を必要とせず、簡易な構成で半導体素子のダイオードが還流動作をしているか否かを判定することができる。
　さらに、半導体素子１のダイオードが還流動作をしていると判定された場合には、ゲート駆動回路１０は、ゲート電荷量Ｑｇの検出値に基づいて、当該半導体素子１に直列接続される別の半導体素子１のターンオンに応じて当該半導体素子１のダイオードがリカバリ動作を行うタイミングに合わせて、オフバイアス電圧を一時的に低下させることができる。これによると、別の半導体素子１がターンオンするために必要な時間に対して過不足なくオフバイアス電圧を低下させることができる。また、別の半導体素子１のターンオンするタイミングを検知するための信号等が不要となる。したがって、簡易な構成で、半導体素子１のセルフターンオンを抑制するための回路であるオフバイアス切替回路１６を適当なタイミングで発動させることができる。その結果、半導体素子１のセルフターンオンを防止しつつ、ゲートの酸化膜の劣化の進行を抑制することが可能となる。
　実施の形態２．
　実施の形態２では、実施の形態１に従うゲート駆動回路１０の回路構成例について説明する。
　図１０は、図７に示したゲート駆動回路１０ａの回路構成例を示す図である。図１０に示すように、スイッチ１５は、ＮＰＮトランジスタから構成されている。ＮＰＮトランジスタのコレクタは電源ノード１２に接続され、エミッタは出力ノード１４に接続され、ベースは入力端子Ｔ１に接続されている。ＮＰＮトランジスタは、Ｈレベルのゲート指令信号ＧＳＷａ（オン指令）をベースに受けたときにオンされ、Ｌレベルのゲート指令信号ＧＳＷａ（オフ指令）をベースに受けたときにオフされる。
　ゲート電荷量検出回路１８は、差動増幅器３０と、ゲート電荷量演算器３２とを含む。差動増幅器３０は、ゲート抵抗１７の端子間電圧を検出する電圧検出器として機能する。ゲート電荷量演算器３２は、ゲート抵抗１７の端子間電圧およびゲート抵抗１７の抵抗値に基づいてゲート電流Ｉｇを検出し、検出されたゲート電流Ｉｇを積分することによりゲート電荷量Ｑｇを求める。
　還流動作判定回路１９は、否定（ＮＯＴ）回路４０と、遅延回路４２と、ワンショット回路４４と、比較器４６と、論理積（ＡＮＤ）回路４８とを含む。
　比較器４６は、ゲート電荷量演算器３２により求められたゲート電荷量Ｑｇａと、基準電圧Ｖｒｅｆとを比較する。基準電圧Ｖｒｅｆは、閾値Ｑｂに対応する電圧値である。ゲート電荷量Ｑｇａが基準電圧Ｖｒｅｆ（すなわち、閾値Ｑｂ）より大きい場合に、比較器４６はＨレベルの信号を出力する。ゲート電荷量Ｑｇａが基準電圧Ｖｒｅｆ（閾値Ｑｂ）より小さい場合に、比較器４６はＬレベルの信号を出力する。
　ＮＯＴ回路４０は、入力端子Ｔ１に入力されたゲート指令信号ＧＳＷａの反転信号を出力する。
　遅延回路４２は、ＮＯＴ回路４０の出力信号を受け取り、その出力信号を予め定めた遅延時間だけ遅延させて、遅延信号を生成する。ゲート指令信号ＧＳＷａがＨレベルからＬレベルに遷移した直後はゲート電荷量ＱｇａがＱｈであり、閾値Ｑｂよりも大きいため、半導体素子１ａのダイオードが還流動作をしていると誤って判定されてしまう。そのため、遅延回路４２における遅延時間は、半導体素子１のターンオフ時間に基づいて設定されている。また、半導体素子１ａがＳＷ動作を行っているときには、半導体素子１ａのターンオフに応じてゲート電荷量ＱｇａがＱｈから０に減少するため、ゲート電荷量Ｑｇａが閾値Ｑｂよりも小さくなるのを待つためにも遅延時間が設けられている。
　ワンショット回路４４は、ＮＯＴ回路４０の出力信号がＬレベルからＨレベルに遷移したことに応じて、ワンショットのパルス信号を生成する。すなわち、ワンショット回路４４は、制御装置１３０からオフ指令を受けた場合には、半導体素子１のターンオフ時間だけ遅れたワンショットのパルス信号を生成する。パルス信号のパルス幅は、デッドタイムＴｄに基づいて設定されている。パルス信号のパルス幅は、ワンショット回路４４内のＣＲ定数によって、デッドタイムＴｄだけ保持するように調整することができる。
　ＡＮＤ回路４８は、第１入力端子にワンショット回路４４のパルス信号を受け、第２入力端子に比較器４６の出力信号を受ける。ＡＮＤ回路４８は、２つの入力信号の論理和を演算し、演算結果を出力する。ＡＮＤ回路４８の出力信号は、ゲート電荷量Ｑｇａが閾値Ｑｂより大きい場合において、制御装置１３０からオフ指令を受けたタイミングから半導体素子１のターンオフ時間だけ遅れて、デッドタイムＴｄに相当する間だけＨレベルとなる。ＡＮＤ回路４８の出力信号は、オフバイアス切替回路１６に入力され、半導体素子１のゲート電圧Ｖｇを、オフバイアス電圧Ｖｈからオフバイアス電圧Ｖｎｌに切り替えるための信号として機能する。
　オフバイアス切替回路１６は、ＰＮＰトランジスタからなるスイッチ１６ｌ，スイッチ１６ｈと、ＮＯＴ回路５０と、ＡＮＤ回路５２とを含む。
　スイッチ１６ｈを構成するＰＮＰトランジスタは、エミッタが出力ノード１４に接続され、コレクタがオフバイアス電源Ｖｎｈの負極端子に接続され、ベースがＡＮＤ回路５２の出力端子に接続される。
　スイッチ１６ｌを構成するＰＮＰトランジスタは、エミッタが出力ノード１４に接続され、コレクタがオフバイアス電源Ｖｎｌの負極端子に接続され、ベースがＮＯＴ回路５０の出力端子に接続される。
　ＮＯＴ回路５０は、還流動作判定回路１９に含まれるＡＮＤ回路４８の出力信号の反転信号を生成し、生成した反転信号をスイッチ１６ｌのベースに入力する。
　ＡＮＤ回路５２は、ＡＮＤ回路４８の出力信号を第１入力端子に受け、ゲート指令信号ＧＳＷａを第２入力端子に受ける。ＡＮＤ回路５２は、これら２つの入力信号の論理積を演算し、演算結果をスイッチ１６ｈのベースに入力する。
　スイッチ１６ｌは、ＮＯＴ回路５０の出力信号がＬレベルとなる期間、すなわち、ＡＮＤ回路４８の出力信号がＨレベルとなる期間、オンされる。すなわち、ゲート電荷量Ｑｇａが閾値Ｑｂより大きい場合において、制御装置１３０からオフ指令を受けたタイミングから半導体素子１のターンオフ時間だけ遅れて、デッドタイムＴｄに相当する間だけ、スイッチ１６ｌはオンされる。スイッチ１６ｌがオンされたことに応じて、オフバイアス電圧Ｖｎｌが半導体素子１ａのゲートに印加される。
　スイッチ１６ｈは、ゲート指令信号ＳＷａがＬレベルであり、かつ、スイッチ１６ｌがオフされているときに、オンされる。スイッチ１６ｈがオンされたことに応じて、オフバイアス電圧Ｖｎｈが半導体素子１ａのゲートに印加される。
　図１０では、スイッチ１６ｌ，１６ｌにバイポーラトランジスタのプッシュプル回路を用いた構成を例示したが、スイッチ１６ｌ，１６ｈはこれに限るものではない。例えば、スイッチ１６ｌ，１６ｈにＭＯＳＦＥＴのプッシュプル回路を用いてもよい。
　実施の形態３．
　実施の形態１では、ゲート駆動回路１０が２種類のオフバイアス電源Ｖｎｈ、Ｖｎｌを有しており、還流動作判定回路１９の判定結果に応じて、半導体素子１のゲート電圧Ｖｇを、オフバイアス電圧Ｖｎｈとオフバイアス電圧Ｖｎｌとの間で切り替える構成について説明した。
　実施の形態３では、１種類のオフバイアス電源Ｖｎを用いて、オフバイアス電圧を切り替える構成について説明する。
　図１１は、実施の形態３に従うゲート駆動回路１０ａの構成例を示すブロック図である。ゲート駆動回路１０ａは、Ｐ側半導体素子１ａを駆動する。Ｐ側半導体素子１ａを駆動するゲート駆動回路１０ａと、Ｎ側半導体素子１ｂを駆動するゲート駆動回路１０ｂとは基本的には共通の構成を有するため、以下では、ゲート駆動回路１０ａの構成について代表的に説明する。
　図１１に示すように、実施の形態３に従うゲート駆動回路１０ａは、入力端子Ｔ１、出力端子Ｔ２，Ｔ３，制御回路１１、スイッチ１５、オフバイアス切替回路１６、ゲート電荷量検出回路１８、および還流動作判定回路１９を含む。
　実施の形態３に従うゲート駆動回路１０ａは、図７に示した実施の形態１に従うゲート駆動回路１０ａとは、制御回路１１の構成が異なる。制御回路１１は、半導体素子１ａのゲートに印加するオンバイアス電圧Ｖｐを生成するためのオンバイアス電源Ｖｐと、半導体素子１ａのゲートに印加するオフバイアス電圧Ｖｎを生成するためのオフバイアス電源Ｖｎとを有する。制御回路１１は、図７に示した制御回路１１とは、１種類のオフバイアス電源Ｖｎを有する点が異なる。
　オンバイアス電源Ｖｐの正極端子は電源ノード１２に接続され、負極端子は基準ノード１３に接続される。オフバイアス電源Ｖｎの正極端子は基準ノード１３に接続され、負極端子は出力ノード１４に電気的に接続される。
　オフバイアス切替回路１６のスイッチ１６ｈは、出力ノード１４と基準ノード１３との間に接続される。スイッチ１６ｌは、出力ノード１４とオフバイアス電源Ｖｎの負極端子との間に接続される。
　制御回路１１は、ゲート指令信号ＧＳＷａに応じて、スイッチ１５およびオフバイアス切替回路１６を選択的にオンオフする。具体的には、ゲート指令信号ＧＳＷａがＨレベルのときには、制御回路１１は、スイッチ１５をオンし、オフバイアス切替回路１６をオフする。これにより、出力ノード１４が電源ノード１２に接続されるため、出力端子Ｔ２およびＴ３間にオンバイアス電源Ｖｐが接続される。その結果、半導体素子１ａのゲート－ソース間にはオンバイアス電圧Ｖｐが印加される。
　一方、ゲート指令信号ＧＳｗａがＬレベルのときには、制御回路１１は、スイッチ１５をオフし、オフバイアス切替回路１６をオンする。オフバイアス切替回路１６は、還流動作判定回路１９から与えられる判定結果に基づいて、スイッチ１６ｈ，１６ｌを選択的にオンする。スイッチ１６ｈがオンされることにより、出力ノード１４が基準ノード１３に接続されるため、半導体素子１ａのゲートとソースとが同電位となる。すなわち、半導体素子１ａのゲート－ソース間には０Ｖが印加される。
　スイッチ１６ｌがオンされることにより、出力ノード１４がオフバイアス電源Ｖｎの負極端子に接続されるため、出力端子Ｔ２およびＴ３間にオフバイアス電源Ｖｎが接続される。その結果、半導体素子１ａのゲート－ソース間にはオフバイアス電圧Ｖｎが印加される。オフバイアス電圧Ｖｎは０Ｖ未満の電圧である。
　すなわち、実施の形態３では、オフバイアス切替回路１６は、還流動作判定回路１９の判定結果に応じて、半導体素子１ａのゲート電圧Ｖｇａを、０Ｖとオフバイアス電圧Ｖｎとの間で切り替え可能に構成されている。このようにオフバイアス電圧Ｖｎｈを０Ｖとしたことで、オフバイアス電源が１種類で足りるため、ゲート駆動回路１０ａの小型化および低コスト化が可能となる。
　なお、実施の形態３に従うゲート駆動回路１０の動作は、図８および図９に示した実施の形態１に従うゲート駆動回路１０の動作と同じである。すなわち、半導体素子１のダイオードがリカバリ動作を行うタイミングのみオフバイアス電圧を一時的に０未満の電圧Ｖｎとし、それ以外はオフバイアス電圧を０Ｖとするため、半導体素子１のセルフターンオンを防止しつつ、ゲートの酸化膜の劣化の進行を抑制することが可能となる。したがって、実施の形態３においても実施の形態１と同様の効果を得ることができる。
　さらに、実施の形態３によれば、実施の形態１に比べて、オフバイアス電圧の大きさを小さくすることができるため、ゲートの酸化膜へのダメージを低減することができる。
　実施の形態４．
　実施の形態１では、還流動作判定回路１９の判定結果に応じて、オフバイアス切替回路１６が半導体素子１のゲート電圧Ｖｇを、オフバイアス電圧Ｖｎｈとオフバイアス電圧Ｖｎｌとの間で切り替える構成について説明した。
　実施の形態４では、還流動作判定回路１９の判定結果に応じて、半導体素子１のゲート抵抗の抵抗値を切り替える構成について説明する。この構成は、以下に説明するように、半導体素子１のダイオードのリカバリ動作時にゲート抵抗に流れる変位電流に応じて、ゲート電圧Ｖｇが瞬間的に上昇することに着目したものである。ゲート駆動回路１０は、リカバリ動作のタイミングに合わせてゲート抵抗の抵抗値を一時的に低下させることにより、このゲート電圧Ｖｇの上昇を抑制するように構成される。
　（実施の形態４に従うゲート駆動回路の構成例）
　図１２は、実施の形態４に従うゲート駆動回路１０ａの構成例を示すブロック図である。ゲート駆動回路１０ａは、Ｐ側半導体素子１ａを駆動する。Ｐ側半導体素子１ａを駆動するゲート駆動回路１０ａと、Ｎ側半導体素子１ｂを駆動するゲート駆動回路１０ｂとは基本的には共通の構成を有するため、以下では、ゲート駆動回路１０ａの構成について代表的に説明する。
　図１２に示すように、ゲート駆動回路１０ａは、入力端子Ｔ１と、出力端子Ｔ２，Ｔ３と、制御回路１１と、スイッチ１５ａ，１５ｂと、ゲート抵抗１７と、ゲート電荷量検出回路１８と、還流動作判定回路１９と、ゲート抵抗切替回路２０とを含んで構成される。
　実施の形態３に従うゲート駆動回路１０ａは、図７に示した実施の形態１に従うゲート駆動回路１０ａとは、スイッチ１５およびオフバイアス切替回路１６に代えて、スイッチ１５ａ，１５ｂおよびゲート抵抗切替回路２０を有する点が異なる。
　制御回路１１は、半導体素子１ａのゲートに印加するオンバイアス電圧Ｖｐを生成するためのオンバイアス電源Ｖｐと、半導体素子１ａのゲートに印加するオフバイアス電圧Ｖｎを生成するためのオフバイアス電源Ｖｎとを有する。オンバイアス電源Ｖｐの正極端子は電源ノード１２に接続され、負極端子は基準ノード１３に接続される。オフバイアス電源Ｖｎの正極端子は基準ノード１３に接続され、負極端子は出力ノード１４に電気的に接続される。
　スイッチ１５ａは、電源ノード１２と出力ノード１４との間に接続される。スイッチ１５ｂは、出力ノード１４とオフバイアス電源Ｖｎの負極端子との間に接続される。出力ノード１４と出力端子Ｔ２との間には、ゲート抵抗１７およびゲート抵抗切替回路２０が接続される。
　制御回路１１は、ゲート指令信号ＧＳＷａに応じて、スイッチ１５ａ，１５ｂを選択的にオンオフする。具体的には、ゲート指令信号ＧＳＷａがＨレベルのときには、制御回路１１は、スイッチ１５ａをオンし、スイッチ１５ｂをオフする。これにより、出力ノード１４が電源ノード１２に接続されるため、出力端子Ｔ２およびＴ３間にオンバイアス電源Ｖｐが接続される。その結果、半導体素子１ａのゲート－ソース間にはオンバイアス電圧Ｖｐが印加される。
　一方、ゲート指令信号ＧＳｗａがＬレベルのときには、制御回路１１は、スイッチ１５ａをオフし、スイッチ１５ｂをオンする。これにより、出力ノード１４がオフバイアス電源Ｖｎの負極端子に接続されるため、出力端子Ｔ２およびＴ３間にオフバイアス電源Ｖｎが接続される。その結果、半導体素子１ａのゲート－ソース間にはオフバイアス電圧Ｖｎが印加される。
　ゲート抵抗１７の両端にはゲート電荷量検出回路１８が接続されている。ゲート電荷量検出回路１８は、ゲート抵抗１７の端子間電圧からゲート電流Ｉｇａを求め、これを時間積分してゲート電荷量Ｑｇａを検出する。ゲート電流Ｉｇａを求めるために、ゲート抵抗１７の抵抗値は固定値Ｒｇ０とされている。
　還流動作判定回路１９は、ゲート電荷量Ｑｇａの検出値に基づいて、半導体素子１ａのダイオードが還流動作を行っているか否かを判定する。上述したように、還流動作判定回路１９は、閾値Ｑｂとゲート電荷量Ｑｇの検出値とを比較することにより、半導体素子１ａのダイオードが還流動作を行っているか否かを判定する。
　ゲート抵抗切替回路２０は、可変抵抗を有しており、還流動作判定回路１９から与えられる判定結果に応じて、抵抗値を変更可能に構成されている。後述するように、ゲート抵抗切替回路２０は、還流動作判定回路１９の判定結果に応じて、半導体素子１ａのゲート抵抗Ｒｇａの抵抗値を、２種類の抵抗値の間で切り替える。
　図１３は、図１２に示したゲート駆動回路１０ａの回路構成例を示す図である。ゲート電荷量検出回路１８および還流動作判定回路１９の回路構成は、図１０に示した回路構成と同じであるため、説明を省略する。
　スイッチ１５ａは、ＮＰＮトランジスタから構成されている。ＮＰＮトランジスタのコレクタは電源ノード１２に接続され、エミッタは出力ノード１４に接続され、ベースは入力端子Ｔ１に接続されている。ＮＰＮトランジスタは、Ｈレベルのゲート指令信号ＧＳＷａ（オン指令）をベースに受けたときにオンされ、Ｌレベルのゲート指令信号ＧＳＷａ（オフ指令）をベースに受けたときにオフされる。
　スイッチ１５ｂは、ＰＮＰトランジスタから構成されている。ＰＮＰトランジスタのエミッタは出力ノード１４に接続され、コレクタはオフバイアス電源Ｖｎの負極端子に接続され、ベースは入力端子Ｔ１に接続されている。ＰＮＰトランジスタは、Ｈレベルのゲート指令信号ＧＳＷａ（オン指令）をベースに受けたときにオフされ、Ｌレベルのゲート指令信号ＧＳＷａ（オフ指令）をベースに受けたときにオンされる。
　ゲート抵抗切替回路２０は、半導体素子１ａをオンするためのゲート抵抗Ｒｇｏｎと、半導体素子１ａをオフするためのゲート抵抗Ｒｇｏｆｆと、逆流防止用のダイオードＤ１，Ｄ２と、スイッチ６０とを含む。
　ダイオードＤ１およびゲート抵抗Ｒｇｏｎは、出力ノード１４とゲート抵抗１７との間に直列に接続される。ダイオードＤ１は、正方向（ゲート寄生容量Ｃｇｄ，Ｃｇｓを充電する方向）のゲート電流Ｉｇをゲート抵抗Ｒｇｏｎに流す一方で、負方向（ゲート寄生容量Ｃｇｄ，Ｃｇｓから放電する方向）のゲート電流Ｉｇがゲート抵抗Ｒｇｏｎに流れることを阻止する。
　ダイオードＤ２およびゲート抵抗Ｒｇｏｆｆは、出力ノード１４とゲート抵抗１７との間に直列に接続される。ダイオードＤ２は、負方向のゲート電流Ｉｇをゲート抵抗Ｒｇｏｆｆに流す一方で、正方向のゲート電流Ｉｇがゲート抵抗Ｒｇｏｆｆに流れることを阻止する。
　スイッチ６０は、ゲート抵抗Ｒｇｏｆｆと並列に接続される。スイッチ６０をオンすることにより、ゲート抵抗Ｒｇｏｆｆが短絡されて抵抗値が０となる。スイッチ６０のオンオフは、還流動作判定回路１９によって制御される。
　具体的には、還流動作判定回路１９は、半導体素子１ａのダイオードが還流動作中であると判定された場合に、スイッチ６０をオンする。スイッチ６０がオンされることにより、還流動作中における半導体素子１ａのゲート抵抗Ｒｇａは、ゲート抵抗１７の抵抗値Ｒｇ０となる。
　一方、半導体素子１ａのダイオードが還流動作中でない場合、または、半導体素子１ａのダイオードの還流動作が終了したと判定された場合には、還流動作判定回路１９は、スイッチ６０をオフする。スイッチ６０がオフされることにより、半導体素子１ａのゲート抵抗Ｒｇａは、ゲート抵抗１７の抵抗値Ｒｇ０とゲート抵抗Ｒｇｏｎまたはゲート抵抗Ｒｇｏｆｆの抵抗値との和となる。
　すなわち、半導体素子１ａをターンオンするときには、スイッチ１５ａがオンされて半導体素子１ａのゲートにオンバイアス電圧Ｖｐが印加される。これにより、電源ノード１２からスイッチ１５ａ、出力ノード１４、ダイオードＤ１、ゲート抵抗Ｒｇｏｎおよびゲート抵抗１７を経由して、正方向にゲート電流Ｉｇが一時的に流れる。半導体素子１ａのゲート抵抗Ｒｇａの抵抗値はＲｇ０＋Ｒｇｏｎとなる。
　一方、半導体素子１ａをターンオフするときには、スイッチ１５ｂがオンされて半導体素子１ａのゲートにオフバイアス電圧Ｖｎが印加される。これにより、半導体素子１ａのゲートからゲート抵抗１７、ゲート抵抗Ｒｇｏｆｆ、ダイオードＤ２、出力ノード１４、スイッチ１５ｂを経由して、負方向にゲート電流Ｉｇが一時的に流れる。半導体素子１ａのゲート抵抗Ｒｇａの抵抗値はＲｇ０＋Ｒｇｏｆｆとなる。
　上述したように、半導体素子１ａがターンオフされて半導体素子１ａのダイオードが還流動作を行っている間は、スイッチ６０が一時的にオンされる。これによりゲート抵抗Ｒｇｏｆｆがバイパスされるため、ゲート抵抗Ｒｇａの抵抗値はＲｇ０＋ＲｇｏｆｆからＲｇ０に低下する。
　半導体素子１ａのダイオードのリカバリ動作によってドレイン電圧Ｖｄｓの急峻な変化ｄｖ／ｄｔが発生する間、半導体素子１のゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗Ｒｇａに流れることで、ゲート電圧Ｖｇａが上昇する。ゲート電圧Ｖｇａの上昇量ΔＶｇａは、変位電流とゲート抵抗Ｒｇａの抵抗値との積で表すことができる（ΔＶｇｓ＝（Ｃｇｄ×ｄｖ／ｄｔ）×Ｒｇａ）。実施の形態４では、変位電流が流れる間にゲート抵抗Ｒｇａの抵抗値を一時的に低下させることで、上昇量ΔＶｇａを小さくすることができる。これにより、ゲート電圧Ｖｇａの上昇を抑制することができるため、半導体素子１ａのセルフターンオンを防止することが可能となる。
　なお、半導体素子１ａのダイオードのリカバリ動作によってゲート電荷量ＱｇがＱａから０まで減少すると、還流動作判定回路１９は、半導体素子１ａのダイオードの還流動作が終了したと判定して、スイッチ６０をオフする。これにより、ゲート抵抗Ｒｇａの抵抗値はＲｇ０からＲｇ０＋Ｒｇｏｆｆに切り替わる。
　ここで、ゲート抵抗Ｒｇａの抵抗値が小さい場合には、ゲート電圧Ｖｇａの上昇を抑えて半導体素子１ａのセルフターンオンを防止できる一方で、ゲート配線の浮遊インダクタンス成分による振動が生じ、ゲート誤点弧の原因となる可能性がある。また、電磁ノイズによる影響を受けやすくなるため、同様にゲート誤点弧の引き金となる可能性がある。実施の形態４に従うゲート駆動回路１０ａは、半導体素子１ａのダイオードがリカバリ動作を行うタイミングのみゲート抵抗Ｒｇａの抵抗値を一時的にＲｇ０に低下させ、それ以外はゲート抵抗Ｒｇａの抵抗値をＲｇｏｆｆ＋Ｒｇとするため、半導体素子１ａのセルフターンオンを防止しつつ、ゲートの振動をダンピングさせることが可能となる。その結果、半導体素子１ａの誤点弧を防ぐことができる。
　（実施の形態４に従うゲート駆動回路の動作）
　次に、実施の形態４に従うゲート駆動回路１０ａの動作について説明する。
　図１４は、半導体素子１ａ，１ｂの動作を示すタイムチャートである。図１４には、半導体素子１ａ，１ｂのドレイン電圧Ｖｄｓ、ドレイン電流Ｉｄ、ゲート電圧Ｖｇ、ゲート電荷量Ｑｇ、ゲート抵抗切替回路２０のスイッチ６０、およびゲート指令信号ＧＳＷの波形が示されている。各波形において、実線はＰ側半導体素子１ａの波形を示し、破線はＮ側半導体素子１ｂの波形を示している。
　図１４に示すタイムチャートは、図５に示したタイムチャートとは、半導体素子１ａのゲート電圧Ｖｇａの波形が異なる。その他の波形は図５に示した波形と同じであるため、詳細な説明を省略する。
　図１４に示すように、時刻ｔ０にて、ゲート指令信号ＧＳＷａはＬレベルであり、ゲート指令信号ＧＳＷｂはＨレベルとなっている。ゲート駆動回路１０ａにおいて、制御回路１１は、Ｌレベルのゲート指令信号ＧＳＷａに応じて、スイッチ１５ａをオフし、スイッチ１５ｂをオンする。半導体素子１ａのゲート電圧Ｖｇａはオフバイアス電圧Ｖｎとなり、半導体素子１ａはオフ状態とされる。そのため、ドレイン電流Ｉｄａ＝０であり、ドレイン電圧Ｖｄｓａ＝ＶＤＣである。半導体素子１ｂのゲート寄生容量Ｃｇｄ，Ｃｇｓは放電されているため、ゲート電荷量Ｑｇａは０となっている。
　還流動作判定回路１９は、ゲート電荷量Ｑｇａと閾値Ｑｂとを比較する。Ｑｇａ＜Ｑｂのため、還流動作判定回路１９は、半導体素子１ａのダイオードが還流動作中でないと判定し、ゲート抵抗切替回路２０のスイッチ６０をオフする。よって、半導体素子１ａのゲート抵抗Ｒｇａの抵抗値はＲｇ０＋Ｒｇｏｆｆとなる。
　時刻ｔ１にて、ゲート指令信号ＧＳＷｂがＨレベルからＬレベルに遷移した場合、半導体素子１ｂがターンオフされる。ゲート駆動回路１０ｂにおいて、制御回路１１は、Ｌレベルのゲート指令信号ＧＳＷｂに応答して、スイッチ１５ａをオフし、スイッチ１５ｂをオンすることにより、オフバイアス電圧Ｖｎを半導体素子１ｂのゲートに印加する。半導体素子１ｂのゲート電圧Ｖｇｂはオフバイアス電圧Ｖｎとなることにより、半導体素子１ｂのゲート電荷量ＱｇｂはＱｈから徐々に減少する。ゲート寄生容量Ｃｇｓ，Ｃｇｄの放電が完了したことに応じて、ゲート電荷量Ｑｇｂが０となる。
　還流動作判定回路１９は、ゲート電荷量Ｑｇｂと閾値Ｑｂとを比較する。Ｑｇｂ＜Ｑｂのため、還流動作判定回路１９は、半導体素子１ｂのダイオードが還流動作中でないと判定し、ゲート抵抗切替回路２０のスイッチ６０をオフ状態に維持する。よって、半導体素子１ｂのゲート抵抗Ｒｇｂの抵抗値はＲｇ０＋Ｒｇｏｆｆとなる。
　半導体素子１ｂがオフされたことに応じて、半導体素子１ａのダイオードに還流電流が流れる。ダイオードに還流電流が流れ始めたことに応じてドレイン電圧Ｖｄｓａが急峻に変化する過渡期間において、半導体素子１ａのゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗１７およびゲート抵抗切替回路２０のゲート抵抗Ｒｇａに流れることにより、ゲート電圧Ｖｇａが低下する。また、変位電流によってゲート寄生容量Ｃｇｄ，Ｃｇｓが充電されるため、ゲート電荷量Ｑｇａは０からＱａまで増加する。
　時刻ｔ１～ｔ２の期間はデッドタイムＴｄに相当する。デッドタイムＴｄでは、半導体素子１ａのダイオードに還流電流が流れ続ける。
　時刻ｔ２にて、ゲート指令信号ＧＳＷａがＬレベルからＨレベルに遷移した場合、半導体素子１ａがターンオンされる。具体的には、ゲート駆動回路１０ａは、Ｈレベルのゲート指令信号ＧＳＷａに応答して、スイッチ１５ａをオンし、スイッチ１５ｂをオフすることにより、半導体素子１ａのゲートに印加する電圧を、オフバイアス電圧Ｖｎからオフバイアス電圧Ｖｐに切り替える。電源ノード１２からゲート抵抗切替回路２０のゲート抵抗Ｒｇｏｎおよびゲート抵抗１７を経由して半導体素子１ａのゲートにゲート電流Ｉｇａが流れる。ゲート寄生容量Ｃｇｓ，Ｃｇｄが充電されるため、ゲート電荷量Ｑｇａは、Ｑａから徐々に増加し、Ｑｈに到達する。半導体素子１ａのドレイン－ソース間には還流電流が流れており、半導体素子１ａは還流動作を行っている。
　時刻ｔ３にて、ゲート指令信号ＧＳＷａがＨレベルからＬレベルに遷移した場合には、半導体素子１ａがターンオフされる。ゲート駆動回路１０ａにおいて、制御回路１１は、Ｌレベルのゲート指令信号ＧＳＷａに応答して、スイッチ１５ａをオフし、スイッチ１５ｂをオンすることにより、オフバイアス電圧Ｖｎを半導体素子１ａのゲートに印加する。
　半導体素子１ａのゲート電圧Ｖｇａはオフバイアス電圧Ｖｎとなることにより、ゲート電荷量ＱｇｂはＱｈから徐々に減少する。ゲート電圧Ｖｇａはオンバイアス電圧Ｖｐからオフバイアス電圧Ｖｎに向かって徐々に低下する。ゲート電圧Ｖｇａがゲート閾値電圧Ｖｔｈ未満になると、半導体素子１ａはオフし始める。半導体素子１ａがオフになると、半導体素子１ａのダイオードに還流電流が流れ始める。そのため、ドレイン電圧Ｖｄｓａおよびドレイン電流Ｉｄａは、半導体素子１ａのターンオフによっても変化せずに一定値に維持される。
　時刻ｔ３～ｔ４のデッドタイムＴｄでは、半導体素子１ａのダイオードが還流動作を行うため、ゲート電荷量Ｑｇａは０まで減少せず、Ｑａを維持する。還流動作判定回路１９は、半導体素子１ａのターンオフ直後のデッドタイムＴｄにおけるゲート電荷量Ｑｇａと閾値Ｑｂとを比較する。Ｑｇａ（＝Ｑａ）＞Ｑｂのため、還流動作判定回路１９は、半導体素子１ａのダイオードが還流動作中であると判定する。還流動作判定回路１９は、半導体素子１ａのダイオードが還流動作中であると判定されたことに応じて、半導体素子１ａのターンオフ後の時刻ｔ５にてスイッチ６０をオンする。これにより、半導体素子１ａのゲート抵抗Ｒｇａの抵抗値は、Ｒｇｏｆｆ＋Ｒｇ０からＲｇ０に切り替えられる。
　なお、ゲート抵抗ＲｇａをＲｇｏｆｆ＋Ｒｇ０からＲｇ０に切り替えるタイミングは、半導体素子１ａのターンオフ（時刻ｔ３）に応じてゲート電流Ｉｇａが流れ終わった後のタイミングとすることが好ましい。このタイミングは、半導体素子１ａのゲート寄生容量Ｃｇｄ，Ｃｇｓおよびゲート抵抗１７の時定数に基づいて求めることができる。もしくは、データシート等に記載されている、半導体素子１ａの下降時間Ｔｆ等に基づいて、ゲート電圧Ｖｇａを切り替えるタイミングを求めることができる。
　時刻ｔ４にて、ゲート指令信号ＧＳＷｂがＬレベルからＨレベルに遷移した場合には、半導体素子１ｂがターンオンされる。具体的には、ゲート駆動回路１０ｂは、Ｈレベルのゲート指令信号ＧＳＷｂに応答して、スイッチ１５ａをオンし、スイッチ１５ｂをオフすることにより、半導体素子１ｂのゲートに印加する電圧を、オフバイアス電圧Ｖｎからオンバイアス電圧Ｖｐに切り替える。
　半導体素子１ｂのターンオンに応じて、半導体素子１ｂにドレイン電流Ｉｄｂが流れ始めると、半導体素子１ａのダイオードのリカバリ動作を経て、半導体素子１ａのドレイン電圧Ｖｄｓａが急峻に変化する。時間に対するドレイン電圧Ｖｄｓａの変化ｄｖ／ｄｔが発生する間、半導体素子１ａのゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。この変位電流がゲート抵抗１７およびスイッチ６０に流れることにより、ゲート電荷量ＱｇａがＱａから０まで減少する。
　ただし、時刻ｔ３～ｔ４のデッドタイムＴｄにおいて、半導体素子１ａのゲート抵抗Ｒｇａの抵抗値がＲｇｏｆｆ＋Ｒｇ０からＲｇ０に低下しているため、時刻ｔ４より後に変位電流がゲート抵抗１７およびゲート抵抗切替回路２０に流れても、ゲート電圧Ｖｇａは上昇量ΔＶｇａが抑制されてゲート閾値電圧Ｖｔｈを超えることがない。よって、半導体素子１ａがセルフターンされることを防ぐことができる。したがって、半導体素子１ａ，１ｂに過大な短絡電流が流れて半導体素子１ａ，１ｂが破壊に至ることを回避することができる。
　ゲート駆動回路１０ａにおいて、還流動作判定回路１９は、ゲート電荷量Ｑｇａと閾値Ｑｂとを比較する。Ｑｇａ＜Ｑｂのため、還流動作判定回路１９は、半導体素子１ａが還流動作を終了したと判定する。還流動作判定回路１９は、半導体素子１ａが還流動作を終了したと判定されたことに応じて、時刻ｔ６にてスイッチ６０をオフする。これにより、半導体素子１ａのゲート抵抗Ｒｇａの抵抗値はＲｇ０からＲｇｏｆｆ＋Ｒｇ０に切り替えられる。
　すなわち、ゲート駆動回路１０ａは、半導体素子１ａのダイオードがリカバリ動作を行うタイミングに合わせて、半導体素子１ａのゲート抵抗Ｒｇａの抵抗値を、一時的にＲｇｏｆｆ＋Ｒｇ０からＲｇ０に低下させる。これにより、リカバリ動作に応じてゲート電圧Ｖｇａが瞬間的に上昇してゲート閾値電圧Ｖｔｈを超えることを抑制することができる。
　さらにゲート駆動回路１０ａは、半導体素子１ａのダイオードがリカバリ動作を行うタイミング以外は、ゲート抵抗Ｒｇａの抵抗値をＲｇｏｆｆ＋Ｒｇとするため、半導体素子１ａのゲートの振動をダンピングさせることができ、結果的に半導体素子１ａの誤点弧を防止することが可能となる。
　以上、相電流ＩＬ＜０である場合に、半導体素子１ｂがＳＷ動作を行い、半導体素子１ａが還流動作を行うときの動作波形について説明した。相電流ＩＬ＞０である場合には、半導体素子１ａがＳＷ動作を行い、半導体素子１ｂが還流動作を行うが、その動作波形は図１４と同様に考えることができる。
　図１５は、実施の形態４に従うゲート駆動回路１０の動作を示すフローチャートである。図１５には、制御装置１３０からのＬレベルのゲート指令信号ＧＳＷ（オフ指令）に従って、対応する半導体素子１をターンオフさせるときのゲート駆動回路１０の動作が示されている。Ｈレベルのゲート指令信号ＧＳＷ（オン指令）を受けたときの半導体素子１が還流動作を行っているか否かの判定は、ゲート抵抗Ｒｇの切り替えに影響しないため説明を省略する。
　図１５に示すフローチャートは、図９に示したフローチャートとは、ステップＳ０２，Ｓ０６，Ｓ０９がステップＳ１１～Ｓ１４に置き換えられている点が異なる。
　図１５に示すように、半導体素子１がオン状態のときには、半導体素子１のゲートにはオンバイアス電圧Ｖｐが印加されている。この状態で、制御装置１３０からＬレベルのゲート指令信号ＧＳＷ（オフ指令）を受けた場合（ステップＳ０１）、ゲート駆動回路１０の制御回路１１は、スイッチ１５ａをオフするとともに、スイッチ１５ｂをオフする（ステップＳ１１）。これにより、オフバイアス電圧Ｖｎが半導体素子１のゲートに印加される。ゲート抵抗切替回路２０は、スイッチ６０をオフ状態に維持している（ステップＳ１３）。したがって、半導体素子１のゲート抵抗Ｒｇの抵抗値はＲｇｏｆｆ＋Ｒｇとなる。
　半導体素子１のゲート電圧Ｖｇがオフバイアス電圧Ｖｎとなることにより、ゲート電荷量ＱｇはＱｈから徐々に減少する。ゲート電圧Ｖｇａがオフバイアス電圧Ｖｎに向かって徐々に低下し、ゲート閾値電圧Ｖｔｈ未満になると、半導体素子１がオフし始める。還流動作判定回路１９は、ゲート電荷量検出回路１８により検出されるゲート電荷量Ｑｇと閾値Ｑｂとを比較する（ステップＳ０３）。ゲート電荷量Ｑｇが閾値Ｑｂ未満である場合（Ｓ０３のＮＯ判定時）、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中でないと判定する（ステップＳ１０）。
　一方、ゲート電荷量Ｑｇが閾値Ｑｂ以上である場合（Ｓ０３のＹＥＳ判定時）には、還流動作判定回路１９は続いて、現在のタイミングが半導体素子１のターンオフ期間後のデッドタイムＴｄ中であるか否かを判定する（ステップＳ０４）。ターンオフ期間は、半導体素子１のゲート寄生容量Ｃｇｄ，Ｃｇｓおよびゲート抵抗１７の時定数に基づいて求めることができる。もしくは、データシート等に記載されている、半導体素子１ａの下降時間Ｔｆ等に基づいて求めることができる。
　現在のタイミングが半導体素子１のターンオフ期間中である場合には、Ｓ０４はＮＯ判定とされる。この場合、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中でないと判定する（ステップＳ１０）。
　これに対して、現在のタイミングが半導体素子１のターンオフ期間後のデッドタイムＴｄ中である場合には（Ｓ０４のＹＥＳ判定時）、還流動作判定回路１９は、半導体素子１のダイオードが還流動作中であると判定する（ステップＳ０５）。この場合、ゲート抵抗切替回路２０は、スイッチ６０をオンする（ステップＳ１３）。これにより、半導体素子１のゲート抵抗Ｒｇの抵抗値はＲｇｏｆｆ＋ＲｇからＲｇに切り替えられる。
　デッドタイムＴｄ中に、半導体素子１に直列接続される別の半導体素子１がターンオンされると、半導体素子１のダイオードがリカバリ動作を行うため、半導体素子１のドレイン電圧Ｖｄｓが急峻に変化する。時間に対するドレイン電圧Ｖｄｓの変化ｄｖ／ｄｔが発生する間、半導体素子１のゲート－ドレイン間容量Ｃｇｄに変位電流（Ｃｇｄ×ｄｖ／ｄｔ）が流れる。そのため、ゲート電圧Ｖｇが上昇するとともに、ゲート電荷量ＱｇがＱａから０まで減少する。
　還流動作判定回路１９は、ゲート電荷量検出回路１８により検出されるゲート電荷量Ｑｂと閾値Ｑｂとを比較する（ステップＳ０７）。ゲート電荷量Ｑｇが閾値Ｑｂ以上である場合（Ｓ０７のＮＯ判定時）、還流動作判定回路１９は、半導体素子１が還流動作中であると判定する（ステップＳ０５）。したがって、ゲート抵抗切替回路２０は、スイッチ６０をオンし続けることにより（ステップＳ１３）、半導体素子１のゲート抵抗Ｒｇの抵抗値をＲｇに維持する。
　一方、ゲート電荷量Ｑｇが閾値Ｑｂ未満である場合（Ｓ０７のＹＥＳ判定時）、還流動作判定回路１９は、半導体素子１が還流動作を終了したと判定する（ステップＳ０８）。半導体素子１が還流動作を終了したと判定されたことに応じて、ゲート抵抗切替回路２０は、スイッチ６０をオフする（ステップＳ１４）。これにより、半導体素子１のゲート抵抗Ｒｇの抵抗値は、ＲｇからＲｇｏｆｆ＋Ｒｇに切り替えられる。
　なお、図１５のフローチャートにおいても、図９のフローチャートと同様に、閾値Ｑｂを、半導体素子１が還流動作中であるか否かを判定する処理（ステップＳ０３）、および半導体素子１が還流動作を終了したか否かを判定する処理（ステップＳ０７）の両方に用いているが、半導体素子１の特性に応じて、これら２つの処理で互いに異なる閾値を用いる構成としてもよい。
　＜実施の形態４の効果＞
　以上説明したように、実施の形態４に従うゲート駆動回路１０は、対応する半導体素子１のゲート電荷量Ｑｇの検出値に基づいて、当該半導体素子１のダイオードが還流動作をしているか否かを判定するように構成されるため、各半導体素子１における電流の流通方向を検出するためのセンス端子の設置を必要とせず、簡易に半導体素子のダイオードが還流動作をしているか否かを判定することができる。
　さらに、半導体素子１のダイオードが還流動作をしていると判定された場合には、ゲート駆動回路１０は、ゲート電荷量Ｑｇの検出値に基づいて、当該半導体素子１に直列接続される別の半導体素子１のターンオンに応じて当該半導体素子１のダイオードがリカバリ動作を行うタイミングに合わせて、当該半導体素子１のゲート抵抗の抵抗値を一時的に低下させることができる。これによると、別の半導体素子１がターンオンするために必要な時間に対して過不足なくゲート抵抗の抵抗値を低下させることができるため、該半導体素子１のゲート電圧Ｖｇの上昇を抑制してセルフターンオンの発生を防ぐことができる。また、別の半導体素子１のターンオンするタイミングを検知するための信号等が不要となる。したがって、簡易な構成で、半導体素子１のセルフターンオンを抑制するための回路であるゲート抵抗切替回路２０を適当なタイミングで発動させることができる。その結果、半導体素子１のセルフターンオンを防止しつつ、ゲートの振動を抑制することが可能となる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，１ａ～１ｆ　電力用半導体素子、１０，１０ａ～１０ｆ　ゲート駆動回路、１１，２１　制御回路、１２　電源ノード、１２Ｕ，１２Ｖ，１２Ｗ　レグ、１３　基準ノード、１４　出力ノード、１５，１５ａ，１５ｂ，１６ｌ，１６ｈ，２５ａ，２５ｂ，６０　スイッチ、１６　オフバイアス切替回路、１７，２６，Ｒｇｏｎ，Ｒｇｏｆｆ　ゲート抵抗、１８　ゲート電荷量検出回路、１９　還流動作判定回路、２０　ゲート抵抗切替回路、３０　差動増幅器、３２　ゲート電荷量演算器、４０，５０　ＮＯＴ回路、４２　遅延回路、４４　ワンショット回路、４６　比較器、４８，５２　ＡＮＤ回路、１００　電力変換装置、１１０　直流電源、１２０　モータ、１３０　制御装置、Ｄ１，Ｄ２　ダイオード、ＰＬ　直流正母線、ＮＬ　直流負母線、Ｖｐ　オンバイアス電源（オンバイアス電圧）、Ｖｎ，Ｖｎｈ，Ｖｎｌ　オフバイアス電源（オフバイアス電圧）、Ｔ１　入力端子、Ｔ２，Ｔ３　出力端子。

Claims (9)

  1. 　電力用半導体素子を駆動する駆動回路であって、
    　前記電力用半導体素子は、高電位側の第１主電極と、低電位側の第２主電極と、制御電極であるゲートと、前記第１主電極および前記第２主電極間に逆並列接続されるダイオードとを有し、
    　外部から入力される制御信号に従って、前記電力用半導体素子の前記ゲートにオンバイアス電圧およびオフバイアス電圧を選択的に印加する制御回路と、
    　前記電力用半導体素子のゲート電荷量を検出する検出回路と、
    　前記検出回路により検出される前記ゲート電荷量に基づいて、前記電力用半導体素子の前記ダイオードが還流動作を実行しているか否かを判定する判定回路とを備える、電力用半導体素子の駆動回路。
  2. 　前記ゲートに印加する前記オフバイアス電圧を、第１の電圧と前記第１の電圧よりも低い第２の電圧との間で切り替えるオフバイアス切替回路をさらに備え、
    　前記制御信号に従って前記電力用半導体素子をターンオフする場合には、前記制御回路は、前記第１の電圧を有する前記オフバイアス電圧を前記ゲートに印加し、
    　前記判定回路は、前記電力用半導体素子のターンオフ後における前記ゲート電荷量が第１の閾値よりも大きい場合には、前記電力用半導体素子の前記ダイオードが前記還流動作を実行していると判定し、
    　前記オフバイアス切替回路は、前記電力用半導体素子の前記ダイオードが前記還流動作を実行していると判定されたことに応じて、前記オフバイアス電圧を、前記第１の電圧から前記第２の電圧に切り替える、請求項１に記載の電力用導体素子の駆動回路。
  3. 　前記判定回路は、前記電力用半導体素子のターンオフ後における前記ゲート電荷量が前記第１の閾値よりも大きい場合において、前記ゲート電荷量が第２の閾値未満にまで低下したときには、前記還流動作が終了したと判定し、
    　前記オフバイアス切替回路は、前記還流動作が終了したと判定されたことに応じて、前記オフバイアス電圧を、前記第２の電圧から前記第１の電圧に切り替える、請求項２に記載の電力用半導体素子の駆動回路。
  4. 　前記判定回路は、前記電力用半導体素子のターンオフ後における前記ゲート電荷量が前記第１の閾値よりも小さい場合には、前記電力用半導体素子が前記還流動作を実行していないと判定し、
    　前記オフバイアス切替回路は、前記電力用半導体素子が前記還流動作を実行していないと判定されたことに応じて、前記オフバイアス電圧を、前記第１の電圧に維持する、請求項２に記載の電力用半導体素子の駆動回路。
  5. 　前記第１の電圧は０Ｖである、請求項２から４のいずれか１項に記載の電力用半導体素子の駆動回路。
  6. 　前記電力用半導体素子のゲート抵抗を、第１の抵抗値と前記第１の抵抗値よりも小さい第２の抵抗値との間で切り替えるゲート抵抗切替回路をさらに備え、
    　前記制御信号に従って前記電力用半導体素子をターンオフする場合には、前記制御回路は、前記第１の抵抗値を有する前記ゲート抵抗を介して、前記ゲートに前記オフバイアス電圧を印加し、
    　前記判定回路は、前記電力用半導体素子のターンオフ後における前記ゲート電荷量が第１の閾値よりも大きい場合には、前記電力用半導体素子の前記ダイオードが前記還流動作を実行していると判定し、
    　前記ゲート抵抗切替回路は、前記電力用半導体素子の前記ダイオードが前記還流動作を実行していると判定されたことに応じて、前記ゲート抵抗を、前記第１の抵抗値から前記第２の抵抗値に切り替える、請求項１に記載の電力用半導体素子の駆動回路。
  7. 　前記判定回路は、前記電力用半導体素子のターンオフ後における前記ゲート電荷量が前記第１の閾値よりも大きい場合でにおいて、前記ゲート電荷量が第２の閾値未満にまで低下したときには、前記還流動作が終了したと判定し、
    　前記ゲート抵抗切替回路は、前記還流動作が終了したと判定されたことに応じて、前記ゲート抵抗を、前記第２の抵抗値から前記第１の抵抗値に切り替える、請求項６に記載の電力用半導体素子の駆動回路。
  8. 　前記判定回路は、前記電力用半導体素子のターンオフ後における前記ゲート電荷量が前記第１の閾値よりも小さい場合には、前記電力用半導体素子が前記還流動作を実行していないと判定し、
    　前記ゲート抵抗切替回路は、前記電力用半導体素子が前記還流動作を実行していないと判定されたことに応じて、前記ゲート抵抗を、前記第１の抵抗値に維持する、請求項６に記載の電力用半導体素子の駆動回路。
  9. 　直流正母線および直流負母線と、
    　前記直流正母線と前記直流負母線との間に直列に接続された第１および第２の電力用半導体素子と、
    　前記第１および第２の電力用半導体素子の各々を駆動する、請求項１から８のいずれか１項に記載の駆動回路とを備える、電力変換装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396250B1 (en) * 2000-08-31 2002-05-28 Texas Instruments Incorporated Control method to reduce body diode conduction and reverse recovery losses
JP2009225506A (ja) * 2008-03-13 2009-10-01 Toshiba Corp 電力変換器
JP2015177554A (ja) * 2014-03-12 2015-10-05 トヨタ自動車株式会社 半導体装置及び半導体装置の制御方法
JP2020018098A (ja) * 2018-07-25 2020-01-30 富士電機株式会社 駆動装置およびスイッチング装置
WO2020121419A1 (ja) * 2018-12-11 2020-06-18 三菱電機株式会社 電力用半導体素子の駆動回路、およびそれを用いた電力用半導体モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396250B1 (en) * 2000-08-31 2002-05-28 Texas Instruments Incorporated Control method to reduce body diode conduction and reverse recovery losses
JP2009225506A (ja) * 2008-03-13 2009-10-01 Toshiba Corp 電力変換器
JP2015177554A (ja) * 2014-03-12 2015-10-05 トヨタ自動車株式会社 半導体装置及び半導体装置の制御方法
JP2020018098A (ja) * 2018-07-25 2020-01-30 富士電機株式会社 駆動装置およびスイッチング装置
WO2020121419A1 (ja) * 2018-12-11 2020-06-18 三菱電機株式会社 電力用半導体素子の駆動回路、およびそれを用いた電力用半導体モジュール

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