JP2020018098A - 駆動装置およびスイッチング装置 - Google Patents

Abstract

【課題】近年、デッドタイムをより短縮することが望まれている。【解決手段】 還流ダイオードが逆並列に接続されている主スイッチング素子をオンオフ駆動する駆動装置であって、主スイッチング素子のソース端子側からドレイン端子側へ還流電流が流れていることを示す判定信号を出力する判定部と、還流電流が流れていることを示す判定信号が出力されたことを条件として、主スイッチング素子をオン状態からオフ状態に駆動する場合のスイッチング速度を遅くさせる駆動制御部とを備える駆動装置が提供される。【選択図】図１

Description

本発明は、駆動装置およびスイッチング装置に関する。

上下アームのスイッチング素子を同期整流方式でスイッチングする場合には、各アームをオン状態にする期間の間にデッドタイムを設けることで上下アームの短絡を防ぐ。但し、デッドタイム中には出力電圧が降下して損失を生じてしまう。そのため、一方のアームのスイッチング素子をオフした場合に、他方のアームで還流電流が検出されることに応じて当該他方のアームのスイッチング素子をオンしてデッドタイムを短縮する等の技術が提案されている（例えば、特許文献１〜３参照）。
特許文献１ 特開２０１６−１５８４７８号公報
特許文献２ 特許第５９３９９０８号明細書
特許文献３ 特開２０１７−５１０４９号公報

近年、デッドタイムをより短縮することが望まれている。

本発明の第１の態様においては、還流ダイオードが逆並列に接続されている主スイッチング素子をオンオフ駆動する駆動装置が提供される。駆動装置は、主スイッチング素子のソース端子側からドレイン端子側へ還流電流が流れていることを示す判定信号を出力する判定部を備えてよい。駆動装置は、還流電流が流れていることを示す判定信号が出力されたことを条件として、主スイッチング素子をオン状態からオフ状態に駆動する場合のスイッチング速度を遅くさせる駆動制御部を備えてよい。

駆動制御部は、主スイッチング素子に直列に接続される対向スイッチング素子がオフ状態とされてから主スイッチング素子がオフ状態にされるまでの何れかのタイミングで、還流電流が流れていることを示す判定信号が出力されたことを条件として、主スイッチング素子をオン状態からオフ状態に駆動する場合のスイッチング速度を遅くさせてよい。

駆動制御部は、主スイッチング素子に直列に接続される対向スイッチング素子をオフにするオフ指令信号により対向スイッチング素子がオフ状態とされた場合に、還流電流が流れていると判定されたこと、および、主スイッチング素子をオンにするオン指令信号が入力されたことのそれぞれを条件として、主スイッチング素子をオン状態とする制御を行ってよい。

駆動制御部は、主スイッチング素子のゲートに接続されるゲート抵抗を有してよい。駆動制御部は、還流電流が流れていると判定されたことに応じて主スイッチング素子をオフ状態とする場合のゲート抵抗の抵抗値を、主スイッチング素子をオフにするオフ指令信号が入力されたことに応じて主スイッチング素子をオフ状態とする場合のゲート抵抗の抵抗値よりも大きくしてよい。

駆動装置は、ソース端子およびドレイン端子の間の電圧を検出する検出部を備えてよい。判定部は、検出部が検出した検出電圧を予め定められた閾値電圧と比較して、還流電流が流れていると判定してよい。
閾値電圧は０Ｖであってよい。

駆動装置は、主スイッチング素子に流れる電流を検出する検出部を備えてよい。判定部は、検出部が検出した検出電流を予め定められた閾値電流と比較して、還流電流が流れているかを判定してよい。

本発明の第２の態様によれば、スイッチング装置が提供される。スイッチング装置は、第１の態様の駆動装置を備えてよい。スイッチング装置は、駆動装置によってゲートが駆動される主スイッチング素子を備えてよい。スイッチング装置は、主スイッチング素子に逆並列に接続された還流ダイオードを備えてよい。

主スイッチング素子は、ワイドバンドギャップ半導体素子であってよい。
還流ダイオードは、主スイッチング素子の寄生ダイオードであってよい。

上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。

第１の実施形態に係るスイッチング装置を示す。 スイッチング装置の動作モードを示す。 動作モード（１）〜（４）の移行時の動作波形を示す。 第１の実施形態のスイッチング装置の動作波形を示す。 第１の実施形態のスイッチング装置の動作波形を示す。 第２の実施形態に係るスイッチング装置を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。

［１．第１の実施形態］
図１は、本実施形態に係るスイッチング装置１００を示す。

スイッチング装置１００は、一例としてモータ駆動用または電力供給用に用いられる電力変換装置の１相分を示したものであり、正側電源線１０１および負側電源線１０２と、電源出力端子１０５との接続を切り換えることで電源出力端子１０５から変換した電圧を出力する。

ここで、正側電源線１０１および負側電源線１０２の間には例えば６００〜８００Ｖの直流電圧が印加され、負側電源線１０２はスイッチング装置１００の全体の基準電位（一例としてグランド電位）に接続される。また、電源出力端子１０５には誘導負荷１０６が接続される。スイッチング装置１００は、正側の主スイッチング素子１および負側の主スイッチング素子２と、主スイッチング素子１、２に逆並列に接続された還流ダイオード３、４と、正側の駆動装置５および負側の駆動装置６とを備える。

［１−１．主スイッチング素子］
主スイッチング素子１、２は、それぞれドレイン端子およびソース端子の間を電気的に接続または切断する。例えば、主スイッチング素子１、２は、後述の駆動装置５、６によってオン（接続とも称する）／オフ（切断とも称する）を切り換える。ここで、本実施形態では一例として、主スイッチング素子１、２は負側電源線１０２および正側電源線１０１の間に直列に順次接続され、電力変換装置における上アームおよび下アームを構成している。主スイッチング素子１、２の中点には電源出力端子１０５が接続される。

主スイッチング素子１、２は、シリコンを基材としたシリコン半導体素子である。これに代えて、主スイッチング素子１、２の少なくとも一方はワイドバンドギャップ半導体素子であってもよい。ワイドバンドギャップ半導体素子とは、シリコン半導体素子よりもバンドギャップが大きい半導体素子であり、例えばＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯなどを含む半導体素子である。ワイドバンドギャップ半導体素子は、シリコン半導体素子よりもスイッチング速度を向上させることが可能である。なお、本実施例では主スイッチング素子１、２はＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、正側電源線１０１の側がカソードである寄生ダイオード（図示せず）を有してよい。

［１−２．還流ダイオード］
還流ダイオード３、４は、主スイッチング素子１、２に逆並列に接続される。還流ダイオード３、４は、ショットキーバリアダイオードでもよいし、ＭＯＳＦＥＴの寄生ダイオードでもよい。還流ダイオード３、４は、シリコン半導体素子でもよいし、ワイドバンドギャップ半導体素子でもよい。

［１−３．駆動装置］
駆動装置５、６は、外部から入力される入力信号に基づいて、対応する主スイッチング素子１、２のゲートを駆動する。ここで、入力信号は図示しない信号源から供給され、主スイッチング素子１、２に同期整流方式でスイッチングを行わせる。例えば、入力信号は、主スイッチング素子１、２の両方がオフ状態となるデッドタイム（上下アームのデッドタイムとも称する）を挟んで主スイッチング素子１、２を択一的に（一例として交互に）オン状態とするよう設定される。上下アームのデッドタイムは、入力信号が主スイッチング素子１、２をそれぞれオフ状態に維持するよう指示する期間（入力信号のデッドタイムとも称する）を設けることによって実現される。入力信号は、ＰＷＭ制御により主スイッチング素子１、２を制御して、電源出力端子１０５から概ね正弦波の交流電流を出力させてよい。入力信号は主スイッチング素子１と、主スイッチング素子２とに対して別々に入力されてよい。なお、本実施形態では一例として、入力信号はハイ（オン指令信号）の場合に主スイッチング素子２をオン状態にすることを指示し、ロー（オフ指令信号）の場合に主スイッチング素子２をオフ状態にすることを指示する。

正側の駆動装置５は主スイッチング素子１のゲートを駆動し、負側の駆動装置６は主スイッチング素子２のゲートを駆動する。ここで、主スイッチング素子１、２のうち、ゲートを駆動する対象と直列に接続されている素子を対向スイッチング素子とも称する。例えば、負側の駆動装置６に関しては主スイッチング素子１が対向スイッチング素子である。なお、駆動装置５、６は同様の構成であるため、本実施形態では負側の駆動装置６について説明を行い、正側の駆動装置５については説明を省略する。
駆動装置６は、検出部６１と、判定部６３と、駆動制御部６５とを備える。

［１−３−１．検出部］
検出部６１は、主スイッチング素子２のドレイン端子およびソース端子の間の電圧を検出する。例えば、検出部６１は、ドレイン端子およびソース端子の間に直列に接続されてドレイン端子およびソース端子の間の電圧を分圧する抵抗６１１、６１２を有する。抵抗６１１、６１２の中点は判定部６３に接続されており、検出される電圧を判定部６３に供給する。なお、後述の判定部６３が還流電流の有無を判定し得る限りにおいて、検出部６１は駆動装置６に具備されなくてもよい。

［１−３−２．判定部］
判定部６３は、ソース端子側からドレイン端子側へと還流電流が流れているかを示す判定信号を出力する。判定部６３は、予め定められた閾値電圧と検出電圧を比較して還流電流が流れているかを判定する。例えば、判定部６３は、検出部６１が検出した検出電圧が予め定められた閾値電圧未満になったことに応じて、還流電流が流れていると判定する。これにより、還流電流が流れていることが確実に検出される。閾値電圧は一例として０Ｖであり、この場合には、ドレイン端子の電位よりもソース端子の電位が高くなることに応じて還流電流が流れていると判定される。なお、本実施形態では、検出電圧は還流ダイオード４の順方向の電圧、つまりアノード側よりもカソード側の電位が高い場合の電圧（図中の白抜き矢印を参照）を正電圧とする。閾値電圧は０Ｖよりも小さい負の電圧でもよく、例えば還流ダイオード４の閾値電圧（一例として０．６Ｖ）よりも絶対値の大きい負の電圧（−０．８Ｖ）でもよい。

本実施形態では一例として、判定部６３は、判定を常時行う。また、判定部６３は、還流電流が流れていると判定された場合に継続してハイとなる判定信号を駆動制御部６５に供給する。

［１−３−３．駆動制御部］
駆動制御部６５は主スイッチング素子２を制御し、例えば還流電流が流れていると判定されたこと（一例として主スイッチング素子１がオフ状態とされてから主スイッチング素子２がオフ状態にされるまでの何れかのタイミングでハイの判定信号が出力されたこと）を条件として、主スイッチング素子２をオン状態からオフ状態に切り替える場合のスイッチング速度を低下させる制御を行う。駆動制御部６５は、入力信号によりオフが指示されたことに応じて主スイッチング素子２をオン状態からオフ状態に切り替えてよい。また、駆動制御部６５は、入力信号により対向側の主スイッチング素子１がオフ状態とされた場合のデッドタイムにおいて、還流電流が流れていると判定されたことを条件として、主スイッチング素子２をオン状態とする制御を行う。駆動制御部６５は、第１スイッチング素子６５１、第２スイッチング素子６５２、ゲート抵抗６５７、ゲート抵抗６５８、ＩＦ（インターフェイス）回路６５０、パルス出力回路６５５、および、ＯＲ回路６５６を有する。

［１−３−３（１）．第１スイッチング素子、第２スイッチング素子］
第１スイッチング素子６５１および第２スイッチング素子６５２は、主スイッチング素子２のゲート端子にオン／オフを指示するゲート駆動信号（オン指令信号／オフ指令信号）を供給する。

例えば、第１スイッチング素子６５１は、負側電源線１０２の基準電位よりも高い第１電位（一例として２０Ｖ）と、主スイッチング素子２のゲート端子との間にゲート抵抗６５７と直列に接続される。これにより、第１スイッチング素子６５１がオンとなると、主スイッチング素子２のゲートを駆動するゲート駆動信号がハイとなり主スイッチング素子２がターンオンされる。本実施形態では一例として、第１スイッチング素子６５１は、ＮＰＮ型のバイポーラ型トランジスタであり、第１電位の側にコレクタ端子が接続され、主スイッチング素子２のゲート端子側にエミッタ端子が接続され、ＩＦ回路６５０の側（本実施形態では一例としてＯＲ回路６５６側）にベース端子が接続される。これにより、第１スイッチング素子６５１は、入力されるゲート駆動信号がハイとなることによりオン状態となる。

第２スイッチング素子６５２は、基準電位よりも低い第２電位（一例として−５Ｖ）と、主スイッチング素子２のゲート端子との間にゲート抵抗６５８と直列に接続される。これにより、第２スイッチング素子６５２がオンとなると、ゲート駆動信号がローとなり、主スイッチング素子２がターンオフされる。本実施形態では一例として、第２スイッチング素子６５２は、ＰＮＰ型のバイポーラ型トランジスタであり、第２電位の側にコレクタ端子が接続され、主スイッチング素子２のゲート端子側にエミッタ端子が接続され、ＩＦ回路６５０の側（本実施形態では一例としてＯＲ回路６５６側）にベース端子が接続される。これにより、第２スイッチング素子６５２は、入力されるゲート駆動信号がローとなることによりオン状態となる。

なお、第１スイッチング素子６５１、第２スイッチング素子６５２は、バイポーラ型トランジスタに限らず、ＭＯＳＦＥＴなど、他の構造の半導体素子でもよい。

［１−３−３（２）．ゲート抵抗］
ゲート抵抗６５７は、主スイッチング素子２をオン状態にするために用いられる抵抗であり、主スイッチング素子２のゲート端子に接続される。なお、本実施形態では一例として、ゲート抵抗６５７は第１スイッチング素子６５１と第１電位との間に配置されているが、第１スイッチング素子６５１と、第１スイッチング素子６５１および第２スイッチング素子６５２の中点との間に配置されてもよい。

ゲート抵抗６５８は、主スイッチング素子２をオフ状態にするために用いられる抵抗であり、主スイッチング素子２のゲート端子に接続される。ゲート抵抗６５８は、抵抗値が可変であり、本実施形態では一例として抵抗６５８１、６５８２、スイッチ６５８３、６５８４、およびＮＯＴ回路６５８５を有する。抵抗６５８１、６５８２は、互いに並列となるよう、主スイッチング素子２のゲート端子と、第２電位との間にそれぞれ第２スイッチング素子６５２と直列に接続されている。本実施形態では一例として、抵抗６５８１、６５８２は第２スイッチング素子６５２と第２電位の間に配置されている。抵抗６５８１の抵抗値は、抵抗６５８２の抵抗値よりも小さい。スイッチ６５８３、６５８４は、抵抗６５８１、６５８２と直列に接続されており、判定部６３から入力される信号がハイとなることに応じてオンおよびオフが切り換えられる。ＮＯＴ回路６５８５はスイッチ６５８３と判定部６３との間に配置されており、判定信号を反転する。これらの構成により、ゲート抵抗６５８は、判定部６３により還流電流が流れていると判定されない場合には、スイッチ６５８３をオンとしてゲート抵抗６５８の抵抗値を抵抗６５８１の抵抗値とし、還流電流が流れていると判定される場合には、スイッチ６５８４をオンとしてゲート抵抗６５８の抵抗値を抵抗６５８２の抵抗値とする。その結果、還流電流が流れていると判定されたことに応じて主スイッチング素子２をオフ状態とする場合には、入力信号によりオフが指示されたことに応じて主スイッチング素子２をオフ状態とする場合よりも抵抗値が大きくなる。なお、ゲート抵抗６５８は、抵抗値を変更できる限りにおいて他の構成でもよい。

［１−３−３（３）．ＩＦ回路］
ＩＦ回路６５０は、駆動装置６の外部から入力信号を受信する。本実施形態では一例として、ＩＦ回路６５０は、ＯＲ回路６５６に入力信号を供給する。

［１−３−３（４）．パルス出力回路］
パルス出力回路６５５は、判定部６３により還流電流が流れていると判定されたことを条件としてハイとなるパルス信号を第１スイッチング素子６５１に供給する。本実施形態では一例として、パルス出力回路６５５は、判定信号がハイとなるエッジをトリガとしてパルス信号を出力してよい。パルス出力回路６５５は、ＯＲ回路６５６を介して第１スイッチング素子６５１のベース端子にパルス信号を供給する。パルス出力回路６５５は、入力信号により主スイッチング素子１がオフ状態とされた場合のデッドタイムにおいて還流電流が流れていると判定されたことを条件としてパルス信号を出力してよい。一例として、パルス出力回路６５５は、入力信号の立ち上がり、および立ち下りをラッチすることで、主スイッチング素子１、２がオフ状態とされて開始する場合のデッドタイムを区別してよい。

［１−３−３（５）．ＯＲ回路］
ＯＲ回路６５６は、ＩＦ回路６５０およびパルス出力回路６５５に接続された入力端子と、第１スイッチング素子６５１および第２スイッチング素子６５２のそれぞれのベース端子に接続された出力端子とを有する。これにより、ＯＲ回路６５６は、主スイッチング素子２に対する入力信号と、パルス出力回路６５５からのパルス信号との論理和をとったゲート駆動信号を第１スイッチング素子６５１、第２スイッチング素子６５２に供給し、主スイッチング素子２のゲート端子に対するゲート駆動信号を出力させる。その結果、入力される入力信号によりオンが指示されたこと、および、還流電流が流れていると判定されたこと（本実施形態ではパルス信号が立ち上がっていること）の少なくとも一方を条件としてゲート制御信号、ひいてはゲート駆動信号がハイとなり、主スイッチング素子２がオン状態とされる。また、入力信号によりオフが指示され、かつ、還流電流が流れたと判定されていないこと（一例としてパルス信号が立ち下がっていること）を条件としてゲート制御信号、ひいてはゲート駆動信号がローとなり、主スイッチング素子２がオフ状態とされる。

以上のスイッチング装置１００によれば、還流電流が流れていると判定されたことに応じて、主スイッチング素子２をオン状態からオフ状態に駆動するスイッチング速度を低下させるので、主スイッチング素子２がオン状態からオフ状態にされ、デッドタイムの経過後に主スイッチング素子１がオンされる場合に、主スイッチング素子２をオフ状態にする速度を低下させることができる。従って、入力信号により主スイッチング素子２がオフ状態に設定されるタイミングよりも、実際に主スイッチング素子２がオフ状態になるタイミングが遅くなるため、実際のデッドタイムを短縮することができる。よって、デッドタイム期間中の電圧降下による損失を低減することができる。また、還流電流が流れる時間が短縮されるため、還流ダイオードの劣化、破壊を防止することができる。

また、対向側の主スイッチング素子１がオフ状態とされた場合のデッドタイムにおいて還流電流が流れていると判定されたことを条件として主スイッチング素子２をオン状態とするので、入力信号で設定されるデッドタイムの経過を待って主スイッチング素子２をオン状態とする場合と比較して、実際のデッドタイムをいっそう短縮することができる。従って、デッドタイム期間中の電圧降下による損失を低減することができる。また、還流電流が流れる時間を短縮し、還流ダイオードの劣化、破壊を防止することができる。また、スイッチング対象の主スイッチング素子２がオフ状態とされた場合のデッドタイムにおいては判定信号がハイとなった場合に主スイッチング素子２をオン状態としないので、オフ直後の主スイッチング素子２が再オンされて上下アームが短絡してしまうのを防止することができる。

［１−４．動作モード］
図２は、本実施形態のスイッチング装置１００の動作モードを示す。図中、破線の矢印は電流の流れを示し、破線円は主スイッチング素子１、２のうち接続状態（オン状態）の素子を示す。スイッチング装置１００は、主スイッチング素子１、２のオンオフの状態、および、電流の向きによって８つの動作モード（１）〜（８）をとりうる。

動作モード（１）〜（４）は電源出力端子１０５からの出力電流が正の場合のモードであり、デッドタイムを挟んで主スイッチング素子１、２が交互にオンになる場合に、この順での移行を繰り返す。例えば、動作モード（１）では上アームの主スイッチング素子１がオンにされる結果、主スイッチング素子１を通って電源出力端子１０５に正の電流が流れる。動作モード（２）では主スイッチング素子１がオフにされて主スイッチング素子１、２がともにオフ状態であるデッドタイムとなり、誘導負荷１０６の自己誘導作用によって動作モード（１）からの電流変化が妨げられる結果、下アームの還流ダイオード４を通って電源出力端子１０５に正の電流が流れる。動作モード（３）では主スイッチング素子２がオンにされる結果、主スイッチング素子２および還流ダイオード４を通って電源出力端子１０５に正の電流が流れる。動作モード（４）では主スイッチング素子２がオフにされてデッドタイムとなり、動作モード（２）と同様に還流ダイオード４を通って電源出力端子１０５に正の電流が流れる。このように、動作モード（１）〜（４）では下アームが還流側となって、下アームの還流ダイオード４に還流電流が流れる。

同様に、動作モード（５）〜（８）は電源出力端子１０５からの出力電流が負の場合のモードであり、デッドタイムを挟んで主スイッチング素子１、２が交互にオンになる場合に、この順での移行を繰り返す。例えば、動作モード（５）では上アームの主スイッチング素子１がオンにされる結果、主スイッチング素子１および還流ダイオード３を通って電源出力端子１０５に負の電流が流れる。動作モード（６）では主スイッチング素子１がオフにされてデッドタイムとなり、誘導負荷１０６の自己誘導作用によって動作モード（５）からの電流変化が妨げられる結果、上アームの還流ダイオード３を通って電源出力端子１０５に負の電流が流れる。動作モード（７）では下アームの主スイッチング素子２がオンにされる結果、主スイッチング素子２を通って電源出力端子１０５に負の電流が流れる。動作モード（８）では主スイッチング素子２がオフにされてデッドタイムとなり、動作モード（６）と同様に還流ダイオード３を通って電源出力端子１０５に負の電流が流れる。このように、動作モード（５）〜（８）では上アームが還流側となって、上アームの還流ダイオード３に還流電流が流れる。

［１−５．動作波形］
［１−５−１．入力信号による動作波形］
図３は、動作モード（１）〜（４）の移行時の動作波形を示す。本実施形態では一例として、主スイッチング素子１に対して時点ｔ１でターンオフする入力信号（オフ指令信号）が供給された後、時点ｔ１〜ｔ３の期間での入力信号のデッドタイムを挟み、主スイッチング素子２に対して時点ｔ３でターンオンする入力信号（オン指令信号）が供給される。また、主スイッチング素子２に対して時点ｔ５でターンオフする入力信号が供給された後、時点ｔ５〜ｔ７での入力信号のデッドタイムを挟み、主スイッチング素子１に対して時点ｔ７でターンオンする入力信号が供給される。動作モード（５）〜（８）の移行時の動作波形も同様である。なお、この例では主スイッチング素子１、２を入力信号のみで制御しており、検出部６１による検出結果は制御に用いられていない。また、図中の横軸は時間を示し、縦軸は主スイッチング素子１、２の入力信号、ゲートソース間電圧Ｖｇｓ、ドレインソース間電圧Ｖｄｓ、ドレイン電流Ｉｄなどを示す。

まず、時点ｔ１において主スイッチング素子１に対する入力信号がハイ（オン指令）からロー（オフ指令）に切り替わると、主スイッチング素子１ではゲートソース間電圧Ｖｇｓ_（１）が減少し、ドレインソース間電圧Ｖｄｓ_（１）が増加し、ドレイン電流Ｉｄ_（１）が減少し、主スイッチング素子２ではドレインソース間電圧Ｖｄｓ_（２）が低下し、還流ダイオード４に電流が流れる（負方向電流に電流が流れる）。続いて、時点ｔ２でゲートソース間電圧Ｖｇｓ_（１）がゲート閾値電圧Ｖｔｈ（一例として５Ｖ）を下回ると、動作モード（１）が終了して動作モード（２）が開始する。続いて、時点ｔ３で主スイッチング素子２に対する入力信号がローからハイに切り替わると、ゲートソース間電圧Ｖｇｓ_（２）が増加し、時点ｔ４でゲート閾値電圧Ｖｔｈを上回って動作モード（３）が開始する。また、時点ｔ５で主スイッチング素子２に対する入力信号がハイからローに切り替わると、ゲートソース間電圧Ｖｇｓ_（２）が減少し、時点ｔ６でゲート閾値電圧Ｖｔｈを下回って動作モード（４）が開始する。続いて、時点ｔ７で主スイッチング素子１に対する入力信号がローからハイに切り替わると、主スイッチング素子１ではゲートソース間電圧Ｖｇｓ_（１）が増加し、ドレインソース間電圧Ｖｄｓ_（１）が減少し、ドレイン電流Ｉｄ_（１）が増加し、主スイッチング素子２ではドレインソース間電圧Ｖｄｓ_（２）が増加し、ドレイン電流Ｉｄ_（２）が上昇する（負の領域で絶対値が小さくなる）。続いて、時点ｔ８でゲートソース間電圧Ｖｇｓ_（１）がゲート閾値電圧Ｖｔｈを上回ると、動作モード（４）が終了して動作モード（１）が開始する。

［１−５−２．還流電流の検出を用いた場合の同期整流オン時の動作波形］
図４は、本実施形態のスイッチング装置１００の動作波形を示す。この例では、上述の動作モード（１）〜（３）の移行時の動作波形を示す。つまり、対向側スイッチング素子である主スイッチング素子１に対して時点ｔ１でターンオフする入力信号が供給された後、時点ｔ１〜ｔ３の期間での入力信号のデッドタイムを挟み、還流側である主スイッチング素子２に対して時点ｔ３でターンオンする入力信号が供給される。なお、動作モード（７）、（８）、（５）の移行時の動作波形も同様である。また、図中の横軸は時間を示し、縦軸は主スイッチング素子１、２の入力信号、ゲートソース間電圧Ｖｇｓ、ドレインソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ、還流電流Ｉｆなどを示す。また、図中の「Ｅｄ」は正側電源線１０１および負側電源線１０２の間の直流電圧を示す。

まず、時点ｔ１において主スイッチング素子１に対する入力信号がハイ（オン）からロー（オフ）に切り替わると、ゲートソース間電圧Ｖｇｓ_（１）が減少し、ターンオフ動作が開始する。続いて、ゲートソース間電圧Ｖｇｓ_（１）がミラー電圧まで減少すると（時点ｔ１１）、ゲートソース間電圧Ｖｇｓ_（１）の変化がフラットとなり（いわゆるミラー期間）、主スイッチング素子１のドレインソース間電圧Ｖｄｓ_（１）が増加し、ドレイン電流Ｉｄ_（１）が減少する。一方、主スイッチング素子２ではドレインソース間電圧Ｖｄｓ_（２）が低下し、還流ダイオード４を通る還流電流Ｉｆ_（２）が増加する。

次に、時点ｔ１２において主スイッチング素子２のドレインソース間電圧Ｖｄｓ_（２）がゼロになると、主スイッチング素子１ではミラー期間が終了して、ドレイン電流Ｉｄ_（１）が急激に減少する（時点ｔ２でゼロになる）。また、ドレインソース間電圧Ｖｄｓ_（１）がピーク電圧Ｖｐまで増加した後、時点ｔ２において正側電源線１０１および負側電源線１０２の間の直流電圧Ｅｄとなり、ゲートソース間電圧Ｖｇｓ_（１）がゲート閾値電圧Ｖｔｈを下回る。これにより、動作モードがモード（１）からモード（２）に移行する。

一方、主スイッチング素子２では、還流ダイオード４に流れる還流電流Ｉｆが大きくなって還流モードが開始し、主スイッチング素子２の両端に還流ダイオード４の順方向電圧が発生し、ドレインソース間電圧Ｖｄｓ_（２）がさらに低下して負電圧（負極性）となる（図中の破線円参照）。これによりドレインソース間電圧Ｖｄｓ_（２）が閾値電圧（一例として０Ｖ）未満である、つまり還流電流が流れていると判定部６３で判定されて判定信号がハイとなる。

判定信号がハイとなると、パルス出力回路６５５からＯＲ回路６５６に対し、ハイとなったパルス信号が供給される結果、主スイッチング素子２に対する入力信号の状態によらず、主スイッチング素子２に対するゲート制御信号がハイとなる。その結果、主スイッチング素子２のゲートソース間電圧Ｖｇｓ_（２）が立ち上がり、時点ｔ４'でゲート閾値電圧Ｖｔｈを上回るため、動作モードがモード（２）からモード（３）に移行する（図中「本提案方式の波形」参照）。これに対し、時点ｔ３で入力信号がハイとなることに応じてゲートソース間電圧Ｖｇｓ_（２）が立ち上がる場合には、時点ｔ３、ｔ４'よりも後の時点ｔ４でゲートソース間電圧Ｖｇｓ_（２）がゲート閾値電圧を上回って動作モードがモード（２）からモード（３）に移行することとなる（図中「従来の波形」参照）。従って、本実施形態によれば、入力信号に応じた上下アームのデッドタイムよりも実際の上下アームのデッドタイムが短くなる。ここで、本実施形態では一例として、パルス信号は固定長であり、デッドタイムよりも長いパルス幅を有する。これにより、主スイッチング素子２は、入力信号により主スイッチング素子２がオン状態とされる時点、例えば時点ｔ４以降までオン状態に維持される。

以上の動作によれば、主スイッチング素子２は入力信号により主スイッチング素子２がオン状態とされる時点ｔ４以降までオン状態に維持されるので、還流電流が流れたことにより主スイッチング素子２がオンされた後、時点ｔ４までの間にオフ状態に戻ってしまうのを防ぐことができる。

［１−５−３．還流電流の検出を用いた場合の同期整流オフ時の動作波形］
図５は、本実施形態のスイッチング装置１００の他の動作波形を示す。この例では、上述の動作モード（３）、（４）、（１）の移行時の動作波形を示す。つまり、還流側の主スイッチング素子２に対して時点ｔ５でターンオフする入力信号が供給された後、時点ｔ５〜ｔ７の期間での入力信号のデッドタイムを挟み、対向側の主スイッチング素子１に対して時点ｔ７でターンオンする入力信号が供給される。なお、動作モード（５）〜（７）の移行時の動作波形も同様である。また、図中の横軸は時間を示し、縦軸は主スイッチング素子１、２の入力信号、ゲートソース間電圧Ｖｇｓ、ドレインソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ、還流電流Ｉｆなどを示す。

まず、時点ｔ５において主スイッチング素子２に対する入力信号がハイ（オン指令）からロー（オフ指令）に切り替わると、ゲートソース間電圧Ｖｇｓ_（２）が減少し、ターンオフ動作が開始する。一方、判定部６３は、時点ｔ２（図３参照）で主スイッチング素子１がオフ状態とされてから時点ｔ６で主スイッチング素子２がオフ状態にされるまでの間、本実施形態では一例として時点ｔ２〜時点ｔ５の間、つまり動作モード（２）、（３）の間で還流電流が流れていると判定する。これにより、駆動制御部６５は主スイッチング素子２をオフ状態に切り替えるスイッチング速度を遅くする。すなわち、駆動制御部６５は、主スイッチング素子２をオフ状態とする速度を、入力信号により接続が指示されたことに応じて主スイッチング素子２を接続状態とする速度よりも遅くする。その結果、入力信号により主スイッチング素子２がオフ状態となる時点ｔ６よりも後の時点ｔ６'で主スイッチング素子２がオフ状態になるため、入力信号に応じた上下アームのデッドタイムよりも、実際の上下アームのデッドタイムが短くなる（図中「本提案方式の波形」、「従来の波形」参照）。ここで、駆動制御部６５は、入主スイッチング素子１がオン状態とされる時点、例えば時点ｔ７よりも前に、主スイッチング素子２をオフ状態とする。一例として、駆動制御部６５は、主スイッチング素子２のスイッチング速度を、時点ｔ７よりも前に主スイッチング素子２がオフ状態となる速度にしてよい。これにより、上下アームの短絡が確実に防止される。

［２．第２の実施形態］
図６は、本実施形態に係るスイッチング装置２００を示す。スイッチング装置２００の駆動制御部６５Ａは、検出部６１Ａおよび判定部６３Ａを有する。

検出部６１Ａは、主スイッチング素子２に流れる電流を検出する。検出部６１はカレントトランスであってよく、電源出力端子１０５と、負側電源線１０２との間に主スイッチング素子２と直列に配置されてよい。検出部６１は、主スイッチング素子２に一体的に設けられた電流センスでもよい。判定部６３Ａは、主スイッチング素子２のドレイン端子からソース端子に流れる電流（図中の太線矢印を参照）を正の電流とした場合、検出部６１が検出した検出電流が予め定められた閾値電流未満になったことに応じて、還流電流が流れていると判定する。閾値電流は０Ａでもよいし、０Ａよりも小さい負の電流でもよい。

以上のスイッチング装置２００によっても、上記の第１実施形態と同様の効果を得ることができる。

なお、上記の実施形態においては、駆動制御部６５、６５Ａはゲート抵抗６５８の抵抗値を大きくすることで主スイッチング素子２をオフ状態にするスイッチング速度を遅くすることとして説明したが、第２電位を負側電源線１０２の基準電位に近づけてもよい。

また、駆動制御部６５はＯＲ回路６５６により入力信号と、パルス出力回路６５５からのパルス信号との論理和をとって主スイッチング素子２を接続状態にすることとして説明したが、入力信号と、パルス出力回路６５５からのパルス信号とのそれぞれによって独立に主スイッチング素子２をオン状態にしてもよい。例えば、駆動制御部６５は、入力信号によって接続を指示される期間に主スイッチング素子２をオン状態にすることに加え、主スイッチング素子１がオフ状態とされた場合のデッドタイムにおいてパルス出力回路６５５からのパルス信号がハイであることを条件として主スイッチング素子２をオン状態にしてよい。一例として、駆動制御部６５は主スイッチング素子２の状態をラッチすることで、主スイッチング素子２がオフ状態とされて開始する場合のデッドタイムと、主スイッチング素子１がオフ状態とされて開始する場合のデッドタイムとを区別してよい。また、判定部６３は、還流電流が流れているか否かの判定を、入力信号により主スイッチング素子１がオフ状態とされた場合のデッドタイムで行ってよい。また、パルス出力回路６５５は駆動制御部６５に具備されなくてよく、判定部６３は、還流電流が流れていると判定されている期間中にハイとなる信号をＯＲ回路６５６に供給してよい。このような構成によれば、オフされた主スイッチング素子２が再オンされて上下アームが短絡してしまうのを防止することができる。

また、パルス出力回路６５５は、固定長のパルス幅を有するパルス信号を出力することとして説明したが、可変長のパルス幅のパルス信号を出力してもよい。例えば、パルス出力回路６５５は、判定部６３により還流電流が流れていると判定された場合に、主スイッチング素子２に対する入力信号が立ち上がるまで継続してハイとなるパルス信号を出力してもよい。このような構成によれば、入力信号で設定されるデッドタイムの間に主スイッチング素子２がオフ状態に戻ってしまうのを防ぐことができる。

また、駆動制御部６５、６５Ａは主スイッチング素子１がオフ状態とされた場合のデッドタイムにおいて還流電流が流れていると判定されたことを条件として、主スイッチング素子２をオン状態とする制御を行うこととして説明したが、この制御は必ずしも行わなくてよい。この場合、駆動制御部６５、６５Ａは、パルス出力回路６５５およびＯＲ回路６５６を有さなくてよい。また、判定部６３は、還流電流が流れているか否かの判定を、主スイッチング素子１がオフ状態とされてから、主スイッチング素子２がオフ状態とされるまでの何れのタイミングで行ってもよい。

また、スイッチング装置１００、２００は正側の主スイッチング素子１および駆動装置５の組と、負側の主スイッチング素子２および駆動装置６の組とを備えることとして説明したが、何れか一方の組のみを備えることとしてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１ 主スイッチング素子、２ 主スイッチング素子、３ 還流ダイオード、４ 還流ダイオード、５ 駆動装置、６ 駆動装置、６１ 検出部、６３ 判定部、６５ 駆動制御部、１００ スイッチング装置、１０１ 正側電源線、１０２ 負側電源線、１０５ 電源出力端子、１０６ 誘導負荷、２００ スイッチング装置、６１１ 抵抗、６１２ 抵抗、６５０ ＩＦ回路、６５１ 第１スイッチング素子、６５２ 第２スイッチング素子、６５５ パルス出力回路、６５６ ＯＲ回路、６５７ ゲート抵抗、６５８ ゲート抵抗、６５８１ 抵抗、６５８２ 抵抗、６５８３ スイッチ、６５８４ スイッチ、６５８５ ＮＯＴ回路

Claims (10)

1. 還流ダイオードが逆並列に接続されている主スイッチング素子をオンオフ駆動する駆動装置であって、
   前記主スイッチング素子のソース端子側からドレイン端子側へ還流電流が流れているかを示す判定信号を出力する判定部と、
   前記還流電流が流れていることを示す前記判定信号が出力されたことを条件として、前記主スイッチング素子をオン状態からオフ状態に駆動する場合のスイッチング速度を遅くさせる駆動制御部と
   を備える駆動装置。
2. 前記駆動制御部は、前記主スイッチング素子に直列に接続される対向スイッチング素子がオフ状態とされてから前記主スイッチング素子がオフ状態にされるまでの何れかのタイミングで、前記還流電流が流れていることを示す前記判定信号が出力されたことを条件として、前記主スイッチング素子をオン状態からオフ状態に駆動する場合のスイッチング速度を遅くさせる、請求項１に記載の駆動装置。
3. 前記駆動制御部は、前記主スイッチング素子に直列に接続される対向スイッチング素子をオフにするオフ指令信号により前記対向スイッチング素子がオフ状態とされた場合に、前記還流電流が流れていると判定されたこと、および、前記主スイッチング素子をオンにするオン指令信号が入力されたことのそれぞれを条件として、前記主スイッチング素子をオン状態とする制御を行う、請求項１または２に記載の駆動装置。
4. 前記駆動制御部は、前記主スイッチング素子のゲートに接続されるゲート抵抗を有し、
   前記還流電流が流れていると判定されたことに応じて前記主スイッチング素子をオフ状態とする場合の前記ゲート抵抗の抵抗値を、前記主スイッチング素子をオフにするオフ指令信号が入力されたことに応じて前記主スイッチング素子をオフ状態とする場合の前記ゲート抵抗の抵抗値よりも大きくする、請求項１から３のいずれか一項に記載の駆動装置。
5. 前記ソース端子および前記ドレイン端子の間の電圧を検出する検出部を備え、
   前記判定部は、前記検出部が検出した検出電圧を予め定められた閾値電圧と比較して、前記還流電流が流れていると判定する、請求項１から４のいずれか一項に記載の駆動装置。
6. 前記閾値電圧は０Ｖである、請求項５に記載の駆動装置。
7. 前記主スイッチング素子に流れる電流を検出する検出部を備え、
   前記判定部は、前記検出部が検出した検出電流を予め定められた閾値電流と比較して、前記還流電流が流れているかを判定する、請求項１から４のいずれか一項に記載の駆動装置。
8. 請求項１から７のいずれか一項に記載の駆動装置と、
   前記駆動装置によってゲートが駆動される前記主スイッチング素子と、
   前記主スイッチング素子に逆並列に接続された還流ダイオードと、
   を備えるスイッチング装置。
9. 前記主スイッチング素子は、ワイドバンドギャップ半導体素子である請求項８に記載のスイッチング装置。
10. 前記還流ダイオードは、前記主スイッチング素子の寄生ダイオードである請求項８または９に記載のスイッチング装置。

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