JP2023136689A - スイッチング素子の駆動回路及びインテリジェントパワーモジュール - Google Patents

Abstract

【課題】本発明は、スイッチング素子のスイッチング損失の悪化を防止することができるスイッチング素子の駆動回路及びインテリジェントパワーモジュールを提供することを目的とする。【解決手段】ゲート駆動回路１０Ａは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１３とを備えている。【選択図】図２

Description

本発明は、電力変換装置等に適用されるスイッチング素子の駆動回路及びインテリジェントパワーモジュールに関する。

従来、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）は、定電流によってゲートが駆動され、ターンオンを実行される。ＩＧＢＴのゲート電圧が電源電圧の近傍まで上昇すると、低消費電流モードに移行されてＩＧＢＴの駆動が継続される。

特許文献１には、ゲート電圧がターンオン状態となる所定電圧に達したら低消費電流モードへ移行させて消費電流を抑制する絶縁ゲート型スイッチング素子の駆動回路が開示されている。特許文献２には、電圧駆動型のスイッチング素子を定電流定電圧駆動する際に、消費電流を最適に低減できるスイッチング素子の駆動回路が開示されている。

国際公開第２０１２／１５３４５９号 特開２０２０－５０８５号公報

ＩＧＢＴがターンオンする時にＩＧＢＴには電流が流れる。ＩＧＢＴには、他の構成要素と接続されるための配線が接続されている。ターンオン時のＩＧＢＴに流れる電流が配線に流れると、配線のインダクタ成分によって電圧が発生する。発生した電圧は、ＩＧＢＴに生じる寄生容量によってゲート電圧を上昇させる。このため、本来ＩＧＢＴのゲートを充電する期間であるにもかかわらず、低消費電流モードに切り替わってしまう場合がある。このような予期せぬ低消費電流モードへの切り替わりが発生すると、ＩＧＢＴのターンオン時のミラー領域期間が長くなり、スイッチング時間が増加するので、スイッチング損失が悪化するという問題が生じる。ＩＧＢＴその他のスイッチング素子の製品定格が大きくなるほど、このスイッチング損失の悪化の問題は顕著になる。

本発明の目的は、スイッチング素子のスイッチング損失の悪化を防止することができるスイッチング素子の駆動回路及びインテリジェントパワーモジュールを提供することにある。

上記目的を達成するために、本発明の一態様によるスイッチング素子の駆動回路は、スイッチング素子に設けられた制御信号入力端子の電圧が第一電圧よりも低い場合に第一電流を前記制御信号入力端子に供給する第一電流供給部と、前記制御信号入力端子の電圧が前記第一電圧と同一又は高い第二電圧よりも高い場合に前記第一電流よりも小さい第二電流を前記制御信号入力端子に供給する第二電流供給部と、前記制御信号入力端子の電圧が前記第一電圧より低い第三電圧よりも低い場合に前記第一電流より小さく且つ前記第二電流より大きい第三電流を前記制御信号入力端子に供給する第三電流供給部とを備える。

また、上記目的を達成するために、本発明の一態様によるインテリジェントパワーモジュールは、スイッチング素子及び前記スイッチング素子に逆並列に接続されたダイオードを有する半導体素子と、上記本発明の一態様によるスイッチング素子の駆動回路とを有する半導体装置を複数を備える。

本発明の一態様によれば、スイッチング素子のスイッチング損失の悪化を防止することができる。

本発明の第１実施形態によるインテリジェントパワーモジュールを備える電力変換装置の概略構成の一例を示す図である。 本発明の第１実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の概略構成の一例を示す回路図である。 本発明の第１実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の動作波形の一例を示す図である。 本発明の第１実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の効果を説明するための図である。 本発明の第２実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の概略構成の一例を示す回路図である。 本発明の第３実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の概略構成の一例を示す回路図である。 本発明の第４実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の概略構成の一例を示す回路図である。 本発明の第５実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路の概略構成の一例を示す回路図である。

本発明の各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

〔第１実施形態〕
＜インテリジェントパワーモジュール＞
本発明の第１実施形態によるスイッチング素子の駆動回路及びインテリジェントパワーモジュールについて図１から図４を用いて説明する。まず、本実施形態によるインテリジェントパワーモジュール２について図１を用いて説明する。図１は、本実施形態によるインテリジェントパワーモジュール２を備える電力変換装置１の概略構成の一例を示す図である。以下、本実施形態によるインテリジェントパワーモジュール２としてインバータ回路を例にとって説明するが、インテリジェントパワーモジュール２は、インバータ回路に限られず、コンバータ回路やフルブリッジ回路などの電力変換装置にも適用できる。

図１に示すように、電力変換装置１は、三相交流電源３に接続されている。電力変換装置１は、三相交流電源３から入力される三相交流電力を全波整流する整流回路４と、整流回路４で整流された電力を平滑化する平滑用コンデンサ５とを有している。整流回路４の図示は省略するが、６つのダイオードをフルブリッジ接続して構成されるか又は６つのスイッチング素子をフルブリッジ接続して構成されている。

整流回路４の正極出力端子に正極側ラインＬｐが接続され、負極出力端子に負極側ラインＬｎが接続されている。正極側ラインＬｐ及び負極側ラインＬｎ間に平滑用コンデンサ５が接続されている。また、電力変換装置１は、正極側ラインＬｐ及び負極側ラインＬｎ間に印加された直流電圧を三相交流電圧に変換するインバータ回路として機能するインテリジェントパワーモジュール２を備えている。インテリジェントパワーモジュール２は、正極側ラインＬｐに接続された上アーム部を構成する例えばスイッチング素子としての絶縁ゲートバイポーラトランジスタ（スイッチング素子の一例）２１をそれぞれ有する半導体装置２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する絶縁ゲートバイポーラトランジスタ２１をそれぞれ有する半導体装置２ｂ，２ｄ，２ｆとを備えている。以下、絶縁ゲートバイポーラトランジスタを「ＩＧＢＴ」と略記する。

半導体装置２ａに備えられたＩＧＢＴ２１及び半導体装置２ｂに備えられたＩＧＢＴ２１は、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＵ相出力アーム２Ｕを構成している。半導体装置２ｃに備えられたＩＧＢＴ２１及び半導体装置２ｄに備えられたＩＧＢＴ２１は、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＶ相出力アーム２Ｖを構成している。半導体装置２ｅに備えられたＩＧＢＴ２１及び半導体装置２ｆに備えられたＩＧＢＴ２１は、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＷ相出力アーム２Ｗを構成している。

半導体装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（以下、「半導体装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ」を「半導体装置２ａ～２ｆ」と略記する場合がある）に備えられたそれぞれのＩＧＢＴ２１には、還流ダイオード２２が逆並列に接続されている。ＩＧＢＴ２１及び還流ダイオード２２の詳細は後述する。

半導体装置２ａに備えられたＩＧＢＴ２１及び半導体装置２ｂに備えられたＩＧＢＴ２１の接続部と、半導体装置２ｃに備えられたＩＧＢＴ２１及び半導体装置２ｄに備えられたＩＧＢＴ２１の接続部と、半導体装置２ｅに備えられたＩＧＢＴ２１及び半導体装置２ｆに備えられたＩＧＢＴ２１の接続部は、負荷となる例えばモータ７にそれぞれ接続されている。

半導体装置２ａ～２ｆはそれぞれ、ＩＧＢＴ２１のスイッチング動作を個別に制御するゲート駆動回路（スイッチング素子の駆動回路の一例）１０を備えている。図１では、ゲート駆動回路１０Ａは、「ＧＤＵ」と表記されている。半導体装置２ａ～２ｆのそれぞれにおいて、ゲート駆動回路１０Ａの出力端子は、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇにそれぞれ接続されている。

インテリジェントパワーモジュール２は、Ｕ相出力アーム２Ｕ、Ｖ相出力アーム２Ｖ及びＷ相出力アーム２Ｗが並列接続された三相フルブリッジ回路と、Ｕ相出力アーム２Ｕのスイッチング動作を制御する半導体装置２ａ，２ｂと、Ｖ相出力アーム２Ｖのスイッチング動作を制御する半導体装置２ｃ，２ｄと、Ｗ相出力アーム２Ｗのスイッチング動作を制御する半導体装置２ｅ，２ｆとを有している。

電力変換装置１は、半導体装置２ａ～２ｆのそれぞれに設けられたゲート駆動回路１０Ａを制御する制御装置６を有している。制御装置６は、半導体装置２ａ～２ｆのそれぞれに備えられたゲート駆動回路１０Ａのそれぞれに個別に例えばパルス状の入力信号Ｓｉｎを出力するように構成されている。これにより、制御装置６は、半導体装置２ａ～２ｆのそれぞれに備えられたゲート駆動回路１０Ａを制御して、半導体装置２ａ～２ｆのそれぞれに備えられたＩＧＢＴ２１を例えばパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）によって駆動するようになっている。

ゲート駆動回路１０Ａは、本実施形態によるスイッチング素子の駆動回路の一例に相当する。したがって、インテリジェントパワーモジュール２は、ＩＧＢＴ２１及びＩＧＢＴ２１に逆並列に接続された還流ダイオード（ダイオードの一例）２２を有する半導体素子２０と、本実施形態によるゲート駆動回路１０Ａとを有する半導体装置を複数（本実施形態では半導体装置２ａ～２ｆの６個）備えている。

＜スイッチング素子の駆動回路＞
次に、本実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路１０Ａについて、図１を参照しつつ図２から図４を用いて説明する。半導体装置２ａ～２ｆのそれぞれに設けられたゲート駆動回路１０Ａは、同様の構成を有し、同様に動作する。このため、以下、ゲート駆動回路１０Ａについて半導体装置２ａに設けられたゲート駆動回路１０Ａを例にとって説明する。図２は、ゲート駆動回路１０Ａの概略構成の一例を示す回路図である。

（スイッチング素子の駆動回路の構成）
図２に示すように、ゲート駆動回路１０Ａは、制御装置６（図１参照）から入力される入力信号Ｓｉｎを用いてＩＧＢＴ２１を制御するゲート信号（制御信号の一例）Ｓｇを生成するゲート信号生成部１４を備えている。また、ゲート駆動回路１０Ａは、ＩＧＢＴ（スイッチング素子の一例）２１に設けられたゲート端子Ｇ（制御信号入力端子の一例）のゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１を備えている。また、ゲート駆動回路１０Ａは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２を備えている。本実施形態では、第一電圧Ｖ１及び第二電圧Ｖ２は、同一の電圧値に設定されている。さらに、ゲート駆動回路１０Ａは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１３を備えている。ＩＧＢＴ２１の絶対最大定格が例えば６００Ｖ及び４００Ａの場合、第一電流Ｉａは例えば２００ｍＡに設定され、第二電流Ｉｂは例えば１５ｍＡに設定され、第三電流Ｉｃは例えば１００ｍＡに設定されている。

図２に示すように、ゲート信号生成部１４は、電圧生成部１４７を有している。電圧生成部１４７は、例えば直流電源で構成されている。電圧生成部１４７の負極側はゲート駆動回路１０Ａの基準電位が供給される基準電位端子Ｔｒｐに接続されている。ゲート信号生成部１４は、電圧生成部１４７で生成された電圧が入力される増幅器１４１を有している。ゲート信号生成部１４は、増幅器１４１から出力される出力信号がゲート端子に入力されるＭＯＳトランジスタ１４３を有している。増幅器１４１は、例えばオペアンプで構成されている。ＭＯＳトランジスタ１４３は、例えばＮ型のＭＯＳトランジスタである。増幅器１４１の出力端子はＭＯＳトランジスタ１４３のゲート端子に接続されている。増幅器１４１の非反転入力端子（＋）は、電圧生成部１４７の正極側に接続されている。

ゲート信号生成部１４は、ＭＯＳトランジスタ１４３のドレイン端子に接続されたカレントミラー回路１４２と、ＭＯＳトランジスタ１４３のソース端子に接続された抵抗素子１４６とを有している。抵抗素子１４６の一端子がＭＯＳトランジスタ１４３のソース端子に接続され、抵抗素子１４６の他端子が基準電位端子Ｔｒｐに接続されている。ＭＯＳトランジスタ１４３のソース端子と抵抗素子１４６の一端子の接続部は増幅器１４１の反転入力端子（－）に接続されている。

カレントミラー回路１４２は、ゲート端子が互いに接続されたＭＯＳトランジスタ１４２ａ、ＭＯＳトランジスタ１１１、ＭＯＳトランジスタ１２１及びＭＯＳトランジスタ１３１を有している。詳細は後述するが、ＭＯＳトランジスタ１１１は、ゲート端子Ｇに第一電流Ｉａを供給するために第一電流供給部１１に設けられた電流供給素子となる。ＭＯＳトランジスタ１２１は、ゲート端子Ｇに第二電流Ｉｂを供給するために第二電流供給部１２に設けられた電流供給素子となる。ＭＯＳトランジスタ１３１は、ゲート端子Ｇに第三電流Ｉｃを供給するために第三電流供給部１３に設けられた電流供給素子となる。ＭＯＳトランジスタ１４２ａ、ＭＯＳトランジスタ１２１及びＭＯＳトランジスタ１３１はそれぞれ、例えばＰ型のＭＯＳトランジスタで構成されている。ＭＯＳトランジスタ１４２ａのソース端子は、電源電圧Ｖｃｃが入力される電源入力端子Ｔｖに接続され、ＭＯＳトランジスタ１４２ａのドレイン端子は、ＭＯＳトランジスタ１４２ａ，１１１，１２１，１３１のゲート端子及びＭＯＳトランジスタ１４３のドレイン端子に接続されている。

ゲート信号生成部１４は、制御装置６にゲート端子が接続されたＭＯＳトランジスタ１４４を有している。ＭＯＳトランジスタ１４４は、例えばＮ型のＭＯＳトランジスタである。ＭＯＳトランジスタ１４４のゲート端子には、制御装置６から出力された入力信号Ｓｉｎが入力される。これにより、ＭＯＳトランジスタ１４４は、制御装置６によってオン／オフ状態（導通／非導通状態）が制御される。ＭＯＳトランジスタ１４４は、入力信号Ｓｉｎの電圧レベルが高レベルの場合にオン状態（導通状態）となり、入力信号Ｓｉｎの電圧レベルが低レベルの場合にオフ状態（非導通状態）となる。

ＭＯＳトランジスタ１４４のソース端子は、基準電位端子Ｔｒｐに接続されている。ＭＯＳトランジスタ１４４のドレイン端子は、増幅器１４１の出力端子及びＭＯＳトランジスタ１４３のゲート端子に接続されている。

増幅器１４１、ＭＯＳトランジスタ１４３、抵抗素子１４６によって定電流回路が構成されている。増幅器１４１は、抵抗素子１４６での電圧降下の値が電圧生成部１４７で生成される電圧と等しくなる電圧レベルの出力信号をＭＯＳトランジスタ１４３のゲート端子に出力する。これにより、カレントミラー回路１４２に設けられたＭＯＳトランジスタ１４２ａには所定の定電流が流れる。また、カレントミラー回路１４２は、当該定電流と例えば同じ電流量の第一電流ＩａをＭＯＳトランジスタ１１１からＩＧＢＴ２１のゲート端子Ｇにゲート電流として出力する。また、カレントミラー回路１４２は、当該定電流より例えば電流量が小さい第二電流ＩｂをＭＯＳトランジスタ１２１からＩＧＢＴ２１のゲート端子Ｇにゲート電流として出力する。さらに、カレントミラー回路１４２は、当該定電流より例えば小さく且つ第二電流Ｉｂより大きい電流量の第三電流ＩｃをＭＯＳトランジスタ１３１からＩＧＢＴ２１のゲート端子Ｇにゲート電流として出力する。このように、カレントミラー回路１４２に設けられたＭＯＳトランジスタ１１１，１２１，１３１は、ＩＧＢＴ２１のゲート端子Ｇを充電するための充電用スイッチとしての機能を発揮する。

一方、ＭＯＳトランジスタ１４４がオン状態の場合、ＭＯＳトランジスタ１４３のゲートは、ＭＯＳトランジスタ１４４を介して基準電位端子Ｔｒｐに電気的に接続されるので、ＭＯＳトランジスタ１４３はオフ状態となる。これにより、カレントミラー回路１４２は、ＭＯＳトランジスタ１４２ａからＭＯＳトランジスタ１４３及び抵抗素子１４６に電流を流すことができないため、ＭＯＳトランジスタ１１１，１２１，１３１からＩＧＢＴ２１のゲート端子Ｇにゲート電流を流すことができない。

ゲート信号生成部１４は、カレントミラー回路１４２と基準電位端子Ｔｒｐとの間に配置されたＭＯＳトランジスタ１４５を有している。ＭＯＳトランジスタ１４５のドレイン端子は、スイッチ１１２，１２４，１３３（詳細は後述）の他端子に接続されている。ＭＯＳトランジスタ１４５のソース端子は、基準電位端子Ｔｒｐに接続されている。ＭＯＳトランジスタ１４５のゲート端子は、入力信号Ｓｉｎが入力される信号入力端子Ｔｓに接続されている。このため、ＭＯＳトランジスタ１４５のゲート端子には、制御装置６から出力される入力信号Ｓｉｎが入力される。これにより、ＭＯＳトランジスタ１４５は、ＭＯＳトランジスタ１４４と同期してオン／オフ状態（導通／非導通状態）が制御される。ＭＯＳトランジスタ１４５は、入力信号Ｓｉｎの電圧レベルが高レベルの場合にオン状態（導通状態）となってＩＧＢＴ２１のゲート端子Ｇを基準電位端子Ｔｒｐに電気的に接続する。一方、ＭＯＳトランジスタ１４５は、入力信号Ｓｉｎの電圧レベルが低レベルの場合にオフ状態（非導通状態）となってＩＧＢＴ２１のゲート端子Ｇを基準電位端子Ｔｒｐから電気的に切断する。このように、ＭＯＳトランジスタ１４５は、ＩＧＢＴ２１のゲート端子Ｇに充電された電荷を基準電位端子Ｔｒｐに放電するための放電用スイッチとしての機能を発揮する。

図２に示すように、第二電流供給部１２は、ゲート端子Ｇのゲート電圧Ｖｇに基づく電圧と第二電圧Ｖ２とを比較する比較器１２２（第二比較部の一例）を有している。本実施形態では、ゲート電圧Ｖｇに基づく電圧は、ゲート電圧Ｖｇ自体である。このため、詳細は後述するが、ゲート駆動回路１０Ａでは、ゲート電圧Ｖｇが比較器１２２に入力されるようになっている。第二電流供給部１２は、比較器１２２から出力される出力信号の信号レベルに基づいてゲート端子Ｇに対する第二電流供給部１２の切断状態及び接続状態を切り替えるスイッチ１２４（第二切替スイッチ）を有している。

第二電流供給部１２は、カレントミラー回路１４２を構成するＭＯＳトランジスタ１２１と、比較器１２２とスイッチ１２４との間に配置された論理回路部１２３と、第二電圧Ｖ２を生成する電圧生成部１２５とを有している。論理回路部１２３は、バッファ回路１２３ａ及び排他的否定論理和（以下、「ＸＮＯＲ」と略記する）回路１２３ｂを有している。さらに、第二電流供給部１２は、ＩＧＢＴ２１のゲート端子Ｇの充電時におけるゲート電圧Ｖｇの上限の検知に用いられる比較器１２６及び電圧生成部１２７を有している。

電圧生成部１２５は、例えば直流電源で構成されている。電圧生成部１２５の負極側は基準電位端子Ｔｒｐに接続されている。電圧生成部１２５は、第二電圧Ｖ２を生成するようになっている。第二電圧Ｖ２は、ＩＧＢＴ２１のゲート端子Ｇの充電が完了、すなわちＩＧＢＴ２１のターンオンが終了したと看做せる電圧に設定される。つまり、第二電圧Ｖ２は、モータ７（図１参照）を動作させるために必要最小限の電流をＩＧＢＴ２１がモータ７に供給できるゲート電圧Ｖｇの電圧値に設定される。ＩＧＢＴ２１に印加される電源電圧が例えば２０Ｖの場合、第二電圧Ｖ２は例えば１３Ｖに設定される。

比較器１２２は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器１２２の非反転入力端子（＋）には、ゲート駆動回路１０Ａに設けられたゲート電圧出力端子Ｔｇに接続されている。ゲート電圧出力端子Ｔｇには、ＩＧＢＴ２１のゲート端子Ｇが接続されている。このため、比較器１２２の非反転入力端子（＋）は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。比較器１２２の反転入力端子（－）には、電圧生成部１２５の正極側が接続されている。比較器１２２の否定出力端子は、論理回路部１２３に設けられたバッファ回路１２３ａの入力端子に接続されている。

比較器１２２は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇ（以下、「ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇ」と称する場合がある）が電圧生成部１２５で生成される第二電圧Ｖ２よりも低い場合に信号レベル（すなわち電圧レベル）がハイレベルの出力信号を出力する。また、比較器１２２は、ゲート電圧Ｖｇが第二電圧Ｖ２よりも高い場合に信号レベルがローレベルの出力信号を出力する。

バッファ回路１２３ａの出力端子は、論理回路部１２３に設けられたＸＮＯＲ回路１２３ｂの一方の入力端子に接続されている。バッファ回路１２３ａは、比較器１２２から入力される信号の信号レベル（電圧レベル）を補正するために設けられている。比較器１２２の出力端子側には、スイッチ１１２，１２４，１３３（詳細は後述）などが接続されている。このため、バッファ回路１２３ａが設けられていない場合、素子及び配線負荷によって比較器１２２の出力信号の信号レベル（電圧レベル）が低下してスイッチ１１２，１２４，１３３が誤動作する可能性がある。そこで、ゲート駆動回路１０Ａは、比較器１２２の出力信号が入力されるバッファ回路１２３ａを設けることにより、比較器１２２から出力される出力信号と同じ信号レベルの信号によってスイッチ１１２，１２４，１３３を制御するようになっている。

電圧生成部１２７は、例えば直流電源で構成されている。電圧生成部１２７の負極側は基準電位端子Ｔｒｐに接続されている。電圧生成部１２７は、比較電圧Ｖｃを生成するようになっている。比較電圧Ｖｃは、第二電圧Ｖ２よりも高くＩＧＢＴ２１に印加される電源電圧よりも低い値に設定されている。比較電圧Ｖｃは、第二電圧Ｖ２よりも当該電源電圧に近い値に設定されている。ＩＧＢＴ２１に印加される電源電圧が例えば２０Ｖの場合、比較電圧Ｖｃは例えば１９Ｖに設定される。

比較器１２６は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器１２６の非反転入力端子（＋）には、ゲート駆動回路１０Ａに設けられたゲート電圧出力端子Ｔｇに接続されている。このため、比較器１２６の非反転入力端子（＋）は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。比較器１２６の反転入力端子（－）には、電圧生成部１２７の正極側が接続されている。比較器１２６の否定出力端子は、論理回路部１２３に設けられたＸＮＯＲ回路１２３ｂに接続されている。

比較器１２６は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが電圧生成部１２７で生成される比較電圧Ｖｃよりも低い場合に信号レベル（すなわち電圧レベル）がハイレベルの出力信号を出力する。また、比較器１２６は、ゲート電圧Ｖｇが比較電圧Ｖｃよりも高い場合に信号レベルがローレベルの出力信号を出力する。

ＸＮＯＲ回路１２３ｂの一方の入力端子は、論理回路部１２３に設けられたバッファ回路１２３ａの出力端子に接続されている。ＸＮＯＲ回路１２３ｂの他方の入力端子は、比較器１２６の否定出力端子に接続されている。ＸＮＯＲ回路１２３ｂの否定出力端子は、スイッチ１２４の制御信号入力端子に接続されている。

ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び比較電圧Ｖｃのいずれよりも低い場合、比較器１２２，１２６は、信号レベルがハイレベルの出力信号をＸＮＯＲ回路１２３ｂに出力する。この場合、ＸＮＯＲ回路１２３ｂは、信号レベルがハイレベルの演算信号をスイッチ１２４に出力する。また、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが、第二電圧Ｖ２よりも高く、かつ比較電圧Ｖｃよりも低い場合、比較器１２２は信号レベルがローレベルの出力信号を、比較器１２６は信号レベルがハイレベルの出力信号をＸＮＯＲ回路１２３ｂに出力する。この場合、ＸＮＯＲ回路１２３ｂは、信号レベルがローレベルの演算信号をスイッチ１２４に出力する。さらに、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び比較電圧Ｖｃのいずれよりも高い場合、比較器１２２，１２６は、信号レベルがローレベルの出力信号をＸＮＯＲ回路１２３ｂに出力する。この場合、ＸＮＯＲ回路１２３ｂは、信号レベルがハイレベルの演算信号をスイッチ１２４に出力する。

スイッチ１２４は、例えばＰ型のＭＯＳトランジスタで構成されている。スイッチ１２４の一端子（例えばソース端子）は、ＭＯＳトランジスタ１２１のドレイン端子に接続されている。スイッチ１２４の他端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ１２４の他端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。スイッチ１２４の制御信号入力端子（例えばゲート端子）は、ＸＮＯＲ回路１２３ｂの否定出力端子に接続されている。このため、スイッチ１２４は、ＸＮＯＲ回路１２３ｂにおいて論理演算された演算信号によって開閉が制御される。

上述のとおり、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び比較電圧Ｖｃのいずれよりも低い場合及びＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び比較電圧Ｖｃのいずれよりも高い場合、ＸＮＯＲ回路１２３ｂは、信号レベルがハイレベルの演算信号をスイッチ１２４の制御信号入力端子に出力する。一方、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが、第二電圧Ｖ２よりも高く、かつ比較電圧Ｖｃよりも低い場合、ＸＮＯＲ回路１２３ｂは、信号レベルがローレベルの演算信号をスイッチ１２４の制御信号入力端子に出力する。

したがって、スイッチ１２４は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び比較電圧Ｖｃのいずれよりも低い場合及びＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び比較電圧Ｖｃのいずれよりも高い場合に、ＩＧＢＴ２１のゲート端子Ｇに対して第二電流供給部１２を切断状態（すなわち遮断状態）とする。一方、スイッチ１２４は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが、第二電圧Ｖ２よりも高く、かつ比較電圧Ｖｃよりも低い場合にオン状態（導通状態）となるので、ＩＧＢＴ２１のゲート端子Ｇに対して第二電流供給部１２を接続状態とする。

このように、スイッチ１２４は、ゲート電圧Ｖｇ及び第二電圧Ｖ２の高低（すなわち比較器１２２から出力される出力信号の信号レベル）に基づいて、ＩＧＢＴ２１のゲート端子Ｇに対する第二電流供給部１２の切断状態及び接続状態を切り替えることができる。ここで、ＩＧＢＴ２１のゲート端子Ｇに対する第二電流供給部１２の切断状態とは、第二電流供給部１２の電流供給素子となるＭＯＳトランジスタ１２１がスイッチ１２４によってＩＧＢＴ２１のゲート端子Ｇに対して電気的に切断（遮断）されている状態をいう。また、ＩＧＢＴ２１のゲート端子Ｇに対する第二電流供給部１２の接続状態とは、第二電流供給部１２の電流供給素子となるＭＯＳトランジスタ１２１がスイッチ１２４によってＩＧＢＴ２１のゲート端子Ｇに対して電気的に接続されている状態をいう。

したがって、スイッチ１２４がＩＧＢＴ２１のゲート端子Ｇに対して第二電流供給部１２を接続している状態では、第二電流供給部１２は、ＭＯＳトランジスタ１２１からＩＧＢＴ２１のゲート端子Ｇに第二電流Ｉｂを供給することができる。一方、スイッチ１２４がＩＧＢＴ２１のゲート端子Ｇに対して第二電流供給部１２を切断している状態では、第二電流供給部１２は、ＭＯＳトランジスタ１２１からＩＧＢＴ２１のゲート端子Ｇへの第二電流Ｉｂの供給を遮断することができる。

第一電流供給部１１は、比較器１２２から出力される出力信号の信号レベルに基づいてＩＧＢＴ２１のゲート端子Ｇに対する第一電流供給部１１の切断状態及び接続状態を切り替えるスイッチ１１２（第一切替スイッチの一例）を有している。また、第一電流供給部１１は、カレントミラー回路１４２を構成するＭＯＳトランジスタ１１１を有している。

スイッチ１１２は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ１１２の一端子（例えばドレイン端子）は、ＭＯＳトランジスタ１１１のドレイン端子に接続されている。スイッチ１１２の他端子（例えばソース端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ１１２の他端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。また、スイッチ１１２の他端子は、ＭＯＳトランジスタ１４５のドレイン端子に接続されている。スイッチ１１２の制御信号入力端子（例えばゲート端子）は、第二電流供給部１２の論理回路部１２３に設けられたバッファ回路１２３ａの出力端子に接続されている。このため、スイッチ１１２は、バッファ回路１２３ａから出力される出力信号によって開閉が制御される。

バッファ回路１２３ａは、比較器１２２と同じ信号レベルの信号を出力する。また、本実施形態では、第一電圧Ｖ１と第二電圧Ｖ２とは同一の電圧値に設定されている。このため、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２よりも低い場合（すなわち第一電圧Ｖ１よりも低い場合）、スイッチ１１２の制御信号入力端子には、バッファ回路１２３ａから出力されて比較器１２２の出力信号と同じハイレベルの出力信号が入力される。これにより、スイッチ１１２は、オン状態（導通状態）に制御されるので、第一電流供給部１１は、ＩＧＢＴ２１のゲート端子Ｇに対して接続した状態になる。

一方、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２よりも高い場合（すなわち第一電圧Ｖ１よりも高い場合）、スイッチ１１２の制御信号入力端子には、バッファ回路１２３ａから出力されて比較器１２２の出力信号と同じローレベルの出力信号が入力される。これにより、スイッチ１１２は、オフ状態（非導通状態）に制御されるので、第一電流供給部１１は、ＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）した状態になる。

このように、スイッチ１１２は、ゲート電圧Ｖｇ及び第二電圧Ｖ２の高低（すなわち比較器１２２から出力される出力信号の信号レベル）に基づいて、ＩＧＢＴ２１のゲート端子Ｇに対する第一電流供給部１１の切断状態及び接続状態を切り替えることができる。ここで、ＩＧＢＴ２１のゲート端子Ｇに対する第一電流供給部１１の切断状態とは、第一電流供給部１１の電流供給素子となるＭＯＳトランジスタ１１１がスイッチ１１２によってＩＧＢＴ２１のゲート端子Ｇに対して電気的に切断（遮断）されている状態をいう。また、ＩＧＢＴ２１のゲート端子Ｇに対する第一電流供給部１１の接続状態とは、第一電流供給部１１の電流供給素子となるＭＯＳトランジスタ１１１がスイッチ１１２によってＩＧＢＴ２１のゲート端子Ｇに対して電気的に接続されている状態をいう。

したがって、スイッチ１１２がＩＧＢＴ２１のゲート端子Ｇに対して第一電流供給部１１を接続している状態では、第一電流供給部１１は、ＭＯＳトランジスタ１１１からＩＧＢＴ２１のゲート端子Ｇに第一電流Ｉａを供給することができる。一方、スイッチ１１２がＩＧＢＴ２１のゲート端子Ｇに対して第一電流供給部１１を切断している状態では、第一電流供給部１１は、ＭＯＳトランジスタ１１１からＩＧＢＴ２１のゲート端子Ｇへの第一電流Ｉａの供給を遮断することができる。

図２に示すように、第三電流供給部１３は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇに基づく電圧（本実施形態ではゲート電圧Ｖｇ自体）と第三電圧Ｖ３とを比較する比較器１３２（第三比較部の一例）を有している。第三電流供給部１３は、比較器１２２から出力される出力信号の信号レベル及び比較器１３２から出力される出力信号の信号レベルに基づいてＩＧＢＴ２１のゲート端子Ｇに対する第三電流供給部１３の切断状態及び接続状態を切り替えるスイッチ１３３（第三切替スイッチの一例）を有している。

第三電流供給部１３は、カレントミラー回路１４２を構成するＭＯＳトランジスタ１３１と、比較器１３２とスイッチ１３３との間に配置された論理回路部１３４と、第三電圧Ｖ３を生成する電圧生成部１３５とを有している。論理回路部１３４は、論理積（以下、「ＡＮＤ」と略記する）回路１３４ａを有している。

電圧生成部１３５は、例えば直流電源で構成されている。電圧生成部１３５の負極側は基準電位端子Ｔｒｐに接続されている。電圧生成部１３５は、第三電圧Ｖ３を生成するようになっている。第三電圧Ｖ３は、ＩＧＢＴ２１に電流が流れ始める電圧（すなわちターンオンを開始する電圧）以上であり、かつ第二電圧Ｖ２よりも低い電圧に設定される。さらに、第二電圧Ｖ２よりも低い電圧として、第三電圧Ｖ３は、ＩＧＢＴ２１がターンオンする際にオーバーシュートが生じたゲート電圧Ｖｇにターンオンが終了する電圧（すなわち第二電圧Ｖ２）を超させないゲート電流（ゲート端子Ｇに供給される電流）となる電圧値に設定される。第三電圧Ｖ３は、例えばＩＧＢＴの動作試験や動作シミュレーションなどによって決定される。ＩＧＢＴ２１に印加される電源電圧が例えば２０Ｖの場合、第三電圧Ｖ３は例えば８Ｖに設定される。

比較器１３２は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器１３２の非反転入力端子（＋）には、ゲート駆動回路１０Ａに設けられたゲート電圧出力端子Ｔｇに接続されている。このため、比較器１３２の非反転入力端子（＋）は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。比較器１３２の反転入力端子（－）には、電圧生成部１３５の正極側が接続されている。比較器１３２の否定出力端子は、論理回路部１３４に設けられたＡＮＤ回路１３４ａの一方の入力端子に接続されている。

比較器１３２は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが電圧生成部１３５で生成される第三電圧Ｖ３よりも低い場合に信号レベル（すなわち電圧レベル）がハイレベルの出力信号を出力する。また、比較器１３２は、ゲート電圧Ｖｇが第三電圧Ｖ３よりも高い場合に信号レベルがローレベルの出力信号を出力する。

論理回路部１３４に設けられたＡＮＤ回路１３４ａの他方の入力端子は、第二電流供給部１２の論理回路部１２３に設けられたバッファ回路１２３ａの出力端子に接続されている。ＡＮＤ回路１３４ａの出力端子は、スイッチ１３３の制御信号入力端子に接続されている。

スイッチ１３３は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ１３３の一端子（例えばドレイン端子）は、ＭＯＳトランジスタ１３１のドレイン端子に接続されている。スイッチ１３３の他端子（例えばソース端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ１３３の他端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。スイッチ１３３の制御信号入力端子（例えばゲート端子）は、ＡＮＤ回路１３４ａの出力端子に接続されている。このため、スイッチ１３３は、ＡＮＤ回路１３４ａにおいて論理演算された演算信号によって開閉が制御される。

ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが及び第二電圧Ｖ２及び第三電圧Ｖ３よりも低い場合、比較器１２２及び比較器１３２は、いずれも信号レベルがハイレベルの出力信号を出力する。このため、ＡＮＤ回路１３４ａは、信号レベルがハイレベルの演算信号をスイッチ１３３の制御信号入力端子に出力する。このため、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが及び第二電圧Ｖ２及び第三電圧Ｖ３よりも低い場合、ＡＮＤ回路１３４ａは、信号レベルがハイレベルの演算信号をスイッチ１３３の制御信号入力端子に出力する。これにより、スイッチ１３３は、オン状態（導通状態）に制御されるので、ＩＧＢＴ２１のゲート端子Ｇに対して第三電流供給部１３を接続状態とする。

一方、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが、第二電圧Ｖ２よりも低く、かつ第三電圧Ｖ３よりも高い場合、比較器１２２は信号レベルがハイレベルの出力信号を出力し、比較器１３２は信号レベルが低レベルの出力信号を出力する。このため、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが、第二電圧Ｖ２よりも低く、かつ第三電圧Ｖ３よりも高い場合、ＡＮＤ回路１３４ａは、信号レベルがローレベルの演算信号をスイッチ１３３の制御信号入力端子に出力する。これにより、スイッチ１３３は、オフ状態（非導通状態）に制御されるので、ＩＧＢＴ２１のゲート端子Ｇに対して第三電流供給部１３を切断状態（すなわち遮断状態）とする。

このように、スイッチ１３３は、ゲート電圧Ｖｇと第二電圧Ｖ２および第三電圧Ｖ３との高低（すなわち比較器１２２，１３２のそれぞれから出力される出力信号の信号レベル）に基づいて、ＩＧＢＴ２１のゲート端子Ｇに対する第三電流供給部１３の切断状態及び接続状態を切り替えることができる。ここで、ＩＧＢＴ２１のゲート端子Ｇに対する第三電流供給部１３の切断状態とは、第三電流供給部１３の電流供給素子となるＭＯＳトランジスタ１３１がスイッチ１３３によってＩＧＢＴ２１のゲート端子Ｇに対して電気的に切断（遮断）されている状態をいう。また、ＩＧＢＴ２１のゲート端子Ｇに対する第三電流供給部１３の接続状態とは、第三電流供給部１３の電流供給素子となるＭＯＳトランジスタ１３１がスイッチ１３３によってＩＧＢＴ２１のゲート端子Ｇに対して電気的に接続されている状態をいう。

したがって、スイッチ１３３がＩＧＢＴ２１のゲート端子Ｇに対して第三電流供給部１３を接続している状態では、第三電流供給部１３は、ＭＯＳトランジスタ１３１からＩＧＢＴ２１のゲート端子Ｇに第三電流Ｉｃを供給することができる。一方、スイッチ１３３がＩＧＢＴ２１のゲート端子Ｇに対して第三電流供給部１３を切断している状態では、第三電流供給部１３は、ＭＯＳトランジスタ１３１からＩＧＢＴ２１のゲート端子Ｇへの第三電流Ｉｃの供給を遮断することができる。

詳細は後述するが、ゲート駆動回路１０Ａは、ＩＧＢＴ２１をオフ状態からオン状態に遷移させる過程（すなわちターンオンの際）において、ゲート端子Ｇに対する第一電流供給部１１、第二電流供給部１２及び第三電流供給部１３の接続状態及び切断状態をゲート電圧Ｖｇに応じて変更することができる。これにより、ゲート駆動回路１０Ａは、第二電流供給部１２から出力される第二電流Ｉｂのみでゲート容量を充電する低消費電流モードに予期しないタイミングで切り替わることを防止できる。その結果、ゲート駆動回路１０Ａは、ターンオン期間に生じるミラー期間が長くなることを防止してスイッチング損失の低減を図ることができる。

図２に示すように、ＩＧＢＴ２１のゲート端子Ｇ及びエミッタ端子Ｅの間には、寄生容量Ｃｇｅが形成されている。寄生容量ＣｇｅがＩＧＢＴ２１のゲート容量となり、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇにカレントミラー回路１４２からゲート電流が流れて寄生容量Ｃｇｅが充電される。これにより、ＩＧＢＴ２１は、ターンオンしてオフ状態からオン状態に遷移する。

ＩＧＢＴ２１は、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子Ｓを有している。電流検出端子Ｓは、ゲート駆動回路１０Ａに設けられた検出電流入力端子Ｔｉに接続されている。図示は省略するが、ゲート駆動回路１０Ａは、検出電流入力端子Ｔｉに接続された電流検出部を有している。電流検出部は、電流検出端子Ｓから出力される検出電流を検出電圧に変換し、変換した検出電圧に基づいてＩＧＢＴ２１に過電流や短絡電流が流れていないかを検出するように構成されている。ゲート駆動回路１０Ａは、電流検出部によってＩＧＢＴ２１に過電流又は短絡電流が流れていることが検出されて場合には、例えばカレントミラー回路１４２からのＩＧＢＴ２１へのゲート電流の入力を遮断する。これにより、ＩＧＢＴ２１の動作を停止させる。

ＩＧＢＴ２１に逆並列接続された還流ダイオード２２のカソードはＩＧＢＴ２１のコレクタ端子Ｃに接続され、還流ダイオード２２のアノードはＩＧＢＴ２１のエミッタ端子Ｅに接続されている。ＩＧＢＴ２１及び還流ダイオード２２を有する半導体素子２０及びゲート駆動回路１０Ａは例えば、プリント回路基板（不図示）に形成され、１つにパッケージされたモジュール構成を有している。このため、プリント回路基板に形成された配線などによる寄生インダクタンスＬが半導体素子２０に接続される。

半導体装置２ａ、半導体装置２ｃ及び半導体装置２ｅ（図１参照）のそれぞれに備えられたＩＧＢＴ２１のコレクタ端子Ｃは、正極側ラインＬｐ（図１参照）に接続されている。半導体装置２ａに備えられたＩＧＢＴ２１のエミッタ端子Ｅは、半導体装置２ｂ（図１参照）に備えられたＩＧＢＴ２１のコレクタ端子Ｃに接続されている。半導体装置２ｃに備えられたＩＧＢＴ２１のエミッタ端子Ｅは、半導体装置２ｄ（図１参照）に備えられたＩＧＢＴ２１のコレクタ端子Ｃに接続されている。半導体装置２ｅに備えられたＩＧＢＴ２１のエミッタ端子Ｅは、半導体装置２ｆ（図１参照）に備えられたＩＧＢＴ２１のコレクタ端子Ｃに接続されている。半導体装置２ｂ、半導体装置２ｄ及び半導体装置２ｆのそれぞれに備えられたＩＧＢＴ２１のエミッタ端子Ｅは、負極側ラインＬｎ（図１参照）に接続されている。

〔ゲート駆動回路の動作〕
本実施形態によるゲート駆動回路１０Ａの動作について、図１を参照しつつ図２、図３及び表１を用いて説明する。図３は、ＩＧＢＴ２１のターンオン時の動作波形の一例を模式的に示す図である。図３中の上段には、ゲート駆動回路１０Ａによって駆動された場合のＩＧＢＴ２１の動作波形の一例が図示されている。図３中の下段には、比較例としてのゲート駆動回路によって駆動された場合のＩＧＢＴ２１の動作波形の一例が図示されている。図３中の上段の「Ｖｇ」は、本実施形態におけるＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧を示している。図３中の上段の「Ｉｃｅ」は、本実施形態におけるＩＧＢＴ２１のコレクタ・エミッタ間電流を示している。図３中の上段の「Ｖｃｅ」は、本実施形態におけるＩＧＢＴ２１のコレクタ・エミッタ間電圧を示している。
図３中の下段の「ＶｇＣ」は、比較例におけるＩＧＢＴのゲート端子に印加されるゲート電圧を示している。図３中の下段の「ＩｃｅＣ」は、比較例におけるＩＧＢＴのコレクタ・エミッタ間電流を示している。図３中の下段の「ＶｃｅＣ」は、比較例におけるＩＧＢＴのコレクタ・エミッタ間電圧を示している。

図３中の「Ｖ２」は、第二電流供給部１２に設けられた電圧生成部１２５で生成される第二電圧を示している。また、図３中の上段には、第一電圧Ｖ１が第二電圧Ｖ２と同じ電圧値に設定されていることが「Ｖ２（＝Ｖ１）」として表されている。図３中の「Ｖ３」は、第三電流供給部１３に設けられた電圧生成部１３５で生成される第三電圧を示している。図３中の「Ｖｒ」は、ＩＧＢＴ２１のコレクタ・エミッタ間電圧の定格値を示している。図３中の「Ｉｒ」は、ＩＧＢＴ２１のコレクタ・エミッタ間電流の定格値を示している。図３では、理解を容易にするため、ゲート電圧及びコレクタ・エミッタ間電圧の基準電位（０Ｖ）がずらされて図示されている。

図３中の「Ｐｄ１」は、ゲート駆動回路１０ＡがＩＧＢＴ２１のゲート容量を充電するための動作モードの１つである急速充電モード（詳細は後述）の期間であることを示している。図３中の「Ｐｄ２」は、ゲート駆動回路１０ＡがＩＧＢＴ２１のゲート容量を充電するための動作モードの１つであるオーバーシュート抑制モード（詳細は後述）の期間であることを示している。図３中の「Ｐｄ３」は、ゲート駆動回路１０ＡがＩＧＢＴ２１のゲート容量を充電するための動作モードの１つである低消費電流モード（詳細は後述）の期間であることを示している。

表１は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇの高さと、第一電流供給部１１に設けられたスイッチ１１２、第二電流供給部１２に設けられたスイッチ１２４及び第三電流供給部１３に設けられたスイッチ１３３のオン／オフ状態、ＩＧＢＴ２１のゲート電流を充電する動作モード、ＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流との関係を示す表である。表１中の「ゲート電圧」は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇを示している。

表１中の「ゲート電圧」欄の「０＜Ｖｇ＜Ｖ３」は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが、０Ｖよりも高く、第三電流供給部１３に設けられた電圧生成部１３５で生成される第三電圧Ｖ３よりも低いことを示している。表１中の「ゲート電圧」欄の「Ｖ３＜Ｖｇ＜Ｖ２」は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが、第三電流供給部１３に設けられた電圧生成部１３５で生成される第三電圧Ｖ３よりも高く、第二電流供給部１２に設けられた電圧生成部１２５で生成される第二電圧Ｖ２よりも低いことを示している。表１中の「ゲート電圧」欄の「Ｖ２＜Ｖｇ＜Ｖｃ」は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが、第二電流供給部１２に設けられた電圧生成部１２５で生成される第二電圧Ｖ２よりも高く、第二電流供給部１２に設けられた電圧生成部１２７で生成される比較電圧Ｖｃよりも低いことを示している。

表１中の「ＳＷ１」は、第一電流供給部１１に設けられたスイッチ１１２を示している。表１中の「ＳＷ２」は、第二電流供給部１２に設けられたスイッチ１２４を示している。表１中の「ＳＷ３」は、第三電流供給部１３に設けられたスイッチ１３３を示している。表１中の「ＳＷ１」欄の「オン」は、スイッチ１１２がオン状態（導通状態）であることを示し、当該欄の「オフ」は、スイッチ１１２がオフ状態（非導通状態）であることを示している。表１中の「ＳＷ２」欄の「オン」は、スイッチ１２４がオン状態（導通状態）であることを示し、当該欄の「オフ」は、スイッチ１２４がオフ状態（非導通状態）であることを示している。表１中の「ＳＷ３」欄の「オン」は、スイッチ１３３がオン状態（導通状態）であることを示し、当該欄の「オフ」は、スイッチ１３３がオフ状態（非導通状態）であることを示している。

表１中の「ＩＧＢＴゲート充電動作モード」は、ＩＧＢＴ２１に形成されたゲート容量（すなわち図２中に示す寄生容量Ｃｇｅ）を充電するための動作モードを示している。表１中の「ＩＧＢＴゲート充電動作モード」欄の「急速充電モード」は、ＩＧＢＴ２１を高速でターンオンするための充電モードを示している。表１中の「ＩＧＢＴゲート充電動作モード」欄の「低消費電流モード」は、ＩＧＢＴ２１がターンオンを終了した後に少ない電流量のゲート電流でＩＧＢＴ２１に印加されているゲート電圧Ｖｇを上昇させるための充電モードを示している。表１中の「ＩＧＢＴゲート充電動作モード」欄の「オーバーシュート抑制モード」は、ＩＧＢＴ２１がターンオンしている途中に生じるゲート電圧Ｖｇのオーバーシュートに起因して急速充電モードが低消費電流モードに謝って移行する誤動作を防止するための充電モードを示している。

表１中の「ゲート電流」は、ＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流を示している。表１中の「ゲート電流」欄の「Ｉａ＋Ｉｃ」は、ゲート電流が、第一電流供給部１１から出力される第一電流Ｉａ及び第三電流供給部１３から出力される第三電流Ｉｃを合わせた電流であることを示している。表１中の「ゲート電流」欄の「Ｉａ」は、ゲート電流が、第一電流供給部１１から出力される第一電流Ｉａであることを示している。表１中の「ゲート電流」欄の「Ｉｂ」は、ゲート電流が、第二電流供給部１２から出力される第二電流Ｉｂであることを示している。

図３中の上段に示す時刻ｔ１よりも前の期間において、電圧レベルがハイレベルの入力信号Ｓｉｎが信号入力端子Ｔｓ（図２参照）を介して制御装置６（図１参照）から入力されると、ゲート駆動回路１０Ａに設けられたゲート信号生成部１４は、非動作状態となってゲート信号をＩＧＢＴ２１のゲート端子Ｇに出力しない。より具体的には、図２に示すように、ＭＯＳトランジスタ１４４は、信号レベル（すなわち電圧レベル）がハイレベルの入力信号Ｓｉｎがゲートに入力されるとオン状態となる。このため、ＭＯＳトランジスタ１４３のゲート端子がＭＯＳトランジスタ１４４を介して基準電位端子Ｔｒｐに接続されるので、ＭＯＳトランジスタ１４３はオフ状態となる。これにより、カレントミラー回路１４２は、基準電位端子Ｔｒｐに向かって電流を流さないので、ゲート信号生成部１４はＩＧＢＴ２１のゲート端子Ｇにゲート信号を出力しない。また、換言すると、ゲート信号生成部１４は、信号レベルがハイレベルの入力信号Ｓｉｎが制御装置６から入力されると、信号レベルがローレベルのゲート信号をＩＧＢＴ２１に出力する。このため、ＩＧＢＴ２１はオフ状態となる。この時、ＩＧＢＴ２１のコレクタ・エミッタ間電圧Ｖｃｅは定格電圧Ｖｒ（例えば４００Ｖ）となる。

ＩＧＢＴ２１のゲート信号の信号レベルはローレベルであるため、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは、第二電圧Ｖ２、第三電圧Ｖ３及び比較電圧Ｖｃよりも低い。このため、第二電流供給部１２に設けられた比較器１２２，１２６及び第三電流供給部１３に設けられた比較器１３２は、いずれも信号レベルがハイレベルの出力信号を出力する。これにより、第二電流供給部１２に設けられたバッファ回路１２３ａは、信号レベルがハイレベルの出力信号を出力し、第二電流供給部１２に設けられたＸＮＯＲ回路１２３ｂは、信号レベルがハイレベルの演算信号を出力し、第三電流供給部１３に設けられたＡＮＤ回路１３４ａは、信号レベルがハイレベルの演算信号を出力する。その結果、第一電流供給部１１に設けられたスイッチ１１２は、オン状態（導通状態）に制御され、第二電流供給部１２に設けられたスイッチ１２４は、オフ状態（非導通状態）に制御され、第三電流供給部１３に設けられたスイッチ１３３は、オン状態（導通状態）に制御される。したがって、ＩＧＢＴ２１がターンオンを開始する前は、スイッチ１１２，１２４，１３３は、表１に示すように、急速充電モードの期間Ｐｄ１と同様の状態に制御される。

図３中の上段に示す例えば時刻ｔ１において、電圧レベルがローレベルの入力信号Ｓｉｎが信号入力端子Ｔｓを介して制御装置６から入力されると、ゲート信号生成部１４は、動作状態となってゲート信号をＩＧＢＴ２１に出力する。より具体的には、図２に示すように、ＭＯＳトランジスタ１４４のゲート端子には、電圧レベルがローレベルの入力信号Ｓｉｎが入力されるので、ＭＯＳトランジスタ１４４はオフ状態となる。このため、ＭＯＳトランジスタ１４３のゲート端子は、ＭＯＳトランジスタ１４４によって基準電位端子Ｔｒｐから電気的に切断される。これにより、ＭＯＳトランジスタ１４３のゲート端子には、増幅器１４１から出力される出力信号が入力されるので、カレントミラー回路１４２に設けられたＭＯＳトランジスタ１４２ａからＭＯＳトランジスタ１４３及び抵抗素子１４６に所定の定電流が流れる。

スイッチ１１２，１３３はオン状態に制御されており、スイッチ１２４はオフ状態に制御されている。このため、カレントミラー回路１４２に設けられたＭＯＳトランジスタ１１１からスイッチ１１２及びゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに第一電流Ｉａが流れ、ＭＯＳトランジスタ１３１からスイッチ１３３及びゲート電圧出力端子Ｔｇを介して第三電流ＩｃがＩＧＢＴ２１のゲート端子Ｇに流れる。一方、ＭＯＳトランジスタ１２１から供給される第二電流ＩｂはＩＧＢＴ２１のゲート端子Ｇに流れない。

これにより、ＩＧＢＴ２１のゲート端子Ｇに流れるゲート電流は、第一電流Ｉａ及び第三電流Ｉｃを合わせた電流量になる。このため、ゲート駆動回路１０Ａは、時刻ｔ１から急速充電モードによってＩＧＢＴ２１を駆動する。その結果、図３中の上段に示すように、ＩＧＢＴ２１は、ターンオンを開始し、時刻ｔ１からＩＧＢＴ２１のゲート電圧Ｖｇが急激に上昇を開始する。ＩＧＢＴ２１のゲート電圧Ｖｇが上昇を開始するので、時刻ｔ１から所定の時間が経過した後に、ＩＧＢＴ２１のコレクタ・エミッタ間電圧Ｖｃｅが低下し始め、ＩＧＢＴ２１のコレクタ・エミッタ間電流Ｉｃｅが上昇し始める。

信号レベルが上昇することによってＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第二電圧Ｖ２よりは低いく、かつ第三電圧Ｖ３よりも高くなった場合、第三電流供給部１３に設けられた比較器１３２は、信号レベルがローレベルの出力信号をＡＮＤ回路１３４ａに出力する。一方、この場合、第二電流供給部１２に設けられた比較器１２２は、時刻ｔ１以前と同様に、信号レベルがハイレベルの出力信号をバッファ回路１２３ａに出力する。これにより、第一電流供給部１１に設けられたスイッチ１１２はオン状態を維持し、第二電流供給部１２に設けられたスイッチ１２４はオフ状態を維持するが、第三電流供給部１３に設けられたスイッチ１３３は、オン状態（導通状態）からオフ状態（非導通状態）に切り替わる。このため、第二電流供給部１２は、ＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）状態となるため、第三電流ＩｃをＩＧＢＴ２１のゲート端子Ｇに供給できなくなり、ＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流は、第一電流供給部１１から供給される第一電流Ｉａとなる。その結果、図３中の上段及び表１に示すように、ゲート駆動回路１０Ａは、ＩＧＢＴ２１のゲート端子Ｇの充電動作モードを急速充電モードからオーバーシュート抑制モードに切り替える。また、ＩＧＢＴ２１のゲート端子Ｇの充電動作モードが急速充電モードからオーバーシュート抑制モードに切り替わるタイミング（時刻ｔ２）で、ＩＧＢＴ２１のコレクタ・エミッタ間電圧Ｖｃｅは単調に減少する。

図３中の上段に示すように、時刻ｔ２の経過後もＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは、上昇し続けてオーバーシュートが生じる。しかしながら、ゲート電圧Ｖｇにオーバーシュートが生じる期間は、急速充電モードの期間Ｐｄ１よりもゲート電流が小さいオーバーシュート抑制モードの期間Ｐｄ２である。このため、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは、オーバーシュートが生じている期間で最大となる時刻ｔ３において、低消費電流モードへの切り替わりの基準となる第二電圧Ｖ２よりも高くならない。その結果、ゲート駆動回路１０Ａは、時刻ｔ３の経過後もオーバーシュート抑制モードによってＩＧＢＴ２１のゲート端子Ｇの充電を継続する。

オーバーシュート抑制モードでは、第二電流Ｉｂ及び第三電流Ｉｃよりも電流量が大きいゲート電流（すなわち第一電流Ｉａと同じ大きさ）によって、ＩＧＢＴ２１のゲート容量（寄生容量Ｃｇｅ）が充電される。これにより、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは、急速充電モードよりも上昇が緩やかではあるものの、単調に増加し続ける。

ゲート駆動回路１０Ａがオーバーシュート抑制モードでＩＧＢＴ２１を駆動し続けて信号レベルが上昇し、時刻ｔ４において、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが比較電圧Ｖｃよりも低く、かつ第二電圧Ｖ２よりも高くなった場合、第二電流供給部１２に設けられた比較器１２２は、信号レベルがローレベルの出力信号をＡＮＤ回路１３４ａに出力する。一方、この場合、第二電流供給部１２に設けられた比較器１２６は、時刻ｔ３以前と同様に、信号レベルがハイレベルの出力信号をＸＮＯＲ回路１２３ｂに出力する。これにより、第一電流供給部１１に設けられたスイッチ１１２はオン状態（導通状態）からオフ状態（非導通状態）に切り替わる。また、第二電流供給部１２に設けられたスイッチ１２４はオフ状態（非導通状態）からオン状態（導通状態）に切り替わる。さらに、第三電流供給部１３に設けられたスイッチ１３３は、オフ状態（非導通状態）を維持する。このため、第一電流供給部１１及び第三電流供給部１３は、ＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）状態となる。一方、第二電流供給部１２は、ＩＧＢＴ２１のゲート端子Ｇに対して接続状態となる。これにより、第一電流Ｉａ及び第三電流ＩｃをＩＧＢＴ２１のゲート端子Ｇに供給できなくなり、ＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流は、第二電流供給部１２から供給される第二電流Ｉｂとなる。その結果、図３中の上段及び表１に示すように、ゲート駆動回路１０Ａは、ＩＧＢＴ２１のゲート端子Ｇの充電動作モードをオーバーシュート抑制モードから低消費電流モードに切り替える。

図３中の上段に示すように、ＩＧＢＴ２１のゲート端子Ｇの充電動作モードがオーバーシュート抑制モードから低消費電流モードに切り替わるタイミング（時刻ｔ４）では、ＩＧＢＴ２１のコレクタ・エミッタ間電圧Ｖｃｅは０Ｖであり、ＩＧＢＴ２１のコレクタ・エミッタ間電流Ｉｃｅは定格電流Ｉｒ（電流値は例えば３００Ａ）となっている。このため、ＩＧＢＴ２１は、オーバーシュート抑制モードの期間Ｐｄ２が終了することにより、ターンオン動作を終了する。

低消費電流モードが実行される期間Ｐｄ３でもＩＧＢＴ２１のゲート容量は、第二電流Ｉｂと同じ電流量のゲート電流によって充電され続けるため、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは上昇しつづける。図示は省略するが、ゲート駆動回路１０Ａが低消費電流モードでＩＧＢＴ２１を駆動し続けて信号レベルが上昇することによって、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが比較電圧Ｖｃよりも高くなった場合、第二電流供給部１２に設けられた比較器１２６は、信号レベルがローレベルの出力信号をＸＮＯＲ回路１２３ｂに出力する。一方、この場合、第二電流供給部１２に設けられた比較器１２２は、信号レベルがローレベルの出力信号をバッファ回路１２３ａに出力する。さらに、この場合、第三電流供給部１３に設けられた比較器１３２は、信号レベルがローレベルの出力信号をＡＮＤ回路１３４ａに出力する。これにより、第一電流供給部１１に設けられたスイッチ１１２及び第二電流供給部１２に設けられたスイッチ１２４は、オフ状態（非導通状態）を維持し、第三電流供給部１３に設けられたスイッチ１３３は、オン状態（導通状態）からオフ状態（非導通状態）に切り替わる。このため、第一電流供給部１１、第二電流供給部１２及び第三電流供給部１３は、ＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）状態となる。これにより、ＩＧＢＴ２１のゲート端子Ｇには、ゲート電流が供給されなくなる。

さらに、その後、電圧レベルがローレベルの入力信号Ｓｉｎが信号入力端子Ｔｓを介して制御装置６から入力される。これにより、ＭＯＳトランジスタ１４４及びＭＯＳトランジスタ１４５は、オフ状態となる。このため、カレントミラー回路１４２から電流が供給されなくなるとともに、ＩＧＢＴ２１のゲート端子Ｇは、電気的にフローティング状態となるため、ＩＧＢＴ２１のゲート端子Ｇにおけるゲート電圧Ｖｇは、比較電圧Ｖｃよりも高く電源電圧Ｖｃｃよりも低い電圧に維持される。

〔スイッチング素子の駆動回路の効果〕
次に、本実施形態によるスイッチング素子の駆動回路の効果について、ゲート駆動回路１０Ａを例にとって図２を参照しつつ図３及び図４を用いて説明する。まず、本実施形態によるスイッチング素子の駆動回路の効果を説明するに当たって、比較例としてゲート駆動回路の動作について図３を用いて説明する。比較例としてのゲート駆動回路は、第三電流供給部１３を備えていない点を除いて、本実施形態によるゲート駆動回路１０Ａと同様の構成を有している。また、比較例としてのゲート駆動回路に駆動されるＩＧＢＴ及び当該ＩＧＢＴに電気的に接続されて生じる寄生インダクタンスについては、図２に示すＩＧＢＴ２１及び寄生インダクタンスＬと同様の参照符号を用いて説明する。

比較例としてのゲート駆動回路に駆動されるＩＧＢＴ２１は、ゲート駆動回路１０Ａによって駆動されているＩＧＢＴ２１と同様に、コレクタ・エミッタ間電流ＩｃｅＣが流れることによって寄生インダクタンスＬ（図２参照）に発生した電圧でゲート電圧ＶｇＣが増加する。比較例としてのゲート駆動回路に駆動されるＩＧＢＴ２１は、ゲート駆動回路１０Ａによって駆動されているＩＧＢＴ２１と異なり、ゲート電圧ＶｇＣが第三電圧Ｖ３よりも高くなっても急速充電モードからオーバーシュート抑制モードに移行されない。このため、図３中の下段に示すように、ＩＧＢＴ２１のターンオン時にゲート電圧ＶｇＣにオーバーシュートが生じることによって、比較例としてのゲート駆動回路で駆動されているＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧ＶｇＣは、時刻ｔ２ａにおいて第二電圧Ｖ２よりも大きくなる。

図４は、ゲート駆動回路１０Ａに駆動されたＩＧＢＴ２１の動作波形と、比較例としてのゲート駆動回路に駆動されたＩＧＢＴ２１の動作波形とを重ね合わせて示す図である。図４（ａ）は、ゲート駆動回路１０Ａ及び比較例としてのゲート駆動回路のそれぞれに駆動されたＩＧＢＴ２１の動作波形を、図３に示す動作波形と同じ大きさで重ね合わせた状態を示す図である。図４（ｂ）は、図４（ａ）中に示す破線の四角枠の領域を拡大して示す図である。図４中に示す実線の動作波形は、ゲート駆動回路１０Ａに駆動されたＩＧＢＴ２１の動作波形を示し、図４中に示す破線の動作波形は、比較例としてのゲート駆動回路に駆動されたＩＧＢＴ２１の動作波形を示している。図４中に示す「Ｖｇ」、「Ｖｃｅ」、「Ｉｃｅ」、「ＶｇＣ」、「ＶｃｅＣ」、「ＩｃｅＣ」、「Ｖ２」及び「Ｖ３」は、図３中に示す「Ｖｇ」、「Ｖｃｅ」、「Ｉｃｅ」、「ＶｇＣ」、「ＶｃｅＣ」、「ＩｃｅＣ」、「Ｖ２」及び「Ｖ３」と同内容であるため、説明は省略する。

オーバーシュート抑制モードにおけるゲート電流（すなわち第一電流Ｉａ）は、低消費電流モードにおけるゲート電流（すなわち第二電流Ｉｂ）よりも電流値が大きい。このため、オーバーシュート抑制モードの方が低消費電流モードよりもＩＧＢＴ２１のゲート容量を速く充電できる。これにより、図４（ａ）に示すように、ゲート駆動回路１０Ａによって駆動されたＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇのミラー期間Ｐｍｅは、比較例としてのゲート駆動回路によって駆動されたＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧ＶｇＣのミラー期間Ｐｍｃよりも短くなる。その結果、ゲート駆動回路１０Ａによって駆動されたＩＧＢＴ２１のゲート電圧Ｖｇは、比較例としてのゲート駆動回路によって駆動されたＩＧＢＴ２１のゲート電圧ＶｇＣよりも早く第二電圧Ｖ２よりも高くなる。つまり、ゲート駆動回路１０Ａによって駆動されたＩＧＢＴ２１は、比較例としてのゲート駆動回路によって駆動されたＩＧＢＴ２１よりも早くターンオン動作を終了する。

これにより、図４（ｂ）に示すように、ゲート駆動回路１０Ａによって駆動されたＩＧＢＴ２１のコレクタ・エミッタ間電圧Ｖｃｅは、比較例としてのゲート駆動回路によって駆動されたＩＧＢＴ２１のコレクタ・エミッタ間電圧ＶｃｅＣよりも早く立ち下がる。このため、ゲート駆動回路１０Ａによって駆動されたＩＧＢＴ２１のコレクタ・エミッタ間電圧Ｖｃｅと、比較例としてのゲート駆動回路によって駆動されたＩＧＢＴ２１のコレクタ・エミッタ間電圧ＶｃｅＣとの間には差分が生じ、図４（ｂ）に斜線で示す当該差分が損失改善ＬＵとなる。

このように、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１がターンオン動作をする際にオーバーシュート抑制モードを実行しないゲート駆動回路と比較して、オーバーシュートを抑制しながらＩＧＢＴ２１のゲート容量を速く充電することができる。これにより、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１がターンオン動作をする際にオーバーシュート抑制モードを実行しないゲート駆動回路と比較して、ターンオン動作時のスイッチング損失を低減することができる。さらに、本実施形態によるゲート駆動回路１０Ａを備えるインテリジェントパワーモジュール２は、ゲート駆動回路１０Ａと同様の効果が得られる。

以上説明したように、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１３とを備えている。

これにより、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

また、本実施形態によるインテリジェントパワーモジュール２は、ＩＧＢＴ２１及びＩＧＢＴ２１に逆並列に接続された還流ダイオード２２を有する半導体素子２０と、本実施形態によるゲート駆動回路１０Ａとを有する半導体装置を複数（本実施形態では半導体装置２ａ～２ｆの６個）備えている。

これにより、本実施形態によるインテリジェントパワーモジュール２は、ゲート駆動回路１０Ａと同様に、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

〔第２実施形態〕
本発明の第２実施形態によるスイッチング素子の駆動回路及びインテリジェントパワーモジュールについて図５を用いて説明する。本実施形態によるインテリジェントパワーモジュールは、スイッチング素子の駆動回路の構成が異なる点を除いて、上記第１実施形態によるインテリジェントパワーモジュール２と同様の構成を有し、同様の機能を発揮するため、説明は省略する。

（スイッチング素子の駆動回路の構成）
本実施形態によるスイッチング素子の駆動回路は、制御信号入力端子の電圧に基づく電圧として電流検出端子で検出された検出電流を用いる点に特徴を有している。上記第１実施形態によるゲート駆動回路１０Ａの構成要素と作用・機能が同一の構成要素には同一の参照符号を付して、その説明は省略する。図５は、本実施形態によるスイッチング素子としてのゲート駆動回路１０Ｂの概略構成の一例を示す回路図である。

図５に示すように、ゲート駆動回路１０Ｂは、制御装置６（図１参照）から入力される入力信号Ｓｉｎを用いてＩＧＢＴ２１を制御するゲート信号（制御信号の一例）Ｓｇを生成するゲート信号生成部１４を備えている。また、ゲート駆動回路１０Ｂは、ＩＧＢＴ（スイッチング素子の一例）２１に設けられたゲート端子Ｇ（制御信号入力端子の一例）のゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１を備えている。また、ゲート駆動回路１０Ｂは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２を備えている。本実施形態では、第一電圧Ｖ１及び第二電圧Ｖ２は、同一の電圧値に設定されている。

さらに、ゲート駆動回路１０Ｂは、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇのゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１５を備えている。本実施形態における第一電圧Ｖ１、第二電圧Ｖ２、第一電流Ｉａ、第二電流Ｉｂ及び第三電流Ｉｃは、上記第１実施形態における第一電圧Ｖ１、第二電圧Ｖ２、第一電流Ｉａ、第二電流Ｉｂ及び第三電流Ｉｃと同様に設定されている。詳細は後述するが、本実施形態における第三電圧Ｖ３は、上記第１実施形態おける第三電圧Ｖ３と異ならせて設定されている。

第三電流供給部１５は、検出電圧（制御信号入力端子の電圧に基づく電圧の一例）Ｖｓと第三電圧Ｖ３とを比較する比較器１５１（第三比較部の一例）を有している。第三電流供給部１５は、比較器１２２から出力される出力信号の信号レベル及び比較器１５１から出力される出力信号の信号レベルに基づいてゲート端子Ｇに対する第三電流供給部１５の切断状態及び接続状態を切り替えるスイッチ１３３（第三切替スイッチの一例）を有している。

また、第三電流供給部１５は、ＩＧＢＴ２１の電流検出端子Ｓと基準電位端子Ｔｒｐとの間に接続された抵抗素子１５３と、第三電圧Ｖ３を生成する電圧生成部１５２とを有している。具体的には、抵抗素子１５３の一端子は、検出電流入力端子Ｔｉに接続されている。これにより、抵抗素子１５３は、検出電流入力端子Ｔｉを介して電流検出端子Ｓに接続される。抵抗素子１５３の他端子は、基準電位端子Ｔｒｐに接続されている。第三電流供給部１５は、電流検出端子Ｓから出力される検出電流が抵抗素子１５３を流れることによって抵抗素子１５３に生じる電圧降下を検出電圧Ｖｓとして出力するように構成されている。つまり、第三電流供給部１５は、電流検出端子Ｓに接続された抵抗素子１５３の一端子の電圧を検出電圧Ｖｓとして出力する。

電圧生成部１５２は、例えば直流電源で構成されている。電圧生成部１５２の負極側は基準電位端子Ｔｒｐに接続されている。電圧生成部１５２は、第三電圧Ｖ３を生成するようになっている。本実施形態における第三電圧Ｖ３は、上記第１実施形態における第三電圧Ｖ３がＩＧＢＴ２１のゲート端子Ｇに印加された場合に電流検出端子Ｓに流れる検出電流が抵抗素子１５３に流れることによって抵抗素子１５３に生じる電圧降下と同じ電圧に設定される。第三電圧Ｖ３がＩＧＢＴ２１のゲート端子Ｇに印加された場合に電流検出端子Ｓに流れる検出電流は、例えばＩＧＢＴ２１の動作試験や動作シミュレーションによって得られる。

比較器１５１は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器１５１の非反転入力端子（＋）には、抵抗素子１５３の一端子及び基準電位端子Ｔｒｐの接続部に接続されている。比較器１５１の反転入力端子（－）には、電圧生成部１５２の正極側が接続されている。比較器１５１の否定出力端子は、論理回路部１３４に設けられたＡＮＤ回路１３４ａの一方の入力端子に接続されている。

比較器１５１は、電流検出端子Ｓに流れる検出電流に基づく検出電圧Ｖｓ（すなわちＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇに対応する電圧）が電圧生成部１５２で生成される第三電圧Ｖ３よりも低い場合に信号レベル（すなわち電圧レベル）がハイレベルの出力信号を出力する。また、比較器１５１は、検出電流に基づく検出電圧Ｖｓが第三電圧Ｖ３よりも高い場合に信号レベルがローレベルの出力信号を出力する。

このように、本実施形態における比較器１５１が検出電圧Ｖｓ（すなわちゲート電圧Ｖｇ）及び第三電圧Ｖ３の高低に対する動作と、上記第１実施形態における比較器１３２がゲート電圧Ｖｇ及び第三電圧Ｖ３の高低に対する動作とは同一である。また、比較器１５１の出力端子が接続されるＡＮＤ回路１３４ａ及びＡＮＤ回路１３４ａの出力端子が接続されるスイッチ１３３は、上記第１実施形態におけるＡＮＤ回路１３４ａ及びスイッチ１３３と同様の構成を有している。このため、第三電流供給部１５は、上記第１実施形態における第三電流供給部１３と同様に動作し、同様の機能を発揮することができる。

（スイッチング素子の駆動回路の動作）
本実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路１０Ｂは、第三電流供給部１５において電流検出端子Ｓに流れる検出電流を用いて急速充電モードからオーバーシュート抑制モードに切り替える点を除いて、上記第１実施形態によるゲート駆動回路１０Ａと同様であるため、説明は省略する。

以上説明したように、本実施形態によるゲート駆動回路１０Ｂは、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１３とを備えている。

これにより、本実施形態によるゲート駆動回路１０Ｂは、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

また、本実施形態によるインテリジェントパワーモジュールは、ＩＧＢＴ２１及びＩＧＢＴ２１に逆並列に接続された還流ダイオード２２を有する半導体素子２０（図５参照）と、本実施形態によるゲート駆動回路１０Ｂとを有する半導体装置を複数（本実施形態では半導体装置２ａ～２ｆの６個（図１参照））備えている。

これにより、本実施形態によるインテリジェントパワーモジュールは、ゲート駆動回路１０Ｂと同様に、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

〔第３実施形態〕
本発明の第３実施形態によるスイッチング素子の駆動回路及びインテリジェントパワーモジュールについて図６を用いて説明する。本実施形態によるインテリジェントパワーモジュールは、スイッチング素子の駆動回路の構成が異なる点を除いて、上記第１実施形態によるインテリジェントパワーモジュール２と同様の構成を有し、同様の機能を発揮するため、説明は省略する。

（スイッチング素子の駆動回路の構成）
本実施形態によるスイッチング素子の駆動回路は、制御信号入力端子の電圧に基づく電圧としてゲート電圧及び電流検出端子で検出された検出電流を用いる点に特徴を有している。上記第１実施形態によるゲート駆動回路１０Ａの構成要素と作用・機能が同一の構成要素には同一の参照符号を付して、その説明は省略する。図６は、本実施形態によるスイッチング素子としてのゲート駆動回路１０Ｃの概略構成の一例を示す回路図である。

図６に示すように、ゲート駆動回路１０Ｃは、制御装置６（図１参照）から入力される入力信号Ｓｉｎを用いてＩＧＢＴ２１を制御するゲート信号（制御信号の一例）Ｓｇを生成するゲート信号生成部１４を備えている。また、ゲート駆動回路１０Ｃは、ＩＧＢＴ（スイッチング素子の一例）２１に設けられたゲート端子Ｇ（制御信号入力端子の一例）のゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１を備えている。また、ゲート駆動回路１０Ｃは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２を備えている。本実施形態では、第一電圧Ｖ１及び第二電圧Ｖ２は、同一の電圧値に設定されている。

さらに、ゲート駆動回路１０Ｂは、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇのゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３－１，Ｖ３－２よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃ－１，Ｉｃ－２をゲート端子Ｇに供給する第三電流供給部１６を備えている。

図６に示すように、第三電流供給部１６は、上記第１実施形態における第三電流供給部１３と同様の構成を有し、同様の機能を発揮する電流供給部１３０と、第三電圧Ｖ３の設定値が異なる点を除いて上記第２実施形態における第三電流供給部１５と同様の構成を有し、同様の機能を発揮する電流供給部１５０とを有している。電流供給部１３０において設定されている第三電圧Ｖ３－１は、上記第１実施形態における第三電流供給部１３において設定されている第三電圧Ｖ３と同一の電圧に設定されている。電流供給部１３０において設定されている第三電圧Ｖ３－２は、上記第１実施形態における第三電流供給部１３において設定されている第三電圧Ｖ３より例えば低い電圧に設定されている。また、第三電流Ｉｃ－１及び第三電流Ｉｃ－２は、上記第１実施形態において設定されている第三電流Ｉｃよりも小さい電流値に設定されている。さらに、第三電流Ｉｃ－１及び第三電流Ｉｃ－２を合わせた電流値は、上記第１実施形態において設定されている第三電流Ｉｃよりも小さい電流値に設定されている。このため、ゲート駆動回路１０Ｃは、オーバーシュート抑制モードにおいてＩＢＧＴ２１のゲート容量を段階的に充電することができる。これにより、ゲート駆動回路１０Ｃは、オーバーシュート抑制モードにおいてより柔軟にＩＢＧＴ２１のゲート容量を充電することができる。

（スイッチング素子の駆動回路の動作）
本実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路１０Ｃは、オーバーシュート抑制モードにおいて段階的にＩＧＢＴ２１のゲート容量を充電するものの、電流供給部１３０の動作は第三電流供給部１３と同様であり、電流供給部１５０の動作は第三電流供給部１５と同様であるため、説明は省略する。

以上説明したように、本実施形態によるゲート駆動回路１０Ｃは、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３－１，Ｖ３－２よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃ－１，Ｉｃ－２をゲート端子Ｇに供給する第三電流供給部１３とを備えている。

これにより、本実施形態によるゲート駆動回路１０Ｃは、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

また、本実施形態によるインテリジェントパワーモジュールは、ＩＧＢＴ２１及びＩＧＢＴ２１に逆並列に接続された還流ダイオード２２を有する半導体素子２０（図６参照）と、本実施形態によるゲート駆動回路１０Ｃとを有する半導体装置を複数（本実施形態では半導体装置２ａ～２ｆの６個（図１参照））備えている。

これにより、本実施形態によるインテリジェントパワーモジュールは、ゲート駆動回路１０Ｃと同様に、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

〔第４実施形態〕
本発明の第４実施形態によるスイッチング素子の駆動回路及びインテリジェントパワーモジュールについて図７を用いて説明する。本実施形態によるインテリジェントパワーモジュールは、スイッチング素子の駆動回路の構成が異なる点を除いて、上記第１実施形態によるインテリジェントパワーモジュール２と同様の構成を有し、同様の機能を発揮するため、説明は省略する。

（スイッチング素子の駆動回路の構成）
本実施形態によるスイッチング素子の駆動回路は、急速充電モード、オーバーシュート抑制モード及び低消費電流モードにおいてこの順にＩＧＢＴのゲート容量を充電するためのゲート電流を減少させる点に特徴を有している。上記第１実施形態によるゲート駆動回路１０Ａの構成要素と作用・機能が同一の構成要素には同一の参照符号を付して、その説明は省略する。図７は、本実施形態によるスイッチング素子としてのゲート駆動回路１０Ｄの概略構成の一例を示す回路図である。

図７に示すように、ゲート駆動回路１０Ｄは、制御装置６（図１参照）から信号入力端子Ｔｓを介して入力される入力信号Ｓｉｎを遅延させる遅延回路部３５を備えている。遅延回路部３５は、入力信号Ｓｉｎが入力される入力遅延回路３５１と、入力遅延回路３５１で遅延された遅延信号が入力されるデットタイム回路３５２とを有している。入力遅延回路３５１の入力端子は、信号入力端子Ｔｓに接続され、入力遅延回路３５１の出力端子は、デットタイム回路３５２の入力端子に接続されている。デットタイム回路３５２の出力端子は、ゲート信号生成部３４に設けられたＭＯＳトランジスタ１４４（詳細は後述）のゲート端子と、第三電流供給部３３に設けられた第三遅延回路３３２（いずれも詳細は後述）の入力端子に接続されている。デットタイム回路３５２は、上アームの半導体装置のＩＧＢＴと下アームのＩＧＢＴ（図７では、半導体装置２ａのＩＧＢＴと半導体装置２ｂのＧＢＴ）が同時にオン状態となる期間が生じないように、遅延回路部３５からの入力信号Ｓｉｎの出力タイミングを調整するようになっている。

図７に示すように、ゲート駆動回路１０Ｄに備えられたゲート信号生成部３４は、上記第１実施形態によるゲート駆動回路１０Ａと同様の構成を有し、同様の機能を発揮する電圧生成部１４７、増幅器１４１、ＭＯＳトランジスタ１４３及び抵抗素子１４６を有している。本実施形態におけるＭＯＳトランジスタ１４４は、遅延回路部３５によって遅延された入力信号Ｓｉｎによってオン／オフ状態（導通／非導通状態）が制御される点を除いて、上記第１実施形態におけるＭＯＳトランジスタ１４４と同様の構成を有し、同様の機能を発揮する。

ゲート信号生成部３４は、ＭＯＳトランジスタ１４３のドレイン端子に接続されたカレントミラー回路３４１を有している。カレントミラー回路３４１は、ゲート端子が互いに接続されたＭＯＳトランジスタ３４１ａ及びＭＯＳトランジスタ３４１ｂを有している。ＭＯＳトランジスタ３４１ａ及びＭＯＳトランジスタ３４１ｂはそれぞれ、例えばＰ型のＭＯＳトランジスタで構成されている。ＭＯＳトランジスタ３４１ａのソース端子は、電源電圧Ｖｃｃが入力される電源入力端子Ｔｖに接続され、ＭＯＳトランジスタ３４１ａのドレイン端子は、ＭＯＳトランジスタ３４１ａのゲート端子及びＭＯＳトランジスタ１４３のドレイン端子に接続されている。

増幅器１４１、ＭＯＳトランジスタ１４３、抵抗素子１４６によって構成される定電流回路によって、カレントミラー回路３４１に設けられたＭＯＳトランジスタ３４１ａには所定の定電流が流れる。また、カレントミラー回路３４１は、当該定電流と例えば同じ電流量の電流をＭＯＳトランジスタ３４１ｂからＩＧＢＴ２１のゲート端子Ｇにゲート電流として出力する。カレントミラー回路３４１は、急速充電モードにおいて第一電流Ｉａ及び第三電流Ｉｃを合わせた電流をＭＯＳトランジスタ３４１ｂからＩＧＢＴ２１のゲート端子Ｇに供給できるように構成されている。

一方、ＭＯＳトランジスタ１４４がオン状態の場合、カレントミラー回路３４１は、ＭＯＳトランジスタ３４１ａからＭＯＳトランジスタ１４３及び抵抗素子１４６に電流を流すことができないため、ＭＯＳトランジスタ３４１ｂからＩＧＢＴ２１のゲート端子Ｇにゲート電流を流すことができない。

ゲート信号生成部３４は、遅延回路部３５によって遅延された入力信号Ｓｉｎによってオン／オフ状態（導通／非導通状態）が制御されるＭＯＳトランジスタ３４２，３４３，３４４を有している。ＭＯＳトランジスタ３４２，３４３，３４４は、例えばＮ型のＭＯＳトランジスタである。ＭＯＳトランジスタ３４２，３４３，３４４のゲート端子は、信号入力端子Ｔｓに接続されている。ＭＯＳトランジスタ３４２のソース端子は、第一遅延回路３１２（詳細は後述）の出力端子に接続されている。ＭＯＳトランジスタ３４２のドレイン端子は、スイッチ３１１（詳細は後述）のゲート端子に接続されている。ＭＯＳトランジスタ３４３のソース端子は、第二遅延回路３２４（詳細は後述）の出力端子に接続されている。ＭＯＳトランジスタ３４３のドレイン端子は、スイッチ３２１（詳細は後述）のゲート端子に接続されている。ＭＯＳトランジスタ３４４のソース端子は、第三遅延回路３３２（詳細は後述）の出力端子及び第一遅延回路３１２の接続部に接続されている。ＭＯＳトランジスタ３４４のドレイン端子は、スイッチ３３１（詳細は後述）のゲート端子に接続されている。詳細は後述するが、ＭＯＳトランジスタ３４２，３４３，３４４は、ＩＧＢＴ２１をオフ状態（非導通状態）からオン状態（導通状態）に遷移させた後にＩＧＢＴ２１のゲート端子Ｇを電気的なフローティング状態としてゲート電圧を維持するために設けられている。

図７に示すように、ゲート駆動回路１０Ｄは、制御装置６（図１参照）から入力される入力信号Ｓｉｎを用いてＩＧＢＴ２１を制御するゲート信号（制御信号の一例）Ｓｇを生成するゲート信号生成部３４を備えている。また、ゲート駆動回路１０Ｄは、ＩＧＢＴ（スイッチング素子の一例）２１に設けられたゲート端子Ｇ（制御信号入力端子の一例）のゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１を備えている。また、ゲート駆動回路１０Ｄは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２を備えている。本実施形態では、第一電圧Ｖ１は、第二電圧Ｖ２よりも高い電圧に設定されている。さらに、ゲート駆動回路１０Ｂは、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇのゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３－１，Ｖ３－２よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃ－１，Ｉｃ－２をゲート端子Ｇに供給する第三電流供給部１６を備えている。

図７に示すように、第二電流供給部３２は、ゲート電圧（制御信号入力端子の電圧に基づく電圧の一例）Ｖｇと比較電圧Ｖｃｘとを比較する比較器３２２（第二比較部の一例）を有している。第二電流供給部３２は、比較器３２２から出力される出力信号を遅延させる第二遅延回路３２４を有している。第二電流供給部３２は、第二遅延回路３２４から出力される第二遅延信号Ｓｄ２の信号レベルに基づいてＩＧＢＴ２１のゲート端子Ｇに対する第二電流供給部３２の切断状態及び接続状態を切り替えるスイッチ３２１（第二切替スイッチの一例）を有している。

スイッチ３２１は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ３２１の一端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇには、ＩＧＢＴ２１のゲート端子Ｇが接続されている。このため、スイッチ３２１の一端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。スイッチ３２１の他端子（例えばソース端子）は、基準電位端子Ｔｒｐに接続されている。スイッチ３２１の制御信号入力端子（例えばゲート端子）は、ＭＯＳトランジスタ３４３のドレイン端子に接続されている。

第二電流供給部３２は、比較電圧Ｖｃｘを生成する電圧生成部３２３を有している。電圧生成部３２３は、例えば直流電源で構成されている。電圧生成部３２３の負極側は基準電位端子Ｔｒｐに接続されている。比較電圧Ｖｃｘは、第二遅延回路３２４での遅延時間の経過後にＩＧＢＴ２１のゲート端子Ｇの充電が完了、すなわちＩＧＢＴ２１のターンオンが終了したと看做せる電圧に設定される。つまり、比較電圧Ｖｃｘは、モータ７（図１参照）を動作させるために必要最小限の電流をＩＧＢＴ２１がモータ７に供給できるゲート電圧Ｖｇに到達する前の電圧（すなわちゲート電圧Ｖｇよりも低い電圧）に設定される。

比較器３２２は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器３２２の非反転入力端子（＋）には、ゲート駆動回路１０Ｄに設けられたゲート電圧出力端子Ｔｇに接続されている。ゲート電圧出力端子Ｔｇには、ＩＧＢＴ２１のゲート端子Ｇが接続されている。このため、比較器３２２の非反転入力端子（＋）は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。比較器３２２の反転入力端子（－）には、電圧生成部３２３の正極側が接続されている。比較器３２２の出力端子は、第二遅延回路３２４の入力端子に接続されている。

比較器３２２は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが電圧生成部３２３で生成される比較電圧Ｖｃｘよりも低い場合に信号レベル（すなわち電圧レベル）がローレベルの出力信号を出力する。また、比較器３２２は、ゲート電圧Ｖｇが比較電圧Ｖｃｘよりも高い場合に信号レベルがハイレベルの出力信号を出力する。

第二遅延回路３２４の出力端子は、ＭＯＳトランジスタ３４３のソース端子に接続されている。第二遅延回路３２４は、比較器３２２から入力される出力信号を所定時間だけ遅延させた第二遅延信号Ｓｄ２をＭＯＳトランジスタ３４３に出力する。第二遅延回路３２４は、例えば信号レベルがハイレベルの出力信号が入力された場合に遅延時間分だけの時間が経過した後に当該出力信号を出力するように構成されていてもよい。また、第二遅延回路３２４は、複数のインバータ回路や複数のバッファ回路を有し、比較器３２２から入力された出力信号を遅延させるように構成されていてもよい。また、第二遅延回路３２４は、抵抗素子などの受動素子を組み合わせた回路によって比較器３２２から入力された出力信号を遅延させるように構成されていてもよい。第二遅延回路３２４は、比較器３２２から入力される出力信号を例えば３．５μｓ遅延させて第二遅延信号Ｓｄ２を生成する。

第二遅延回路３２４から出力される第二遅延信号Ｓｄ２は、ＭＯＳトランジスタ３４３がオン状態（導通状態）の場合に、ＭＯＳトランジスタ３４３を介してスイッチ３２１の制御信号入力端子に入力される。本実施形態では、スイッチ３２１は、Ｎ型のＭＯＳトランジスタで構成されている。このため、スイッチ３２１は、信号レベルがハイレベルの第二遅延信号Ｓｄ２が制御信号入力端子に入力された場合にオン状態（導通状態）となる。一方、スイッチ３２１は、信号レベルがローレベルの第二遅延信号Ｓｄ２が制御信号入力端子に入力された場合にオフ状態（非導通状態）となる。したがって、ＭＯＳトランジスタ３４３がオン状態であり、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが比較電圧Ｖｃｘよりも大きくなった場合に、第二遅延回路３２４で設定された遅延時間の経過後にスイッチ３２１は、オフ状態（非導通状態）からオン状態（導通状態）に切り替わる。これにより、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから供給される電流の一部は、スイッチ３２１を通って基準電位端子Ｔｒｐに流れる。その結果、カレントミラー回路３４１からＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流の電流量が減少する。

図７に示すように、第三電流供給部３３は、ＩＧＢＴ２１を制御する入力信号Ｓｉｎ（制御信号の一例）を遅延させる第三遅延回路３３２を有している。第三電流供給部３３は、第三遅延回路３３２から出力される第三遅延信号Ｓｄ３の信号レベルに基づいてＩＧＢＴ２１のゲート端子Ｇに対する第三電流供給部３３の切断状態及び接続状態を切り替えるスイッチ３３１（第三切替スイッチの一例）を有している。

スイッチ３３１は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ３３１の一端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ３３１の他端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。また、スイッチ３３１の一端子は、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂのドレイン端子に接続されている。スイッチ３３１の他端子（例えばソース端子）は、基準電位端子Ｔｒｐに接続されている。スイッチ３３１の制御信号入力端子（例えばゲート端子）は、ＭＯＳトランジスタ３４４の一端子に接続されている。

第三遅延回路３３２の入力端子は、遅延回路部３５の出力端子（より具体的にはデットタイム回路３５２の出力端子）に接続されている。第三遅延回路３３２の出力端子は、ＭＯＳトランジスタ３４４のソース端子に接続されている。また、第三遅延回路３３２の出力端子は、第一遅延回路３１２の入力端子に接続されている。第三遅延回路３３２は、遅延回路部３５から出力される遅延後の入力信号Ｓｉｎをさらに所定時間だけ遅延させた第三遅延信号Ｓｄ３をＭＯＳトランジスタ３４４に出力する。第三遅延回路３３２は、例えば第二遅延回路３２４と同じ構成を有していてもよく、異なる構成を有していてもよい。第三遅延回路３３２は、遅延回路部３５から入力される入力信号Ｓｉｎを例えば〇〇遅延させた遅延後の入力信号Ｓｉｎを第三遅延信号Ｓｄ３として生成する。

第三遅延回路３３２から出力される第三遅延信号Ｓｄ３（すなわち遅延後の入力信号Ｓｉｎ）は、ＭＯＳトランジスタ３４４がオン状態（導通状態）の場合に、ＭＯＳトランジスタ３４４を介してスイッチ３３１の制御信号入力端子に入力される。本実施形態では、スイッチ３３１は、Ｎ型のＭＯＳトランジスタで構成されている。このため、スイッチ３３１は、信号レベルがハイレベルの第三遅延信号Ｓｄ３が制御信号入力端子に入力された場合にオン状態（導通状態）となる。一方、スイッチ３３１は、信号レベルがローレベルの第三遅延信号Ｓｄ３が制御信号入力端子に入力された場合にオフ状態（非導通状態）となる。ＭＯＳトランジスタ３４４のゲート端子に入力される信号は、遅延回路部３５によって遅延された入力信号Ｓｉｎである。したがって、ＭＯＳトランジスタ３４４がオン状態になってから第三遅延回路３３２での遅延時間の経過後に、ＭＯＳトランジスタ３４４を通って第三遅延回路３３２から出力される第三遅延信号Ｓｄ３がスイッチ３３１の制御信号入力端子に入力される。これにより、スイッチ３２１がオフ状態（非導通状態）からオン状態（導通状態）に切り替わるので、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから供給される電流の一部は、スイッチ３３１を通って基準電位端子Ｔｒｐに流れる。その結果、カレントミラー回路３４１からＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流の電流量が減少する。

図７に示すように、第一電流供給部３１は、第二遅延回路３２４における遅延時間よりも短い時間で第三遅延信号Ｓｄ３を遅延させる第一遅延回路３１２を有している。第一電流供給部３１は、第一遅延回路３１２から出力される第一遅延信号Ｓｄ１の信号レベルに基づいてＩＧＢＴ２１のゲート端子Ｇに対する第一電流供給部３１の切断状態及び接続状態を切り替えるスイッチ３１１（第一切替スイッチの一例）を有している。

スイッチ３１１は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ３１１の一端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ３１１の他端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。また、スイッチ３１１の一端子は、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂのドレイン端子に接続されている。スイッチ３１１の他端子（例えばソース端子）は、基準電位端子Ｔｒｐに接続されている。スイッチ３１１の制御信号入力端子（例えばゲート端子）は、ＭＯＳトランジスタ３４２の一端子に接続されている。

第一遅延回路３１２の入力端子は、第三遅延回路３３２の出力端子に接続されている。第一遅延回路３１２の出力端子は、ＭＯＳトランジスタ３４２のソース端子に接続されている。第一遅延回路３１２は、第三遅延回路３３２から出力される第三遅延信号Ｓｄ３（遅延後の入力信号Ｓｉｎ）をさらに所定時間だけ遅延させた第一遅延信号Ｓｄ１をＭＯＳトランジスタ３４２に出力する。第一遅延回路３１２は、例えば第二遅延回路３２４又は第三遅延回路３３２と同じ構成を有していてもよく、異なる構成を有していてもよい。第一遅延回路３１２は、第三遅延回路３３２から入力される第三遅延信号Ｓｄ３を例えば３５０ｎｓ遅延させた遅延後の入力信号Ｓｉｎを第一遅延信号Ｓｄ１として生成する。

第一遅延回路３１２から出力される第一遅延信号Ｓｄ１（すなわち遅延後の入力信号Ｓｉｎ）は、ＭＯＳトランジスタ３４２がオン状態（導通状態）の場合に、ＭＯＳトランジスタ３４２を介してスイッチ３１１の制御信号入力端子に入力される。本実施形態では、スイッチ３１１は、Ｎ型のＭＯＳトランジスタで構成されている。このため、スイッチ３１１は、信号レベルがハイレベルの第一遅延信号Ｓｄ１が制御信号入力端子に入力された場合にオン状態（導通状態）となる。一方、スイッチ３１１は、信号レベルがローレベルの第一遅延信号Ｓｄ１が制御信号入力端子に入力された場合にオフ状態（非導通状態）となる。ＭＯＳトランジスタ３４２のゲート端子に入力される信号は、遅延回路部３５によって遅延された入力信号Ｓｉｎである。したがって、ＭＯＳトランジスタ３４２がオン状態になってから第三遅延回路３３２及び第一遅延回路３１２での遅延時間の経過後に、ＭＯＳトランジスタ３４２を通って第一遅延回路３１２から出力される第一遅延信号Ｓｄ１がスイッチ３１１の制御信号入力端子に入力される。これにより、スイッチ３１１がオフ状態（非導通状態）からオン状態（導通状態）に切り替わるので、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから供給される電流の一部は、スイッチ３１１を通って基準電位端子Ｔｒｐに流れる。その結果、カレントミラー回路３４１からＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流の電流量が減少する。

（スイッチング素子の駆動回路の動作）
本実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路１０Ｄの動作について図７を用いて説明する。
本実施形態によるゲート駆動回路１０Ｄは、上記第１実施形態によるゲート駆動回路１０Ａと同様に、ＩＧＢＴ２１のターンオン動作の開始から停止後に亘ってスイッチ３１１，３２１，３３１を適宜制御することにより、急速充電モード、オーバーシュート抑制モード及び低消費電流モードの３つの充電モードによってＩＧＢＴ２１のゲート容量を充電する。

ゲート駆動回路１０Ｄでは、遅延回路部３５からゲート信号生成部３４に設けられたＭＯＳトランジスタ１４４に入力される遅延後の入力信号Ｓｉｎの信号レベルがハイレベルからローレベルに切り替わることにより、ＩＧＢＴ２１のターンオン動作が開始される。

ＩＧＢＴ２１のターンオン動作が開始されることにより、ゲート信号生成部３４に設けられたカレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから急速充電モード用の電流量のゲート電流（上記第１実施形態における第一電流Ｉａ及び第三電流Ｉｃに相当する電流）がＩＧＢＴ２１のゲート端子Ｇに流れる。

ＩＧＢＴ２１のゲート端子Ｇにゲート電流が流れることにより、ＩＧＢＴ２１のゲート・エミッタ間に形成された寄生容量Ｃｇｅ（すなわちゲート容量）が充電され、当該ゲート端子Ｇに印加されるゲート電圧Ｖｇが上昇する。

ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが上昇することによって、ゲート電圧Ｖｇが、急速充電モードからオーバーシュート抑制モードに切り替えるために設定された第三電圧Ｖ３に到達する。ゲート駆動回路１０Ｄでは、第三遅延回路３３２の遅延時間は、ＩＧＢＴ２１がターンオン動作を開始してからＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第三電圧Ｖ３に到達するまでの時間と一致するように設定されている。第三遅延回路３３２の遅延時間とＩＧＢＴ２１のゲート端子Ｇの電圧上昇率との相関関係が例えばＩＧＢＴ２１の動作試験や動作シミュレーションなどによって取得され、取得された相関関係に基づいて第三遅延回路３３２の遅延時間が決定される。

このため、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第三電圧Ｖ３に到達すると、第三電流供給部３３に設けられたスイッチ３３１がオフ状態（非導通状態）からオン状態（導通状態）に切り替わり、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから供給される電流の一部である第三電流Ｉｃが基準電位端子Ｔｒｐに流れる。これにより、急速充電モードにおいてＩＧＢＴ２１のゲート端子Ｇに流れていたゲート電流のうちの第三電流Ｉｃ分が減少する。第三電流Ｉｃは、急速充電モードにおけるゲート電流の例えば１０％に相当する。

ゲート駆動回路１０Ｄは、上記第１実施形態によるゲート駆動回路１０Ａと異なり、スイッチ３３１がオフ状態からオン状態に切り替えることによって、第三電流供給部３３をＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）された状態から接続された状態に切り替える。これにより、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子Ｇの充電モードを急速充電モードからオーバーシュート抑制モードに切り替える。したがって、第三電流供給部３３は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第三電圧Ｖ３よりも低い場合には、当該ゲート端子Ｇに対して切断（遮断）状態となることにより、第三電流Ｉｃを当該ゲート端子Ｇに供給する。一方、第三電流供給部３３は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第三電圧Ｖ３よりも高い場合には、当該ゲート端子Ｇに対して接続状態となることによって第三電流Ｉｃを基準電位端子Ｔｒｐに流すことにより、当該ゲート端子Ｇに供給しないようにする。

第三電圧Ｖ３は、上記第１実施形態における第三電圧Ｖ３と同様の技術的根拠に基づいて設定されている。このため、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第三電圧Ｖ３に到達することによって急速充電モードからオーバーシュート抑制モードに切り替えることにより、ゲート電圧Ｖｇが予期しないタイミングで第二電圧Ｖ２（低消費電流モードに切り替えるための電圧）を超えてしまう誤動作を防止できる。さらに、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のターンオン動作におけるミラー期間が長くなることを防止して、スイッチング損失の低減を図ることができる。

オーバーシュート抑制モードに切り替わった後もカレントミラー回路３４１のＭＯＳトランジスタ３４１ｂからＩＧＢＴ２１のゲート端子Ｇにゲート電流が供給されることにより、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは上昇し続ける。これにより、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは、第一電圧Ｖ１に到達する。

ゲート駆動回路１０Ｄでは、第一遅延回路３１２の遅延時間は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第三電圧Ｖ３に到達してから第一電圧Ｖ１に到達するまでの時間と一致するように設定されている。第一遅延回路３１２の遅延時間とＩＧＢＴ２１のゲート端子Ｇの電圧上昇率との相関関係が例えばＩＧＢＴ２１の動作試験や動作シミュレーションなどによって取得され、取得された相関関係に基づいて第一遅延回路３１２の遅延時間が決定される。

このため、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第一電圧Ｖ１に到達すると、第一電流供給部３１に設けられたスイッチ３１１がオフ状態（非導通状態）からオン状態（導通状態）に切り替わり、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから供給される電流の一部である第一電流Ｉａが基準電位端子Ｔｒｐに流れる。これにより、オーバーシュート抑制モードにおいてＩＧＢＴ２１のゲート端子Ｇに流れていたゲート電流のうちの第一電流Ｉａ分が減少する。第一電流Ｉａは、オーバーシュート抑制モードにおけるゲート電流の例えば９０％に相当する。

ゲート駆動回路１０Ｄは、上記第１実施形態によるゲート駆動回路１０Ａと異なり、スイッチ３１１がオフ状態からオン状態に切り替わることによって、第一電流供給部３１をＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）された状態から接続された状態に切り替える。これにより、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子Ｇの充電モードでのオーバーシュート抑制モードにおいてゲート電流の電流量を低減する。したがって、第一電流供給部３１は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合には、当該ゲート端子Ｇに対して切断（遮断）状態となることにより、第一電流Ｉａを当該ゲート端子Ｇに供給する。一方、第一電流供給部３１は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも高い場合には、当該ゲート端子Ｇに対して接続状態となることによって第一電流Ｉａを基準電位端子Ｔｒｐに流すことにより、当該ゲート端子Ｇに供給しないようにする。

第一電圧Ｖ１は、第三電圧Ｖ３よりも高く、かつ上記第１実施形態における第二電圧Ｖ２と同様の技術的根拠に基づく電圧と同一又は当該電圧よりも低い電圧に設定されている。ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第一電圧Ｖ１に到達することによってオーバーシュート抑制モードの開始時よりもゲート電流の電流値を低減することにより、ＩＧＢＴ２１のターンオン動作での消費電流の低減を図ることができる。

第一電流供給部３１がゲート端子Ｇに接続された後もオーバーシュート抑制モードにおいてカレントミラー回路３４１のＭＯＳトランジスタ３４１ｂからＩＧＢＴ２１のゲート端子Ｇにゲート電流が供給されることにより、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは上昇し続ける。これにより、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇは、第二電圧Ｖ２に到達する。

ゲート駆動回路１０Ｄでは、第二遅延回路３２４の遅延時間は、ＩＧＢＴ２１のターンオン動作の開始から第二電圧Ｖ２に到達するまでの時間と一致するように設定されている。第二遅延回路３２４の遅延時間とＩＧＢＴ２１のゲート端子Ｇの電圧上昇率との相関関係が例えばＩＧＢＴ２１の動作試験や動作シミュレーションなどによって取得され、取得された相関関係に基づいて第二遅延回路３２４の遅延時間が決定される。ゲート駆動回路１０Ｄでは、第二遅延回路３２４での遅延時間は、第一遅延回路３１２及び第三遅延回路３３２のそれぞれの遅延時間よりも長い時間に設定されている。このため、第二電流供給部３２に設けられた電圧生成部３２３で生成される比較電圧Ｖｃｘは、例えば第三電圧Ｖ３よりも低い電圧に設定される。これにより、第二電流供給部３２に設けられた比較器３２２は、急速充電モードの実行中に信号レベルがハイレベルの出力信号を第二遅延回路３２４に出力している。第二遅延回路３２４は、オーバーシュート抑制モードから低消費電流モードに切り替えるために設定された第二電圧Ｖ２にＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが到達するタイミングで比較器３２２から入力される出力信号を遅延させた第二遅延信号Ｓｄ２をスイッチ３２１に出力する。

このため、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第二電圧Ｖ２に到達すると、第二電流供給部３２に設けられたスイッチ３２１がオフ状態（非導通状態）からオン状態（導通状態）に切り替わり、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂから供給される電流の一部である第二電流調整電流Ｉｂａが基準電位端子Ｔｒｐに流れる。第二電流調整電流Ｉｂａは、オーバーシュート抑制モードにおけるゲート電流から上記第１実施形態における第二電流Ｉｂを引いた電流量の電流である。これにより、ゲート駆動回路１０Ｄは、低消費電流モードにおいて、上記第１実施形態のおける第二電流Ｉｂと同様の電流量のゲート電流をＩＧＢＴ２１のゲート端子Ｇに供給することができる。第二電流調整電流Ｉｂａは、ゲート電圧Ｖｇが第一電圧Ｖ１よりも高くなった後のオーバーシュート抑制モードにおけるゲート電流の例えば９５％に相当する。つまり、第二電流Ｉｂは、ゲート電圧Ｖｇが第一電圧Ｖ１よりも高くなった後のオーバーシュート抑制モードにおけるゲート電流の例えば５％に相当する。

ゲート駆動回路１０Ｄは、上記第１実施形態によるゲート駆動回路１０Ａと異なり、スイッチ３２１がオフ状態からオン状態に切り替わることによって、第二電流供給部３２をＩＧＢＴ２１のゲート端子Ｇに対して切断（遮断）された状態から接続された状態に切り替える。これにより、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子Ｇの充電モードをオーバーシュート抑制モードから低消費電流モードに切り替える。したがって、第二電流供給部３２は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２よりも低い場合には、当該ゲート端子Ｇに対して切断（遮断）状態となることにより、第二電流Ｉｂより大きい電流を当該ゲート端子Ｇに供給する。一方、第二電流供給部３２は、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２よりも高い場合には、当該ゲート端子Ｇに対して接続状態となることによって第二電流調整電流Ｉｂａを基準電位端子Ｔｒｐに流すことにより、当該ゲート端子Ｇに第二電流Ｉｂを供給する。

第二電圧Ｖ２は、上記第１実施形態における第二電圧Ｖ２と同様の技術的根拠に基づく電圧に設定されている。このため、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇが第二電圧Ｖ２に到達することによってオーバーシュート抑制モードから低消費電流モードに切り替えることにより、ＩＧＢＴ２１のターンオン動作が終了した後にＩＧＢＴ２１を低消費電流で動作させることができる。

図示は省略するが、ゲート駆動回路１０Ｄが低消費電流モードにおいてＩＧＢＴ２１のゲート容量を充電中に入力信号Ｓｉｎの信号レベルがハイレベルに切り替わることにより、ＭＯＳトランジスタ１４４，３４２，３４３，３４４がオン状態からオフ状態に切り替わる。これにより、カレントミラー回路３４１が動作を停止してＭＯＳトランジスタ３４１ｂからの電流供給が停止される。さらに、ＭＯＳトランジスタ３４２，３４３，３４４がオフ状態になることにより、スイッチ３１１，３２１，３３１もオフ状態となるので、ＩＧＢＴ２１のゲート端子Ｇは、電気的にフローティング状態となる。このため、ＩＧＢＴ２１のゲート端子Ｇにおけるゲート電圧Ｖｇは、低消費電流モードの終了時での電圧（すなわち、ＩＧＢＴ２１のコレクタ・エミッタ間電流の定格電流を流すことが可能な電圧）に維持される。

このように、本実施形態によるゲート駆動回路１０Ｄは、ＩＧＢＴ２１のターンオン動作においてオーバーシュート抑制モードを実行できるので、上記第１実施形態によるゲート駆動回路１０Ａと同様に、ＩＧＢＴ２１のスイッチング損失の低減を図ることができる。

以上説明したように、本実施形態によるゲート駆動回路１０Ｄは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１３とを備えている。

これにより、本実施形態によるゲート駆動回路１０Ｄは、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

また、本実施形態によるインテリジェントパワーモジュールは、ＩＧＢＴ２１及びＩＧＢＴ２１に逆並列に接続された還流ダイオード２２を有する半導体素子２０と、本実施形態によるゲート駆動回路１０Ｄとを有する半導体装置を複数（本実施形態では６個）備えている。

これにより、本実施形態によるインテリジェントパワーモジュールは、ゲート駆動回路１０Ｄと同様に、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

〔第５実施形態〕
本発明の第５実施形態によるスイッチング素子の駆動回路及びインテリジェントパワーモジュールについて図８を用いて説明する。本実施形態によるインテリジェントパワーモジュールは、スイッチング素子の駆動回路の構成が異なる点を除いて、上記第１実施形態によるインテリジェントパワーモジュール２と同様の構成を有し、同様の機能を発揮するため、説明は省略する。

（スイッチング素子の駆動回路の構成）
本実施形態によるスイッチング素子の駆動回路は、制御信号入力端子の電圧に基づく電圧として電流検出端子で検出された検出電流を用いる点に特徴を有している。上記第４実施形態によるゲート駆動回路１０Ｄの構成要素と作用・機能が同一の構成要素には同一の参照符号を付して、その説明は省略する。図８は、本実施形態によるスイッチング素子としてのゲート駆動回路１０Ｅの概略構成の一例を示す回路図である。

図８に示すように、ゲート駆動回路１０Ｅは、制御装置６（図１参照）から入力される入力信号Ｓｉｎを用いてＩＧＢＴ２１を制御するゲート信号（制御信号の一例）Ｓｇを生成するゲート信号生成部３４を備えている。また、ゲート駆動回路１０Ｅは、ＩＧＢＴ（スイッチング素子の一例）２１に設けられたゲート端子Ｇ（制御信号入力端子の一例）のゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部３１を備えている。また、ゲート駆動回路１０Ｅは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部３６を備えている。本実施形態では、第二電圧Ｖ２は、第一電圧Ｖ１よりも高い電圧に設定されている。さらに、ゲート駆動回路１０Ｅは、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部３３を備えている。本実施形態における第一電圧Ｖ１、第二電圧Ｖ２、第三電圧Ｖ３、第一電流Ｉａ、第二電流Ｉｂ及び第三電流Ｉｃは、上記第４実施形態における第一電圧Ｖ１、第二電圧Ｖ２、第三電圧Ｖ３、第一電流Ｉａ、第二電流Ｉｂ及び第三電流Ｉｃと同様に設定されている。

図８に示すように、第二電流供給部３６は、ゲート電圧（制御信号入力端子の電圧に基づく電圧の一例）Ｖｇと比較電圧Ｖｃｙとを比較する比較器３６１（第二比較部の一例）を有している。第二電流供給部３６は、比較器３６１から出力される出力信号を遅延させる第二遅延回路３２４を有している。第二電流供給部３６は、第二遅延回路３２４から出力される第二遅延信号Ｓｄ２の信号レベルに基づいてＩＧＢＴ２１のゲート端子Ｇに対する第二電流供給部３６の切断状態及び接続状態を切り替えるスイッチ３２１（第二切替スイッチの一例）を有している。

また、第二電流供給部３６は、ＩＧＢＴ２１の電流検出端子Ｓと基準電位端子Ｔｒｐとの間に接続された抵抗素子３６３と、比較電圧Ｖｃｙを生成する電圧生成部３６２とを有している。具体的には、抵抗素子３６３の一端子は、検出電流入力端子Ｔｉに接続されている。これにより、抵抗素子３６３は、検出電流入力端子Ｔｉを介して電流検出端子Ｓに接続される。抵抗素子３６３の他端子は、基準電位端子Ｔｒｐに接続されている。第二電流供給部３６は、電流検出端子Ｓから出力される検出電流が抵抗素子３６３を流れることによって抵抗素子３６３に生じる電圧降下を検出電圧Ｖｓとして出力するように構成されている。つまり、第二電流供給部３６は、電流検出端子Ｓに接続された抵抗素子３６３の一端子の電圧を検出電圧Ｖｓとして出力する。

電圧生成部３６２は、例えば直流電源で構成されている。電圧生成部３６２の負極側は基準電位端子Ｔｒｐに接続されている。電圧生成部３６２は、比較電圧Ｖｃｙを生成するようになっている。本実施形態における比較電圧Ｖｃｙは、上記第４実施形態における比較電圧ＶｃｘがＩＧＢＴ２１のゲート端子Ｇに印加された場合に電流検出端子Ｓに流れる検出電流が抵抗素子３６３に流れることによって抵抗素子３６３に生じる電圧降下と同じ電圧に設定される。比較電圧ＶｃｙがＩＧＢＴ２１のゲート端子Ｇに印加された場合に電流検出端子Ｓに流れる検出電流は、例えばＩＧＢＴ２１の動作試験や動作シミュレーションによって得られる。

比較器３６１は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器３６１の非反転入力端子（＋）には、抵抗素子３６３の一端子及び基準電位端子Ｔｒｐの接続部に接続されている。比較器３６１の反転入力端子（－）には、電圧生成部３６２の正極側が接続されている。比較器３６１の出力端子は、第二遅延回路３２４の入力端子に接続されている。

比較器３６１は、電流検出端子Ｓに流れる検出電流に基づく検出電圧Ｖｓ（すなわちＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇに対応する電圧）が電圧生成部３６２で生成される比較電圧Ｖｃｙよりも低い場合に信号レベル（すなわち電圧レベル）がローレベルの出力信号を出力する。また、比較器３６１は、検出電流に基づく検出電圧Ｖｓが比較電圧Ｖｃｙよりも高い場合に信号レベルがハイレベルの出力信号を出力する。

このように、本実施形態における比較器３６１が検出電圧Ｖｓ（すなわちゲート電圧Ｖｇ）及び比較電圧Ｖｃｙの高低に対する動作と、上記第４実施形態における比較器３２２がゲート電圧Ｖｇ及び比較電圧Ｖｃｘの高低に対する動作とは同一である。また、比較器３６１の出力端子が接続される第二遅延回路３２４及び第二遅延回路３２４の出力端子が接続されるスイッチ３２１は、上記第４実施形態における第二遅延回路３２４及びスイッチ３２１と同様の構成を有している。このため、第二電流供給部３６は、上記第４実施形態における第二電流供給部３２と同様に動作し、同様の機能を発揮することができる。

（スイッチング素子の駆動回路の動作）
本実施形態によるスイッチング素子の駆動回路としてのゲート駆動回路１０Ｅは、第二電流供給部３６において電流検出端子Ｓに流れる検出電流を用いてオーバーシュート抑制モードから急速充電モードに切り替える点を除いて、上記第４実施形態によるゲート駆動回路１０Ｄと同様であるため、説明は省略する。

以上説明したように、本実施形態によるゲート駆動回路１０Ｅは、本実施形態によるゲート駆動回路１０Ａは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部３１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部３６と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部３３とを備えている。

これにより、本実施形態によるゲート駆動回路１０Ｅは、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

また、本実施形態によるインテリジェントパワーモジュールは、ＩＧＢＴ２１及びＩＧＢＴ２１に逆並列に接続された還流ダイオード２２を有する半導体素子２０（図８参照）と、本実施形態によるゲート駆動回路１０Ｅとを有する半導体装置を複数（本実施形態では６個）備えている。

これにより、本実施形態によるインテリジェントパワーモジュールは、ゲート駆動回路１０Ｅと同様に、ＩＧＢＴ２１のスイッチング損失の悪化を防止できる。

本発明は、上記実施形態に限らず、種々の変形が可能である。
上記第１実施形態から上記第３実施形態では、第一電圧Ｖ１は、第二電圧Ｖ２と同じ電圧値の電圧に設定されているが、本発明はこれに限られない。例えば、第一電流供給部は、第二電流供給部のバッファ回路から出力される出力信号に基づいてＩＧＢＴのゲート端子に対して接続状態及び切断状態が切り替えられるのではなく、第二電流供給部のように比較器から出力される出力信号に基づいてＩＧＢＴ２１のゲート端子に対する状態が切り替えられてもよい。この場合、当該比較器は、ＩＧＢＴのゲート電圧と、第二電圧よりも低い電圧とを比較するように構成されていてもよい。これにより、第二電流供給部は、ゲート電圧が第一電圧より高い第二電圧よりも高い場合に第一電流よりも小さい第二電流をゲート端子に供給することができる。

上記実施形態による半導体装置２ａ～２ｆは、スイッチング素子としてＩＧＢＴ２１を備えているが、本発明はこれに限られない。半導体装置に備えられるスイッチング素子は、ＩＧＢＴ、バイポーラトランジスタ又はＭＯＳトランジスタのいずれかであってもよい。また、スイッチング素子は、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子であってもよい。

本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。

１ 電力変換装置
２ インテリジェントパワーモジュール
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ 半導体装置
２Ｕ Ｕ相出力アーム
２Ｖ Ｖ相出力アーム
２Ｗ Ｗ相出力アーム
３ 三相交流電源
４ 整流回路
５ 平滑用コンデンサ
６ 制御装置
７ モータ
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ ゲート駆動回路
１１，３１ 第一電流供給部
１２，３２，３６ 第二電流供給部
１３，１５，１６，３３ 第三電流供給部
１４，３４ ゲート信号生成部
２０ 半導体素子
２１ ＩＧＢＴ
２２ 還流ダイオード
３５ 遅延回路部
１１１，１２１，１３１，１４２ａ，１４３，１４４，１４５，３４１ａ，３４１ｂ，３４２，３４３，３４４ ＭＯＳトランジスタ
１１２，１２４，１３３，３１１，３２１，３３１ スイッチ
１２２，１２６，１３２，１５１，３２２，３６１ 比較器
１２３，１３４ 論理回路部
１２３ａ バッファ回路
１２３ｂ ＸＮＯＲ回路
１２５，１２７，１３５，１４７，１５２，３２３，３６２ 電圧生成部
１３０，１５０ 電流供給部
１３４ａ ＡＮＤ回路
１４１ 増幅器
１４２，３４１ カレントミラー回路
１４６，１５３，３６３ 抵抗素子
３１２ 第一遅延回路
３２４ 第二遅延回路
３３２ 第三遅延回路
３５１ 入力遅延回路
３５２ デットタイム回路
Ｃ コレクタ端子
Ｃｇｅ 寄生容量
Ｅ エミッタ端子
Ｇ ゲート端子
Ｉａ 第一電流
Ｉｂ 第二電流
Ｉｂａ 第二電流調整電流
Ｉｃ，Ｉｃ－１，Ｉｃ－２ 第三電流
Ｉｃｅ，ＩｃｅＣ コレクタ・エミッタ間電流
Ｉｒ 定格電流
Ｌ 寄生インダクタンス
Ｌｎ 負極側ライン
Ｌｐ 正極側ライン
ＬＵ 損失改善
Ｐｄ１，Ｐｄ２，Ｐｍ３ 期間
Ｐｍｃ，Ｐｍｅ ミラー期間
Ｓ 電流検出端子
Ｓｄ１ 第一遅延信号
Ｓｄ２ 第二遅延信号
Ｓｄ３ 第三遅延信号
Ｓｇ ゲート信号
Ｓｉｎ 入力信号
Ｔｇ ゲート電圧出力端子
Ｔｉ 検出電流入力端子
Ｔｒｐ 基準電位端子
Ｔｓ 信号入力端子
Ｔｖ 電源入力端子
Ｖ１ 第一電圧
Ｖ２ 第二電圧
Ｖ３，Ｖ３－１，Ｖ３－２ 第三電圧
Ｖｃ，Ｖｃｘ，Ｖｃｙ 比較電圧
Ｖｃｃ 電源電圧
Ｖｃｅ，ＶｃｅＣ コレクタ・エミッタ間電圧
Ｖｇ，ＶｇＣ ゲート電圧
Ｖｒ 定格電圧
Ｖｓ 検出電圧

図１に示すように、電力変換装置１は、三相交流電源３に接続されている。電力変換装置１は、三相交流電源３から入力される三相交流電力を全波整流する整流回路４と、整流回路４で整流された電力を平滑化する平滑用コンデンサ５とを有している。整流回路４の具体的な構成の図示は省略するが、６つのダイオードをフルブリッジ接続して構成されるか又は６つのスイッチング素子をフルブリッジ接続して構成されている。

半導体装置２ａ～２ｆはそれぞれ、ＩＧＢＴ２１のスイッチング動作を個別に制御するゲート駆動回路（スイッチング素子の駆動回路の一例）１０Ａを備えている。図１では、ゲート駆動回路１０Ａは、「ＧＤＵ」と表記されている。半導体装置２ａ～２ｆのそれぞれにおいて、ゲート駆動回路１０Ａの出力端子は、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇにそれぞれ接続されている。

ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び第三電圧Ｖ３よりも低い場合、比較器１２２及び比較器１３２は、いずれも信号レベルがハイレベルの出力信号を出力する。このため、ＡＮＤ回路１３４ａは、信号レベルがハイレベルの演算信号をスイッチ１３３の制御信号入力端子に出力する。このため、ＩＧＢＴ２１のゲート端子Ｇのゲート電圧Ｖｇが第二電圧Ｖ２及び第三電圧Ｖ３よりも低い場合、ＡＮＤ回路１３４ａは、信号レベルがハイレベルの演算信号をスイッチ１３３の制御信号入力端子に出力する。これにより、スイッチ１３３は、オン状態（導通状態）に制御されるので、ＩＧＢＴ２１のゲート端子Ｇに対して第三電流供給部１３を接続状態とする。

ＩＧＢＴ２１は、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子Ｓを有している。電流検出端子Ｓは、ゲート駆動回路１０Ａに設けられた検出電流入力端子Ｔｉに接続されている。図示は省略するが、ゲート駆動回路１０Ａは、検出電流入力端子Ｔｉに接続された電流検出部を有している。電流検出部は、電流検出端子Ｓから出力される検出電流を検出電圧に変換し、変換した検出電圧に基づいてＩＧＢＴ２１に過電流や短絡電流が流れていないかを検出するように構成されている。ゲート駆動回路１０Ａは、電流検出部によってＩＧＢＴ２１に過電流又は短絡電流が流れていることが検出されている場合には、例えばカレントミラー回路１４２からのＩＧＢＴ２１へのゲート電流の入力を遮断する。これにより、ＩＧＢＴ２１の動作を停止させる。

表１は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇの高さと、第一電流供給部１１に設けられたスイッチ１１２、第二電流供給部１２に設けられたスイッチ１２４及び第三電流供給部１３に設けられたスイッチ１３３のオン／オフ状態、ＩＧＢＴ２１のゲート容量を充電する動作モード、ＩＧＢＴ２１のゲート端子Ｇに供給されるゲート電流との関係を示す表である。表１中の「ゲート電圧」は、ＩＧＢＴ２１のゲート端子Ｇに印加されるゲート電圧Ｖｇを示している。

〔スイッチング素子の駆動回路の効果〕
次に、本実施形態によるスイッチング素子の駆動回路の効果について、ゲート駆動回路１０Ａを例にとって図２を参照しつつ図３及び図４を用いて説明する。まず、本実施形態によるスイッチング素子の駆動回路の効果を説明するに当たって、比較例としてのゲート駆動回路の動作について図３を用いて説明する。比較例としてのゲート駆動回路は、第三電流供給部１３を備えていない点を除いて、本実施形態によるゲート駆動回路１０Ａと同様の構成を有している。また、比較例としてのゲート駆動回路に駆動されるＩＧＢＴ及び当該ＩＧＢＴに電気的に接続されて生じる寄生インダクタンスについては、図２に示すＩＧＢＴ２１及び寄生インダクタンスＬと同様の参照符号を用いて説明する。

以上説明したように、本実施形態によるゲート駆動回路１０Ｂは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部１５とを備えている。

さらに、ゲート駆動回路１０Ｃは、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇのゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３－１，Ｖ３－２よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃ－１，Ｉｃ－２をゲート端子Ｇに供給する第三電流供給部１６を備えている。

以上説明したように、本実施形態によるゲート駆動回路１０Ｃは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部１１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部１２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３－１，Ｖ３－２よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃ－１，Ｉｃ－２をゲート端子Ｇに供給する第三電流供給部１６とを備えている。

図７に示すように、ゲート駆動回路１０Ｄは、制御装置６（図１参照）から信号入力端子Ｔｓを介して入力される入力信号Ｓｉｎを遅延させる遅延回路部３５を備えている。遅延回路部３５は、入力信号Ｓｉｎが入力される入力遅延回路３５１と、入力遅延回路３５１で遅延された遅延信号が入力されるデットタイム回路３５２とを有している。入力遅延回路３５１の入力端子は、信号入力端子Ｔｓに接続され、入力遅延回路３５１の出力端子は、デットタイム回路３５２の入力端子に接続されている。デットタイム回路３５２の出力端子は、ゲート信号生成部３４に設けられたＭＯＳトランジスタ１４４（詳細は後述）のゲート端子と、第三電流供給部３３に設けられた第三遅延回路３３２（いずれも詳細は後述）の入力端子に接続されている。デットタイム回路３５２は、上アームの半導体装置のＩＧＢＴと下アームのＩＧＢＴ（図７では、半導体装置２ａのＩＧＢＴと半導体装置２ｂのＩＧＢＴ）が同時にオン状態となる期間が生じないように、遅延回路部３５からの入力信号Ｓｉｎの出力タイミングを調整するようになっている。

図７に示すように、ゲート駆動回路１０Ｄに備えられたゲート信号生成部３４は、上記第１実施形態におけるゲート信号生成部３４と同様の構成を有し、同様の機能を発揮する電圧生成部１４７、増幅器１４１、ＭＯＳトランジスタ１４３及び抵抗素子１４６を有している。本実施形態におけるＭＯＳトランジスタ１４４は、遅延回路部３５によって遅延された入力信号Ｓｉｎによってオン／オフ状態（導通／非導通状態）が制御される点を除いて、上記第１実施形態におけるＭＯＳトランジスタ１４４と同様の構成を有し、同様の機能を発揮する。

図７に示すように、ゲート駆動回路１０Ｄは、制御装置６（図１参照）から入力される入力信号Ｓｉｎを用いてＩＧＢＴ２１を制御するゲート信号（制御信号の一例）Ｓｇを生成するゲート信号生成部３４を備えている。また、ゲート駆動回路１０Ｄは、ＩＧＢＴ（スイッチング素子の一例）２１に設けられたゲート端子Ｇ（制御信号入力端子の一例）のゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部３１を備えている。また、ゲート駆動回路１０Ｄは、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部３２を備えている。本実施形態では、第一電圧Ｖ１は、第二電圧Ｖ２よりも高い電圧に設定されている。さらに、ゲート駆動回路１０Ｄは、ＩＧＢＴ２１のゲート端子（制御信号入力端子の一例）Ｇのゲート電圧（電圧の一例）Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３－１，Ｖ３－２よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃ－１，Ｉｃ－２をゲート端子Ｇに供給する第三電流供給部３３を備えている。

スイッチ３２１は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ３２１の一端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇには、ＩＧＢＴ２１のゲート端子Ｇが接続されている。このため、スイッチ３２１の一端子は、ゲート電圧出力端子Ｔｇに接続されている。スイッチ３２１の他端子（例えばソース端子）は、基準電位端子Ｔｒｐに接続されている。スイッチ３２１の制御信号入力端子（例えばゲート端子）は、ＭＯＳトランジスタ３４３のドレイン端子に接続されている。

スイッチ３３１は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ３３１の一端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ３３１の一端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。また、スイッチ３３１の一端子は、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂのドレイン端子に接続されている。スイッチ３３１の他端子（例えばソース端子）は、基準電位端子Ｔｒｐに接続されている。スイッチ３３１の制御信号入力端子（例えばゲート端子）は、ＭＯＳトランジスタ３４４の一端子に接続されている。

第三遅延回路３３２の入力端子は、遅延回路部３５の出力端子（より具体的にはデットタイム回路３５２の出力端子）に接続されている。第三遅延回路３３２の出力端子は、ＭＯＳトランジスタ３４４のソース端子に接続されている。また、第三遅延回路３３２の出力端子は、第一遅延回路３１２の入力端子に接続されている。第三遅延回路３３２は、遅延回路部３５から出力される遅延後の入力信号Ｓｉｎをさらに所定時間だけ遅延させた第三遅延信号Ｓｄ３をＭＯＳトランジスタ３４４に出力する。第三遅延回路３３２は、例えば第二遅延回路３２４と同じ構成を有していてもよく、異なる構成を有していてもよい。第三遅延回路３３２は、遅延回路部３５から入力される入力信号Ｓｉｎを遅延させた後の入力信号Ｓｉｎを第三遅延信号Ｓｄ３として生成する。

スイッチ３１１は、例えばＮ型のＭＯＳトランジスタで構成されている。スイッチ３１１の一端子（例えばドレイン端子）は、ゲート電圧出力端子Ｔｇに接続されている。このため、スイッチ３１１の一端子は、ゲート電圧出力端子Ｔｇを介してＩＧＢＴ２１のゲート端子Ｇに接続されている。また、スイッチ３１１の一端子は、カレントミラー回路３４１のＭＯＳトランジスタ３４１ｂのドレイン端子に接続されている。スイッチ３１１の他端子（例えばソース端子）は、基準電位端子Ｔｒｐに接続されている。スイッチ３１１の制御信号入力端子（例えばゲート端子）は、ＭＯＳトランジスタ３４２の一端子に接続されている。

以上説明したように、本実施形態によるゲート駆動回路１０Ｄは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部３１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部３２と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部３３とを備えている。

以上説明したように、本実施形態によるゲート駆動回路１０Ｅは、ＩＧＢＴ２１に設けられたゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１よりも低い場合に第一電流Ｉａをゲート端子Ｇに供給する第一電流供給部３１と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１と同一又は高い第二電圧Ｖ２よりも高い場合に第一電流Ｉａよりも小さい第二電流Ｉｂをゲート端子Ｇに供給する第二電流供給部３６と、ゲート端子Ｇのゲート電圧Ｖｇが第一電圧Ｖ１より低い第三電圧Ｖ３よりも低い場合に第一電流Ｉａより小さく且つ第二電流Ｉｂより大きい第三電流Ｉｃをゲート端子Ｇに供給する第三電流供給部３３とを備えている。

Claims (8)

1. スイッチング素子に設けられた制御信号入力端子の電圧が第一電圧よりも低い場合に第一電流を前記制御信号入力端子に供給する第一電流供給部と、
   前記制御信号入力端子の電圧が前記第一電圧と同一又は高い第二電圧よりも高い場合に前記第一電流よりも小さい第二電流を前記制御信号入力端子に供給する第二電流供給部と、
   前記制御信号入力端子の電圧が前記第一電圧より低い第三電圧よりも低い場合に前記第一電流より小さく且つ前記第二電流より大きい第三電流を前記制御信号入力端子に供給する第三電流供給部と
   を備えるスイッチング素子の駆動回路。
2. 前記第二電流供給部は、
   前記制御信号入力端子の電圧に基づく電圧と前記第二電圧とを比較する第二比較部と、
   前記第二比較部から出力される出力信号の信号レベルに基づいて前記制御信号入力端子に対する前記第二電流供給部の切断状態及び接続状態を切り替える第二切替スイッチと
   を有する
   請求項１に記載のスイッチング素子の駆動回路。
3. 前記第三電流供給部は、
   前記制御信号入力端子の電圧に基づく電圧と前記第三電圧とを比較する第三比較部と、
   前記第二比較部から出力される出力信号の信号レベル及び前記第三比較部から出力される出力信号の信号レベルに基づいて前記制御信号入力端子に対する前記第三電流供給部の切断状態及び接続状態を切り替える第三切替スイッチと
   を有する
   請求項２に記載のスイッチング素子の駆動回路。
4. 前記第一電流供給部は、前記第二比較部から出力される出力信号の信号レベルに基づいて前記制御信号入力端子に対する前記第一電流供給部の切断状態及び接続状態を切り替える第一切替スイッチを有する
   請求項２又は３に記載のスイッチング素子の駆動回路。
5. 前記第二電流供給部は、
   前記制御信号入力端子の電圧に基づく電圧と比較電圧とを比較する第二比較部と、
   前記第二比較部から出力される出力信号を遅延させる第二遅延回路と、
   前記第二遅延回路から出力される第二遅延信号の信号レベルに基づいて前記制御信号入力端子に対する前記第二電流供給部の切断状態及び接続状態を切り替える第二切替スイッチと
   を有する
   請求項１に記載のスイッチング素子の駆動回路。
6. 前記第三電流供給部は、
   前記スイッチング素子を制御する制御信号を遅延させる第三遅延回路と、
   前記第三遅延回路から出力される第三遅延信号の信号レベルに基づいて前記制御信号入力端子に対する前記第三電流供給部の切断状態及び接続状態を切り替える第三切替スイッチと
   を有する
   請求項５に記載のスイッチング素子の駆動回路。
7. 前記第一電流供給部は、
   前記第二遅延回路における遅延時間よりも短い時間で前記第三遅延信号を遅延させる第一遅延回路と、
   前記第一遅延回路から出力される第一遅延信号の信号レベルに基づいて前記制御信号入力端子に対する前記第一電流供給部の切断状態及び接続状態を切り替える第一切替スイッチと
   を有する
   請求項６に記載のスイッチング素子の駆動回路。
8. スイッチング素子及び前記スイッチング素子に逆並列に接続されたダイオードを有する半導体素子と、
   請求項１から７までのいずれか一項に記載したスイッチング素子の駆動回路と
   を有する半導体装置を複数備えるインテリジェントパワーモジュール。
   

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