JPH0946201A

JPH0946201A - 絶縁ゲート型半導体装置の駆動方法及び装置

Info

Publication number: JPH0946201A
Application number: JP7189410A
Authority: JP
Inventors: Naoki Sakurai; 直樹桜井; Mutsuhiro Mori; 森　　睦宏
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-25
Filing date: 1995-07-25
Publication date: 1997-02-14
Anticipated expiration: 2015-07-25
Also published as: JP3614519B2

Abstract

(57)【要約】【目的】ＩＧＢＴを含む半導体装置を駆動する駆動装置
において、ターンオン損失を低減すると共に、ターンオ
ン時のＩＧＢＴの電流の時間変化率ｄｉ／ｄｔを低減す
ることができる駆動装置を提供する。【構成】駆動回路２、３と、各駆動回路とＩＧＢＴ１の
ゲートとを接続するゲート抵抗４及びその抵抗値がゲー
ト抵抗４よりも小さいゲート抵抗５と、各駆動回路の動
作タイミングを制御する遅延回路８及び論理回路９とを
有し、入力端子７にターンオン信号が入力され遅延回路
８が遅延した信号を出力するまでの時間ｔ１の間は、抵
抗値がより大きいゲート抵抗４を通じて駆動回路２がＩ
ＧＢＴ１のゲートに電流を供給し、時間ｔ１以降は、抵
抗値がより小さいゲート抵抗５を通じて駆動回路３がＩ
ＧＢＴ１のゲートに電流を供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】絶縁ゲ−トバイポ−ラトランジス
タ（Ｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒ
ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと称す）や、Ｍ
ＯＳＧＴＯ（Ｍｅｔａｌｏｘｉｄｅｇａｔｅｔｕ
ｒｎ−ｏｆｆｔｈｙｒｉｓｔｏｒ）等の絶縁ゲート型
半導体装置の駆動方法及び駆動装置に関する。

【０００２】

【従来の技術】ＩＧＢＴや、ＭＯＳＧＴＯは、絶縁ゲー
トに加える電圧で電流を制御できる、いわゆる電圧駆動
型素子であるため、電流駆動型のバイポ−ラトランジス
タやＧＴＯより駆動電力が小さく、このため、駆動回路
を簡単にできるので、電源やインバ−タ等の分野に急速
に広まっている。

【０００３】ＩＧＢＴの断面構造を図１０に示す。ｐ＋
層１０１の上にｎ−層１０２が設けられている。ｎ−層
１０２内には複数個のｐ層１０３が設けられている。さ
らにｐ層１０３内には、ｎ＋層１０４が設けられてい
る。ｎ＋層１０４、ｐ層１０３、ｎ−層１０２表面に
は、ゲート絶縁膜１０５及びゲート電極１０６が設けら
れ、絶縁ゲートが形成されている。ｐ＋層１０１の下方
に位置する裏面には、コレクタ電極１０６が設けられて
いる。また、ｐ層１０３とｎ＋層１０４とを短絡して、
エミッタ電極１０８が設けられている。また、エミッタ
電極１０８は、絶縁膜１０７を介してゲート電極１０６
上にも形成されている。

【０００４】このような構造を備えたＩＧＢＴでは、図
中に概念的に示されている、エミッタ−ゲート間容量Ｃ
_GEは、ゲート絶縁膜１０５直下のｐ層１０３とゲート電
極１０６間の容量Ｃ_GE1と、絶縁膜１０７を挟んでゲー
ト電極１０６とエミッタ電極１０８間の容量Ｃ_GE2の並
列接続で表される。一方、ゲート−コレクタ間容量Ｃ_G _C
は、ゲート絶縁膜１０５を挟んで、ｎ−層１０２とゲー
ト電極１０６間の容量で表される。

【０００５】エミッタ−ゲート間容量Ｃ_GEと、ゲート−
コレクタ間容量Ｃ_GCとの、コレクタ−エミッタ間電圧依
存性を、図１１に示す。ゲート−コレクタ間容量Ｃ
_GCは、コレクタ−エミッタ間電圧が大きくなるとｎ−層
１０２に空乏層がのびるため、容量は急激に小さくな
る。一方、ｐ層１０３にはあまり空乏層は伸びないた
め、エミッタ−ゲート間容量Ｃ_GEのコレクタ−エミッタ
間電圧依存性は小さい。

【０００６】誘導負荷に接続されたＩＧＢＴを駆動する
駆動回路の従来例を、図１２に示す。ＩＧＢＴ１のエミ
ッタは、電源Ｖｃｃのアース側に接続されている。コレ
クタ側は、ダイオードＤのアノード側に接続されてい
る。ダイオードＤのカソード側は電源Ｖｃｃの高圧側に
接続されている。また、ダイオードＤの両端にはインダ
クタンス負荷Ｌが接続されている。

【０００７】ＩＧＢＴ１のゲートには、ゲート抵抗Ｒｇ
が接続されている。ゲート抵抗Ｒｇのもう一方は、駆動
回路２に接続されている。駆動回路２は、例えば、ｎｐ
ｎトランジスタＱ１、ｐｎｐトランジスタＱ２、ｎｐｎ
トランジスタＱ３、及び、抵抗ｒｂから構成され、電源
Ｖ_GEと接続されている。

【０００８】この従来の駆動回路２においては、ｎｐｎ
トランジスタＱ１のコレクタ、及び抵抗ｒｂの一端は、
電源Ｖ_GEの高電位側に接続されている。ｐｎｐトランジ
スタＱ２のコレクタ及びｎｐｎトランジスタＱ３のエミ
ッタは、電源Ｖ_GEのアース側に接続されている。抵抗ｒ
ｂの他端と、ｎｐｎトランジスタＱ１及びｐｎｐトラン
ジスタＱ２のベースと、ｎｐｎトランジスタＱ３のコレ
クタとは、互いに接続されている。また、ｎｐｎトラン
ジスタＱ１及びｐｎｐトランジスタＱ２のエミッタは、
ゲート抵抗Ｒｇを介してＩＧＢＴ１と接続されている。

【０００９】この従来の駆動回路２により駆動される、
ターンオン時におけるＩＧＢＴ１の各部の波形を図１３
に示す。

【００１０】駆動回路２のｎｐｎトランジスタＱ３に正
の電圧を加えると（図１３（１）参照）、ｎｐｎトラン
ジスタＱ３がオンし、抵抗ｒｂを通してベース電流ｉｂ
がｎｐｎトランジスタＱ１に流れ込み、ｎｐｎトランジ
スタＱ１はオンする。すると、ｎｐｎトランジスタＱ１
を通じてＩＧＢＴ１のゲートに電流が流れ込み（図１３
（３）参照）、ゲート−エミッタ間容量Ｃ_GE及びゲート
−コレクタ間容量Ｃ_GCを充電する。

【００１１】上記両容量が充電されるに従い、ゲート電
圧は増加し（図１３（２）参照）、ある値Ｖｔｈを越え
ると、ＩＧＢＴ１のコレクタに電流Ｉｃが流れ始める
（図１３（４）参照）。このｎｐｎトランジスタＱ３に
オン信号を加えてからＩＧＢＴ１に電流が流れるまでの
時間を遅延時間ｔｄと呼ぶ。

【００１２】また、このターンオン時には、図１３
（４）に示すように、ＩＧＢＴ１のコレクタに接続され
ているダイオードＤが逆バイアス状態となり、ダイオー
ドＤの逆回復電流が流れ込む。このため、ＩＧＢＴ１の
電流はピークを持つ。電流が流れてある時間がたつと、
ＩＧＢＴ１のコレクターエミッタ間電圧Ｖｃｅは急激に
低下する。

【００１３】ところで、ＩＧＢＴ１がオフしている状態
では、空乏層が伸びているため、ゲート−コレクタ間容
量Ｃ_GCは非常に小さい値となっている。しかし、コレク
ターエミッタ間電圧Ｖｃｅが低下すると、ゲート−コレ
クタ間容量Ｃ_GCは急激に増加する。このため、ゲート電
圧及びゲート電流はほぼ一定となる。この時、コレクタ
ーエミッタ間の電圧Ｖｃｅは、Ｖｃｅ（ｒｅｓ）でほぼ
一定となる。

【００１４】その後、ゲート−コレクタ間容量Ｃ_GCが充
電されると、ゲート電圧は、Ｖ_GEー（ｎｐｎトランジス
タＱ１のベース−エミッタ間電圧≒０．７Ｖ）になる。
このとき、コレクターエミッタ間の電圧Ｖｃｅは、前記
Ｖｃｅ（ｒｅｓ）からさらに低下し、最終的に定常値Ｖ
ｃｅ（ｓａｔ）となる。

【００１５】

【発明が解決しようとする課題】しかし、従来の駆動回
路２では、ゲート抵抗Ｒｇの値が固定されていた。この
ため、ゲート抵抗Ｒｇの抵抗値が小さいと、ＩＧＢＴ１
のゲート電圧の時間変化率が大きくなり、この結果、Ｉ
ＧＢＴ１のコレクタ電流の時間変化率ｄｉ／ｄｔが大き
くなっていた（図１３（４）の領域Ａ）。

【００１６】この電流の時間変化率ｄｉ／ｄｔが大きく
なると、ダイオードＤの逆回復時の電流変化率ｄｉ／ｄ
ｔが大きくなる（図１３（４）の領域Ｂ）。このため、
ＩＧＢＴ１の回路に浮遊インダクタンスＬ’が存在する
場合には、その浮遊インダクタンスに流れる電流の時間
変化によって生じる跳ね上がり電圧（Ｌ’×ｄｉ／ｄｔ
（領域Ｂ））も大きなものとなる。従来の駆動回路にお
いては、この跳ね上がり電圧による素子や装置の破壊、
あるいは、当該跳ね上がり電圧により生じたノイズによ
る誤動作が引き起こされるという問題があった。

【００１７】一方、上記問題を避けるために、ゲート抵
抗Ｒｇの抵抗値を大きくして、電流の時間変化率ｄｉ／
ｄｔを抑えると、ゲート電圧が、ゲート−コレクタ間容
量Ｃ_GCのため一定になる期間ｔｒｅｓ（図１３（３）参
照）が長くなり、その間はコレクタ−エミッタ間電圧Ｖ
ｃｅは、定常値Ｖｃｅ（ｓａｔ）よりは高いＶｃｅ（ｒ
ｅｓ）となっている。このため、いわゆるターンオン損
失が増大するという問題があった。

【００１８】本発明は、上述した問題点を考慮してなさ
れたもので、上述したＩＧＢＴを含む絶縁ゲート型半導
体素子を含む半導体装置において、いわゆるターンオン
損失を低減することが可能な、絶縁ゲート型半導体装置
の駆動方法及びその装置を提供することを目的とする。

【００１９】さらに、本発明の他の目的は、上記駆動方
法およびその装置において、ターンオン時の電流の時間
変化率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート
型半導体装置の駆動方法及びその装置を提供することに
ある。

【００２０】

【課題を解決するための手段】本発明の絶縁ゲート型半
導体素子の駆動方法は、上記目的を達成するために、ゲ
ートにオン信号が加わった直後の初期状態が、ゲート電
圧が時間と共に上昇する第１の期間と、当該第１の期間
に続く、ゲート電圧がゲート−コレクタ間容量の増加の
ためほぼ一定となる第２の期間とを少なくとも含んでい
る、絶縁ゲート型半導体素子を備えた絶縁ゲート型半導
体装置の駆動方法において、前記ゲートに印加する駆動
電圧を、前記初期状態が続く期間中に変化させるもので
あり、前記第１の期間全体を少なくとも含む第１’の期
間に前記ゲートに印加する駆動電圧を、当該第１’の期
間に連続して設定される、前記第２の期間の少なくとも
一部を含む第２’の期間に前記ゲートに印加する駆動電
圧よりも低くする。

【００２１】本発明の駆動方法は、また、上記目的を達
成するために、ゲートにオン信号が加わった直後の初期
状態が、コレクタに電流が流れ始めるまでの第１の期間
と、当該第１の期間の後でかつゲート電圧が時間と共に
上昇する第２の期間と、ゲート電圧がゲート−コレクタ
間容量の増加のためほぼ一定となる第３の期間とを少な
くとも含んでいる、絶縁ゲート型半導体素子を備えた絶
縁ゲート型半導体装置の駆動方法において、前記ゲート
に印加する駆動電圧を、前記初期状態が続く期間中に変
化させるものであり、前記第１の期間に前記ゲートに印
加する駆動電圧Ｖ１と、前記第２の期間全体を少なくと
も含む第２’の期間に前記ゲートに印加する駆動電圧Ｖ
２と、当該第２’の期間に連続して設定される、前記第
３の期間の少なくとも一部を含む第３’の期間に前記ゲ
ートに印加する駆動電圧Ｖ３とを、Ｖ２＜Ｖ１、かつ、
Ｖ２＜Ｖ３となるように設定する。

【００２２】本発明の絶縁ゲート型半導体素子の駆動装
置は、上記目的を達成するために、前記駆動電圧を発生
する第１及び第２の駆動回路と、前記第１の駆動回路と
前記ゲートとを接続する第１のゲート抵抗、及び、前記
第２の駆動回路と前記ゲートを接続する、前記第１のゲ
ート抵抗の抵抗値よりも小さい抵抗値の第２のゲート抵
抗と、入力されるオン信号に応じて、最初に、前記第１
の駆動回路を動作させると共に、動作させる駆動回路を
切り換えるタイミングを決定し、該タイミングに応じて
前記第１の駆動回路の動作を停止し、第２の駆動回路の
動作を開始する制御回路とを有し、前記制御回路は、前
記絶縁ゲート型半導体素子のゲート電圧が安定する定常
状態を達成する以前の初期状態における、ゲート電圧が
時間と共に増加する第１の期間以降で、かつ、ゲート電
圧がゲート−コレクタ間容量の増加のためほぼ一定とな
る第２の期間の終了前に、動作させる駆動回路を切り換
えるための前記タイミングを決定するタイミング決定回
路を有する。

【００２３】本発明の駆動装置は、また、上記目的を達
成するために、前記駆動電圧を発生する第１、第２、及
び、第３の駆動回路と、前記第１の駆動回路と前記ゲー
トとを接続する第１のゲート抵抗、前記第２の駆動回路
と前記ゲートを接続する第２のゲート抵抗、及び、前記
第３の駆動回路と前記ゲートを接続する第３のゲート抵
抗と、入力されるオン信号に応じて、最初に前記第１の
駆動回路を動作させると共に、動作させる駆動回路を前
記第１の駆動回路から前記第２の駆動回路へ切り換える
第１のタイミング、及び、前記第２の駆動回路から前記
第３の駆動回路へ切り換える第２のタイミングをそれぞ
れ決定し、該第１及び第２のタイミングに応じて前記３
つの駆動回路を順次動作させる制御回路とを有し、前記
制御回路は、前記絶縁ゲート型半導体素子のゲート電圧
が安定する定常状態を達成する以前の初期状態におけ
る、ゲートに電圧が印加されてからコレクタに電流が流
れ始めるまでの第１の期間の終了とほぼ同期する時点を
前記第１のタイミングとし、該第１のタイミングの後
の、ゲート電圧が時間と共に増加する第２の期間以降
で、かつ、ゲート電圧がゲート−コレクタ間容量の増加
のためほぼ一定となる第３の期間の終了前での時点を前
記第２のタイミングとして決定するタイミング決定回路
を有し、前記第２のゲート抵抗の抵抗値は、前記第１、
第３のゲート抵抗の抵抗値のいずれよりも大きいものと
する。

【００２４】本発明の駆動装置は、また、上記目的を達
成するために、入力されるオン信号により前記駆動電圧
を発生する駆動回路と、前記駆動回路と前記ゲートとを
接続するゲート抵抗と、前記ゲートにそれぞれ接続され
る、第１の容量及び該第１の容量よりも静電容量が小さ
い第２の容量と、前記オン信号に応じて、最初、前記第
１の容量を前記ゲートに電気的に接続してその充電を開
始させると共に、前記ゲートへ電気的に接続し充電を行
わせる容量を切り換えるタイミングを決定し、該タイミ
ングに応じて前記第１の容量の充電を停止し、前記第２
の容量を前記ゲートに接続しその充電を開始させる制御
回路とを有し、前記制御回路は、前記絶縁ゲート型半導
体素子のゲート電圧が安定する定常状態を達成する以前
の初期状態における、ゲート電圧が時間と共に増加する
第１の期間以降で、かつ、ゲート電圧がゲート−コレク
タ間容量の増加のためほぼ一定となる第２の期間の終了
前に、充電すべき容量を切り換えるための前記タイミン
グを決定するタイミング決定回路を有する。

【００２５】

【作用】本発明の駆動装置及び方法によれば、絶縁ゲー
ト型半導体素子のゲート電圧が、ターンオン時の初期状
態において、ゲート−コレクタ間容量の増加のためほぼ
一定の電圧となっている期間が終了する以前に、ゲート
に供給されるゲート電流がより少ない量に制限できるた
め、ターンオン時の電流の時間変化率ｄｉ／ｄｔの増加
を抑制することができる。

【００２６】また、絶縁ゲート型半導体素子のゲート電
圧が一定の電圧に達した以降は、上記期間で供給される
ゲート電流よりも、より大きな電流を供給することがで
きるため、コレクタ−エミッタ間電圧が速やかに定常値
Ｖｃｅ（ｓａｔ）になり、ターンオン損失を低減するこ
とができる。

【００２７】

【実施例】以下、本発明による絶縁ゲート型半導体装置
の駆動方法、及び、それを実現する駆動装置の実施例を
図面を使って、詳細に説明する。

【００２８】本発明を適用した駆動装置の第１の実施例
の回路構成を図１に示す。なお、本図では、駆動の対象
となるＩＧＢＴ１だけ表示し、ＩＧＢＴ１に接続される
負荷など、その他のＩＧＢＴ装置の構成は省略してい
る。

【００２９】本実施例の駆動装置は、入力端子７に加え
られるオン信号に従ってＩＧＢＴ１を駆動するもので、
２個の駆動回路２、３と、駆動回路２、３とＩＧＢＴ１
のゲートとをそれぞれ接続するゲート抵抗４、５と、両
駆動回路２、３を駆動するゲート用電源６と、各駆動回
路の動作を制御する制御回路とを有する。

【００３０】制御回路は、入力されるオン信号を予め定
めた時間ｔ１だけ遅延させて出力する遅延回路８と、当
該遅延出力に応じて、動作される駆動回路を切り換える
論理回路９とを有する。

【００３１】なお、本実施例では後述する理由から、ゲ
ート抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小
さいものとする。

【００３２】駆動回路２は、ｎｐｎトランジスタＱ１、
ｐｎｐトランジスタＱ２、ｎｐｎトランジスタＱ３、及
び、抵抗ｒｂ１から構成されている。ｎｐｎトランジス
タＱ１のコレクタ及び抵抗ｒｂ１は、ゲート用電源６の
高電位側に接続されている。ｐｎｐトランジスタＱ２の
コレクタ及びｎｐｎトランジスタＱ３のエミッタは、ゲ
ート用電源６のアース側に接続されている。抵抗ｒｂ
１、ｎｐｎトランジスタＱ１及びｐｎｐトランジスタＱ
２のベース、ｎｐｎトランジスタＱ３のコレクタは、互
いに接続されている。ｎｐｎトランジスタＱ１及びｐｎ
ｐトランジスタＱ２のエミッタは、ゲート抵抗４に接続
されている。

【００３３】駆動回路３は、駆動回路２と同様に、ｎｐ
ｎトランジスタＱ４、ｐｎｐトランジスタＱ５、ｎｐｎ
トランジスタＱ６、及び、抵抗ｒｂ２から構成されてい
る。ｎｐｎトランジスタＱ４のコレクタ及び抵抗ｒｂ２
は、ゲート用電源６の高電位側に接続されている。ｐｎ
ｐトランジスタＱ５のコレクタ及びｎｐｎトランジスタ
Ｑ６のエミッタは、ゲート用電源６のアース側に接続さ
れている。抵抗ｒｂ２、ｎｐｎトランジスタＱ４及びｐ
ｎｐトランジスタＱ５のベース、ｎｐｎトランジスタＱ
３のコレクタは、互いに接続されている。ｎｐｎトラン
ジスタＱ４及びｐｎｐトランジスタＱ５のエミッタは、
ゲート抵抗５に接続されている。

【００３４】論理回路９は、遅延回路８の出力を反転す
るインバータ９２と、インバータ９２の出力と入力端子
７からＩＧＢＴ１のオン信号の論理和をとるＡＮＤゲー
ト９１とを有する。論理回路９のＡＮＤゲート９１から
の出力は、駆動回路２のｎｐｎトランジスタＱ３に接続
されている。

【００３５】遅延回路８は、入力端子７に加えられるオ
ン信号を、所定の時間（本実施例では時間ｔ１）だけ遅
延させて出力するもので、その出力は、論理回路９及び
駆動回路３のｎｐｎトランジスタＱ６に接続されてい
る。

【００３６】本実施例の動作を、図２を参照して説明す
る。図２は、図１に示す本装置の各部における波形を示
している。

【００３７】入力端子７にＩＧＢＴ１に対する、外部か
らのオン信号（図２（１））が加わると、この時点では
遅延回路８の出力はＬｏｗレベルのままであるため、論
理回路９の出力はＨｉレベルとなり、ｎｐｎトランジス
タＱ３のベース電圧（図２（２））は正の電圧になる。
よって、駆動回路２が動作して、ゲート抵抗４を通じて
ＩＧＢＴ１のゲート容量（＝Ｃ_GE＋Ｃ_GC）を充電する。

【００３８】次に、オン信号が入力されてから時間ｔ１
後には、遅延回路８からの出力がＨｉレベルとなるた
め、ｎｐｎトランジスタＱ３のベース電圧が０になると
同時に、ｎｐｎトランジスタＱ６のベース電圧（図２
（３））が正になる。よって、駆動回路３が動作して、
ゲート抵抗５を通じてＩＧＢＴ１のゲート容量を充電す
る。

【００３９】以上のように駆動回路２、３を動作させる
ことにより、ＩＧＢＴ１のゲート電圧、ゲート電流、コ
レクタ電圧、及び、コレクタ電流は、図２（４）、
（５）、（６）に示すように変化する。

【００４０】本実施例では、抵抗値の異なる２つのゲー
ト抵抗４、５にそれぞれ接続された駆動回路２、３の駆
動タイミングを制御することにより、ＩＧＢＴ１のター
ンオン時の初期状態の時間変化特性に対応して、ＩＧＢ
Ｔ１のゲート電極への給電を行うものである。

【００４１】ここで、２つの駆動回路を切り換えるタイ
ミングに対応する遅延時間ｔ１は、入力端子７にオン信
号が加わってから、ゲート電圧がゲート−コレクタ容量
Ｃ_GCの増加によりほぼ一定となる時間ｔ２より長くし、
かつ、前記オン信号が加わってから、ゲート電圧がＣ_GC
の増加により一定となり再び増加するまでの時間ｔ３よ
り短くなるように予め選ぶものとする。

【００４２】本実施例によれば、ＩＧＢＴ１の電流が最
初に増加する領域では、抵抗値の大きなゲート抵抗４を
通して駆動回路２がゲート電流を供給するため、コレク
タ電流の時間変化率ｄｉ／ｄｔを低減させることができ
る。

【００４３】さらに、本実施例によれば、ゲート−コレ
クタ容量Ｃ_GCのためゲート電圧が一定となる領域では、
抵抗値の小さいゲート抵抗５を通じてゲート電流を供給
するため、ゲート電圧が一定となる期間が短くなり、こ
のためターンオン損失が減少する。

【００４４】次に、本発明を適用した駆動装置の第２の
実施例を説明する。

【００４５】本実施例の駆動装置は、図３に示すよう
に、入力端子７に加えられるオン信号に従ってＩＧＢＴ
１を駆動するものであり、上記第１の実施例（図１参
照）と同じ構成である、２個の駆動回路２、３、当該駆
動回路２、３とＩＧＢＴ１のゲートとをそれぞれ接続す
るゲート抵抗４、５、及び、両駆動回路２、３を駆動す
るゲート用電源６を有する。

【００４６】ここで、上記第１の実施例と同様に、ゲー
ト抵抗５の抵抗値は、ゲート抵抗４の抵抗値よりも小さ
いものとする。

【００４７】本実施例の駆動装置は、さらに、上記２つ
の駆動回路２、３の動作タイミングを制御する制御回路
として、上記図１の第１の実施例で使用されていた遅延
回路８及び論理回路９の代わりに、論理回路１５と、Ｉ
ＧＢＴ１のコレクタ電圧を検出して駆動回路の切り換え
タイミングを決定するコレクタ電圧判定回路とを備えて
いる。

【００４８】このコレクタ電圧判定回路は、ＩＧＢＴ１
のコレクタに接続されるツエナーダイオード１０と、ツ
エナーダイオード１０のアノードに接続される抵抗１１
と、抵抗１１に接続される抵抗１２とを有する。ここ
で、抵抗１２の他端側は、ゲート用電源６のアースに接
続されている。

【００４９】ここで、ツエナーダイオード１０のツエナ
ー電圧を、ゲート−コレクタ容量Ｃ_GCのためゲート電圧
が一定となるときのコレクタ−エミッタ電圧Ｖｃｅ（ｒ
ｅｓ）より高く設定しておく。

【００５０】このコレクタ電圧判定回路は、さらに、抵
抗１１及び１２の接続点にそれぞれのベースが接続され
ている、ｎｐｎトランジスタ１３及びｐｎｐトランジス
タ１４を有する。ｎｐｎトランジスタ１３及びｐｎｐト
ランジスタ１４のエミッタは、互いに接続され、論理回
路１５の入力側に接続されている。

【００５１】論理回路１５は、ｎｐｎトランジスタ１３
及びｐｎｐトランジスタ１４のエミッタ側と接続されて
いるインバータ１５０２と、入力端子７に入力される信
号とインバータ１５０２の出力との論理和をとるＡＮＤ
ゲート１５０１と、前記エミッタでの電圧と入力端子７
に入力される信号との論理和をとるＡＮＤゲート１５０
３とを有する。ＡＮＤゲート１５０１、１５０３の出力
は、それぞれ、駆動回路２のトランジスタＱ３のゲー
ト、駆動回路３のトランジスタＱ６のゲートに接続され
ている。

【００５２】次に、本実施例の動作を説明する。

【００５３】入力端子７にターンオン信号が入力された
直後は、ＩＧＢＴ１のコレクタ電圧が高く（図２（６）
参照）、この間は、ツエナーダイオード１０が導通し、
電流が抵抗１１及び１２に流れる。この時抵抗１２に生
じる電圧降下によりｎｐｎトランジスタ１３がオンし、
論理回路１５へ正の電圧（Ｈｉｇｈレベル）を出力す
る。

【００５４】この出力電圧が正かつ、入力端子７にオン
信号が入力されている期間では、論理回路１５のＡＮＤ
ゲート１５０３により、ｎｐｎトランジスタＱ３にオン
信号が伝わり、駆動回路２が動作する。よって、ＩＧＢ
Ｔ１のゲートには、駆動回路２により、ゲート抵抗４を
通じて電流が供給される。

【００５５】次に、ＩＧＢＴ１のゲート容量が充電さ
れ、コレクタ電圧が低下すると、ツエナーダイオード１
０には電流が流れなくなる。すると、ｎｐｎトランジス
タ１３がオフ状態となり、論理回路１５への出力電圧は
０となる。

【００５６】この出力電圧が０かつ、入力端子７にオン
信号が加わっている期間では、論理回路１５のＡＮＤゲ
ート１５０１により、ｎｐｎトランジスタＱ６にオン信
号が出力され、駆動回路３が動作する。したがって、Ｉ
ＧＢＴ１のゲートには、ゲート抵抗４に比較して抵抗値
がより小さなゲート抵抗５を通じて、電流が供給され
る。

【００５７】本実施例によれば、ＩＧＢＴ１のコレクタ
電流が増加する領域（図２（６）参照）では、抵抗値の
より大きなゲート抵抗４でゲート電流を供給するため、
電流変化率ｄｉ／ｄｔの増加を抑制することができる。

【００５８】さらに、本実施例によれば、ＩＧＢＴ１が
ターンオンし、コレクタ電圧が減少して、ゲート−コレ
クタ容量Ｃ_GCが増加する期間では、抵抗値のより小さな
ゲート抵抗５でゲート電流を供給することができる。こ
のため、ゲート電圧が一定となる期間が、ゲート抵抗４
を通じて給電したとした場合よりも短くなり、ターンオ
ン損失を減少させることが可能となる。

【００５９】また、上記第１の実施例では、ある期間だ
け、駆動回路２を動作させ、別の期間では駆動回路３を
動作させるため、遅延回路を使用していた。ところが、
ＩＧＢＴ１の特性のばらつきにより、遅延時間や、ゲー
ト電圧が一定になる時間がばらつくことがあり、このた
め、素子によっては、遅延回路の定数を調整する必要が
ある場合がある。

【００６０】これに対して、本実施例によれば、ＩＧＢ
Ｔ１のコレクタ電圧を直接検出して、２つの駆動回路を
切り替えるため、ＩＧＢＴ素子の特性ばらつきを考慮す
る必要がなく、個々のＩＧＢＴ素子の特性によらず、タ
ーンオン損失をほぼ一定の範囲内に抑えることが可能と
なる。

【００６１】次に、本発明を適用した駆動装置の第３の
実施例を図４を参照して説明する。本実施例は、２つの
駆動回路２、３の動作タイミングを制御するために、Ｉ
ＧＢＴ１のゲート電圧を検出し、当該ゲート電圧に基づ
いて制御を実行するものである。

【００６２】本実施例の駆動装置は、図４に示すよう
に、上記第１の実施例（図１参照）と同じ構成である、
２個の駆動回路２、３、当該駆動回路２、３とＩＧＢＴ
１のゲートとをそれぞれ接続するゲート抵抗４、５、及
び、両駆動回路２、３を駆動するゲート用電源６を有す
る。ここで、上記第１の実施例と同様に、ゲート抵抗５
の抵抗値は、ゲート抵抗４の抵抗値よりも小さいものと
する。

【００６３】本実施例の駆動装置は、さらに、上記２つ
の駆動回路２、３の動作タイミングを制御する制御回路
として、上記図１の第１の実施例で使用されていた遅延
回路８及び論理回路９の代わりに、論理回路１８と、Ｉ
ＧＢＴ１のゲート電圧と基準電圧１７を比較するコンパ
レータ１６とから構成されるゲート電圧判定回路とが設
けられている。

【００６４】論理回路１８は、コンパレータ１６の出力
とと入力端子７に入力される信号との論理和をとるＡＮ
Ｄゲート１８０３と、コンパレータ１６の出力を入力と
するインバータ１８０２と、入力端子７に入力される信
号とインバータ１８０２の出力との論理和をとるＡＮＤ
ゲート１８０１とを有する。

【００６５】ＡＮＤゲート１８０１、１８０３の出力
は、それぞれ、駆動回路２のトランジスタＱ３のゲー
ト、駆動回路３のトランジスタＱ６のゲートに接続され
ている。

【００６６】次に、本実施例の動作を説明する。

【００６７】入力端子７にオン信号が入力され、かつ、
ＩＧＢＴ１のゲート電圧が基準電圧１７より低い間は、
コンパレータの出力は０である。このため、論理回路１
８のＡＮＤゲート１８０１が、駆動回路２のトランジス
タＱ３にオン信号を出力する。よって、駆動回路２が動
作し、抵抗値のより大きなゲート抵抗４を通じて、ＩＧ
ＢＴ１のゲート電流が供給される。

【００６８】本実施例では、基準電圧１７をゲート−コ
レクタ容量Ｃ_GCにより一定となるＩＧＢＴ１のゲート電
圧より、少し低く設定するものとする。

【００６９】このような設定により、ＩＧＢＴ１のゲー
ト電圧が一定となる直前に、コンパレータ１６の出力は
正（Ｈｉｇｈレベル）となる。この正の出力により、Ａ
ＮＤゲート１８０１の出力はＬｏｗレベルとなり、駆動
回路２からゲート抵抗４を通じての電流の供給が停止す
ると共に、論路回路１８のもう一方のＡＮＤゲート１８
０３はＨｉｇｈレベルとなり、駆動回路３のトランジス
タＱ６にオン信号を伝え、抵抗値のより小さなゲート抵
抗５を通じてゲート電流が供給される。

【００７０】本実施例によれば、ＩＧＢＴ１のゲート電
圧変化を検出し、それを制御に利用することで、ＩＧＢ
Ｔのゲート電圧が一定となる期間をより短くすることが
できるため、ターンオン損失を減少させることができ
る。

【００７１】次に、本発明を適用したＩＧＢＴ駆動装置
の第４の実施例を、図５を参照して説明する。本実施例
では、マルチエミッタ構成を備えるＩＧＢＴを利用する
ものであり、２つの駆動回路２、３の動作タイミングを
制御するために、前記マルチエミッタのうちの１つのエ
ミッタから全エミッタ電流の１部を検出し、当該エミッ
タ電流の１部に基づいて、前記制御を実行するものであ
る。

【００７２】なお、ＩＧＢＴ素子のエミッタ電極は、通
常、複数の個別エミッタ電極を接続して構成するもので
あり、本実施例では、この個別エミッタ電極の１つから
出力されるエミッタ電流を検出するものである。また、
エミッタ電流に限らず、初期状態の時間変化特性に対応
してその電流量が変化する電流であれば、その他の電流
を利用する構成としても良い。

【００７３】本実施例の駆動装置は、図５に示すよう
に、コンパレータ１６で基準電圧１７と比較する対象が
異なるだけで、その他の全ての構成は、上記第３の実施
例（図４参照）と同じである。すなわち、本実施例で
は、ＩＧＢＴ１のエミッタ電流の一部を、１つのエミッ
タ１ａを通して取り出し、抵抗１９の両端に生ずる電圧
と、基準電圧１７とをコンパレータ１６で比較し、その
比較結果を論理回路１８に出力する。

【００７４】ＩＧＢＴ１のエミッタ電流は、実質的には
コレクタ電流（例えば図２（６）参照）とほぼ同じよう
に、ＩＧＢＴ１のターンオン初期状態において変化する
ものであり、さらに、取りだしたエミッタ電流の一部
は、前記エミッタ電流（エミッタ電流の総量）の増減に
比例して変化する。

【００７５】したがって、入力端子７にオン信号が加わ
り、かつ、ＩＧＢＴ１に流れるエミッタ電流の一部が予
め定めたしきい値以下では、論理回路１８により、駆動
回路２のトランジスタＱ３にオン信号が出力され、当該
電流が前記予め定めたしきい値以上になると、駆動回路
３のトランジスタＱ６にオン信号が出力される。

【００７６】本実施例によれば、ＩＧＢＴ１のエミッタ
電流の一部が予め定めたしきい値までは、より大きな抵
抗値のゲート抵抗を通じて駆動することで、電流変化率
ｄｉ／ｄｔを抑え、それ以降の期間では、より小さな抵
抗値のゲート抵抗値を通じて駆動することで、ゲート電
圧が一定となる期間を短くし、ターンオン損失を減らす
ことができる。

【００７７】次に、本発明を適用した駆動装置の第５の
実施例を、図６、図７を参照して説明する。

【００７８】本実施例は、上記第１の実施例（図１参
照）において、駆動回路の個数を２つから３つに増や
し、これら３つの駆動回路に接続するゲート抵抗の抵抗
値を予め定めた値にし、さらに、各駆動回路の動作タイ
ミングを制御することにより、ＩＧＢＴ１の初期状態に
おける時間変化特性に、より的確に対応させた駆動方法
を実現するものである。

【００７９】本実施例では、上記第１の実施例の構成と
同じ構成については、上記第１の実施例と同じ符号を付
し、その詳細な説明を省略する。

【００８０】本実施例の駆動装置は、図６に示すよう
に、３個の駆動回路２、３、２３と、駆動回路２、３、
２３とＩＧＢＴ１のゲートとをそれぞれ接続するゲート
抵抗４、５、２４と、駆動回路２、３、２３を駆動する
ゲート用電源６と、各駆動回路の動作タイミングを制御
する制御回路である、遅延回路８、２５及び論理回路２
７とを有する。

【００８１】駆動回路２３は、駆動回路２あるいは３と
同様に、ｎｐｎトランジスタＱ７、ｐｎｐトランジスタ
Ｑ８、ｎｐｎトランジスタＱ９、及び、抵抗ｒｂ３から
構成されている。ｎｐｎトランジスタＱ７のコレクタ及
び抵抗ｒｂ３は、ゲート用電源６の高電位側に接続され
ている。ｐｎｐトランジスタＱ８のコレクタ及びｎｐｎ
トランジスタＱ９のエミッタは、ゲート用電源６のアー
ス側に接続されている。抵抗ｒｂ３、ｎｐｎトランジス
タＱ７及びｐｎｐトランジスタＱ８のベース、ｎｐｎト
ランジスタＱ９のコレクタは、互いに接続されている。
ｎｐｎトランジスタＱ７及びｐｎｐトランジスタＱ８の
エミッタは、ゲート抵抗２４に接続されている。

【００８２】なお、本実施例では、ＩＧＢＴ１のゲート
に接続されている、ゲート抵抗４、５及び２４の３つの
抵抗の抵抗値は、以下の関係を満たしているものとす
る。

【００８３】（ゲート抵抗５の抵抗値）＞（ゲート抵抗
４、２４の抵抗値）遅延回路２５は、入力端子７に加えられるオン信号を、
時間ｔｄだけ遅延させて出力する。ここで、時間ｔｄと
は、ＩＧＢＴ１にターンオン信号を加えてから、当該Ｉ
ＧＢＴ１に電流が流れるまでの遅延時間（図７（７）参
照）とする。

【００８４】また、遅延回路８は、入力端子７に加えら
れるオン信号を、上記第１の実施例で説明した条件を満
足する時間ｔ１だけ遅延させるものであり、その出力
は、駆動回路２３のトランジスタＱ９のベースと接続さ
れている。遅延回路８及び遅延回路２５の出力、及び、
入力端子７は、論理回路２７と接続されている。

【００８５】論理回路２７は、遅延回路８、２５の出力
とそれぞれ接続しているインバータ２７０４、２７０
２、入力端子７に加えられる信号とインバータ２７０２
の出力とインバータ２７０４の出力との論理和をとるＡ
ＮＤゲート２７０１、及び、入力端子７に加えられる信
号と遅延回路２５の出力とインバータ２７０４の出力と
の論理和をとるＡＮＤゲート２７０３から構成される。
ＡＮＤゲート２７０１、２７０３の出力は、それぞれ、
駆動回路２のトランジスタＱ３のベース、駆動回路３の
トランジスタＱ６のベースに接続されている。

【００８６】本実施例の動作を、図７を参照して説明す
る。

【００８７】入力端子７にゲートオン信号が入ると（図
７（１））、その直後では、両遅延回路８、２５からの
出力はＬｏｗレベルであるため、ＡＮＤゲート２７０１
の出力がＨｉｇｈレベルとなる。このため、トランジス
タＱ３のベース電圧が正になり（図７（２））、駆動回
路２が動作して、抵抗４を通じてゲート電流がＩＧＢＴ
１のゲートに供給される。

【００８８】次に、ターンオン時から時間ｔｄ後には、
遅延回路２５の出力がＨｉｇｈレベルとなる。このた
め、ＡＮＤゲート２７０１の出力がＬｏｗレベルとな
り、ｎｐｎトランジスタＱ３のベース電圧が０になる。
一方、この時点でも遅延回路８の出力は依然としてＬｏ
ｗレベルである。よって、ＡＮＤゲート２７０３がＨｉ
ｇｈレベルとなり、ｎｐｎトランジスタＱ６のベース電
圧が正になり（図７（３））、駆動回路２が動作して、
ゲート抵抗５を通じてゲート電流がＩＧＢＴ１のゲート
に供給される。

【００８９】さらに、ターンオン時から時間ｔ１後に
は、遅延回路８の出力もＨｉｇｈレベルとなるため、Ａ
ＮＤゲート２７０３の出力はＬｏｗレベルとなる。よっ
て、ｎｐｎトランジスタＱ６のベース電圧が０になると
同時に、トランジスタＱ９のベース電圧が正になり（図
７（４））、駆動回路２３が動作して、抵抗２４を通じ
てゲート電流がＩＧＢＴ１のゲートに供給される。

【００９０】以上説明したように、本実施例の駆動装置
では、ＩＧＢＴ１のゲートには、初めに、ゲート抵抗
４、次にゲート抵抗５、最後にゲート抵抗２４を通じて
ゲートに電流が供給される。

【００９１】本実施例によれば、初期状態における最初
の期間（時間＜ｔｄ）には、ＩＧＢＴ１のゲートに電流
を供給するときのゲート抵抗をより小さくすることで、
遅延時間ｔｄを短くすることができる。さらに、ゲート
電流が流れ始めてからゲート電圧がほぼ一定になった後
の予め定めた時点までの期間（ｔｄ＜時間＜ｔ１）、よ
り大きな抵抗値を備えたゲート抵抗を通して、ＩＧＢＴ
１のゲートへ給電することにより、ゲート電流の時間変
化率ｄｉ／ｄｔを小さく抑えることができる。さらに、
ＩＧＢＴ１のゲート電圧がほぼ一定となった後の前記予
め定めた時点以降の期間（時間ｔ１以降）に、再び抵抗
値がより小さいゲート抵抗を通じて給電することによ
り、ターンオン損失を小さくすることができる。

【００９２】以上の各実施例では、ゲート抵抗が接続さ
れた駆動回路を複数設け、それら駆動回路のうち、駆動
する駆動回路を順次切り換えることにより、ゲートに接
続するゲート抵抗の抵抗値を変え、ゲートへの印加電圧
を切り換えていたが、本発明では、ゲートへの印加電圧
の切り換え方法、及びゲート抵抗の切り換え方法は、上
述した実施例に限定されるものではない。本発明におい
ては、初期状態の期間中に所定のタイミングで、ゲート
への印加電圧、あるいは、ゲートへ供給される電流が切
り換えられるものであれば、その他の方法及び装置を用
いても良い。

【００９３】また、以上の各実施例では、ある時点で動
作する駆動回路を１つとし、互いに異なる抵抗値のゲー
ト抵抗が接続されている駆動回路を順次切り換えること
により印加電圧を変化させていたが、駆動回路を切り換
えるかわりに動作させる駆動回路の個数を変化させるこ
とで、印加する駆動電圧あるいは供給するゲート電流量
を変化させる構成としても良い。

【００９４】次に、本発明を適用した駆動装置の第６の
実施例を図９を参照して説明する。

【００９５】以上の実施例では、絶縁ゲート型トランジ
スタのゲート電圧の時間変化に対応して、駆動回路に接
続しているゲート抵抗を切り換えることにより、駆動方
法を制御していたが、ＩＧＢＴのゲートに複数の容量を
接続し、これらのうち充電すべき容量を切り換えること
でも、上記各実施例で達成されたものと同様な効果が得
られる。

【００９６】なお、本実施例では、上記第１の実施例と
同じ構成については同じ符号を付し、その詳細な説明を
省略する。

【００９７】本実施例の駆動回路は、図９に示すよう
に、駆動回路２と、駆動回路２とＩＧＢＴ１のゲートと
の間を接続するゲート抵抗４と、ゲート抵抗４と共にＩ
ＧＢＴ１のゲートに接続される容量Ｃ１、Ｃ２と、容量
Ｃ１、Ｃ２にそれぞれ接続されるｎ−ＭＯＳＦＥＴＭ
１、Ｍ２と、容量Ｃ１、Ｃ２の切り換えタイミングを制
御するための遅延回路８及び論理回路９とを有する。

【００９８】なお、本実施例では、容量Ｃ１は、容量Ｃ
２より、その静電容量が大きいものとする。

【００９９】駆動回路２をオンするｎｐｎトランジスタ
Ｑ３のベースは、入力端子７と接続されている。入力端
子７は、また、遅延回路８及び論理回路９のＡＮＤゲー
ト９１の入力側にも接続されている。

【０１００】遅延回路８は、上記第１の実施例の遅延回
路と同様に、入力信号を時間ｔ１だけ遅延させて出力す
るもので、その出力は、論理回路９のインバータ９２の
入力及びｎ−ＭＯＳＦＥＴＭ１のゲートに接続されてい
る。論理回路９のＡＮＤゲート９１の出力は、ｎ−ＭＯ
ＳＦＥＴＭ２のゲートに接続されている。

【０１０１】本実施例の動作について説明する。

【０１０２】入力端子７にオン信号（正の信号）が加わ
ると、トランジスタＱ３及びＱ１がオンして、ゲート抵
抗４を通じて、ＩＧＢＴ１のゲートに電流が流れる。こ
の時、ｎ−ＭＯＳＦＥＴＭ１もオンするので、容量Ｃ１
の充電が開始される。

【０１０３】次に、ターンオン時から時間ｔ１後、すな
わち、ＩＧＢＴ１のゲート電圧がほぼ一定になる時間
（図２参照）で、遅延回路９の出力がＨｉｇｈレベルと
なり、論理回路９の出力がＬｏｗレベルとなるため、ｎ
−ＭＯＳＦＥＴＭ２がオンし、ｎ−ＭＯＳＦＥＴＭ１が
オフする。このため、容量Ｃ１の充電が停止され、容量
Ｃ２の充電が開始される。

【０１０４】本実施例において、容量Ｃ１＞容量Ｃ２な
ので、ＩＧＢＴ１のゲート電圧の立ち上がり期間（時間
＜ｔ１）では、容量Ｃ２が接続されている場合に比較し
て、コレクタ電流Ｉの時間変化率ｄＩ／ｄｔがより低く
抑えることができる。

【０１０５】また、ｔ１以降の期間では、容量の小さい
容量Ｃ２だけを充電するように構成されているため、ゲ
ート電圧がほぼ一定になる時間を、容量Ｃ１が接続され
ている場合よりも、短くすることができる。

【０１０６】本実施例では、ｎ−ＭＯＳＦＥＴの回路を
用いて、２つの容量の切り換えを行い、ゲートへ流れる
電流からの吸収する量を変えているが、上記２つの容量
の切り換えを実行する回路は、本実施例に限定されるも
のではなく、他の回路構成によって実現しても構わな
い。

【０１０７】次に、以上第１の実施例から第６の実施例
で説明した、本発明を適用した駆動回路を使って構成し
たモータ駆動用インバータ回路の一実施例を、図８を参
照して説明する。

【０１０８】本実施例のインバータ回路においては、図
８に示すように、ＩＧＢＴ２００ａ、２００ｂ、２００
ｃ、２００ｄ、２００ｅ、２００ｆに、逆並列にダイオ
ード２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１
ｅ、２０１ｆがそれぞれ接続されており、ＩＧＢＴ２０
０ａ及び２００ｄ、ＩＧＢＴ２００ｂ及び２００ｅ、Ｉ
ＧＢＴ２００ｃ及び２００ｆが、直列に接続され、Ｕ
相、Ｖ相、Ｗ相の各相の電圧を発生するように構成され
ている。

【０１０９】各２つのＩＧＢＴが接続された中点より、
各相の出力がでており、駆動すべきモータ２０６と接続
されている。

【０１１０】ここで、上アーム駆動回路２０４、及び、
下アーム駆動回路２０５は、上述した実施例で説明し
た、本発明を適用した駆動回路の一つを利用するものと
する。また、各駆動回路２０４、２０５は、各ＩＧＢＴ
のオン、オフタイミングを所定の周期で行わせるための
タイミング信号の発生回路も含むものとする。

【０１１１】本実施例において、上アーム側のＩＧＢＴ
２００ａ、２００ｂ、２００ｃのコレクタは共通であ
り、整流回路２０３の高電位側と接続されている。ま
た、下アーム側のＩＧＢＴ２００ｄ、２００ｅ、２００
ｆのエミッタは共通であり、整流回路２０３のアース側
と接続されている。

【０１１２】整流回路２０３は、交流２０２を直流に変
換する。各ＩＧＢＴ２００は、この直流を受電し、再度
交流に変換してモータ２０６を駆動する。上アーム駆動
回路２０４、及び、下アーム駆動回路２０５は、各ＩＧ
ＢＴのゲートに駆動信号を伝え、所定の周期で個々のＩ
ＧＢＴをオン、オフさせる。

【０１１３】本実施例では、本発明を適用した駆動回路
２０４、２０５を使用することにより、各ＩＧＢＴのコ
レクタ電流における電流変化率ｄｉ／ｄｔを抑制するこ
とができる。このため、各ダイオード２０１へのはね上
がり電圧が従来より小さくなり、本インバータ回路の信
頼性が増すとともに、ノイズを発生を低減させることが
できる。

【０１１４】さらに、駆動回路２０４、２０５により、
従来よりターンオン損失を低減することができるため、
本例のインバータ回路の高効率化を図ることができる。

【０１１５】なお、以上の実施例では、半導体素子の例
としてＩＧＢＴのみについて述べたが、絶縁ゲートを持
つ他の素子、例えば、ＭＯＳＦＥＴやＭＯＳＧＴＯで
も、上述したＩＧＢＴと同様な駆動方法及び装置を用い
て駆動することで、同様の効果を達成することができ
る。

【０１１６】

【効果】本発明によれば、ＩＧＢＴ等の絶縁ゲート型半
導体素子を含む半導体装置において、いわゆるターンオ
ン損失を低減することが可能な、絶縁ゲート型半導体装
置の駆動方法及びその装置を提供することができる。

【０１１７】さらに、本発明によれば、上記駆動方法お
よびその装置において、ターンオン時の電流の時間変化
率ｄｉ／ｄｔを低減することが可能な、絶縁ゲート型半
導体装置の駆動方法及びその装置を提供することができ
る。

【０１１８】

【図面の簡単な説明】

【図１】本発明を適用した第１の実施例の回路図。

【図２】第１の実施例の各部における波形を示す波形
図。

【図３】本発明を適用した第２の実施例の回路図。

【図４】本発明を適用した第３の実施例の回路図。

【図５】本発明を適用した第４の実施例の回路図。

【図６】本発明を適用した第５の実施例の回路図。

【図７】第５の実施例の各部における波形を示す波形
図。

【図８】本発明を適用した駆動回路を使ったモータ駆動
用インバータ回路の一実施例の回路図。

【図９】本発明を適用した第６の実施例の回路図。

【図１０】ＩＧＢＴの内部構成を示す断面図。

【図１１】ＩＧＢＴのゲート−エミッタ間容量、ゲート
−コレクタ間容量の、コレクタ−エミッタ間電圧依存性
を示すグラフ。

【図１２】誘導負荷を備えたＩＧＢＴを駆動する従来の
駆動回路の回路図。

【図１３】図１２の従来例の各部における波形を示す波
形図。

【符号の説明】

１：ＩＧＢＴ、２：駆動回路、３：駆動回路、４：ゲー
ト抵抗、５：ゲート抵抗、６：ゲート電源、７：入力端
子、８：遅延回路、９：論理回路、１０：ツエナーダイ
オード、１１：抵抗、１２：抵抗、１３：ｎｐｎトラン
ジスタ、１４：ｐｎｐトランジスタ、１５：論理回路、
１６：コンパレータ、１７：基準電源、１８：論理回
路、１９：抵抗、２３：駆動回路、２４：ゲート抵抗、
２５：遅延回路、２７：論理回路、２００ａ、２００
ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ：ＩＧＢ
Ｔ、２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０１
ｅ、２０１ｆ：ダイオード、２０２：交流電源、２０
３：整流回路、２０４：上アーム駆動回路、２０５：下
アーム駆動回路、２０６：モータ。

Claims

【特許請求の範囲】

【請求項１】ゲートにオン信号が加わった直後の初期状
態が、ゲート電圧が時間と共に上昇する第１の期間と、
当該第１の期間に続く、ゲート電圧がゲート−コレクタ
間容量の増加のためほぼ一定となる第２の期間とを少な
くとも含んでいる、絶縁ゲート型半導体素子を備えた絶
縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く
期間中に変化させるものであり、前記第１の期間全体を少なくとも含む第１’の期間に前
記ゲートに印加する駆動電圧を、当該第１’の期間に連
続して設定される、前記第２の期間の少なくとも一部を
含む第２’の期間に前記ゲートに印加する駆動電圧より
も低くすることを特徴とする絶縁ゲート型半導体装置の
駆動方法。
【請求項２】請求項１において、前記印加電圧は、駆動回路で発生し、当該駆動回路と前
記ゲートとを接続するゲート抵抗を通して、前記ゲート
へ印加するものであり、前記第１’の期間には、前記駆動電圧として発生した予
め定めた電圧を、第１の抵抗値を有する第１のゲート抵
抗を通じて、前記ゲートに印加し、前記第２’の期間には、前記予め定めた駆動電圧を、前
記第１の抵抗値よりも小さな抵抗値の第２のゲート抵抗
を通じて、前記ゲートに印加することを特徴とする絶縁
ゲート型半導体装置の駆動方法。
【請求項３】ゲートにオン信号が加わった直後の初期状
態が、コレクタに電流が流れ始めるまでの第１の期間
と、当該第１の期間の後でかつゲート電圧が時間と共に
上昇する第２の期間と、ゲート電圧がゲート−コレクタ
間容量の増加のためほぼ一定となる第３の期間とを少な
くとも含んでいる、絶縁ゲート型半導体素子を備えた絶
縁ゲート型半導体装置の駆動方法において、前記ゲートに印加する駆動電圧を、前記初期状態が続く
期間中に変化させるものであり、前記第１の期間に前記ゲートに印加する駆動電圧Ｖ１
と、前記第２の期間全体を少なくとも含む第２’の期間
に前記ゲートに印加する駆動電圧Ｖ２と、当該第２’の
期間に連続して設定される、前記第３の期間の少なくと
も一部を含む第３’の期間に前記ゲートに印加する駆動
電圧Ｖ３とを、Ｖ２＜Ｖ１かつＶ２＜Ｖ３となるように設定するこ
とを特徴とする絶縁ゲート型半導体装置の駆動方法。
【請求項４】絶縁ゲート型半導体素子のゲートに駆動電
圧を印加して駆動する、絶縁ゲート型半導体装置の駆動
装置において、前記駆動電圧を発生する第１及び第２の駆動回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲ
ート抵抗、及び、前記第２の駆動回路と前記ゲートを接
続する、前記第１のゲート抵抗の抵抗値よりも小さい抵
抗値の第２のゲート抵抗と、入力されるオン信号に応じて、最初に、前記第１の駆動
回路を動作させると共に、動作させる駆動回路を切り換
えるタイミングを決定し、該タイミングに応じて前記第
１の駆動回路の動作を停止し、第２の駆動回路の動作を
開始する制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート
電圧が安定する定常状態を達成する以前の初期状態にお
ける、ゲート電圧が時間と共に増加する第１の期間以降
で、かつ、ゲート電圧がゲート−コレクタ間容量の増加
のためほぼ一定となる第２の期間の終了前に、動作させ
る駆動回路を切り換えるための前記タイミングを決定す
るタイミング決定回路を有することを特徴とする絶縁ゲ
ート型半導体装置の駆動装置。
【請求項５】請求項４において、前記タイミング決定回路は、入力されるオン信号を前記
第１の期間全体を少なくとも含んで設定される期間ｔ１
だけ遅延させる遅延回路を有し、該遅延信号が出力され
た時点を前記切り換えのタイミングとすることを特徴と
する絶縁ゲート型半導体装置の駆動装置。
【請求項６】請求項４において、前記タイミング決定回路は、前記絶縁ゲート型半導体素
子のコレクタ電圧を検出し、前記検出されたコレクタ電
圧が予め定めた電圧値以下かどうかを判定するコレクタ
電圧判定回路を有し、該判定の結果、前記検出したコレ
クタ電圧が前記予め定めた電圧値以下となった時点を、
前記切り換えのタイミングとすることを特徴とする絶縁
ゲート型半導体装置の駆動装置。
【請求項７】請求項４において、前記タイミング決定回路は、前記絶縁ゲート型半導体素
子のゲート電圧を検出し、前記検出されたゲート電圧が
予め定めた電圧値以上かどうかを判定するゲート電圧判
定回路を有し、該判定の結果、前記検出したゲート電圧
が前記予め定めた電圧値以上となった時点を、前記切り
換えのタイミングとすることを特徴とする絶縁ゲート型
半導体装置の駆動装置。
【請求項８】請求項４において、前記タイミング決定回路は、前記絶縁ゲート型半導体素
子のエミッタ電流、コレクタ電流、及び、前記２種類の
電流の一方の電流量に対応して変化する電流のうち、い
ずれか１つの電流の電流値を検出し、前記検出された電
流値が予め定めた電流値以上かどうかを判定する電流判
定回路を有し、該判定の結果、前記検出した電流値が前
記予め定めた電流値以上となった時点を、前記切り換え
のタイミングとすることを特徴とする絶縁ゲート型半導
体装置の駆動装置。
【請求項９】絶縁ゲート型半導体素子のゲートに駆動電
圧を印加して駆動する、絶縁ゲート型半導体装置の駆動
装置において、前記駆動電圧を発生する第１、第２、及び、第３の駆動
回路と、前記第１の駆動回路と前記ゲートとを接続する第１のゲ
ート抵抗、前記第２の駆動回路と前記ゲートを接続する
第２のゲート抵抗、及び、前記第３の駆動回路と前記ゲ
ートを接続する第３のゲート抵抗と、入力されるオン信号に応じて、最初に前記第１の駆動回
路を動作させると共に、動作させる駆動回路を前記第１
の駆動回路から前記第２の駆動回路へ切り換える第１の
タイミング、及び、前記第２の駆動回路から前記第３の
駆動回路へ切り換える第２のタイミングをそれぞれ決定
し、該第１及び第２のタイミングに応じて前記３つの駆
動回路を順次動作させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート
電圧が安定する定常状態を達成する以前の初期状態にお
ける、ゲートに電圧が印加されてからコレクタに電流が
流れ始めるまでの第１の期間の終了とほぼ同期する時点
を前記第１のタイミングとし、該第１のタイミングの後
の、ゲート電圧が時間と共に増加する第２の期間以降
で、かつ、ゲート電圧がゲート−コレクタ間容量の増加
のためほぼ一定となる第３の期間の終了前での時点を前
記第２のタイミングとして決定するタイミング決定回路
を有し、前記第２のゲート抵抗の抵抗値は、前記第１、第３のゲ
ート抵抗の抵抗値のいずれよりも大きいことを特徴とす
る絶縁ゲート型半導体装置の駆動装置。
【請求項１０】請求項９において、前記タイミング決定回路は、入力されるオン信号を、前
記第１の期間と略一致する期間ｔｄだけ遅延させる第１
の遅延回路と、前記オン信号を、前記第２の期間全体を
少なくとも含んで設定される期間ｔ１だけ遅延させる第
２の遅延回路とを有し、前記第１の遅延回路からの遅延
信号が出力された時点を前記第１のタイミングとし、前
記第２の遅延回路からの遅延信号が出力された時点を前
記第２のタイミングとすることを特徴とする絶縁ゲート
型半導体装置の駆動装置。
【請求項１１】絶縁ゲート型半導体素子のゲートに駆動
電圧を印加して駆動する、絶縁ゲート型半導体装置の駆
動装置において、入力されるオン信号により前記駆動電圧を発生する駆動
回路と、前記駆動回路と前記ゲートとを接続するゲート抵抗と、前記ゲートにそれぞれ接続される、第１の容量及び該第
１の容量よりも静電容量が小さい第２の容量と、前記オン信号に応じて、最初、前記第１の容量を前記ゲ
ートに電気的に接続してその充電を開始させると共に、
前記ゲートへ電気的に接続し充電を行わせる容量を切り
換えるタイミングを決定し、該タイミングに応じて前記
第１の容量の充電を停止し、前記第２の容量を前記ゲー
トに接続しその充電を開始させる制御回路とを有し、前記制御回路は、前記絶縁ゲート型半導体素子のゲート
電圧が安定する定常状態を達成する以前の初期状態にお
ける、ゲート電圧が時間と共に増加する第１の期間以降
で、かつ、ゲート電圧がゲート−コレクタ間容量の増加
のためほぼ一定となる第２の期間の終了前に、充電すべ
き容量を切り換えるための前記タイミングを決定するタ
イミング決定回路を有することを特徴とする絶縁ゲート
型半導体装置の駆動装置。
【請求項１２】請求項１１において、前記タイミング決定回路は、入力されるオン信号を前記
第１の期間全体を少なくとも含んで設定される期間ｔ１
だけ遅延させる遅延回路を有し、該遅延信号が出力され
た時点を前記切り換えのタイミングとすることを特徴と
する絶縁ゲート型半導体装置の駆動装置。
【請求項１３】直流電力を交流電力に変換する、絶縁ゲ
ート型半導体素子と前記絶縁ゲート型半導体素子の駆動
を行う駆動装置とを備えるインバータ回路において、前記駆動装置は、請求項４から１２のいずれかに記載の
絶縁ゲート型半導体装置の駆動装置であることを特徴と
するインバータ回路。