JP2001169534A - 絶縁ゲート型半導体素子のゲート回路 - Google Patents
絶縁ゲート型半導体素子のゲート回路Info
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Abstract
(57)【要約】
【課題】 絶縁ゲート型半導体素子の高周波動作を活か
すことができ、インバータ等の電力変換装置を安定に駆
動する信頼性の高い絶縁ゲート型半導体素子のゲート回
路を提供する。 【解決手段】 絶縁ゲート型半導体素子１０とゲート抵
抗１１と、ＮＰＮ型ＰＮＰ型半導体素子を直列接続した
スイッチング素子１２、１３及びそれらに直列に設けら
れた抵抗２３、２４から構成される第ｌの直列半導体素
子と、第１の直列半導体素子それぞれのゲートにつなが
る抵抗１４と、第１の直列半導体素子同様に構成される
第２の直列半導体素子１５、１６とスイッチング制御信
号１７から所定時間遅延させる遅延回路１８、１９と、
第２の直列半導体素子１５、１６にはそれぞれに直列に
抵抗とコンデンサとの並列体２５、２６と正負の制御電
源Ｐ，Ｎから構成される。
すことができ、インバータ等の電力変換装置を安定に駆
動する信頼性の高い絶縁ゲート型半導体素子のゲート回
路を提供する。 【解決手段】 絶縁ゲート型半導体素子１０とゲート抵
抗１１と、ＮＰＮ型ＰＮＰ型半導体素子を直列接続した
スイッチング素子１２、１３及びそれらに直列に設けら
れた抵抗２３、２４から構成される第ｌの直列半導体素
子と、第１の直列半導体素子それぞれのゲートにつなが
る抵抗１４と、第１の直列半導体素子同様に構成される
第２の直列半導体素子１５、１６とスイッチング制御信
号１７から所定時間遅延させる遅延回路１８、１９と、
第２の直列半導体素子１５、１６にはそれぞれに直列に
抵抗とコンデンサとの並列体２５、２６と正負の制御電
源Ｐ，Ｎから構成される。
Description
【０００１】
【発明の属する技術分野】 本発明は、絶縁ゲート型半
導体素子をオンオフ制御する絶縁ゲート型半導体素子の
ゲート回路に関するものである。
導体素子をオンオフ制御する絶縁ゲート型半導体素子の
ゲート回路に関するものである。
【０００２】
【従来の技術】ＭＯＳ型ゲート構造を有する絶縁ゲート
型半導体素子、たとえばＭＯＳ−ＦＥＴ、ＩＧＢＴ、Ｉ
ＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａ
ｔｅＴｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲ
ート容量のキャパシタンスを充電・放電する電流がオン
オフ切替え時に瞬間流れるが、定常時はゲート電流は流
れない。従って、ゲートパワーは非常に小さくできるこ
と、またＭＯＳ構造特有の高速動作が可能であることか
ら、近年ではこの種の電圧駆動型の半導体素子の開発が
進められ、高圧大電流（例えば４．５ｋＶ−１５００Ａ
級）の絶縁ゲート型半導体素子が開発されて電力変換装
置へ応用され始めている。絶縁ゲート型半導体素子は、
高電圧、大電流化に伴いコレクタ・エミッタ間、コレク
タ・ゲート間、ゲート・エミッタ間のそれぞれのキャパ
シタンスが大きくなってくる。図７は、絶縁ゲート型半
導体素子を駆動する従来ゲート回路を簡単化して示した
図である。図７に示すように、絶縁ゲート型半導体素子
１０の制御極（ゲート）Ｇは、ゲート抵抗１１を介して
オンオフ制御信号が半導体スイッチ１２，１３により供
給される。また、図８は、絶縁ゲート型半導体素子を使
用してインバータ回路を構成した時の１相分の回路であ
る。図９は図７で示すゲート駆動回路によりＰＷＭイン
バータ動作させた時のゲート電圧波形と絶縁ゲート型半
導体素子の電圧（Ｖｃｅ）と電流（Ｉｃ）を示したもの
である。
型半導体素子、たとえばＭＯＳ−ＦＥＴ、ＩＧＢＴ、Ｉ
ＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａ
ｔｅＴｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲ
ート容量のキャパシタンスを充電・放電する電流がオン
オフ切替え時に瞬間流れるが、定常時はゲート電流は流
れない。従って、ゲートパワーは非常に小さくできるこ
と、またＭＯＳ構造特有の高速動作が可能であることか
ら、近年ではこの種の電圧駆動型の半導体素子の開発が
進められ、高圧大電流（例えば４．５ｋＶ−１５００Ａ
級）の絶縁ゲート型半導体素子が開発されて電力変換装
置へ応用され始めている。絶縁ゲート型半導体素子は、
高電圧、大電流化に伴いコレクタ・エミッタ間、コレク
タ・ゲート間、ゲート・エミッタ間のそれぞれのキャパ
シタンスが大きくなってくる。図７は、絶縁ゲート型半
導体素子を駆動する従来ゲート回路を簡単化して示した
図である。図７に示すように、絶縁ゲート型半導体素子
１０の制御極（ゲート）Ｇは、ゲート抵抗１１を介して
オンオフ制御信号が半導体スイッチ１２，１３により供
給される。また、図８は、絶縁ゲート型半導体素子を使
用してインバータ回路を構成した時の１相分の回路であ
る。図９は図７で示すゲート駆動回路によりＰＷＭイン
バータ動作させた時のゲート電圧波形と絶縁ゲート型半
導体素子の電圧（Ｖｃｅ）と電流（Ｉｃ）を示したもの
である。
【０００３】ターンオン・ターンオフ時にはゲート・エ
ミッタ間の容量特性によりミラー電圧時間が現れる。特
にターンオン時には高耐圧素子ほどミラー電圧時間が長
くなる傾向がある。これは、特にゲート・エミッタ間の
容量は、コレクタ・エミッタ間電圧に依存するためで、
ターンオンによりコレクタ・エミッタ電圧が低下してく
るとゲート・エミッタ容量が増加することにある。ＰＷ
Ｍインバータでは負荷電流をより正弦波にするため、そ
のスイッチング周波数を高くすることが望まれるが、上
記ミラー時間により最小オン時間やデッドタイムの制約
がでるため上限周波数が制限されてしまうことになる。
ミラー時間短縮のためにはゲート抵抗を小さくすればよ
いが、絶縁ゲート型半導体素子のスイッチング特性も早
くなりターンオン時には急峻な電流の立ち上がり（ｄＩ
／ｄｔ）、ターンオフ時には急峻な電圧の立ち上がり
（ｄＶ／ｄｔ）により素子を破損する場合がある。図９
に示すように、ターンオン・ターンオフ時には、図８の
上下アーム（Ｕ，Ｖ）のゲート信号は、デッドタイムＴ
ｏを設け上下短絡を防止している。しかしながら、反対
アームの絶縁ゲート型半導体素子をターンオンまたター
ンオフすると、各端子間のキャパシタンスの分担によ
り、特に電流の急変（ｄＩ／ｄｔ）や電圧の急変（ｄＶ
／ｄｔ）によりゲート・エミッタの電圧が正方向または
負方向に持ち上がるという現象（図９のＡ，Ｂ部）が確
認されている。
ミッタ間の容量特性によりミラー電圧時間が現れる。特
にターンオン時には高耐圧素子ほどミラー電圧時間が長
くなる傾向がある。これは、特にゲート・エミッタ間の
容量は、コレクタ・エミッタ間電圧に依存するためで、
ターンオンによりコレクタ・エミッタ電圧が低下してく
るとゲート・エミッタ容量が増加することにある。ＰＷ
Ｍインバータでは負荷電流をより正弦波にするため、そ
のスイッチング周波数を高くすることが望まれるが、上
記ミラー時間により最小オン時間やデッドタイムの制約
がでるため上限周波数が制限されてしまうことになる。
ミラー時間短縮のためにはゲート抵抗を小さくすればよ
いが、絶縁ゲート型半導体素子のスイッチング特性も早
くなりターンオン時には急峻な電流の立ち上がり（ｄＩ
／ｄｔ）、ターンオフ時には急峻な電圧の立ち上がり
（ｄＶ／ｄｔ）により素子を破損する場合がある。図９
に示すように、ターンオン・ターンオフ時には、図８の
上下アーム（Ｕ，Ｖ）のゲート信号は、デッドタイムＴ
ｏを設け上下短絡を防止している。しかしながら、反対
アームの絶縁ゲート型半導体素子をターンオンまたター
ンオフすると、各端子間のキャパシタンスの分担によ
り、特に電流の急変（ｄＩ／ｄｔ）や電圧の急変（ｄＶ
／ｄｔ）によりゲート・エミッタの電圧が正方向または
負方向に持ち上がるという現象（図９のＡ，Ｂ部）が確
認されている。
【０００４】これを防止するためゲート・エミッタ間に
コンデンサを設けることが有効であるが、コンデンサを
設けると絶縁ゲート型半導体素子のスイッチング時間が
遅くなるためスイッチング損失が増加する問題が発生す
る。上記問題点を解決するために、本発明者は、特願平
１１−４９８０１号「絶縁ゲート型半導体素子のゲート
回路」を提案した。その内容は、図１０に示すように、
絶縁ゲート型半導体素子を駆動するトーテムポール構成
の直列半導体素子を二組設け、それぞれの直列半導体素
子の陽極端子は正負の制御に接続し、第１の直列半導体
素子の接続点は抵抗を介して絶縁ゲート型半導体素子の
ゲートに、第２の直列半導体素子の接続中点はゲート抵
抗を介さず絶縁ゲート型半導体素子のゲートに直に接続
し、第２の直列半導体素子のそれぞれの制御極への信号
はスイッチング信号源からのオンオフ制御信号を所定時
間遅延する回路を介して供給するように構成したもので
ある。
コンデンサを設けることが有効であるが、コンデンサを
設けると絶縁ゲート型半導体素子のスイッチング時間が
遅くなるためスイッチング損失が増加する問題が発生す
る。上記問題点を解決するために、本発明者は、特願平
１１−４９８０１号「絶縁ゲート型半導体素子のゲート
回路」を提案した。その内容は、図１０に示すように、
絶縁ゲート型半導体素子を駆動するトーテムポール構成
の直列半導体素子を二組設け、それぞれの直列半導体素
子の陽極端子は正負の制御に接続し、第１の直列半導体
素子の接続点は抵抗を介して絶縁ゲート型半導体素子の
ゲートに、第２の直列半導体素子の接続中点はゲート抵
抗を介さず絶縁ゲート型半導体素子のゲートに直に接続
し、第２の直列半導体素子のそれぞれの制御極への信号
はスイッチング信号源からのオンオフ制御信号を所定時
間遅延する回路を介して供給するように構成したもので
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記提
案で基本的に前述の問題は解決されるが、第２の直列半
導体素子それぞれを抵抗なしで正負の電源に接続する
と、この動作時に配線インダクタンスと絶縁ゲート型半
導体素子のゲート容量により振動的になり、バイアスが
安定するまでに若干の時間がかかる。また、低抵抗を直
列に接続した場合には、ｄＶ／ｄｔにより絶縁ゲート型
半導体素子のゲート・エミッタの電圧が正方向に持ち上
がる現象の抑制効果は低下する。従って、より安定で効
果のあるゲート回路に改善することが望まれる。そこ
で、本発明は、上記問題に鑑みてなされたものであり、
その目的とするところは絶縁ゲート型半導体素子の高周
波動作を活かすことができ、インバータ等の電力変換装
置を安定に駆動する信頼性の高い絶縁ゲート型半導体素
子のゲート回路を提供することにある。
案で基本的に前述の問題は解決されるが、第２の直列半
導体素子それぞれを抵抗なしで正負の電源に接続する
と、この動作時に配線インダクタンスと絶縁ゲート型半
導体素子のゲート容量により振動的になり、バイアスが
安定するまでに若干の時間がかかる。また、低抵抗を直
列に接続した場合には、ｄＶ／ｄｔにより絶縁ゲート型
半導体素子のゲート・エミッタの電圧が正方向に持ち上
がる現象の抑制効果は低下する。従って、より安定で効
果のあるゲート回路に改善することが望まれる。そこ
で、本発明は、上記問題に鑑みてなされたものであり、
その目的とするところは絶縁ゲート型半導体素子の高周
波動作を活かすことができ、インバータ等の電力変換装
置を安定に駆動する信頼性の高い絶縁ゲート型半導体素
子のゲート回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、絶縁ゲート型半導体素子を
オンオフ制御する絶縁ゲート型半導体素子のゲート回路
において、Ｐチャンネル半導体素子とＮチャンネル半導
体素子を直列接続（トーテムポール接続）した第ｌの直
列接続体と、この第１の直列接続体の中点に接続された
ゲート抵抗と、上記第１の直列接続体のそれぞれの陽極
端子に接続された正負の制御電源と、上記第１の直列接
続体を構成する半導体素子のそれぞれの制御極にオンオ
フ制御信号を供給するスイッチング信号源と、上記正負
の制御電源間に接続され、上記絶縁ゲート型半導体素子
のゲートに正負の電圧を供給するＰチャンネル半導体素
子とＮチャンネル半導体素子を直列接続した（トーテム
ポール接続）した第２の直列接続体と、上記スイッチン
グ信号源からのオンオフ制御信号を所定時間遅延し、こ
の遅延したオンオフ制御信号を上記第２の直列接続体を
構成する半導体素子のそれぞれの制御極にオンオフ制御
信号を供給する回路と、上記第２の直列接続体の半導体
素子の各々に接続された抵抗とコンデンサとを有する回
路とを備えたことを特徴とする。
に、請求項１記載の発明は、絶縁ゲート型半導体素子を
オンオフ制御する絶縁ゲート型半導体素子のゲート回路
において、Ｐチャンネル半導体素子とＮチャンネル半導
体素子を直列接続（トーテムポール接続）した第ｌの直
列接続体と、この第１の直列接続体の中点に接続された
ゲート抵抗と、上記第１の直列接続体のそれぞれの陽極
端子に接続された正負の制御電源と、上記第１の直列接
続体を構成する半導体素子のそれぞれの制御極にオンオ
フ制御信号を供給するスイッチング信号源と、上記正負
の制御電源間に接続され、上記絶縁ゲート型半導体素子
のゲートに正負の電圧を供給するＰチャンネル半導体素
子とＮチャンネル半導体素子を直列接続した（トーテム
ポール接続）した第２の直列接続体と、上記スイッチン
グ信号源からのオンオフ制御信号を所定時間遅延し、こ
の遅延したオンオフ制御信号を上記第２の直列接続体を
構成する半導体素子のそれぞれの制御極にオンオフ制御
信号を供給する回路と、上記第２の直列接続体の半導体
素子の各々に接続された抵抗とコンデンサとを有する回
路とを備えたことを特徴とする。
【０００７】また、請求項２記載の発明は、抵抗とコン
デンサとを有する回路が、第２の直列接続体の正側また
は負側のいずれか一方にのみに接続されたことを特徴と
する。また、請求項３記載の発明は、抵抗とコンデンサ
とを有する回路が、第２の直列接続体の正側または負側
のいずれか一方に接続され、他方にはゲート抵抗より小
さい抵抗値を有する抵抗を接続したことを特徴とする。
更に、請求項４記載の発明は、抵抗とコンデンサとを有
する回路が、第２の直列接続体の正側または負側のいず
れか一方に接続され、他方にはコンデンサを接続したこ
とを特徴とする。請求項５記載の発明は、第２の直列接
続体に接続されるコンデンサが、絶縁ゲート型半導体の
ゲート容量より大きい容量を有するコンデンサであるこ
とを特徴とする。また、請求項６記載の発明は、第２の
直列接続体に接続されるコンデンサが、高周波特性を有
するコンデンサであることを特徴とする。また、請求項
７記載の発明は、抵抗とコンデンサとを有する回路の時
定数（抵抗値×コンデンサ容量）が、絶縁ゲート型半導
体素子のスイッチング周期以下であることを特徴とす
る。更に、請求項８記載の発明は、第２の直列接続体を
構成する各半導体素子に逆並列に高速ダイオードを設け
たことを特徴とする。
デンサとを有する回路が、第２の直列接続体の正側また
は負側のいずれか一方にのみに接続されたことを特徴と
する。また、請求項３記載の発明は、抵抗とコンデンサ
とを有する回路が、第２の直列接続体の正側または負側
のいずれか一方に接続され、他方にはゲート抵抗より小
さい抵抗値を有する抵抗を接続したことを特徴とする。
更に、請求項４記載の発明は、抵抗とコンデンサとを有
する回路が、第２の直列接続体の正側または負側のいず
れか一方に接続され、他方にはコンデンサを接続したこ
とを特徴とする。請求項５記載の発明は、第２の直列接
続体に接続されるコンデンサが、絶縁ゲート型半導体の
ゲート容量より大きい容量を有するコンデンサであるこ
とを特徴とする。また、請求項６記載の発明は、第２の
直列接続体に接続されるコンデンサが、高周波特性を有
するコンデンサであることを特徴とする。また、請求項
７記載の発明は、抵抗とコンデンサとを有する回路の時
定数（抵抗値×コンデンサ容量）が、絶縁ゲート型半導
体素子のスイッチング周期以下であることを特徴とす
る。更に、請求項８記載の発明は、第２の直列接続体を
構成する各半導体素子に逆並列に高速ダイオードを設け
たことを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。 （第１の実施の形態）本発明の第１の実施の形態につい
て、図１及び図２を用いて説明する。まず、本実施の形
態の構成について、図１を用いて説明する。図１に示す
ように、本実施の形態は、絶縁ゲート型半導体素子１０
とゲート抵抗１１と、ＮＰＮ型ＰＮＰ型半導体素子を直
列接続したスイッチング素子１２、１３及びそれらに直
列に設けられた抵抗２３、２４から構成される第１の直
列半導体素子と、第１の直列半導体素子それぞれのゲー
トにつながる抵抗１４と、第１の直列半導体素子同様に
構成される第２の直列半導体素子１５、１６とスイッチ
ング制御信号１７から所定時間遅延させる遅延回路１
８、１９と、第２の直列半導体素子１５、１６にはそれ
ぞれに直列に抵抗２５ａ，２６ａとコンデンサ２５ｂ，
２６ｂとの並列体２５、２６と正負の制御電源Ｐ，Ｎか
ら構成される。次に、本実施の形態の作用について、図
２を用いて説明する。図２は、本実施の形態の動作タイ
ムチャートを示す。図２に示すように、時刻ｔｏでスイ
ッチング制御信号１７からスイッチング半導体素子１２
にオン信号が供給されると、ゲート抵抗１１を介して絶
縁ゲート型半導体素子は時刻ｔ１でターンオンし、コレ
クタ・エミッタ間電圧（Ｖｃｅ）は低下して電流（Ｉ
ｃ）が流れる。
て、図面を用いて説明する。 （第１の実施の形態）本発明の第１の実施の形態につい
て、図１及び図２を用いて説明する。まず、本実施の形
態の構成について、図１を用いて説明する。図１に示す
ように、本実施の形態は、絶縁ゲート型半導体素子１０
とゲート抵抗１１と、ＮＰＮ型ＰＮＰ型半導体素子を直
列接続したスイッチング素子１２、１３及びそれらに直
列に設けられた抵抗２３、２４から構成される第１の直
列半導体素子と、第１の直列半導体素子それぞれのゲー
トにつながる抵抗１４と、第１の直列半導体素子同様に
構成される第２の直列半導体素子１５、１６とスイッチ
ング制御信号１７から所定時間遅延させる遅延回路１
８、１９と、第２の直列半導体素子１５、１６にはそれ
ぞれに直列に抵抗２５ａ，２６ａとコンデンサ２５ｂ，
２６ｂとの並列体２５、２６と正負の制御電源Ｐ，Ｎか
ら構成される。次に、本実施の形態の作用について、図
２を用いて説明する。図２は、本実施の形態の動作タイ
ムチャートを示す。図２に示すように、時刻ｔｏでスイ
ッチング制御信号１７からスイッチング半導体素子１２
にオン信号が供給されると、ゲート抵抗１１を介して絶
縁ゲート型半導体素子は時刻ｔ１でターンオンし、コレ
クタ・エミッタ間電圧（Ｖｃｅ）は低下して電流（Ｉ
ｃ）が流れる。
【０００９】しかし、絶縁ゲート型半導体素子のゲート
電圧（Ｖｇｅ）は、図２の破線で示すように、ミラー電
圧レベルがゲート・エミッタ間容量の充電が完了するま
で継続する。この時間は、ゲート抵抗１１の抵抗値にも
よるが２０〜３０μ秒にもなる。遅延回路１８で設定
（例えば１０μ秒）された時間後の時刻ｔ２で第２の直
列接続半導体素子のスイッチング素子１５をオンする
と、ゲート・エミッタ間容量はただちに充電され正の制
御電源ＰレベルまでＶｇｅは上昇し、絶縁ゲート型半導
体素子は安定したオン状態となる。外乱等によりゲート
電圧が低下しようとしてもスイッチング素子１５と直列
に接続された低抵抗２５ａとコンデンサ２５ｂの並列体
２５により安定に維持される。時刻ｔ３でスイッチング
制御信号１７からスイッチング半導体素子１２、１５に
オフ、スイッチング素子１３にオン信号が与えられる
と、絶縁ゲート型半導体素子のゲート・エミッタ間に充
電されていた電荷はゲート抵抗１１を介して放電されは
じめミラー電圧に低下後、時刻ｔ ４で放電完了後コレ
クタ・エミッタ間電圧（Ｖｃｅ）は上昇し電流は遮断さ
れターンオフが完了する。絶縁ゲート型半導体素子のタ
一ンオフ時間以上に遅延回路１９で設定された時間後の
時刻ｔ５で第２の直列接続半導体素子のスイッチング素
子１６をオンすると、ゲート・エミッタ間電圧は負の制
御電源Ｎレベルとなり、低インピーダンスで負の制御電
源に固定され安定状態となる。
電圧（Ｖｇｅ）は、図２の破線で示すように、ミラー電
圧レベルがゲート・エミッタ間容量の充電が完了するま
で継続する。この時間は、ゲート抵抗１１の抵抗値にも
よるが２０〜３０μ秒にもなる。遅延回路１８で設定
（例えば１０μ秒）された時間後の時刻ｔ２で第２の直
列接続半導体素子のスイッチング素子１５をオンする
と、ゲート・エミッタ間容量はただちに充電され正の制
御電源ＰレベルまでＶｇｅは上昇し、絶縁ゲート型半導
体素子は安定したオン状態となる。外乱等によりゲート
電圧が低下しようとしてもスイッチング素子１５と直列
に接続された低抵抗２５ａとコンデンサ２５ｂの並列体
２５により安定に維持される。時刻ｔ３でスイッチング
制御信号１７からスイッチング半導体素子１２、１５に
オフ、スイッチング素子１３にオン信号が与えられる
と、絶縁ゲート型半導体素子のゲート・エミッタ間に充
電されていた電荷はゲート抵抗１１を介して放電されは
じめミラー電圧に低下後、時刻ｔ ４で放電完了後コレ
クタ・エミッタ間電圧（Ｖｃｅ）は上昇し電流は遮断さ
れターンオフが完了する。絶縁ゲート型半導体素子のタ
一ンオフ時間以上に遅延回路１９で設定された時間後の
時刻ｔ５で第２の直列接続半導体素子のスイッチング素
子１６をオンすると、ゲート・エミッタ間電圧は負の制
御電源Ｎレベルとなり、低インピーダンスで負の制御電
源に固定され安定状態となる。
【００１０】低インピーダンス、すなわち低抵抗２６ａ
とコンデンサ２６ｂの並列体２６で負の制御電圧に固定
することにより、図８に示した回路の対アームのターン
オン時のｄＶ／ｄｔにより絶縁ゲート型半導体素子のコ
レクタ・ゲート間とゲート・エミッタ間のキャパシタン
スに流れ込む電流はスイッチング素子１６を介して負の
制御電源Ｎ側に流れこむためゲート・エミッタ間電圧Ｖ
ｇｅの上昇は抑制されることになり大きな変動のない負
バイアスを維持することができる。 （第２の実施の形態）本発明の第２の実施の形態を図３
を用いて説明する。図３は、図１において第２の直列接
続半導体素子１５，１６に直列に接続される抵抗２６ａ
とコンデンサ２６ｂとの並列体２６は、正側または負側
のいづれか一方にのみに接続し、他方には抵抗を設けな
いか、ゲート抵抗より小さい抵抗値を有する抵抗２６ｃ
を接続したことであり、動作はほとんど図２と同様であ
り説明は省略する。 （第３の実施の形態）本発明の第３の実施の形態を図４
に示す。図４において図１に示す同一符号は同一の要素
を表わすので説明は省略する。図４に示すように、図１
と異なる点は、第２の直列接続半導体素子の負極端子に
コンデンサ２７のみを直列に接続したものである。
とコンデンサ２６ｂの並列体２６で負の制御電圧に固定
することにより、図８に示した回路の対アームのターン
オン時のｄＶ／ｄｔにより絶縁ゲート型半導体素子のコ
レクタ・ゲート間とゲート・エミッタ間のキャパシタン
スに流れ込む電流はスイッチング素子１６を介して負の
制御電源Ｎ側に流れこむためゲート・エミッタ間電圧Ｖ
ｇｅの上昇は抑制されることになり大きな変動のない負
バイアスを維持することができる。 （第２の実施の形態）本発明の第２の実施の形態を図３
を用いて説明する。図３は、図１において第２の直列接
続半導体素子１５，１６に直列に接続される抵抗２６ａ
とコンデンサ２６ｂとの並列体２６は、正側または負側
のいづれか一方にのみに接続し、他方には抵抗を設けな
いか、ゲート抵抗より小さい抵抗値を有する抵抗２６ｃ
を接続したことであり、動作はほとんど図２と同様であ
り説明は省略する。 （第３の実施の形態）本発明の第３の実施の形態を図４
に示す。図４において図１に示す同一符号は同一の要素
を表わすので説明は省略する。図４に示すように、図１
と異なる点は、第２の直列接続半導体素子の負極端子に
コンデンサ２７のみを直列に接続したものである。
【００１１】本実施の形態の特徴は、第２の直列接続半
導体素子に接続されるコンデンサの容量を、絶縁ゲート
型半導体素子１０のゲート・エミッタ間のキャパシタン
スより大きい容量にすることにある。例えば、絶縁ゲー
ト型半導体素子１０のゲート・エミッタ間のキャパシタ
ンスと等しい容量のコンデンサを設けると、持ち上がり
電圧は１／２に軽減され負バイアスの変動を小さく抑制
できる。また、第２の直列接続半導体素子１５，または
１６に直列に接続されるコンデンサは、高周波特性を有
するコンデンサ（例えばＰＰフィルムコンデンサ）を使
用してもよい。これは絶縁ゲート型半導体素子１０のゲ
ート・エミッタ間のキャパシタンスに流れ込む電流のｄ
Ｉ／ｄｔが高いため数１００ｋＨｚ以上の特性を持つコ
ンデンサでないと効果が減少するためである。更に、第
２の直列接続半導体素子１５，１６の陽極端子に接続さ
れる抵抗２５ａとコンデンサ２５ｂの並列体２５の時定
数（抵抗値×コンデンサ容量）を、絶縁ゲート型半導体
素子のスイッチング周期以下に選定してもよい。抵抗２
５ａとコンデンサ２５ｂの並列体２５の時定数を絶縁ゲ
ート型半導体素子のスイッチング周期以下にすることに
より次の動作までの間にコンデンサに荷電された電荷を
放電することが可能である。
導体素子に接続されるコンデンサの容量を、絶縁ゲート
型半導体素子１０のゲート・エミッタ間のキャパシタン
スより大きい容量にすることにある。例えば、絶縁ゲー
ト型半導体素子１０のゲート・エミッタ間のキャパシタ
ンスと等しい容量のコンデンサを設けると、持ち上がり
電圧は１／２に軽減され負バイアスの変動を小さく抑制
できる。また、第２の直列接続半導体素子１５，または
１６に直列に接続されるコンデンサは、高周波特性を有
するコンデンサ（例えばＰＰフィルムコンデンサ）を使
用してもよい。これは絶縁ゲート型半導体素子１０のゲ
ート・エミッタ間のキャパシタンスに流れ込む電流のｄ
Ｉ／ｄｔが高いため数１００ｋＨｚ以上の特性を持つコ
ンデンサでないと効果が減少するためである。更に、第
２の直列接続半導体素子１５，１６の陽極端子に接続さ
れる抵抗２５ａとコンデンサ２５ｂの並列体２５の時定
数（抵抗値×コンデンサ容量）を、絶縁ゲート型半導体
素子のスイッチング周期以下に選定してもよい。抵抗２
５ａとコンデンサ２５ｂの並列体２５の時定数を絶縁ゲ
ート型半導体素子のスイッチング周期以下にすることに
より次の動作までの間にコンデンサに荷電された電荷を
放電することが可能である。
【００１２】（第４の実施の形態）本発明の第４の実施
の形態を図５に示す。図５に示すように、本実施の形態
は、第２の直列接続半導体素子１５，１６の陽極・陰極
間に逆並列にダイオード１５ａ，１６ａを接続したもの
である。外乱により半導体素子１５，１６に逆電圧が加
わった場合にも逆電圧から保護することができる。 （第５の実施の形態）図１乃至図５ではトランジスタを
用いて直列接続半導体素子を構成したが、図６に示すよ
うに、本実施の形態では、ＭＯＳ−ＦＥＴなど他のスイ
ッチング素子も適用することも容易にできる。
の形態を図５に示す。図５に示すように、本実施の形態
は、第２の直列接続半導体素子１５，１６の陽極・陰極
間に逆並列にダイオード１５ａ，１６ａを接続したもの
である。外乱により半導体素子１５，１６に逆電圧が加
わった場合にも逆電圧から保護することができる。 （第５の実施の形態）図１乃至図５ではトランジスタを
用いて直列接続半導体素子を構成したが、図６に示すよ
うに、本実施の形態では、ＭＯＳ−ＦＥＴなど他のスイ
ッチング素子も適用することも容易にできる。
【００１３】
【発明の効果】以上述べたように、本発明によれば、高
電圧・大電流の絶縁ゲート型半導体素子特有のターンオ
ン・ターンオフ特性、すなわち、ゲートミラー電圧の時
間を短縮することができ、ＰＷＭインバータのデッドタ
イムを短縮することが可能となり絶縁ゲート型半導体素
子の特性を充分活かした高周波のスイッチングが可能と
なると共に、ＰＷＭインバータ等の電力変換装置の対ア
ームが動作した時のｄＶ／ｄｔによるゲートの誤動作を
防止することができ、信頼性の高いゲート回路を提供す
ることができる。
電圧・大電流の絶縁ゲート型半導体素子特有のターンオ
ン・ターンオフ特性、すなわち、ゲートミラー電圧の時
間を短縮することができ、ＰＷＭインバータのデッドタ
イムを短縮することが可能となり絶縁ゲート型半導体素
子の特性を充分活かした高周波のスイッチングが可能と
なると共に、ＰＷＭインバータ等の電力変換装置の対ア
ームが動作した時のｄＶ／ｄｔによるゲートの誤動作を
防止することができ、信頼性の高いゲート回路を提供す
ることができる。
【図１】 本発明の第１の実施の形態を示す概要構成
図。
図。
【図２】 本発明の第１の実施の形態の動作を示すタイ
ムチャート。
ムチャート。
【図３】 本発明の第２の実施の形態を示す概要構成
図。
図。
【図４】 本発明の第３の実施の形態を示す概要構成
図。
図。
【図５】 本発明の第４の実施の形態を示す概要構成
図。
図。
【図６】 本発明の第５の実施の形態を示す概要構成
図。
図。
【図７】 従来の絶縁ゲート型半導体素子のゲート回路
を示す概要構成図。
を示す概要構成図。
【図８】 一般的なインバータ回路の１相分を示す概要
構成図。
構成図。
【図９】 図７に示したゲート回路で図８に示したイン
バータ回路を駆動した時の動作チャート。
バータ回路を駆動した時の動作チャート。
【図１０】 従来の絶縁ゲート型半導体素子のゲート回
路を示す概要構成図。
路を示す概要構成図。
１０…絶縁ゲート型半導体素子 １１，１４，２３，２４，２５ａ，２６ａ…抵抗 １２，１５…ＮＰＮトランジスタ １３，１６…ＰＮＰトランジスタ １７…スイッチング信号源 １８，１９…遅延回路 ２５，２６…コンデンサと抵抗の並列体 ２５ｂ，２６ｂ，２７…コンデンサ ２８，２９…ダイオード
Claims (8)
- 【請求項１】 絶縁ゲート型半導体素子をオンオフ制御
する絶縁ゲート型半導体素子のゲート回路において、Ｐ
チャンネル半導体素子とＮチャンネル半導体素子を直列
接続（トーテムポール接続）した第１の直列接続体と、
この第１の直列接続体の中点に接続されたゲート抵抗
と、前記第１の直列接続体のそれぞれの陽極端子に接続
された正負の制御電源と、前記第１の直列接続体を構成
する半導体素子のそれぞれの制御極にオンオフ制御信号
を供給するスイッチング信号源と、前記正負の制御電源
間に接続され、前記絶縁ゲート型半導体素子のゲートに
正負の電圧を供給するＰチャンネル半導体素子とＮチャ
ンネル半導体素子を直列接続した（トーテムポール接
続）した第２の直列接続体と、前記スイッチング信号源
からのオンオフ制御信号を所定時間遅延し、この遅延し
たオンオフ制御信号を前記第２の直列接続体を構成する
半導体素子のそれぞれの制御極にオンオフ制御信号を供
給する回路と、前記第２の直列接続体の半導体素子の各
々に接続された抵抗とコンデンサとを有する回路とを具
備したことを特徴とする絶縁ゲート型半導体素子のゲー
ト回路。 - 【請求項２】 前記抵抗とコンデンサとを有する回路
は、前記第２の直列接続体の正側または負側のいずれか
一方にのみに接続されたことを特徴とする請求項１記載
の絶縁ゲート型半導体素子のゲート回路。 - 【請求項３】 前記抵抗とコンデンサとを有する回路
は、前記第２の直列接続体の正側または負側のいずれか
一方に接続され、他方にはゲート抵抗より小さい抵抗値
を有する抵抗を接続したことを特徴とする請求項１記載
の絶縁ゲート型半導体素子のゲート回路。 - 【請求項４】 前記抵抗とコンデンサとを有する回路
は、前記第２の直列接続体の正側または負側のいずれか
一方に接続され、他方にはコンデンサを接続したことを
特徴とする請求項１記載の絶縁ゲート型半導体素子のゲ
ート回路。 - 【請求項５】 前記第２の直列接続体に接続されるコン
デンサは、前記絶縁ゲート型半導体のゲート容量より大
きい容量を有するコンデンサであることを特徴とする請
求項１乃至４いずれかに記載の絶縁ゲート型半導体素子
のゲート回路。 - 【請求項６】 前記第２の直列接続体に接続されるコン
デンサは、高周波特性を有するコンデンサであることを
特徴とする請求項１乃至４いずれかに記載の絶縁ゲート
型半導体素子のゲート回路。 - 【請求項７】 前記抵抗とコンデンサとを有する回路の
時定数（抵抗値×コンデンサ容量）は、前記絶縁ゲート
型半導体素子のスイッチング周期以下で選定することを
特徴とする請求項１記載の絶縁ゲート型半導体素子のゲ
ート回路。 - 【請求項８】 前記第２の直列接続体を構成する各半導
体素子に逆並列に高速ダイオードを設けたことを特徴と
する請求項１乃至７いずれかに記載の絶縁ゲート型半導
体素子のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34196799A JP3568848B2 (ja) | 1999-12-01 | 1999-12-01 | 絶縁ゲート型半導体素子のゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34196799A JP3568848B2 (ja) | 1999-12-01 | 1999-12-01 | 絶縁ゲート型半導体素子のゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001169534A true JP2001169534A (ja) | 2001-06-22 |
| JP3568848B2 JP3568848B2 (ja) | 2004-09-22 |
Family
ID=18350159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34196799A Expired - Fee Related JP3568848B2 (ja) | 1999-12-01 | 1999-12-01 | 絶縁ゲート型半導体素子のゲート回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3568848B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003061335A (ja) * | 2001-08-09 | 2003-02-28 | Toshiba Corp | ゲートノイズ抑制回路 |
| JP2003158868A (ja) * | 2001-11-16 | 2003-05-30 | Nissan Motor Co Ltd | パワー半導体駆動回路 |
| JP2004088892A (ja) * | 2002-08-26 | 2004-03-18 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート回路 |
| JP2006340579A (ja) * | 2005-06-06 | 2006-12-14 | Toshiba Mitsubishi-Electric Industrial System Corp | 絶縁ゲート型半導体素子のゲート回路 |
| WO2017038390A1 (ja) * | 2015-08-31 | 2017-03-09 | 株式会社デンソー | スイッチング素子駆動装置 |
| CN108429436A (zh) * | 2018-05-21 | 2018-08-21 | 苏州舜唐新能源电控设备有限公司 | 一种增强型mosfet驱动电路及车载直流电源转换装置 |
| JP2019004636A (ja) * | 2017-06-16 | 2019-01-10 | 株式会社デンソー | 電力変換装置 |
| WO2020035712A1 (ja) * | 2018-08-14 | 2020-02-20 | 日産自動車株式会社 | スイッチング回路 |
| JP2020027949A (ja) * | 2018-08-09 | 2020-02-20 | 日産自動車株式会社 | スイッチング回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018078721A (ja) | 2016-11-09 | 2018-05-17 | 富士電機株式会社 | ゲート駆動回路およびスイッチング電源装置 |
| JP7095384B2 (ja) | 2018-05-09 | 2022-07-05 | 富士電機株式会社 | ゲート駆動回路およびスイッチング電源装置 |
-
1999
- 1999-12-01 JP JP34196799A patent/JP3568848B2/ja not_active Expired - Fee Related
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| JP2003158868A (ja) * | 2001-11-16 | 2003-05-30 | Nissan Motor Co Ltd | パワー半導体駆動回路 |
| JP2004088892A (ja) * | 2002-08-26 | 2004-03-18 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート回路 |
| JP2006340579A (ja) * | 2005-06-06 | 2006-12-14 | Toshiba Mitsubishi-Electric Industrial System Corp | 絶縁ゲート型半導体素子のゲート回路 |
| WO2017038390A1 (ja) * | 2015-08-31 | 2017-03-09 | 株式会社デンソー | スイッチング素子駆動装置 |
| JP2017050914A (ja) * | 2015-08-31 | 2017-03-09 | 株式会社デンソー | スイッチング素子駆動装置 |
| JP2019004636A (ja) * | 2017-06-16 | 2019-01-10 | 株式会社デンソー | 電力変換装置 |
| CN108429436A (zh) * | 2018-05-21 | 2018-08-21 | 苏州舜唐新能源电控设备有限公司 | 一种增强型mosfet驱动电路及车载直流电源转换装置 |
| JP2020027949A (ja) * | 2018-08-09 | 2020-02-20 | 日産自動車株式会社 | スイッチング回路 |
| JP7240835B2 (ja) | 2018-08-09 | 2023-03-16 | 日産自動車株式会社 | スイッチング回路 |
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