JP2020027949A - スイッチング回路 - Google Patents

Abstract

【課題】スイッチング損失及びサージ電圧が抑制されたスイッチング回路を提供する。【解決手段】高電位端子３１と低電位端子３２を有する駆動用電源３０と、導通状態を制御する駆動信号が入力される制御電極１３を有する半導体スイッチング素子１０と、高電位端子３１と低電位端子３２の間に縦続接続された高電位側素子２１と低電位側素子２２を有し、高電位側素子２１と低電位側素子２２の接続点から駆動信号を出力する駆動回路２０とを備え、高電位側素子２１と低電位側素子２２の少なくともいずれかが、一方の主電極が半導体スイッチング素子１０の制御電極１３に接続された駆動用トランジスタであり、駆動回路２０が、駆動用トランジスタの他方の主電極に接続された、抵抗素子とコンデンサの並列回路を備える。【選択図】図１

Description

本発明は、駆動回路により半導体スイッチング素子を駆動するスイッチング回路に関するものである。

半導体スイッチング素子は、制御電極に入力される駆動信号によって導通状態が制御され、オン状態で主電極の間を主電流が流れる。このとき、スイッチング動作に起因してサージ電圧が発生し、半導体スイッチング素子が破損したり誤動作したりすることがある。サージ電圧を抑制するためにはスイッチング動作での電圧の変動を緩やかにすることが有効であるが、これによりスイッチング損失が増大する。このように、サージ電圧の抑制とスイッチング損失にはトレードオフの関係がある。

このため、スイッチング素子の動作を高速化し、且つサージ電圧を抑制する方法が検討されている。例えば、半導体スイッチング素子を駆動する駆動回路と半導体スイッチング素子のゲート端子との間に、抵抗素子やダイオードにより構成された分岐回路部を接続する方法が検討されている（特許文献１参照。）。この方法では、分岐回路部によって、スイッチング動作においてサージ電圧の発生に影響する期間でのゲート電圧の立ち上がり速度又は立ち下がり速度を低速にする。

特開２０１２−１４７５９１号公報

しかしながら、上記構成ではゲート端子に接続する電流経路に抵抗成分が含まれる。このため、ゲート端子に接続された抵抗素子やダイオードによって、ゲート端子に蓄積された電荷の放電が阻害される。その結果、半導体スイッチング素子の高速動作が阻害され、スイッチング損失が増大する。

本発明は、スイッチング損失及びサージ電圧が抑制されたスイッチング回路を提供することを目的とする。

本発明の一態様に係るスイッチング回路は、半導体スイッチング素子を制御する駆動用トランジスタについて、一方の主電極を半導体スイッチング素子の制御電極に接続し、他方の主電極と電源端子との間に抵抗素子とコンデンサの並列回路が接続されていることを要旨とする。

本発明によれば、スイッチング損失及びサージ電圧が抑制されたスイッチング回路を提供することができる。

本発明の第１の実施形態に係るスイッチング回路の構成を示す模式図である。 本発明の第１の実施形態の変形例に係るスイッチング回路の構成を示す模式図である。 本発明の第１の実施形態の変形例に係るスイッチング回路の他の構成を示す模式図である。 本発明の第１の実施形態の変形例に係るスイッチング回路の更に他の構成を示す模式図である。 本発明の第２の実施形態に係るスイッチング回路の構成を示す模式図である。 本発明の第３の実施形態に係るスイッチング回路の構成を示す模式図である。 本発明の第３の実施形態の変形例に係るスイッチング回路の構成を示す模式図である。 本発明の第３の実施形態の変形例に係るスイッチング回路の他の構成を示す模式図である。 本発明の第３の実施形態の変形例に係るスイッチング回路の更に他の構成を示す模式図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。

（第１の実施形態）
本発明の第１の実施形態に係るスイッチング回路は、図１に示すように、制御電極１３に入力される駆動信号によって導通状態が制御される半導体スイッチング素子１０と、駆動信号を出力する駆動回路２０を備える。

駆動回路２０を駆動するための駆動用電力は、高電位端子３１と低電位端子３２からなる一対の電源端子を有する駆動用電源３０によって供給される。駆動用電源３０には、例えば直流電源などが使用される。

オン状態において、半導体スイッチング素子１０の高電位主電極１１と低電位主電極１２の間に主電流が流れる。このとき、高電位主電極１１は相対的に高い電位に設定され、低電位主電極１２は相対的に低い電位に設定される。図１では、半導体スイッチング素子１０がＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である場合を例示的に示した。つまり、高電位主電極１１がドレイン電極、低電位主電極１２がソース電極、制御電極１３がゲート電極である。高電位主電極１１は電源端子５０に接続され、低電位主電極１２は低電位端子３２に接続されている。電源端子５０の電位は、例えば高電位端子３１の電位よりも高く設定してもよい。なお、半導体スイッチング素子１０はＭＯＳＦＥＴに限定されない。

駆動回路２０は、高電位端子３１と低電位端子３２の間に縦続接続された高電位側素子２１と低電位側素子２２を有する。高電位側素子２１と低電位側素子２２との接続点が駆動信号を出力する出力端子であり、出力端子が半導体スイッチング素子１０の制御電極１３に接続されている。

図１に示した駆動回路２０は、高電位側素子２１である第１の駆動用トランジスタＴ２１と、低電位側素子２２である第２の駆動用トランジスタＴ２２を縦続接続したプッシュプル回路を有する。

第１の駆動用トランジスタＴ２１は、ＮＰＮバイポーラトランジスタである。第１の駆動用トランジスタＴ２１の一方の主電極であるエミッタ電極が、半導体スイッチング素子１０の制御電極１３に接続されている。第１の駆動用トランジスタＴ２１の他方の主電極であるコレクタ電極が、高電位端子３１に接続されている。第１の駆動用トランジスタＴ２１のベース電極には、第１の駆動用トランジスタＴ２１の導通状態を制御する制御信号ＳＨが入力される。

第２の駆動用トランジスタＴ２２は、ＰＮＰバイポーラトランジスタである。第２の駆動用トランジスタＴ２２の一方の主電極であるエミッタ電極が、半導体スイッチング素子１０の制御電極１３及び第１の駆動用トランジスタＴ２１のエミッタ電極に接続されている。第２の駆動用トランジスタＴ２２の他方の主電極であるコレクタ電極が、並列抵抗２３１と並列コンデンサ２３２を並列接続した低電位側並列回路２３の一方の端子に接続されている。低電位側並列回路２３の他方の端子は、低電位端子３２及び半導体スイッチング素子１０の低電位主電極１２に接続されている。第２の駆動用トランジスタＴ２２のベース電極には、第２の駆動用トランジスタＴ２２の導通状態を制御する制御信号ＳＬが入力される。

半導体スイッチング素子１０をオン状態にする場合には、第１の駆動用トランジスタＴ２１をオンし、第２の駆動用トランジスタＴ２２をオフする。これにより、第１の駆動用トランジスタＴ２１を介して、半導体スイッチング素子１０の制御電極１３に電荷が供給され、半導体スイッチング素子１０がターンオン動作する。制御電極１３の電圧が閾値電圧を上回ると、半導体スイッチング素子１０がオン状態になる。

一方、半導体スイッチング素子１０をオフ状態にする場合には、第１の駆動用トランジスタＴ２１をオフし、第２の駆動用トランジスタＴ２２をオンする。これにより、半導体スイッチング素子１０の制御電極１３への電荷の供給が停止し、半導体スイッチング素子１０がターンオフ動作する。そして、半導体スイッチング素子１０の制御電極１３から、第２の駆動用トランジスタＴ２２を介して電荷が放電される。制御電極１３の電圧が閾値電圧を下回ると、半導体スイッチング素子１０がオフ状態になる。

上記のように、図１に示した駆動回路２０では、高電位側素子２１及び低電位側素子２２のいずれもが、駆動用トランジスタである。そして、第１の駆動用トランジスタＴ２１及び第２の駆動用トランジスタＴ２２の導通状態に応じて、半導体スイッチング素子１０が制御される。半導体スイッチング素子１０は、制御電極１３に供給される電荷を駆動信号として導通状態が制御される。なお、第１の駆動用トランジスタＴ２１を制御する制御信号ＳＨ及び第２の駆動用トランジスタＴ２２を制御する制御信号ＳＬは、制御回路４０から出力される。

図１に示したスイッチング回路では、半導体スイッチング素子１０のターンオフ動作において第２の駆動用トランジスタＴ２２がオンして、エミッタ電極とコレクタ電極の間が低インピーダンスになる。これにより、半導体スイッチング素子１０の制御電極１３の容量と、低電位側並列回路２３を構成する並列コンデンサ２３２とが直列に接続することになる。このため、制御電極１３に蓄積された電荷が並列コンデンサ２３２へ高速に移動する。

その結果、半導体スイッチング素子１０のターンオフ動作に要する時間が短縮される。つまり、半導体スイッチング素子１０のスイッチング動作が高速に行われ、スイッチング損失を抑制できる。

更に、制御電極１３から移動する電荷による並列コンデンサ２３２のチャージ動作により、第２の駆動用トランジスタＴ２２のコレクタ電極の電位は、低電位端子３２の電位よりも高くなる。このため、第２の駆動用トランジスタＴ２２のベース電極に電流が流入する。ベース電極に流入する電流の寄与により、制御電極１３から並列コンデンサ２３２に電荷がより高速に移動する。

上記の並列コンデンサ２３２のチャージ動作と、この並列コンデンサ２３２のチャージ動作に起因した第２の駆動用トランジスタＴ２２のベース電極への電流の流れ込みの２つの作用により、半導体スイッチング素子１０のターンオフ動作が高速に行われる。

ターンオフ動作を高速に行うためには、並列コンデンサ２３２の容量値は大きいことが好ましい。しかし、以下に説明するように、サージ電圧を抑制するために、並列コンデンサ２３２の容量値の大きさは制限される。並列コンデンサ２３２の容量値を小さくすることにより、ターンオフ動作が完了する前に、並列コンデンサ２３２の充電が進むことで制御電極１３から並列コンデンサ２３２への電荷の移動が遅くなる。このとき、主に並列抵抗２３１を流れる電流によって制御電極１３からの電荷の移動が行われるため、制御電極１３から放電される電荷の移動の速度は低下する。

したがって、ターンオフ動作の初期では電荷の移動が速いために電圧の変動は急激であるが、ターンオフ動作の途中からは電圧の変動が緩やかになる。その結果、ターンオフ動作の後半での制御電極１３でのリンギングが抑制され、サージ電圧が抑制される。

並列コンデンサ２３２の容量値を小さくして電荷の移動を遅くするタイミングを早くすることにより、ターンオフ動作において電圧の変動が緩やかな時間が長くなる。これにより、サージ電圧を抑制する効果を大きくできる。しかしながら、電荷の移動を遅くするタイミングが早いほど、スイッチング損失が大きくなる。つまり、スイッチング損失を抑制するためには、並列コンデンサ２３２の容量値が大きい方がよい。したがって、スイッチング回路に要求されるスイッチング損失と、許容されるサージ電圧の大きさなどを考慮して、並列コンデンサ２３２の容量値が設定される。

例えば、半導体スイッチング素子１０の制御電極１３と低電位主電極１２間の寄生容量Ｃｇｓの容量値Ｃｇや、高電位端子３１と低電位端子３２の電位差である電源電圧Ｖｄなどに応じて、並列コンデンサ２３２の容量値Ｃ１が設定される。本発明者は、検討を重ねた結果、Ｃｇ×Ｖｄ／（Ｃ１＋Ｃｇ）の値が半導体スイッチング素子１０の閾値電圧Ｖｔｈと同程度である場合に、サージ電圧による半導体スイッチング素子１０の破損や誤動作を防止し、且つスイッチング損失を抑制できることを見出した。

なお、半導体スイッチング素子１０や駆動回路２０に使用される部品の特性ばらつきなどに対するマージンを考慮して、以下の式（１）を満足するように並列コンデンサ２３２の容量値Ｃ１を設定してもよい：

Ｖｔｈ≧Ｃｇ×Ｖｄ／（３×（Ｃ１＋Ｃｇ）） ・・・（１）

式（１）の関係を満たすように容量値Ｃ１を設定することにより、スイッチング動作を高速に行い、スイッチング損失を抑制することができる。

また、以下の式（２）を満足するように容量値Ｃ１を設定してもよい：

Ｖｔｈ≦３×Ｃｇ×Ｖｄ／（Ｃ１＋Ｃｇ） ・・・（２）

式（２）の関係を満たすように容量値Ｃ１を設定することにより、サージ電圧による半導体スイッチング素子１０の破損や誤動作を抑制できるようにターンオフ動作の後半での電圧の変動を小さくできる。つまり、ターンオフ動作の途中までは高速にスイッチング動作することによりスイッチング損失を抑制し、その後にスイッチング動作を低速にすることにより、サージ電圧を抑制することができる。

以上に説明したように、第１の実施形態に係るスイッチング回路では、ターンオフ動作において制御電極１３に蓄積された電荷が急速に放電される。更に、ターンオフ動作の途中で制御電極１３からの電荷の移動の速度が低下するように、並列コンデンサ２３２の容量値Ｃ１が設定される。このため、ターンオフ動作の後半における電圧の変動が緩やかになる。その結果、図１に示したスイッチング回路によれば、スイッチング損失及びサージ電圧を抑制することができる。

＜変形例＞
図２に、第１の実施形態の変形例に係るスイッチング回路を示す。図２に示したスイッチング回路では、高電位側素子２１に駆動抵抗Ｒ２１を使用している。つまり、駆動抵抗Ｒ２１の一方の端子を高電位端子３１に接続し、他方の端子を半導体スイッチング素子１０の制御電極１３に接続している。なお、低電位側素子２２には、図１に示したスイッチング回路と同様に第２の駆動用トランジスタＴ２２としてＰＮＰトランジスタが使用されている。

図２に示したスイッチング回路によれば、高電位側素子２１にトランジスタよりも安価な抵抗素子を使用することにより、スイッチング回路の製造コストを低減することができる。駆動抵抗Ｒ２１の抵抗値を調整することにより、ターンオン動作において半導体スイッチング素子１０の制御電極１３に供給される電荷の量が調整される。即ち、駆動抵抗Ｒ２１により、ターンオン動作の速度を設定できる。

図２に示したスイッチング回路においても、低電位側素子２２に低電位側並列回路２３が接続されている。このため、制御電極１３から並列コンデンサ２３２への電荷の移動、及び、この電荷の移動による並列コンデンサ２３２のチャージ動作に起因する第２の駆動用トランジスタＴ２２のベース電極への電流の流れ込みが生じる。この２つの作用により、半導体スイッチング素子１０のターンオフ動作が高速に行われる。

また、図１に示したスイッチング回路と同様に、式（１）を満足することにより半導体スイッチング素子１０の高速なスイッチング動作が可能である。そして、式（２）を満足することにより、ターンオフ動作の後半においてスイッチング動作を低速にすることにより、サージ電圧を抑制することができる。

なお、図３に示すように、駆動抵抗Ｒ２１と高電位端子３１との間に第１の駆動用トランジスタＴ２１を接続してもよい。即ち、ＮＰＮトランジスタである第１の駆動用トランジスタＴ２１のコレクタ電極に高電位端子３１を接続し、エミッタ電極に駆動抵抗Ｒ２１を接続する。

図３に示したスイッチング回路によれば、半導体スイッチング素子１０がオフ状態のときに高電位端子３１から流れる漏れ電流が抑制される。このため、低損失の駆動回路２０を実現できる。

更に、図４に示すように、駆動抵抗Ｒ２１と並列にコンデンサＣ２１を接続してもよい。図４に示したスイッチング回路は、コンデンサＣ２１と半導体スイッチング素子１０の制御電極１３の容量が直列接続された構成である。このため、ターンオン動作の初期において、制御電極１３の容量が急速に充電される。したがって、ターンオン動作の途中まで半導体スイッチング素子１０が高速にスイッチング動作し、スイッチング損失を抑制することができる。

（第２の実施形態）
本発明の第２の実施形態に係るスイッチング回路は、図５に示すように、第１の駆動用トランジスタＴ２１と高電位端子３１との間に、並列抵抗２４１と並列コンデンサ２４２を並列接続した高電位側並列回路２４が接続されている。図５に示すスイッチング回路は、高電位側並列回路２４を更に備えることが図１と異なる点である。その他の構成については、図１に示す第１の実施形態と同様である。

第１の駆動用トランジスタＴ２１であるＮＰＮバイポーラトランジスタのコレクタ電極が高電位側並列回路２４の一方の端子に接続され、エミッタ電極が半導体スイッチング素子１０の制御電極１３に接続されている。高電位側並列回路２４の他方の端子が、高電位端子３１に接続されている。

図５に示したスイッチング回路では、半導体スイッチング素子１０のターンオン動作において第１の駆動用トランジスタＴ２１がオンして、エミッタ電極とコレクタ電極の間が低インピーダンスになる。これにより、半導体スイッチング素子１０の制御電極１３の容量と並列コンデンサ２４２とが直列に接続することになる。このため、並列コンデンサ２４２を介して制御電極１３に電荷が高速に移動する。

即ち、ターンオン動作において、制御電極１３に電荷が急速に供給される。その結果、半導体スイッチング素子１０は高速にターンオン動作する。このため、半導体スイッチング素子１０のスイッチング動作が高速に行われ、スイッチング損失を抑制できる。

更に、並列コンデンサ２４２を介して制御電極１３に電荷が移動することにより、第１の駆動用トランジスタＴ２１のコレクタ電極の電位は、高電位端子３１の電位よりも低くなる。このため、第１の駆動用トランジスタＴ２１のベース電極に電流が流入し、第１の駆動用トランジスタＴ２１による制御電極１３への電荷の供給がより急速に行われる。

上記のように、図５に示したスイッチング回路では、並列コンデンサ２４２を介する電荷の移動と、この電荷の移動に起因した第１の駆動用トランジスタＴ２１のベース電極への電流の流れ込みが生じる。この２つの作用により、半導体スイッチング素子１０のターンオン動作が高速に行われる。

なお、ターンオン動作の途中で制御電極１３に移動する電荷の速度が低下するように、並列コンデンサ２４２の容量値Ｃ２が設定される。これにより、サージ電圧を抑制することができる。このため、スイッチング回路に要求されるスイッチング損失と許容されるサージ電圧の大きさなどを考慮して、並列コンデンサ２４２の容量値が設定される。

例えば、寄生容量Ｃｇｓの容量値Ｃｇや電源電圧Ｖｄなどに応じて、並列コンデンサ２４２の容量値Ｃ２が設定される。本発明者は、検討を重ねた結果、Ｃ２×Ｖｄ／（Ｃ２＋Ｃｇ）の値が半導体スイッチング素子１０の閾値電圧Ｖｔｈと同程度である場合に、サージ電圧による半導体スイッチング素子１０の破損や誤動作を防止し、且つスイッチング損失を抑制できることを見出した。

なお、半導体スイッチング素子１０や駆動回路２０に使用される部品の特性ばらつきなどに対するマージンを考慮して、以下の式（３）を満足するように並列コンデンサ２４２の容量値Ｃ２を設定してもよい：

Ｖｔｈ≦３×Ｃ２×Ｖｄ／（Ｃ２＋Ｃｇ） ・・・（３）

式（３）を満足するように容量値Ｃ２を設定することにより、半導体スイッチング素子１０のスイッチング損失を抑制することができる。

また、以下の式（４）を満足するように容量値Ｃ２を設定してもよい：

Ｖｔｈ≧Ｃ２×Ｖｄ／（３×（Ｃ２＋Ｃｇ）） ・・・（４）

式（４）を満足するように容量値Ｃ２を設定することにより、ターンオン動作の途中から、主に並列抵抗２４１を流れる電流によって電荷が高電位端子３１から制御電極１３に供給される。このため、ターンオン動作の初期よりも電荷の移動の速度が遅くなり、リンギングの発生に影響するターンオン動作の後半での電圧の変動を緩やかにすることができる。これにより、サージ電圧を抑制することができる。

以上に説明したように、第２の実施形態に係るスイッチング回路によれば、半導体スイッチング素子１０のターンオン動作が高速に行われる。更に、ターンオン動作でのサージ電圧を抑制できる。

他は、第１の実施形態と実質的に同様である。即ち、図５に示したスイッチング回路では、図１に示したスイッチング回路と同様に、第２の駆動用トランジスタＴ２２と低電位端子３２との間に低電位側並列回路２３が接続されている。このため、半導体スイッチング素子１０のターンオフ動作が高速に行われると共に、ターンオフ動作でのサージ電圧を抑制できる。

したがって、第２の実施形態に係るスイッチング回路によれば、ターンオン動作及びターンオフ動作のいずれにおいても、半導体スイッチング素子１０を高速にスイッチング動作させ、且つサージ電圧を抑制することができる。

（第３の実施形態）
図６に、本発明の第３の実施形態に係るスイッチング回路を示す。図６に示したスイッチング回路は、第２の駆動用トランジスタＴ２２に低電位側並列回路２３が接続されていない点が図５に示したスイッチング回路と異なる。その他の構成については、図５に示す第２の実施形態と同様である。

図６に示したスイッチング回路によれば、第１の駆動用トランジスタＴ２１と高電位端子３１の間に高電位側並列回路２４が接続されていることにより、高速なターンオン動作と、ターンオン動作におけるサージ電圧の抑制が可能である。また、駆動回路２０が低電位側並列回路２３を有さないことにより、駆動回路２０の小型化や、部品数の減少による不良発生率の低減や製造コストの低減が可能である。

例えば、ターンオン動作でのサージ電圧に対する耐性が低く、ターンオフ動作でのサージ電圧に対する耐性が高い半導体スイッチング素子１０などに、図６に示したスイッチング回路が好適に使用される。一方、ターンオン動作でのサージ電圧に対する耐性が高く、ターンオフ動作でのサージ電圧に対する耐性が低い半導体スイッチング素子１０などに、図１に示したスイッチング回路が好適に使用される。

他は上記の実施形態と実質的に同様であり、重複した説明を省略する。例えば、図５に示したスイッチング回路と同様に、式（３）を満足することにより半導体スイッチング素子１０の高速なスイッチング動作が可能である。また、式（４）を満足することにより、サージ電圧を抑制することができる。

＜変形例＞
図７に、第３の実施形態の変形例に係るスイッチング回路を示す。図７に示したスイッチング回路は、低電位側素子２２に駆動抵抗Ｒ２２を使用している。高電位側素子２１には、第１の駆動用トランジスタＴ２１としてＮＰＮトランジスタが使用されている。

図７に示したスイッチング回路によれば、低電位側素子２２にトランジスタよりも安価な抵抗素子を使用することにより、スイッチング回路の製造コストを低減することができる。ターンオフ動作の速度は、駆動抵抗Ｒ２２の抵抗値により調整可能である。図７に示したスイッチング回路においても、並列コンデンサ２４２を介して制御電極１３に電荷が高速に移動すると共に、この電荷の移動に起因する第１の駆動用トランジスタＴ２１のベース電極への電流の流れ込みが生じる。この２つの作用により、半導体スイッチング素子１０のターンオン動作が高速に行われる。

また、図５に示したスイッチング回路と同様に、式（３）を満足することにより半導体スイッチング素子１０の高速なスイッチング動作が可能である。そして、式（４）を満足することにより、ターンオン動作の後半においてスイッチング動作を低速することにより、サージ電圧を抑制することができる。

なお、図８に示すように、駆動抵抗Ｒ２２と低電位端子３２との間に第２の駆動用トランジスタＴ２２を接続してもよい。即ち、ＰＮＰトランジスタである第２の駆動用トランジスタＴ２２のエミッタ電極を駆動抵抗Ｒ２２に接続し、コレクタ電極を低電位端子３２に接続する。

図８に示したスイッチング回路によれば、半導体スイッチング素子１０がオン状態のときに低電位端子３２に流れる漏れ電流が抑制される。このため、低損失の駆動回路２０を実現できる。

更に、図９に示すように、駆動抵抗Ｒ２２と並列にコンデンサＣ２２を接続してもよい。図９に示したスイッチング回路は、コンデンサＣ２２と半導体スイッチング素子１０の制御電極１３の容量が直列接続された構成である。このため、ターンオフ動作の初期において、制御電極１３から電荷が急速に放電される。したがって、ターンオフ動作の途中まで半導体スイッチング素子１０が高速にスイッチング動作し、スイッチング損失を抑制することができる。

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、上記では半導体スイッチング素子１０がＭＯＳＦＥＴである場合を例示的に説明した。しかし、半導体スイッチング素子１０が他のトランジスタであってもよい。即ち、半導体スイッチング素子１０がユニポーラトランジスタであってもよいし、バイポーラトランジスタであってもよい。また、半導体スイッチング素子１０をシリコン半導体により構成してもよいし、ワイドバンドギャップ半導体により構成してもよい。

１０…半導体スイッチング素子
１１…高電位主電極
１２…低電位主電極
１３…制御電極
２０…駆動回路
２１…高電位側素子
２２…低電位側素子
２３…低電位側並列回路
２４…高電位側並列回路
３０…駆動用電源
３１…高電位端子
３２…低電位端子
Ｔ２１…第１の駆動用トランジスタ
Ｔ２２…第２の駆動用トランジスタ

Claims (7)

1. 高電位端子と低電位端子を有する駆動用電源と、
   前記低電位端子に接続される低電位主電極、前記低電位主電極よりも高い電位に設定される高電位主電極、及び導通状態を制御する駆動信号が入力される制御電極を有する半導体スイッチング素子と、
   前記高電位端子と前記低電位端子の間に縦続接続された高電位側素子と低電位側素子を有し、前記高電位側素子と前記低電位側素子の接続点から前記駆動信号を出力する駆動回路と
   を備え、
   前記高電位側素子と前記低電位側素子の少なくともいずれかが、一方の主電極が前記半導体スイッチング素子の前記制御電極に接続される駆動用トランジスタであり、
   前記駆動回路が、前記駆動用トランジスタの他方の主電極に接続された、抵抗素子とコンデンサの並列回路を備える
   ことを特徴とするスイッチング回路。
2. 前記低電位側素子が前記駆動用トランジスタであり、
   前記低電位側素子の一方の主電極が前記半導体スイッチング素子の前記制御電極に接続され、
   前記低電位側素子の他方の主電極と前記低電位端子及び前記半導体スイッチング素子の前記低電位主電極との間に、前記並列回路が接続されている
   ことを特徴とする請求項１に記載のスイッチング回路。
3. 前記高電位端子と前記低電位端子との電位差である電源電圧Ｖｄ、前記低電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値Ｃ１、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Ｃｇ、及び前記半導体スイッチング素子の閾値電圧Ｖｔｈが、
   Ｖｔｈ≧Ｃｇ×Ｖｄ／（３×（Ｃ１＋Ｃｇ））
   の関係を満たすことを特徴とする請求項２に記載のスイッチング回路。
4. 前記高電位端子と前記低電位端子との電位差である電源電圧Ｖｄ、前記低電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値Ｃ１、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Ｃｇ、及び前記半導体スイッチング素子の閾値電圧Ｖｔｈが、
   Ｖｔｈ≦３×Ｃｇ×Ｖｄ／（Ｃ１＋Ｃｇ）
   の関係を満たすことを特徴とする請求項２又は３に記載のスイッチング回路。
5. 前記高電位側素子が前記駆動用トランジスタであり、
   前記高電位側素子の一方の主電極が前記半導体スイッチング素子の前記制御電極に接続され、
   前記高電位側素子の他方の主電極と前記高電位端子との間に前記並列回路が接続されている
   ことを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング回路。
6. 前記高電位端子と前記低電位端子との電位差である電源電圧Ｖｄ、前記高電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値Ｃ２、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Ｃｇ、及び前記半導体スイッチング素子の閾値電圧Ｖｔｈが、
   Ｖｔｈ≦３×Ｃ２×Ｖｄ／（Ｃ２＋Ｃｇ）
   の関係を満たすことを特徴とする請求項５に記載のスイッチング回路。
7. 前記高電位端子と前記低電位端子との電位差である電源電圧Ｖｄ、前記高電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値Ｃ２、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Ｃｇ、及び前記半導体スイッチング素子の閾値電圧Ｖｔｈが、
   Ｖｔｈ≧Ｃ２×Ｖｄ／（３×（Ｃ２＋Ｃｇ））
   の関係を満たすことを特徴とする請求項５又は６に記載のスイッチング回路。

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