JP2020053766A - ドライバ回路 - Google Patents

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Abstract

【課題】高電圧電源系の電圧の高さに応じて出力段トランジスタのゲートをプルダウンする抵抗の抵抗値を切り替えることで、出力段トランジスタにかかる電圧を耐圧以下に抑えることが可能なドライバ回路を提供する。【解決手段】ドライバ回路１００は、ＮＭＯＳＦＥＴ４がターンオンするタイミングで出力段のＰＭＯＳＦＥＴ２のゲートをプルダウンするための抵抗の抵抗値を所定期間低下させるゲート容量放電回路５１と、高電圧電源系の電圧ＶＣＣを分圧した分圧電圧Ｓ６に基づきゲート容量放電回路５１のプルダウン抵抗を切り替えるプルダウン抵抗切り替え回路３１とを備え、プルダウン抵抗切り替え回路３１は、分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも高いときは、所定期間におけるプルダウン抵抗を抵抗９に切り替え、分圧電圧Ｓ６が基準電圧Ｖｒｅｆ以下のときはプルダウン抵抗を抵抗９よりも高抵抗な抵抗７’に切り替える。【選択図】図１

Description

本発明は、低電圧の制御信号に基づき、トランジスタ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチングデバイスを駆動する高電圧の信号を生成するドライバ回路に関する。
テレビやパソコンなどの電子機器では、ＡＣ電源のＤＣ電源への変換、ＤＣ電源の電圧レベルの変換等、入力電圧を機器で使用する部品に最適な出力電圧へと変換する電源装置が必要となる。そのため、従来から変換効率の高いスイッチング電源が広く使用されている。
スイッチング電源は、ＭＯＳＦＥＴ、ＩＧＢＴ等のスイッチングデバイス、トランス、コンデンサ等から構成され、スイッチングデバイスをオン・オフ制御することで電圧の変換を行っている。
スイッチングデバイスをオン・オフ制御する制御回路は、通常ＩＣ（集積回路）化されている。制御回路は、消費電力を小さくするために低電圧（例えば、１．８［Ｖ］〜５．０［Ｖ］）で演算処理を行うが、制御回路の出力に接続されるスイッチングデバイスを駆動するためには高い電圧が必要となる。そのため、スイッチングデバイスのドライバ回路は、制御回路の低い電源電圧をスイッチングデバイス駆動用の高い電源電圧（例えば、１０［Ｖ］〜６０［Ｖ］）に変換するレベルシフト回路を有している。また、この駆動用の高い電源電圧（以下、「ＶＣＣ」と称す）は用途によって変化するため、ドライバ回路は幅広い電源電圧に対応できることが望ましい。
ここで、図５は従来のレベルシフト回路を有するドライバ回路の一例を示す図である（例えば特許文献１の図１を参照）。また、図６は昇圧コンバータの一例を示す図であり、図７は図５の回路から一部を抜粋した回路部を示す図であり、図８及び図９は図７に示す回路部のスイッチング動作を示すタイミングチャートである。
図５に示すように、ドライバ回路２００は、レベルシフト回路１３０と、出力バッファ回路５０とを備えている。また、このドライバ回路２００には、駆動対象の一例として昇圧コンバータ６０が接続されている。
図６に示すように、昇圧コンバータ６０は、入力電源６１と、昇圧インダクタ６２と、Ｎチャンネル型のＭＯＳＦＥＴ６３と、昇圧ダイオード６４と、安定化コンデンサ６５とを備えている。以下、Ｎチャンネル型のＭＯＳＦＥＴを「ＮＭＯＳＦＥＴ」と略称する。
この昇圧コンバータ６０は、ＮＭＯＳＦＥＴ６３のオン期間に昇圧インダクタ６２にエネルギーを蓄え、この蓄えたエネルギーをＮＭＯＳＦＥＴ６３のオフ期間に昇圧ダイオード６４を通じて安定化コンデンサ６５に供給する。これにより、安定化コンデンサ６５を通じてエネルギーが負荷６６に供給される。
即ち、ドライバ回路２００は、その出力端子が、昇圧コンバータ６０のＮＭＯＳＦＥＴ６３のゲートに接続されており、上述したスイッチングデバイスとしてのＮＭＯＳＦＥＴ６３を駆動する回路となる。
図５に戻って、レベルシフト回路１３０は、低消費電力型の狭義のフリップ・フロップ回路ＦＦと、可変抵抗回路（ドレイン電流可変回路）３２及び３３と、電圧クランプ用のツェナーダイオード３４及び３５と、ＣＭＯＳインバータ３６とを備えている。加えて、ワンショット回路（単安定マルチバイブレータ）２３及び２４を備えている。狭義のフリップ・フロップ回路ＦＦと、可変抵抗回路（ドレイン電流可変回路）３２及び３３とは、ＮＭＯＳＦＥＴ１９，２６のゲート端子をセット端子またはリセット端子とする広義のフリップ・フロップ回路を構成している。
フリップ・フロップ回路ＦＦは、高電圧電源系（以下、「高圧系」と称す）の信号Ｓ３によってオン・オフ制御されるＰチャンネル型のＭＯＳＦＥＴ１８と、高圧系の信号Ｓ１１によってＭＯＳＦＥＴ３とは排他的にオン・オフ制御されるＰチャンネル型のＭＯＳＦＥＴ２５とを備えている。以下、Ｐチャンネル型のＭＯＳＦＥＴを「ＰＭＯＳＦＥＴ」と略称する。
ＰＭＯＳＦＥＴ１８及び２５は、ドレイン・ノード（記憶ノード）Ｎ１，Ｎ２を介して互いにフィードバックループを構成している。具体的に、ＰＭＯＳＦＥＴ１８のドレイン・ノードＮ１がＰＭＯＳＦＥＴ２５のゲートに接続され、ＰＭＯＳＦＥＴ２５のドレイン・ノードＮ２がＰＭＯＳＦＥＴ１８のゲートに接続されている。また、ＰＭＯＳＦＥＴ１８及び２５のソースは高圧系のＶＣＣ電源の高電位側の出力端子に直接、電気的に接続され、ＰＭＯＳＦＥＴ１８及び２５のゲート（ドレイン・ノードＮ１，Ｎ２）はツェナーダイオード３４及び３５を介してＶＣＣ電源の高電位側の出力端子に電気的に接続されている。これらツェナーダイオード３４及び３５のツェナー電圧ＶｚをＰＭＯＳＦＥＴ１８及び２５の耐圧値以下に設定することで、ＮＭＯＳＦＥＴ１９がオンとなっても、ツェナーダイオード３５の電圧クランプによってドレイン・ノードＮ１は「ＶＣＣ−Ｖｚ」以下には下がらない。同様に、ＮＭＯＳＦＥＴ２６がオンとなっても、ツェナーダイオード３４の電圧クランプによってドレイン・ノードＮ２は「ＶＣＣ−Ｖｚ」以下には下がらない。
可変抵抗回路３２は、高耐圧のＮＭＯＳＦＥＴ１９と、非飽和領域で動作するＮＭＯＳＦＥＴ１９と共にソースフォロア回路を構成する直列の抵抗２１及び２２と、その一方の抵抗２２を短絡するソース抵抗値切り替え用のＮＭＯＳＦＥＴ２０とを備えている。更に、ＮＭＯＳＦＥＴ２０のゲートには、ワンショット回路２３の出力端子が接続されている。ここで、ワンショット回路２３は、低電圧電源系（以下、「低圧系」と称す）の５［Ｖ］電源による低圧系（例えば０〜５［Ｖ］）の論理入力信号Ｓ４が立ち上がる時点ｔ１で所定パルス幅ΔＴ１の切り替え時限パルス信号Ｓ５を出力する回路である。従って、論理入力信号Ｓ４が立ち上がる時点ｔ１において、ＮＭＯＳＦＥＴ２０のゲートには、切り替え時限パルス信号Ｓ５が印加される。
かかる構成によって、制御回路３００から入力された低圧系の論理入力信号Ｓ４が立ち上がるフリップ・フロップ回路ＦＦの状態遷移過程の時点ｔ１では、ＮＭＯＳＦＥＴ１９がターンオンするとともに、切り替え時限パルス信号Ｓ５の発生によりＮＭＯＳＦＥＴ２０がΔＴ１期間だけオン状態に維持される。そのため、ＮＭＯＳＦＥＴ１９のソース抵抗が抵抗２１のみになるので、ＮＭＯＳＦＥＴ１９に流れるドレイン電流ＩＤ１は大きな値となる。しかし、そのΔＴ１期間が過ぎるとＮＭＯＳＦＥＴ２０がオフとなって抵抗２２が抵抗２１に直列接続するため、ＮＭＯＳＦＥＴ１９に流れるドレイン電流ＩＤ１は急減してツェナーダイオード３５の導通を維持するための微小電流となる。
可変抵抗回路３３は、高耐圧のＮＭＯＳＦＥＴ２６と、非飽和領域で動作するＮＭＯＳＦＥＴ２６と共にソースフォロア回路を構成する直列の抵抗２８及び２９と、その一方の抵抗２９を短絡するソース抵抗値切り替え用のＮＭＯＳＦＥＴ２７とを備えている。更に、ＮＭＯＳＦＥＴ２７のゲートには、ワンショット回路２４の出力端子が接続されている。ここで、ワンショット回路２４は、論理入力信号Ｓ４が立ち下がる時点ｔ２で所定パルス幅ΔＴ２の切り替え時限パルス信号Ｓ１０を出力する回路である。従って、論理入力信号Ｓ４が立ち下がる時点ｔ２において、ＮＭＯＳＦＥＴ２７のゲートには、切り替え時限パルス信号Ｓ１０が印加される。
かかる構成によって、論理入力信号Ｓ４が立ち下がる別の状態遷移過程の時点ｔ２では、ＮＭＯＳＦＥＴ２６がターンオンするとともに、切り替え時限パルス信号Ｓ１０の発生によりＮＭＯＳＦＥＴ２７がΔＴ２期間だけオン状態に維持される。そのため、ＮＭＯＳＦＥＴ２６のソース抵抗が抵抗２８のみになるので、ＮＭＯＳＦＥＴ２６に流れるドレイン電流ＩＤ２は大きな値となる。しかし、そのΔＴ２期間が過ぎるとＮＭＯＳＦＥＴ２７がオフとなって抵抗２９が抵抗２８に直列接続するため、ＮＭＯＳＦＥＴ２６に流れるドレイン電流ＩＤ２は急減してツェナーダイオード３４の導通を維持するための微小電流となる。
このように、ＮＭＯＳＦＥＴ１９，２６のドレイン電流ＩＤ１，ＩＤ２は、フリップ・フロップ回路ＦＦの遷移過程では急増し、安定状態では微小電流となるので、確実な状態遷移の実現と消費電力の低減に寄与している。以下、急増したときのドレイン電流を「急増電流」と称す。
ＣＭＯＳインバータ３６は、論理入力信号Ｓ４から逆相の低圧系（例えば５［Ｖ］）の反転信号Ｓ２を生成し、生成した信号Ｓ２をＮＭＯＳＦＥＴ１のゲートと、ＮＭＯＳＦＥＴ２６のゲートと、ワンショット回路２４の入力端子とにそれぞれ印可する。
出力バッファ回路５０は、出力段のＮＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ２と、ツェナーダイオード６と、フリップ・フロップ回路ＦＦの一方の状態に遷移する際に出力段ＰＭＯＳＦＥＴ２のゲート容量Ｃ３を急速放電するゲート容量放電回路５１と、フリップ・フロップ回路ＦＦの他方の状態に遷移する際に出力段ＰＭＯＳＦＥＴ２のゲート容量Ｃ３を急速充電するゲート容量充電回路５２とを備えている。
ＮＭＯＳＦＥＴ１のソースは接地に接続され、ドレインはＰＭＯＳＦＥＴ２のドレインに接続され、ゲートはインバータ３６の出力端子に電気的に接続されている。ＰＭＯＳＦＥＴのソースはＶＣＣ電源の高電位側の出力端子に電気的に接続され、ゲートはＰＭＯＳＦＥＴ３のドレインに接続されている。更にＰＭＯＳＦＥＴ２のゲートとＶＣＣ電源の高電位側の出力端子との間に電圧クランプ用のツェナーダイオード６が接続されている。
ゲート容量放電回路５１は、ＰＭＯＳＦＥＴ２のゲート容量Ｃ３のゲートから電荷を引き抜いて接地に供給することでゲートの電圧を下げる回路である。ゲート容量放電回路５１は、論理入力信号Ｓ４によりＮＭＯＳＦＥＴ１９と同期してオン・オフ制御される高耐圧のＮＭＯＳＦＥＴ４と、非飽和領域で動作するＮＭＯＳＦＥＴ４と共にソースフォロア回路（定電流回路）を構成する直列のソース抵抗７及び８と、その一方のソース抵抗８を短絡するソース抵抗値切り替え用のＮＭＯＳＦＥＴ５とを備えている。ＮＭＯＳＦＥＴ５は、ワンショット回路２３からの時限パルス信号Ｓ５をゲートに受けてオン・オフ制御される。
なお、ゲート容量放電回路５１は、役割上名称が異なるが、可変抵抗回路３２及び３３と同様の回路構成を有しており、可変抵抗回路ともいえる。
ゲート容量充電回路５２は、ゲート容量Ｃ３の両端に接続され、ドレイン・ノードＮ２のノード電圧（信号Ｓ３）によりオン・オフ制御される比較的大きな素子のＰＭＯＳＦＥＴ３を備えている。このＰＭＯＳＦＥＴ３のゲートとＶＣＣ電源の高電位側の出力端子との間に電圧クランプ用のツェナーダイオード３４が接続されている。
一方、上記構成のドライバ回路２００から抜き出した図７に示す回路部は、ＮＭＯＳＦＥＴ１、４及び５と、ＰＭＯＳＦＥＴ２及び３と、抵抗７及び８と、ツェナーダイオード６とを含んで構成されている。図７中のＶＯＵＴ（論理出力信号）は出力段のＰＭＯＳＦＥＴ２を介して出力されるドライバ回路２００の出力で、上述したように、図５及び図６の回路例では昇圧コンバータ６０のＮＭＯＳＦＥＴ６３のゲートに接続されている。
以下、図７に示す回路部の動作を説明する。
この回路部は、図８のタイミングチャートに示す通り、信号Ｓ２がハイレベル（５［Ｖ］）となってＮＭＯＳＦＥＴ１がオンとなり、信号Ｓ１がハイレベル（ＶＣＣ）となってＰＭＯＳＦＥＴ２がオフとなると、ＶＯＵＴとしてロウレベル（０［Ｖ］）が出力される。また、信号Ｓ２がロウレベル（０［Ｖ］）となってＮＭＯＳＦＥＴ１がオフとなり、信号Ｓ１がロウレベル（ＶＣＣ−５［Ｖ］）となってＰＭＯＳＦＥＴ２がオンとなると、ＶＯＵＴとしてハイレベル（ＶＣＣ）が出力される。
なお、ＮＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ２は、ドレイン−ソース間電圧（以下、「Ｖｄｓ」と称す）の耐圧が１０［Ｖ］以上と高くなっているが、ゲート−ソース間電圧（以下、「Ｖｇｓ」と称す）の耐圧が５［Ｖ］と低くなっている。そのため、信号Ｓ１はＶＣＣ〜ＶＣＣ−５［Ｖ］、信号Ｓ２は０［Ｖ］〜５［Ｖ］の駆動信号となっている。ＰＭＯＳＦＥＴ２を駆動する信号Ｓ１は図９のタイミングチャートで生成される。即ち、信号Ｓ１は、信号Ｓ３及びＳ４がロウレベルのときにハイレベルとなる。また、図９中の信号Ｓ５はワンショットパルス信号であり、信号Ｓ４の立ち上がりに応じてΔＴ１期間だけ立ち上がる信号である。
ＰＭＯＳＦＥＴ２がオフからオンとなるとき、信号Ｓ１がハイレベル（ＶＣＣ）からロウレベル（ＶＣＣ−５［Ｖ］）となる短い遷移期間（ΔＴ１期間）のみＮＭＯＳＦＥＴ４と、ＮＭＯＳＦＥＴ５とを同時にオンにして、抵抗７でＰＭＯＳＦＥＴ２のゲートをプルダウンする。
具体的に、信号Ｓ１がハイレベルからロウレベルへと遷移するときに、信号Ｓ４をハイレベルにすると共に信号Ｓ５を遷移期間のみハイレベル（５［Ｖ］）にする。その後、信号Ｓ５がロウレベルになるとＮＭＯＳＦＥＴ５はオフとなり、ＮＭＯＳＦＥＴ４のみがオン状態を継続することで、抵抗７と抵抗８との直列接続のインピーダンスでＰＭＯＳＦＥＴ２のオン状態を維持する。このとき、抵抗７は、短時間でＰＭＯＳＦＥＴ２のゲートに蓄積された電荷を引き抜くために低抵抗が選択され、抵抗８は、消費電流を削減するため高抵抗が選択される。これにより、少ない消費電力でスイッチングデバイス（ＮＭＯＳＦＥＴ６３）の駆動が可能となる。また、ＰＭＯＳＦＥＴ２のゲートをプルダウン時にＶｇｓがゲート耐圧を超えないように、ツェナーダイオード６によってソース−ゲート間をクランプしている。
特開平９−２１４３１７号公報
本発明者らは、上記図７に示す回路部の構成を含む従来のドライバ回路を幅広いＶＣＣで使用した際に、ＶＣＣが比較的低い領域でＰＭＯＳＦＥＴ２のゲート容量の放電電流が多くなり過ぎて、放電時にＰＭＯＳＦＥＴ２のＶｇｓが耐圧を超えてしまいＰＭＯＳＦＥＴ２の破壊が起きる場合があるという知見を得た。
ここで、図１０は、ＶＣＣが比較的低い領域でＰＭＯＳＦＥＴ２のＶｇｓが耐圧を超えるメカニズムを説明するための部分回路図である。また、図１１は、ＶＣＣが高いときと低いときの信号Ｓ１とツェナーダイオード６のツェナー電圧Ｖｚ（耐圧）との関係を示す図である。
図１０の部分回路に示すように、ＮＭＯＳＦＥＴ４のソースと接地との間には抵抗Ｒ（抵抗７）が接続されていると共にソースと抵抗Ｒとの接続部と接地との間には寄生容量Ｃ１が接続されている。なお、図１０において、信号Ｓ４が０［Ｖ］から５［Ｖ］に立ち上がったときにＮＭＯＳＦＥＴ４のドレインに流れる電流をｉ０、抵抗７に流れる電流をｉ１、寄生容量Ｃ１に流れる電流をｉ２としている。この構成において、下式（１）〜（３）が成立する。
ｉ０＝Ｋ（５−Ｖｓ−ＶT）2（１＋λＶｄｓ）・・・（１）
Ｖｓ＝Ｒ・ｉ１＝（１／Ｃ１）∫ｉ２ｄｔ・・・（２）
ｉ０＝ｉ１＋ｉ２・・・（３）
上式（１）において、Ｋは定数、ＶTはＮＭＯＳＦＥＴ４の閾値電圧、λはＮＭＯＳＦＥＴ４のチャネル長変調係数である。
仮に電流ｉ０が一定だとすると、上式（２）、（３）より、下式（４）が成立する。
Ｖｓ＝Ｒ・ｉ０（１−ｅｘｐ（−ｔ／（Ｃ１・Ｒ）））・・・（４）
上式（４）において、ｔ＝０となるタイミングは、信号Ｓ４が０［Ｖ］から５［Ｖ］に変わった瞬間のタイミングとなる。
以下、ツェナーダイオード６に過剰な電圧がかかってもクランプするまでに短いものの、ゼロではないある程度の時間を要することを前提として、上記メカニズムを説明する。
（１）ＶＣＣが非常に高いとき
ＶＣＣが非常に高い場合、信号Ｓ４が５［Ｖ］になった瞬間の電流ｉ０が非常に大きくなるため、寄生容量Ｃ１が瞬間的に充電されてＮＭＯＳＦＥＴ４のＶｇｓが小さくなる。Ｖｇｓが小さくなるのでＮＭＯＳＦＥＴ４のオン抵抗が大きくなって電流ｉ０が絞られる。電流ｉ０が絞られるまでに放電されたＰＭＯＳＦＥＴ２のゲート電荷は、寄生容量Ｃ１に溜まった電荷にほぼ等しいので、ＰＭＯＳＦＥＴ２のＶｇｓは耐圧以下にとどまる。その後のＶｇｓの低下スピードは制御されているので、ツェナーダイオード６の応答が間に合う。従って、図１０の高ＶＣＣ側の波形に示すように、Ｖｇｓを耐圧以下にクランプすることができる。
（２）ＶＣＣが中途半端に高いとき
ＶＣＣが中途半端に高い場合、信号Ｓ４が５［Ｖ］になった瞬間の電流ｉ０はある程度大きいが、上記（１）のときよりは小さいので寄生容量Ｃ１の充電に時間がかかるようになる。寄生容量Ｃ１の充電電圧が上記（１）の電流ｉ０が絞られる電圧まで上昇する間に、抵抗Ｒで散逸される電荷が大きくなるので、電流ｉ０が絞られたときのＰＭＯＳＦＥＴ２のＶｇｓは上記（１）と比べてより低下し、図１０の低ＶＣＣ側の波形に示すように、ツェナーダイオード６が応答する前に、ＰＭＯＳＦＥＴ２のＶｇｓが耐圧を超えるようになる。その結果、ゲート破壊が生じる。
即ち、ＰＭＯＳＦＥＴ２のゲートに蓄積された電荷を高速で引き抜くために抵抗Ｒの抵抗値を小さくしているためＶＣＣが比較的低い領域で、抵抗Ｒで散逸される電荷が大きくなってゲート破壊が生じるといった弊害が生じている。
なお、ツェナーダイオード６が理想的な特性を有するダイオードであれば、ＰＭＯＳＦＥＴ２のＶｇｓが耐圧を超える前にクランプがかかるため破壊を阻止することが可能である。しかしながら、実際に製造されるダイオードは、内部インピーダンスと遅延時間とを持つため、広いＶＣＣの範囲でＶｇｓを瞬間的に耐圧以下にクランプすることができないのが現状である。
また、抵抗Ｒの抵抗値を大きくすれば低いＶＣＣでＶｇｓを耐圧以下にすることは可能であるが、ＶＣＣが高いときに信号Ｓ１を十分にプルダウンすることができず、ＰＭＯＳＦＥＴ２がオンできなくなるといった不具合が生じる。
そこで、本発明は、高電圧電源系の電圧の高さに応じて出力段トランジスタのゲートをプルダウンする抵抗の抵抗値を切り替えることで、出力段トランジスタにかかる電圧を耐圧以下に抑えることが可能なドライバ回路を提供することを目的としている。
上記目的を達成するために、本発明の第１の態様に係るドライバ回路は、低電圧電源系で動作する第１の回路から入力された論理入力信号を、高電圧電源系で動作する第２の回路を駆動する論理出力信号に変換するドライバ回路である。このドライバ回路は、前記論理入力信号によりオン・オフ制御される第１導電型のトランジスタである第１トランジスタと、前記高電圧電源系の高電位側と低電位側との間で前記第１トランジスタと直列接続され、前記第１トランジスタとは排他的にオン・オフ制御される第２導電型のトランジスタである第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの接続部の電圧によってオン・オフ制御される出力段の第２導電型のトランジスタである出力段トランジスタと、を備える。加えて、前記第１トランジスタを介して前記出力段トランジスタのゲートと前記高電圧電源系の低電位側との間に接続された可変抵抗回路を備える。更に、前記第１トランジスタがターンオンするタイミングで前記可変抵抗回路の抵抗値を所定期間低下させるとともに、前記高電圧電源系の電圧が予め設定した基準電圧よりも高いときは、前記所定期間における前記可変抵抗回路の抵抗値を第１の抵抗値に切り替え、前記高電圧電源系の電圧が前記基準電圧以下のときは、前記所定期間における前記可変抵抗回路の抵抗値を前記第１の抵抗値よりも大きい第２の抵抗値に切り替える抵抗切り替え回路を備える。
また、上記目的を達成するために、本発明の第２の態様に係るドライバ回路は、低電圧電源系で動作する第１の回路から入力された論理入力信号を、高電圧電源系で動作する第２の回路を駆動する論理出力信号に変換するドライバ回路である。このドライバ回路は、第１導電型のトランジスタである第１トランジスタと、前記高電圧電源系の高電位側と低電位側との間で前記第１トランジスタと直列接続される第２導電型のトランジスタである第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの接続部の電圧によってオン・オフ制御される出力段の第２導電型のトランジスタである出力段トランジスタと、前記第１トランジスタを介して前記出力段トランジスタのゲートと前記高電圧電源系の低電位側との間に接続された可変抵抗回路と、前記論理入力信号により互いに相補的にオン・オフ制御される第１導電型のトランジスタである第３トランジスタ及び第４トランジスタと、前記高電圧電源系の高電位側と低電位側との間で前記第３トランジスタと直列接続される第２導電型のトランジスタである第５トランジスタと、前記高電圧電源系の高電位側と低電位側との間で前記第４トランジスタと直列接続される第２導電型のトランジスタである第６トランジスタとを有し、前記第３トランジスタと前記第５トランジスタとの接続点である第１の記憶ノードが前記第６トランジスタのゲートに接続されるとともに、前記第４トランジスタと前記第６トランジスタとの接続点である第２の記憶ノードが前記第５トランジスタのゲートに接続されて、前記第３及び第４トランジスタのゲート入力端子となるフリップ・フロップ回路とを備える。加えて、前記第１の記憶ノードが前記第２トランジスタのゲートに接続されるとともに、前記第２の記憶ノードが前記第１トランジスタのゲートに接続されている。更に、前記第１トランジスタがターンオンするタイミングで前記可変抵抗回路の抵抗値を所定期間低下させるとともに、前記高電圧電源系の電圧が予め設定した基準電圧よりも高いときは、前記所定期間における前記可変抵抗回路の抵抗値を第１の抵抗値に切り替え、前記高電圧電源系の電圧が前記基準電圧以下のときは、前記所定期間における前記可変抵抗回路の抵抗値を前記第１の抵抗値よりも大きい第２の抵抗値に切り替える抵抗切り替え回路を備える。
以上説明したように、高電圧電源系の電圧が予め設定した基準電圧よりも高いときは、所定期間における可変抵抗回路の抵抗値を第１の抵抗値に切り替え、高電圧電源系の電圧が基準電圧以下のときは可変抵抗回路の抵抗値を第１の抵抗値よりも大きい第２の抵抗値に切り替える。これによって、高電圧電源系の電圧が基準電圧以下のとき（中途半端に高い電圧になるとき）に比較的高抵抗な第２の抵抗値によって出力段トランジスタのゲートをプルダウンすることが可能となり、出力段トランジスタのゲート容量からの放電電流を抑えることが可能となる。その結果、出力段トランジスタに耐圧を超えた電圧が印加されるのを防ぐことが可能となり、広い高電圧電源系の電圧範囲でのスイッチングデバイスの駆動について信頼性を向上することが可能となる。
本発明の実施形態に係るドライバ回路の一例を示す図である。 図１のドライバ回路から本発明の特徴部に係る回路部分を抜粋した回路部を示す図である。 ＶＣＣを可変させたときの抵抗切り替え回路の動作を示すタイミングチャートである。 実施形態の構成におけるＶＣＣが高いときと低いときの信号Ｓ１とツェナーダイオード６のツェナー電圧Ｖｚとの関係を示す図である。 従来技術のレベルシフト回路を有するドライバ回路の一例を示す図である。 ドライバ回路で駆動されるスイッチングデバイスの一例である昇圧コンバータの一例を示す回路図である。 図５の回路から一部を抜粋した回路部を示す図である。 図７に示す回路部のスイッチング動作を示すタイミングチャートである。 図７に示す回路部のスイッチング動作を示すタイミングチャートである。 ＶＣＣが比較的低い領域でＰＭＯＳＦＥＴ２のＶｇｓが耐圧を超えるメカニズムを説明するための部分回路図である。 従来構成におけるＶＣＣが高いときと低いときの信号Ｓ１とツェナーダイオード６のツェナー電圧Ｖｚとの関係を示す図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものも含まれており、部材ないし部分の縦横の寸法や縮尺は実際のものとは異なる場合があることに留意すべきである。従って、具体的な寸法や縮尺は以下の説明を参酌して判断すべき場合がある。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
〔実施形態〕
〔構成〕
まず、本発明の実施形態に係るドライバ回路１００の構成を説明する。
以下、上記説明した図５に示すドライバ回路２００と同様の構成部には同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
ドライバ回路１００は、図１に示すように、レベルシフト回路３０と、出力バッファ回路５０とを備えている。ドライバ回路１００の出力バッファ回路５０におけるＰＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ１との接続部（ＶＯＵＴの出力端子）は、昇圧コンバータ６０のＮＭＯＳＦＥＴ６３のゲートに接続されている。
レベルシフト回路３０は、フリップ・フロップ回路ＦＦと、プルダウン抵抗切り替え回路３１と、可変抵抗回路３２及び３３と、ツェナーダイオード３４及び３５と、ＣＭＯＳインバータ３６と、ワンショット回路２３及び２４とを備えている。即ち、図５に示すレベルシフト回路１３０に、プルダウン抵抗切り替え回路３１を追加した構成となっている。
更に、ゲート容量放電回路５１を構成する抵抗７が、これよりも高抵抗な抵抗７’に変更されている。即ち、従来の低いＶＣＣにてＰＭＯＳＦＥＴ２のゲート破壊を生じさせていた抵抗値よりも高い抵抗値の抵抗７’に変更している。
プルダウン抵抗切り替え回路３１は、電圧検出回路３１ａと、切り替え回路３１ｂと、抵抗９と、ＮＭＯＳＦＥＴ１０と、コンパレータ１４と、基準電圧源１５とを備えている。
電圧検出回路３１ａは、高圧系のＶＣＣ電源の電圧ＶＣＣ（例えば、１０［Ｖ］〜６０［Ｖ］）を分圧した分圧電圧Ｓ６を検出する回路であり、抵抗１６及び１７を備えている。
抵抗１６及び１７は、下式（５）に示すように、ＶＣＣをそれよりも低い電圧に分圧する抵抗である。抵抗１６の一端部はＶＣＣ電源の高電位側の出力端子に電気的に接続され他端部は抵抗１７の一端部に電気的に接続されている。一方、抵抗１７の他端部は接地に接続されている。抵抗１６と抵抗１７との接続部は、コンパレータ１４の２つある入力端子の一方に電気的に接続されている。即ち、抵抗１６と抵抗１７とで分圧された分圧電圧Ｓ６がコンパレータ１４の一方の入力端子に入力される。
Ｓ６＝ＶＣＣ・抵抗１７／（抵抗１６＋抵抗１７）・・・（５）
例えば、抵抗１６及び１７を同じ抵抗値とすることで、分圧電圧Ｓ６は「ＶＣＣ／２」となる。
基準電圧源１５は、基準電圧Ｖｒｅｆを供給する電源であり、その高電位側の出力端子がコンパレータ１４の他方の入力端子に電気的に接続されている。即ち、コンパレータ１４の他方の入力端子には、基準電圧Ｖｒｅｆが入力される。ここで、基準電圧Ｖｒｅｆは、ＰＭＯＳＦＥＴ２のゲートをプルダウンするプルダウン抵抗が抵抗９のときに、ＰＭＯＳＦＥＴ２のゲートが壊れる最大電圧と、壊れない最低電圧との境界の電圧を基準に設定されている。具体的に、本実施形態では、ＶＣＣを分圧しているのでその分圧による低下分と、安全マージンとを考慮して設定されている。
コンパレータ１４は、入力された分圧電圧Ｓ６と基準電圧Ｖｒｅｆとを比較し、その比較結果を示す信号Ｓ７を出力する。具体的に、分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも高くなるとハイレベルの信号Ｓ７を出力し、分圧電圧Ｓ６が基準電圧Ｖｒｅｆ以下になるとロウレベルの信号Ｓ７を出力する。
切り替え回路３１ｂは、ＰＭＯＳＦＥＴ２のゲートをプルダウンする抵抗を切り替えるための信号Ｓ８及びＳ９を生成する回路であり、アンド回路１１及び１２と、インバータ１３とを備えている。
インバータ１３は、コンパレータ１４から出力された信号Ｓ７を反転する回路であり、その入力端子はコンパレータ１４の出力端子に電気的に接続され、その出力端子はアンド回路１１の２つある入力端子の一方に電気的に接続されている。即ち、インバータ１３の入力端子には信号Ｓ７が入力され、アンド回路１１の一方の入力端子には信号Ｓ７を反転した信号ｘＳ７が入力される。
アンド回路１１は、その入力端子の他方がワンショット回路２３の出力端子に電気的に接続され、その出力端子がＮＭＯＳＦＥＴ５のゲートに電気的に接続されている。アンド回路１１は、インバータ１３から出力された信号ｘＳ７とワンショット回路２３から出力された信号Ｓ５との論理積を演算してその演算結果を示す信号Ｓ８を出力する。具体的に、入力信号が双方ともハイレベルのときにハイレベルの信号Ｓ８を出力し、入力信号の少なくとも一方がロウレベルのときにロウレベルの信号Ｓ８を出力する。
アンド回路１２は、その２つある入力端子の一方がコンパレータ１４の出力端子に電気的に接続され、他方がワンショット回路２３の出力端子に電気的に接続されている。即ち、アンド回路１２の一方の入力端子には信号Ｓ７が入力され、他方の入力端子には信号Ｓ５が入力される。アンド回路１２は、入力された信号Ｓ７と信号Ｓ５との論理積を演算してその演算結果を示す信号Ｓ９を出力する。具体的に、入力信号が双方ともハイレベルのときにハイレベルの信号Ｓ９を出力し、入力信号の少なくとも一方がロウレベルのときにロウレベルの信号Ｓ９を出力する。
ＮＭＯＳＦＥＴ１０は、そのソースが接地に接続され、そのゲートがアンド回路１２の出力端子に電気的に接続されている。即ち、ＮＭＯＳＦＥＴ１０のゲートには信号Ｓ９が入力され、この信号Ｓ９によってオン・オフ制御される。
抵抗９は、ＮＭＯＳＦＥＴ４及び１０が共にオンとなる時にＰＭＯＳＦＥＴ２のゲートをプルダウンする抵抗であり、一端部がＮＭＯＳＦＥＴ４のソースに電気的に接続され、他端部がＮＭＯＳＦＥＴ１０のドレインに電気的に接続されている。なお、本実施形態では、抵抗値の大小関係が「抵抗９＜抵抗７’」の関係となっている。また、抵抗９の抵抗値は、基準電圧Ｖｒｅｆよりも高いＶＣＣにて、ＰＭＯＳＦＥＴ２のＶｇｓが耐圧を超えずに正常に動作する抵抗値の範囲に設定されている。例えば、従来の抵抗７の抵抗値と同様の抵抗値に設定されている。
一方、本実施形態のＮＭＯＳＦＥＴ５は、アンド回路１１から出力された信号Ｓ８によりオン・オフ制御される。即ち、信号Ｓ８がハイレベルのときにオンとなってＰＭＯＳＦＥＴ２のゲートをプルダウンするプルダウン抵抗を抵抗７’のみに切り替え、信号Ｓ８がロウレベルのときにオフとなってプルダウン抵抗を抵抗７’と抵抗８との直列抵抗に切り替える。
なお、図１中の符号Ｃ１はＮＭＯＳＦＥＴ４のソースに接続された寄生容量であり、符号Ｃ２はＰＭＯＳＦＥＴ３のソース−ゲート間に接続された寄生容量（ゲート容量）であり、符号Ｃ３はＰＭＯＳＦＥＴ２のソース−ゲート間に接続された寄生容量（ゲート容量）である。
〔動作〕
次に、図１〜図４に基づき本発明に係るドライバ回路１００の動作を説明する。
まず、図２〜図４に基づき本発明の特徴部であるプルダウン抵抗切り替え回路３１の動作について詳細に説明する。図２に示す回路部は、図１に示すドライバ回路１００から、プルダウン抵抗切り替え回路３１と、図６に示す回路部とを抜粋したものである。但し、図６の抵抗７が抵抗７’に変更されている。
即ち、図２に示す回路部は、プルダウン抵抗切り替え回路３１と、ＮＭＯＳＦＥＴ１、４及び５と、ＰＭＯＳＦＥＴ２及び３と、抵抗７’及び８と、ツェナーダイオード６とを含んで構成されている。
以下、分圧電圧Ｓ６を基準電圧Ｖｒｅｆよりも低い電圧から高い電圧へと線形に可変させていったときの動作を説明する。
図３に示すように、時刻ｔ０以前においては、分圧電圧Ｓ６が基準電圧Ｖｒｅｆ以下であるため、コンパレータ１４の出力信号Ｓ７がロウレベルを維持する。信号Ｓ７がロウレベルの場合、信号Ｓ５がハイレベルになってもアンド回路１２の出力信号Ｓ９はロウレベルを維持するため、ＮＭＯＳＦＥＴ１０はオフ状態を維持する。
また、信号Ｓ７はインバータ１３で反転されてハイレベルの信号ｘＳ７としてアンド回路１１に入力される。そのため、信号Ｓ５がハイレベルになるとアンド回路１１の出力信号Ｓ８もハイレベルになりＮＭＯＳＦＥＴ５がオンとなる。このとき、制御回路３００から入力された信号Ｓ４（論理入力信号）がハイレベルとなってＮＭＯＳＦＥＴ４もオンとなっており、ＰＭＯＳＦＥＴ２のゲートは抵抗７’によってプルダウンされる。
このように、電圧が低い場合（Ｓ６≦Ｖｒｅｆ）は、抵抗７’によってプルダウンされるため、従来の抵抗７でプルダウンしたときと比較して放電電流を低減することが可能となる。これにより、ＰＭＯＳＦＥＴ２がオフからオンに遷移する時の電圧を抵抗７でプルダウンしたときと比較して高くすることが可能となる。その結果、図４の低ＶＣＣ側の波形に示すように、Ｖｇｓが耐圧以下にとどまってツェナーダイオード６によるＶｇｓのクランプが間に合うようになり、Ｖｇｓが耐圧を超えることがない。
一方、時刻ｔ０を過ぎると、分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも大きくなるため、コンパレータ１４の出力信号Ｓ７はロウレベルからハイレベルに反転する。信号Ｓ７はインバータ１３で反転されてロウレベルの信号ｘＳ７としてアンド回路１１に入力される。そのため、信号Ｓ５がハイレベルになるとアンド回路１１の出力信号Ｓ８はロウレベルになりＮＭＯＳＦＥＴ５がオフとなる。一方、信号Ｓ７がハイレベルになると、信号Ｓ５がハイレベルになるタイミングでアンド回路１２の出力信号Ｓ９がハイレベルとなり、ＮＭＯＳＦＥＴ１０がオンとなる。このとき、信号Ｓ４がハイレベルとなってＮＭＯＳＦＥＴ４もオンとなっており、ＰＭＯＳＦＥＴ２のゲートは抵抗９によってプルダウンされる。即ち、ＶＣＣが高いときに（Ｓ６＞Ｖｒｅｆ）、ＰＭＯＳＦＥＴ２のゲートは、抵抗７’の抵抗値よりも小さい抵抗値の抵抗９でプルダウンされる。この場合は、従来と同様に、ツェナーダイオード６によるＶｇｓのクランプが間に合うため、図４の高ＶＣＣ側の波形に示すように、Ｖｇｓが耐圧を超えることがない。
次に、ドライバ回路１００の全体の動作を説明する。
いまＶＣＣが低く、ＶＣＣの分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも低いとする。この場合、コンパレータ１４からロウレベルの信号Ｓ７が出力され、インバータ１３から信号Ｓ７を反転させたハイレベルの信号ｘＳ７が出力される。
この状態で、入力信号Ｓ４がハイレベルになると、ワンショット回路２３からパルス幅ΔＴ１のパルス信号Ｓ５が出力され、入力信号Ｓ４はＮＭＯＳＦＥＴ４及び１９をオンにする。一方、パルス信号Ｓ５は、ＮＭＯＳＦＥＴ２０をオンにするとともに、アンド回路１１を介してＮＭＯＳＦＥＴ５をオンにする。ＮＭＯＳＦＥＴ４及び５がオンになることで、ＰＭＯＳＦＥＴ２のゲートが抵抗７’によってプルダウンされる。
この時、入力信号Ｓ４をインバータ３６で反転させた信号Ｓ２はロウレベルとなっており、ワンショット回路２４からの出力（幅ΔＴ２のパルス信号Ｓ１０）もロウレベルを維持している。そのため、ＮＭＯＳＦＥＴ１、２７及び２６はオフ状態となっている。
ＮＭＯＳＦＥＴ２６及び２７がオフの状態で、ＮＭＯＳＦＥＴ１９及び２０がオンになると、ＰＭＯＳＦＥＴ２５は抵抗２１経由でゲート電圧が引き下げられてオンとなる。
ＰＭＯＳＦＥＴ２５がオン状態になると、ＰＭＯＳＦＥＴ３のゲートに入力される信号Ｓ３がＶＣＣに引き上げられてＰＭＯＳＦＥＴ３はオフとなり、ＶＣＣからＰＭＯＳＦＥＴ２のゲートに供給される経路が遮断される。
一方、上述の通りＮＭＯＳＦＥＴ４及び５はオン状態となっているため、ＰＭＯＳＦＥＴ２のゲートに入力される信号Ｓ１はロウレベルとなりＰＭＯＳＦＥＴ２はオンとなる。
上述の通り、ＮＭＯＳＦＥＴ１はオフ状態となっているため、ＶＯＵＴはハイレベルとなり、昇圧コンバータ６０のＮＭＯＳＦＥＴ６３がオンとなる。
その後、ΔＴ１が経過するとパルス信号Ｓ５はロウレベルとなり、ＮＭＯＳＦＥＴ５及び２０がオフとなる。
入力信号Ｓ４はハイレベルを維持するため、ＮＭＯＳＦＥＴ４及び１９はオン状態を維持し、ＰＭＯＳＦＥＴ２のゲートは抵抗７’と抵抗８の直列抵抗でプルダウンされ、ＰＭＯＳＦＥＴ２５のゲートは抵抗２１と抵抗２２の直列抵抗でプルダウンされてＰＭＯＳＦＥＴ２及び２５はオン状態を維持する。
この時、パルス信号Ｓ５がハイレベルの期間よりも抵抗値が増加しているため、小さい消費電力でＶＯＵＴをオンの状態に維持する事が可能となる。
一方、ＶＣＣが高く分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも高いときは、コンパレータ１４の出力信号Ｓ７がハイレベルとなりインバータ１３で反転された信号ｘＳ７はロウレベルとなる。
これにより、上述した分圧電圧Ｓ６が基準電圧Ｖｒｅｆ以下となる場合に対して、パルス信号Ｓ５がハイレベルの期間にオンとなるＭＯＳＦＥＴがＮＭＯＳＦＥＴ５からＮＭＯＳＦＥＴ１０に変化する。即ち、パルス信号Ｓ５がハイレベルの期間にＮＭＯＳＦＥＴ４及び１０が共にオンになって、ＰＭＯＳＦＥＴ２のゲートが抵抗９によってプルダウンされる。
ここで、抵抗９は抵抗７’よりも小さい。そのため、ＶＣＣが低いときは高いときと比較してＰＭＯＳＦＥＴ２のゲートを引き下げる電流値が少なくなり、ＶＣＣが低いときにゲート電圧が耐圧を超えてＰＭＯＳＦＥＴ２のゲートにダメージが入ることを防止する。
なお、ＰＭＯＳＦＥＴ２のゲートをＮＭＯＳＦＥＴ４のゲートがオンとなっている期間引き下げる動作は、ＮＭＯＳＦＥＴ１９及び２６をオンにするときと同じであり、ＰＭＯＳＦＥＴ１８及び２５もＶＣＣが低いときにゲート電圧が耐圧を超えてゲートにダメージが入る可能性が考えられる。しかし、一般的にはＰＭＯＳＦＥＴ２に対してＰＭＯＳＦＥＴ１８及び２５のデバイスサイズが小さいため、ＮＭＯＳＦＥＴ１９及び２６のデバイスサイズもＮＭＯＳＦＥＴ４よりも小さくすることが多い。そのため、ＮＭＯＳＦＥＴ４の寄生容量Ｃ１に対しＮＭＯＳＦＥＴ１９及び２６の寄生容量値（図示略）は十分小さい。このことから、本実施形態では、回路簡略化のためにＶＣＣによってＰＭＯＳＦＥＴ１８及び２５を引き下げる抵抗を切り替える回路（プルダウン抵抗切り替え回路）を省略している。
上記説明した動作及び判定において、入力信号Ｓ４がロウレベルとなるときは、反転信号Ｓ２がハイレベルとなりＮＭＯＳＦＥＴ１がオンとなる。また、ＮＭＯＳＦＥＴ４がオフとなってＰＭＯＳＦＥＴ３のゲートを引き下げる経路が遮断されるとともに、ワンショット回路２４の出力するパルス信号Ｓ１０がハイレベルになり、ＮＭＯＳＦＥＴ２６及び２７がオンとなる。
これにより、ＰＭＯＳＦＥＴ３のゲート信号が抵抗２８で引き下げられ、ＰＭＯＳＦＥＴ３がオンとなり、ＰＭＯＳＦＥＴ２のゲート信号がＶＣＣまで引き上げられてＰＭＯＳＦＥＴ２がオフとなる。そのため、ＶＣＣからＶＯＵＴへの電流供給が遮断されてＶＯＵＴがロウレベルとなり、ＮＭＯＳＦＥＴ６３はオフとなる。
以上の動作により信号Ｓ４のハイ・ロウでＮＭＯＳＦＥＴ６３をオン・オフ制御する事が可能である。
実施形態において、制御回路３００が第１の回路に対応し、昇圧コンバータ６０が第２の回路に対応し、プルダウン抵抗切り替え回路３１が抵抗切り替え回路に対応する。
また、実施形態において、抵抗７’の抵抗値が第２の抵抗値に対応し、抵抗９の抵抗値が第１の抵抗値に対応し、抵抗７’及び８の直列抵抗の抵抗値が第３の抵抗値に対応し、ＰＭＯＳＦＥＴ２が出力段トランジスタに対応する。
また、実施形態において、ＮＭＯＳＦＥＴ４が第１トランジスタに対応し、ＰＭＯＳＦＥＴ３が第２トランジスタに対応し、ＮＭＯＳＦＥＴ１９が第３トランジスタに対応する。
また、実施形態において、ＮＭＯＳＦＥＴ２６が第４トランジスタに対応し、ＰＭＯＳＦＥＴ１８が第５トランジスタに対応し、ＰＭＯＳＦＥＴ２５が第６トランジスタに対応し、分圧電圧Ｓ６が高圧系電圧に対応する。
〔実施形態の作用及び効果〕
実施形態に係るドライバ回路１００は、レベルシフト回路３０と、出力バッファ回路５０とを備える。出力バッファ回路５０が、低圧系（５［Ｖ］電源）の論理入力信号Ｓ４によりオン・オフ制御されるＮＭＯＳＦＥＴ４と、高圧系（ＶＣＣ電源）の高電位側と低電位側との間でＮＭＯＳＦＥＴ４と直列接続されるＰＭＯＳＦＥＴ３と、ＮＭＯＳＦＥＴ４とＰＭＯＳＦＥＴ３との接続部の電圧によってオン・オフ制御される出力段のＰＭＯＳＦＥＴ２と、ＮＭＯＳＦＥＴ４を介してＰＭＯＳＦＥＴ２のゲートとＶＣＣ電源の低電位側との間に接続されたゲート容量放電回路（可変抵抗回路）５１と、を備える。更に、レベルシフト回路３０が、論理入力信号Ｓ４により互いに相補的にオン・オフ制御されるＮＭＯＳＦＥＴ１９及び２６と、ＶＣＣ電源の高電位側と低電位側との間でＮＭＯＳＦＥＴ１９と直列接続されるＰＭＯＳＦＥＴ１８と、ＶＣＣ電源の高電位側と低電位側との間でＮＭＯＳＦＥＴ２６と直列接続されるＰＭＯＳＦＥＴ２５とを有し、ＮＭＯＳＦＥＴ１９とＰＭＯＳＦＥＴ１８との接続点である第１の記憶ノードＮ１がＰＭＯＳＦＥＴ２５のゲートに接続されるとともに、ＮＭＯＳＦＥＴ２６とＰＭＯＳＦＥＴ２５との接続点である第２の記憶ノードＮ２がＰＭＯＳＦＥＴ１８のゲートに接続されて、ＮＭＯＳＦＥＴ１９及び２６のゲートが入力端子となる広義のフリップ・フロップ回路を備える。また、第１の記憶ノードＮ２がＰＭＯＳＦＥＴ３のゲートに接続されている。更に、レベルシフト回路３０が、ＮＭＯＳＦＥＴ４がターンオンするタイミングでゲート容量放電回路（可変抵抗回路）５１の抵抗値を所定期間（ΔＴ１期間）低下させるとともに、ＶＣＣ電源の電圧（実施形態ではＶＣＣに相当する分圧電圧Ｓ６）が予め設定した基準電圧Ｖｒｅｆよりも高いときは、ΔＴ１期間におけるゲート容量放電回路５１のプルダウン抵抗を第１の抵抗値の抵抗９に切り替え、分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも低いときは、ΔＴ１期間におけるプルダウン抵抗を第１の抵抗値よりも大きい第２の抵抗値の抵抗７’に切り替える抵抗切り替え回路３１を備える。
この構成であれば、ＶＣＣ電源の電圧ＶＣＣを示す分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも高いときは、ΔＴ１期間におけるプルダウン抵抗を抵抗９に切り替え、分圧電圧Ｓ６が基準電圧Ｖｒｅｆ以下のときはプルダウン抵抗を抵抗９の抵抗値よりも大きい抵抗値の抵抗７’に切り替えることが可能である。これによって、ＶＣＣが低い領域（中途半端に高い電圧値にとなる領域）で比較的高抵抗な抵抗７’によってプルダウンすることが可能となるので、ＰＭＯＳＦＥＴ２のゲートからの放電電流を抑えることが可能となる。その結果、ＰＭＯＳＦＥＴ２に耐圧を超えた電圧が印加されるのを防ぐことが可能となり、広い高圧系の電圧範囲でのスイッチングデバイスの駆動について信頼性を向上することが可能となる。
また、実施形態に係るドライバ回路１００は、更に、抵抗切り替え回路３１が、ＶＣＣ電源の電圧ＶＣＣを抵抗１６及び１７で分圧した分圧電圧Ｓ６を高圧系電圧（ＶＣＣを示す電圧）として検出する電圧検出回路３１ａと、電圧検出回路３１ａで検出した分圧電圧Ｓ６と基準電圧源１５の電圧である基準電圧Ｖｒｅｆとを比較するコンパレータ１４とを備える。更に、コンパレータ１４の出力信号Ｓ７のレベルが、分圧電圧Ｓ６が基準電圧Ｖｒｅｆよりも高いことを示すハイレベルであるときはΔＴ１期間におけるプルダウン抵抗を抵抗９に切り替え、出力信号Ｓ７のレベルが、分圧電圧Ｓ６が基準電圧Ｖｒｅｆ以下であることを示すロウレベルのときはΔＴ１期間におけるプルダウン抵抗を抵抗７’に切り替える切り替え回路３１ｂと、を備える。
この構成であれば、高電圧電源であるＶＣＣ電源の電圧ＶＣＣを分圧して低い電圧へと落とすことが可能となり、後段のコンパレータ１４での比較処理において、動作電圧及び基準電圧源１５の電圧を低くすることが可能となる。これにより、コンパレータ１４の耐圧を低くすることが可能となり部品コストを低減することが可能となる。
また、実施形態に係るドライバ回路１００は、更に、レベルシフト回路３０が、第１及び第２の記憶ノードＮ１及びＮ２とＶＣＣ電源の高電位側との間と、ＰＭＯＳＦＥＴ２のゲートとＶＣＣ電源の高電位側との間とにそれぞれ接続された電圧クランプ用のツェナーダイオード３４、３５及び６を備えている。
この構成であれば、ＰＭＯＳＦＥＴ２、１０及び２５の耐圧を低耐圧にすることが可能となる。
また、実施形態に係るドライバ回路１００は、更に、ゲート容量放電回路（可変抵抗回路）５１が、ΔＴ１期間を経過後にＰＭＯＳＦＥＴ２のゲートのプルダウン抵抗を抵抗７’の抵抗値よりも大きい抵抗値の抵抗（抵抗７’と８の直列抵抗）に切り替える。
この構成であれば、ＮＭＯＳＦＥＴ４のドレイン電流ＩＤ３として、ΔＴ１期間に急増電流を流してＰＭＯＳＦＥＴ２の状態遷移を高速化した後に、微少電流へと戻すことが可能となる。これによって、消費電力を低減することが可能となる。
〔変形例〕
なお、上記実施形態では、電圧検出回路３１ａが、ＶＣＣを分圧した分圧電圧Ｓ６を検出する構成としたが、この構成に限らず、ＶＣＣそのものを検出する構成としてもよい。この場合は、コンパレータ１４にて、ＶＣＣと基準電圧Ｖｒｅｆとを比較することになるので、基準電圧ＶｒｅｆについてＶＣＣに対応した電圧に設定する必要がある。
また、上記実施形態では、ドライバ回路１００で駆動するスイッチングデバイスとして、図６に示す昇圧コンバータ６０のＮＭＯＳＦＥＴ６３を例に挙げたが、この構成に限らない。例えば、他の構成の昇圧コンバータのスイッチングデバイスを駆動しても良いし、昇圧に限らず、降圧コンバータ、昇降圧コンバータ、反転コンバータ等の他のコンバータのスイッチングデバイスを駆動する構成としてもよい。
また、上記実施形態では、各トランジスタをＭＯＳＦＥＴ等のユニポーラトランジスタから構成しているが、この構成に限らず、バイポーラトランジスタ等の他のトランジスタを用いてドライバ回路を構成してもよい。
また、上記実施形態では、論理入力信号Ｓ４の低レベル電圧をＶＳＳ、その高レベル電圧をＶＤＤとして、ＶＳＳを０［Ｖ］、ＶＤＤを５［Ｖ］とし、論理出力信号ＶＯＵＴの低レベル電圧をＶＥＥ、その高レベル電圧をＶＣＣとして、ＶＥＥを０［Ｖ］とし、ＶＣＣを１０［Ｖ］〜６０［Ｖ］としたがこの構成に限らない。低電圧電源（ＶＤＤ−ＶＳＳ）＜高電圧電源（ＶＣＣ−ＶＥＥ）の関係を満たせばよく、他の電圧としてもよい。
また、上記実施形態では、上記ＶＳＳ、ＶＤＤ、ＶＥＥ及びＶＣＣの関係をＶＳＳ＝ＶＥＥ＜ＶＤＤ＜ＶＣＣとしたがこの構成に限らない。例えば、ＶＥＥ＜ＶＣＣ≦ＶＳＳ＜ＶＤＤ、ＶＥＥ＜ＶＳＳ＜ＶＣＣ≦ＶＤＤ、ＶＳＳ≦ＶＥＥ＜ＶＤＤ≦ＶＣＣ、ＶＳＳ＜ＶＤＤ≦ＶＥＥ＜ＶＣＣなど他の構成としてもよい。
１，５，１０，２０，５５ ＮＭＯＳＦＥＴ
２ ＰＭＯＳＦＥＴ（出力段トランジスタ）
３ ＰＭＯＳＦＥＴ（第２トランジスタ）
４ ＮＭＯＳＦＥＴ（第１トランジスタ）
６，３４，３５ ツェナーダイオード
７，７’，８，９，１６，１７，２１，２２，５３，５４ 抵抗
１１，１２ アンド回路
１３ インバータ回路
１４ コンパレータ
１５ 基準電圧源
１８ ＰＭＯＳＦＥＴ（第５トランジスタ）
１９ ＮＭＯＳＦＥＴ（第３トランジスタ）
２３，２４ ワンショット回路
２５ ＰＭＯＳＦＥＴ（第６トランジスタ）
２６ ＮＭＯＳＦＥＴ（第４トランジスタ）
３０，１３０ レベルシフト回路
３１ プルダウン抵抗切り替え回路
３１ａ 電圧検出回路
３１ｂ 切り替え回路
３２，３３ 可変抵抗回路
３６ ＣＭＯＳインバータ
５０ 出力バッファ回路
５１ ゲート容量放電回路
５２ ゲート容量充電回路
６０ 昇圧コンバータ（第２の回路）
６３ ＮＭＯＳＦＥＴ
１００，２００ ドライバ回路
３００ 制御回路（第１の回路）
ＦＦ フリップ・フロップ回路
Ｎ１，Ｎ２ ドレイン・ノード（記憶ノード）
Ｃ１〜Ｃ３ 寄生容量
Ｓ４ 狭論理振幅の論理入力信号
ＶＯＵＴ 広論理振幅の論理出力信号

Claims (9)

  1. 低電圧電源系で動作する第１の回路から入力された論理入力信号を、高電圧電源系で動作する第２の回路を駆動する論理出力信号に変換するドライバ回路であって、
    前記論理入力信号によりオン・オフ制御される第１導電型のトランジスタである第１トランジスタと、
    前記高電圧電源系の高電位側と低電位側との間で前記第１トランジスタと直列接続され、前記第１トランジスタとは排他的にオン・オフ制御される第２導電型のトランジスタである第２トランジスタと、
    前記第１トランジスタと前記第２トランジスタとの接続部の電圧によってオン・オフ制御される出力段の第２導電型のトランジスタである出力段トランジスタと、
    前記第１トランジスタを介して前記出力段トランジスタのゲートと前記高電圧電源系の低電位側との間に接続された可変抵抗回路と、
    前記第１トランジスタがターンオンするタイミングで前記可変抵抗回路の抵抗値を所定期間低下させるとともに、前記高電圧電源系の電圧が予め設定した基準電圧よりも高いときは、前記所定期間における前記可変抵抗回路の抵抗値を第１の抵抗値に切り替え、前記高電圧電源系の電圧が前記基準電圧以下のときは、前記所定期間における前記可変抵抗回路の抵抗値を前記第１の抵抗値よりも大きい第２の抵抗値に切り替える抵抗切り替え回路と、を備えるドライバ回路。
  2. 前記第１導電型のトランジスタは、Ｎチャンネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）であり、前記第２導電型のトランジスタは、Ｐチャンネル型のＭＯＳＦＥＴである請求項１に記載のドライバ回路。
  3. 前記出力段トランジスタのゲートと前記高電圧電源系の高電位側との間に接続されたツェナーダイオードを備えている請求項１又は２に記載のドライバ回路。
  4. 低電圧電源系で動作する第１の回路から入力された論理入力信号を、高電圧電源系で動作する第２の回路を駆動する論理出力信号に変換するドライバ回路であって、
    前記論理入力信号によりオン・オフ制御される第１導電型のトランジスタである第１トランジスタと、
    前記高電圧電源系の高電位側と低電位側との間で前記第１トランジスタと直列接続される第２導電型のトランジスタである第２トランジスタと、
    前記第１トランジスタと前記第２トランジスタとの接続部の電圧によってオン・オフ制御される出力段の第２導電型のトランジスタである出力段トランジスタと、
    前記第１トランジスタを介して前記出力段トランジスタのゲートと前記高電圧電源系の低電位側との間に接続された可変抵抗回路と、
    前記論理入力信号により互いに相補的にオン・オフ制御される第１導電型のトランジスタである第３トランジスタ及び第４トランジスタと、前記高電圧電源系の高電位側と低電位側との間で前記第３トランジスタと直列接続される第２導電型のトランジスタである第５トランジスタと、前記高電圧電源系の高電位側と低電位側との間で前記第４トランジスタと直列接続される第２導電型のトランジスタである第６トランジスタとを有し、前記第３トランジスタと前記第５トランジスタとの接続点である第１の記憶ノードが前記第６トランジスタのゲートに接続されるとともに、前記第４トランジスタと前記第６トランジスタとの接続点である第２の記憶ノードが前記第５のトランジスタのゲートに接続されて、前記第３及び第４トランジスタのゲートが入力端子となるフリップ・フロップ回路と、を備え、
    前記第１の記憶ノード又は前記第２の記憶ノードが前記第２トランジスタのゲートに接続され、
    更に、前記第１トランジスタがターンオンするタイミングで前記可変抵抗回路の抵抗値を所定期間低下させるとともに、前記高電圧電源系の電圧が予め設定した基準電圧よりも高いときは、前記所定期間における前記可変抵抗回路の抵抗値を第１の抵抗値に切り替え、前記高電圧電源系の電圧が前記基準電圧以下のときは、前記所定期間における前記可変抵抗回路の抵抗値を前記第１の抵抗値よりも大きい第２の抵抗値に切り替える抵抗切り替え回路を備えるドライバ回路。
  5. 前記第１導電型のトランジスタはＮチャンネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）であり、前記第２導電型のトランジスタはＰチャンネル型のＭＯＳＦＥＴである請求項４に記載のドライバ回路。
  6. 前記抵抗切り替え回路は、
    前記高電圧電源系の電圧である高圧系電圧を検出する電圧検出回路と、
    前記電圧検出回路で検出した前記高圧系電圧の検出値と基準電圧源の電圧である基準電圧とを比較するコンパレータと、
    前記コンパレータの出力信号のレベルが、前記高圧系電圧が前記基準電圧よりも高いことを示すレベルであるときは前記所定期間における前記可変抵抗回路の抵抗値を前記第１の抵抗値に切り替え、前記出力信号のレベルが、前記高圧系電圧が前記基準電圧以下であることを示すレベルであるときは前記所定期間における前記可変抵抗回路の抵抗値を前記第２の抵抗値に切り替える切り替え回路と、を備える請求項４又は５に記載のドライバ回路。
  7. 前記電圧検出回路は、前記高電圧電源系の電圧を分圧した電圧を前記高圧系電圧の検出値として出力する請求項６に記載のドライバ回路。
  8. 前記第１及び第２の記憶ノードと前記高電圧電源系の高電位側との間と前記出力段トランジスタのゲートと前記高電圧電源系の高電位側との間とにそれぞれ接続されたツェナーダイオードを備えている請求項４〜７のいずれか１項に記載のドライバ回路。
  9. 前記抵抗切り替え回路は、前記所定期間を経過後に前記可変抵抗回路の抵抗値を前記第２の抵抗値よりも大きい第３の抵抗値に切り替える請求項４〜８のいずれか１項に記載のドライバ回路。
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