JP2004215458A - 半導体スイッチング素子の駆動回路 - Google Patents
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Abstract
【課題】半導体スイッチング素子のオフ状態を確実に維持でき、ターンオン時の貫通電流を大幅に低減できる半導体スイッチング素子の駆動回路を提供する。
【解決手段】ゲートシンク回路Ｂ２は、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタして、所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたシンク用スイッチング素子Ｑｓと、コンパレータＣＭＰの出力を反転するインバータＧ２と、入力信号を反転するインバータＧ３と、インバータＧ２，Ｇ３の各出力の論理積を演算するアンド回路Ｇ４と、アンド回路Ｇ４の出力がセット信号として入力され、入力信号がリセット信号として入力されるＲＳフリップフロップＦＦなどで構成される。
【選択図】 図１
【解決手段】ゲートシンク回路Ｂ２は、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタして、所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたシンク用スイッチング素子Ｑｓと、コンパレータＣＭＰの出力を反転するインバータＧ２と、入力信号を反転するインバータＧ３と、インバータＧ２，Ｇ３の各出力の論理積を演算するアンド回路Ｇ４と、アンド回路Ｇ４の出力がセット信号として入力され、入力信号がリセット信号として入力されるＲＳフリップフロップＦＦなどで構成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体スイッチング素子の駆動回路に関する。
【０００２】
【従来の技術】
図３（ａ）〜（ｃ）は、従来の半導体スイッチング素子の動作を概略的に示す回路図である。スイッチング素子Ｑａ，Ｑｂは、電源ＰＳの電源ライン（例えば３００Ｖ）とグランドライン（例えば０Ｖ）との間にトーテムポール形式で直列的に接続されており、交互にスイッチングすることによって、負荷に供給される出力電圧Ｖｏｕｔが変化する。即ち、電源ライン側にあるソース用スイッチング素子Ｑａがオンになり、グランドライン側にあるシンク用スイッチング素子Ｑｂがオフになると、出力電圧Ｖｏｕｔは電源電圧３００Ｖに近い電圧になる。一方、スイッチング素子Ｑａがオフになり、スイッチング素子Ｑｂがオンになると、出力電圧Ｖｏｕｔはグランド電圧０Ｖに近い電圧になる。
【０００３】
スイッチング素子Ｑａ，ＱｂをＩＧＢＴやＭＯＳＦＥＴなどの電圧駆動型の半導体スイッチング素子で構成した場合、ゲートとコレクタとの間の静電容量Ｃ１およびゲートとエミッタとの間の静電容量Ｃ２が比較的大きくなるため、これらの影響を考慮する必要がある。
【０００４】
まず図３（ａ）において、スイッチング素子Ｑａのゲート電圧ＶＧａが０Ｖで、スイッチング素子Ｑａがオフ状態になり、スイッチング素子Ｑｂのゲート電圧ＶＧｂが１５Ｖで、スイッチング素子Ｑｂがオン状態になった場合、スイッチング素子Ｑａの静電容量Ｃ１は約３００Ｖの電圧で充電される。
【０００５】
次に図３（ｂ）において、ゲート電圧ＶＧａが３１５Ｖでスイッチング素子Ｑａがオン状態になり、ゲート電圧ＶＧｂが０Ｖでスイッチング素子Ｑｂがオフ状態になると、スイッチング素子Ｑａの静電容量Ｃ１に充電されていた電荷がスイッチング素子Ｑａを通過して、スイッチング素子Ｑｂの静電容量Ｃ１に充電される。この充電電流Ｉａは、Ｃ１×（ｄｖ／ｄｔ）で表され、スイッチング素子Ｑｂの静電容量Ｃ１には、電荷Ｑ（＝Ｃ１×Ｖ）が蓄積される。
【０００６】
このとき、スイッチング素子Ｑｂのゲートには寄生抵抗Ｒが存在しているため、ゲート電圧ＶＧｂが充電電流Ｉａによって上昇する。この電圧上昇ΔＶＧｂは、Ｒ×Ｉａ＝Ｒ×Ｃ１×（ｄｖ／ｄｔ）で表される。
【０００７】
次に図３（ｃ）において、ゲート電圧ＶＧａが３００Ｖでスイッチング素子Ｑａがオフ状態になり、ゲート電圧ＶＧｂが１５Ｖでスイッチング素子Ｑｂがオン状態になると、スイッチング素子Ｑｂの静電容量Ｃ１に充電されていた電荷はスイッチング素子Ｑｂを通過してグランドラインに流れる。一方、スイッチング素子Ｑａの静電容量Ｃ１は、約３００Ｖの電圧で充電される。スイッチング素子Ｑａのゲートにも寄生抵抗Ｒ（配線の寄生抵抗とゲートシンク回路のＭＯＳＦＥＴのオン抵抗）が存在しているため、ゲート電圧ＶＧａが静電容量Ｃ１への充電電流によって上昇する。
【０００８】
一般にスイッチング素子Ｑａ，Ｑｂの前段には、各ゲートを駆動するためのゲート駆動回路が設けられている。ゲート駆動回路のシンク側トランジスタがエミッタフォロワ回路（コレクタ接地）で構成されている場合は、電圧上昇ΔＶＧｂに応じてシンク側トランジスタのゲート電圧も上昇する。そのため、図３（ｂ）において、スイッチング素子Ｑｂのゲート電圧ＶＧｂが０Ｖまで下がり切れない状態となり、いわゆるテイル電圧が発生する。こうしたゲート電圧上昇を防止するため、一般にゲートシンク（Ｇａｔｅ Ｓｉｎｋ）回路が設けられる。
【０００９】
図４（ａ）は従来のゲートシンク回路の一例を示す回路図であり、図４（ｂ）は動作を示すタイミング図である。ゲート駆動回路Ｂ１は、ｐ型ＭＯＳＦＥＴ等のソース側トランジスタＱ１と、ｎ型ＭＯＳＦＥＴ等のシンク側トランジスタＱ２とがコンプリメンタリ形式で直列的に接続されており、スイッチング素子Ｑ３のゲートを駆動する。インバータＧ１は、入力端子Ｔｉｎに供給された入力信号を反転して、ゲート駆動回路Ｂ１に供給する。
【００１０】
ゲート駆動回路Ｂ１の動作を説明する。まず入力電圧Ｖｉｎがハイレベルのとき、ゲート駆動回路Ｂ１のトランジスタＱ１がオンでトランジスタＱ２がオフになり、スイッチング素子Ｑ３のゲート電圧ＶＧもハイレベルとなり、スイッチング素子Ｑ３はオンになる。
【００１１】
次に入力電圧Ｖｉｎがローレベルになると、トランジスタＱ１がオフでトランジスタＱ２がオンになり、ゲート電圧ＶＧもローレベルとなり、スイッチング素子Ｑ３はオフになる。
【００１２】
こうして入力信号のレベルに応じて、スイッチング素子Ｑ３は導通または遮断を繰り返す。
【００１３】
ゲートシンク回路Ｂ２は、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタして、所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたｎ型ＭＯＳＦＥＴ等のシンク用スイッチング素子Ｑｓと、コンパレータＣＭＰの出力を反転してシンク用スイッチング素子Ｑｓを駆動するインバータＧ２とを備える。コンパレータＣＭＰの閾値電圧Ｖｔｈは、電源電圧Ｖｃｃ×（抵抗Ｒ３，Ｒ４の分割比）で設定される。
【００１４】
ゲートシンク回路Ｂ２の動作を説明する。図４（ｂ）を参照して、入力電圧Ｖｉｎがハイレベルのとき、ゲート電圧ＶＧはコンパレータＣＭＰの閾値電圧Ｖｔｈより高いため、コンパレータＣＭＰの出力はハイレベルで、インバータＧ２の出力はローレベルであり、シンク用スイッチング素子Ｑｓはオフ状態となる。
【００１５】
時刻ｔ１で入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、スイッチング素子Ｑ３はターンオフとなり、図３（ａ）から図３（ｂ）への遷移状態になる。すると、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量へ充電電流が流れて、ゲート電圧ＶＧにテイル電圧が発生する。充電電流が減少して、時刻ｔ２でゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈより低くなると、コンパレータＣＭＰの出力はローレベルに反転し、インバータＧ２の出力はハイレベルになり、シンク用スイッチング素子Ｑｓはオン状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインと導通して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００１６】
次に、時刻ｔ５で入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、スイッチング素子Ｑ３はターンオンとなり、図３（ｂ）から図３（ｃ）への遷移状態になる。すると、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量から放電電流が流れるため、ゲート電圧ＶＧは徐々に上昇する。放電電流が減少して、時刻ｔ６でゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈより高くなると、コンパレータＣＭＰの出力はハイレベルに反転し、インバータＧ２の出力はローレベルになり、シンク用スイッチング素子Ｑｓはオフ状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインから切り離される。
【００１７】
【特許文献１】
特開平３−３４１５号公報（第６頁、図１等）
【特許文献２】
特開平８−１８４２３号公報（図１等）
【特許文献３】
特開平９−２９８８７０号公報（図１等）
【特許文献４】
特開２０００−１９７３４３号公報（図１等）
【００１８】
【発明が解決しようとする課題】
シンク用スイッチング素子Ｑｓのオン抵抗が大きい場合、図４（ｂ）の時刻ｔ２においてスイッチング素子Ｑ３のゲートとコレクタとの間の静電容量への充電電流が大きくなると、ゲート電圧ＶＧの変動を充分に抑制できない。
【００１９】
さらに、図４（ｂ）の時刻ｔ３〜ｔ４において、スイッチング素子Ｑ３と対になるソース側のスイッチング素子のゲート電圧が上昇すると、その影響によってゲート電圧ＶＧも上昇するようになる。このときゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈを超えてしまうと、シンク用スイッチング素子Ｑｓがオフ状態となり、ゲートシンク回路Ｂ２が動作しなくなる。
【００２０】
このようにスイッチング素子Ｑ３のゲートに流入する電流を確実にグランドへバイパスするには、シンク用スイッチング素子Ｑｓとして大容量でオン抵抗が小さなスイッチング素子を使用する必要がある。
【００２１】
また、図４（ｂ）の時刻ｔ５〜ｔ６において、ゲート駆動回路Ｂ１のトランジスタＱ１がオンになり、シンク用スイッチング素子Ｑｓもオンであるため、トランジスタＱ１およびシンク用スイッチング素子Ｑｓに大きな貫通電流が流れてしまい、その結果、電源の利用効率が低下する。
【００２２】
なお、関連する先行技術（例えば特許文献１〜４）に記載された半導体スイッチング素子の駆動回路は、ゲートシンク回路の具体的な構成が相違する。
【００２３】
本発明の目的は、半導体スイッチング素子のオフ状態を確実に維持でき、ターンオン時の貫通電流を大幅に低減できる半導体スイッチング素子の駆動回路を提供することである。
【００２４】
【課題を解決するための手段】
本発明に係る半導体スイッチング素子の駆動回路は、入力信号に応じて半導体スイッチング素子のゲートを駆動するためのゲート駆動回路と、
半導体スイッチング素子のゲート電圧を所定閾値と比較する比較回路と、
比較回路の出力反転に応じてセットされ、入力信号の反転に応じてリセットされる記憶回路と、
記憶回路のセット時に半導体スイッチング素子のゲート電圧を安定化するゲートシンク素子とを備えることを特徴とする。
【００２５】
また、本発明に係る半導体スイッチング素子の駆動回路は、入力信号に応じて半導体スイッチング素子のゲートを駆動するためのゲート駆動回路と、
入力信号を遅延させるフィルタ回路と、
フィルタ回路の出力を所定閾値と比較する比較回路と、
比較回路の出力に応じて半導体スイッチング素子のゲート電圧を安定化するゲートシンク素子とを備えることを特徴とする。
【００２６】
【発明の実施の形態】
実施の形態１．
図１（ａ）は本発明の一実施形態を示す回路図であり、図１（ｂ）は動作を示すタイミング図である。ゲート駆動回路Ｂ１は、ｐ型ＭＯＳＦＥＴ等のソース側トランジスタＱ１と、ｎ型ＭＯＳＦＥＴ等のシンク側トランジスタＱ２とがコンプリメンタリ形式で直列的に接続されており、スイッチング素子Ｑ３のゲートを駆動する。インバータＧ１は、入力端子Ｔｉｎに供給された入力信号を反転して、ゲート駆動回路Ｂ１に供給する。
【００２７】
ゲート駆動回路Ｂ１の動作を説明する。まず入力電圧Ｖｉｎがハイレベルのとき、ゲート駆動回路Ｂ１のトランジスタＱ１がオンでトランジスタＱ２がオフになり、スイッチング素子Ｑ３のゲート電圧ＶＧもハイレベルとなり、スイッチング素子Ｑ３はオンになる。
【００２８】
次に入力電圧Ｖｉｎがローレベルになると、トランジスタＱ１がオフでトランジスタＱ２がオンになり、ゲート電圧ＶＧもローレベルとなり、スイッチング素子Ｑ３はオフになる。
【００２９】
こうして入力信号のレベルに応じて、スイッチング素子Ｑ３は導通または遮断を繰り返す。
【００３０】
ゲートシンク（ＧＴＳ）回路Ｂ２は、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタして、所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたｎ型ＭＯＳＦＥＴ等のシンク用スイッチング素子Ｑｓと、コンパレータＣＭＰの出力を反転するインバータＧ２と、入力信号を反転するインバータＧ３と、インバータＧ２，Ｇ３の各出力の論理積を演算するアンド回路Ｇ４と、アンド回路Ｇ４の出力がセット信号として入力され、入力信号がリセット信号として入力されるＲＳフリップフロップＦＦなどで構成される。
【００３１】
シンク用スイッチング素子Ｑｓのゲートには、ＲＳフリップフロップＦＦの出力信号Ｑが供給される。コンパレータＣＭＰの閾値電圧Ｖｔｈは、電源電圧Ｖｃｃ×（抵抗Ｒ３，Ｒ４の分割比）で設定される。
【００３２】
ゲートシンク回路Ｂ２の動作を説明する。図１（ｂ）を参照して、入力電圧Ｖｉｎがハイレベルになると、ゲート電圧ＶＧはコンパレータＣＭＰの閾値電圧Ｖｔｈより高いため、コンパレータＣＭＰの出力はハイレベルとなり、インバータＧ２の出力はローレベルとなり、アンド回路Ｇ４の出力もローレベルとなり、ＲＳフリップフロップＦＦのセット信号はローレベルとなる。一方、ＲＳフリップフロップＦＦのリセット信号はハイレベルになって、出力信号Ｑはローレベルになり、シンク用スイッチング素子Ｑｓはオフ状態となる。
【００３３】
次に時刻ｔ１で入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、インバータＧ３の出力はハイレベルとなり、ＲＳフリップフロップＦＦのリセット信号はローレベルになる。このときゲート電圧ＶＧもローレベルに変化し、スイッチング素子Ｑ３はターンオフとなる。スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量へ充電電流が流れて、ゲート電圧ＶＧにテイル電圧が発生する。充電電流が減少して、時刻ｔ２でゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈより低くなると、コンパレータＣＭＰの出力はローレベルに反転し、インバータＧ２の出力はハイレベルになる。すると、アンド回路Ｇ４の出力はハイレベルになり、ＲＳフリップフロップＦＦのセット信号はハイレベルに変化して、出力信号Ｑはハイレベルになり、シンク用スイッチング素子Ｑｓはオン状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインと導通して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００３４】
次に時刻ｔ３〜ｔ４において、例えばスイッチング素子Ｑ３と対になるソース側のスイッチング素子のゲート電圧が上昇すると、その影響によってゲート電圧ＶＧも上昇するようになる（図１（ｂ）の破線参照）。このときゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈを超えてしまうと、コンパレータＣＭＰの出力がハイレベルとなり、インバータＧ２の出力はローレベルとなり、アンド回路Ｇ４の出力もローレベルとなり、ＲＳフリップフロップＦＦのセット信号はローレベルになる。しかしながら、ＲＳフリップフロップＦＦの出力信号Ｑはハイレベルを維持するため、シンク用スイッチング素子Ｑｓのオン状態が持続して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００３５】
従って、入力信号がローレベルである期間は、コンパレータＣＭＰの出力変化に関係なくシンク用スイッチング素子Ｑｓのオン状態が持続するようになる。
【００３６】
次に時刻ｔ５において、入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、インバータＧ３の出力はローレベルとなり、ＲＳフリップフロップＦＦのセット信号はローレベルに反転するとともに、リセット信号はハイレベルに反転する。すると、ＲＳフリップフロップＦＦの出力信号Ｑはローレベルに変化し、シンク用スイッチング素子Ｑｓはオフ状態になり、スイッチング素子Ｑ３のゲートはグランドラインから切り離される。
【００３７】
時刻ｔ７においてゲート駆動回路Ｂ１によりゲート電圧ＶＧはハイレベルに変化し、スイッチング素子Ｑ３はターンオンとなる。
【００３８】
従って、入力信号がローレベルからハイレベルに変化した時点で、論理回路によってシンク用スイッチング素子Ｑｓが直ちにオフ状態になる。そのためゲート駆動回路Ｂ１のトランジスタＱ１およびゲートシンク回路Ｂ２のシンク用スイッチング素子Ｑｓの両方が同時にオンになる期間を短縮でき、その結果、貫通電流が少なくなり、電源の利用効率を向上できる。
【００３９】
また、入力信号のローレベルとコンパレータＣＭＰの出力のローレベルとの論理積を演算するアンド回路Ｇ４を設けることによって、入力信号のローレベル期間は、コンパレータＣＭＰの出力変化に関係なくＲＳフリップフロップＦＦのセット信号を確実にローレベルに維持できる。
【００４０】
なお本実施形態では、記憶回路としてＲＳフリップフロップを用いる例を説明したが、他タイプのフリップフロップや双安定回路なども使用可能である。また、論理積回路としてアンド回路を用いる例を説明したが、その他のゲート回路なども使用可能である。また、入力信号の論理形式（ハイアクティブまたはローアクティブ）に応じて論理回路の論理形式は適宜変更できる。
【００４１】
実施の形態２．
図２（ａ）は本発明の他の実施形態を示す回路図であり、図２（ｂ）は動作を示すタイミング図である。ゲート駆動回路Ｂ１は、ｐ型ＭＯＳＦＥＴ等のソース側トランジスタＱ１と、ｎ型ＭＯＳＦＥＴ等のシンク側トランジスタＱ２とがコンプリメンタリ形式で直列的に接続されており、スイッチング素子Ｑ３のゲートを駆動する。インバータＧ１は、入力端子Ｔｉｎに供給された入力信号を反転して、ゲート駆動回路Ｂ１に供給する。
【００４２】
ゲート駆動回路Ｂ１の動作を説明する。まず入力電圧Ｖｉｎがハイレベルのとき、ゲート駆動回路Ｂ１のトランジスタＱ１がオンでトランジスタＱ２がオフになり、スイッチング素子Ｑ３のゲート電圧ＶＧもハイレベルとなり、スイッチング素子Ｑ３はオンになる。
【００４３】
次に入力電圧Ｖｉｎがローレベルになると、トランジスタＱ１がオフでトランジスタＱ２がオンになり、ゲート電圧ＶＧもローレベルとなり、スイッチング素子Ｑ３はオフになる。
【００４４】
こうして入力信号のレベルに応じて、スイッチング素子Ｑ３は導通または遮断を繰り返す。
【００４５】
ゲートシンク（ＧＴＳ）回路Ｂ２は、入力信号を遅延させるフィルタ回路Ｂ３と、フィルタ回路Ｂ３の出力を所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたｎ型ＭＯＳＦＥＴ等のシンク用スイッチング素子Ｑｓなどで構成される。
【００４６】
シンク用スイッチング素子Ｑｓのゲートには、コンパレータＣＭＰの出力が供給される。コンパレータＣＭＰの閾値電圧Ｖｔｈは、電源電圧Ｖｃｃ×（抵抗Ｒ３，Ｒ４の分割比）で設定される。
【００４７】
フィルタ回路Ｂ３は、入力信号のレベルに応じて導通または遮断するスイッチング素子Ｑ４と、スイッチング素子Ｑ４に並列接続されたコンデンサＣ１と、コンデンサＣ１に電流を供給する電流源ＣＣなどで構成される。
【００４８】
ゲートシンク回路Ｂ２の動作を説明する。図２（ｂ）を参照して、入力電圧Ｖｉｎがハイレベルのとき、フィルタ回路Ｂ３のスイッチング素子Ｑ４がオンになり、コンデンサＣ１の電位はほぼグランド電圧に下がって閾値電圧Ｖｔｈより低くなる。このときコンパレータＣＭＰの出力はローレベルとなり、シンク用スイッチング素子Ｑｓはオフ状態となる。
【００４９】
次に時刻ｔ１で入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、スイッチング素子Ｑ４がオフになり、電流源ＣＣからコンデンサＣ１に充電電流が流れて、コンデンサＣ１の電位は徐々に上昇する。この電位上昇は直線的であり、その傾きは電流源ＣＣの電流値とコンデンサＣ１の静電容量とで定まる。
【００５０】
時刻ｔ２でコンデンサＣ１の電位が閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰの出力はハイレベルに変化し、シンク用スイッチング素子Ｑｓはオン状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインと導通して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００５１】
従って、充電時定数を調整することによって、時刻ｔ１〜ｔ２の間の遅延時間を所望の値に設定することができる。例えば、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量への充電電流による影響を回避できるように、充電時定数を設定する。
【００５２】
次に時刻ｔ３〜ｔ４において、例えばスイッチング素子Ｑ３と対になるソース側のスイッチング素子のゲート電圧が上昇すると、その影響によってゲート電圧ＶＧも上昇するようになる（図２（ｂ）の破線参照）。しかしながら、シンク用スイッチング素子Ｑｓのオン状態が持続しているため、ゲート電圧ＶＧはグランド電圧に安定化される。
【００５３】
次に時刻ｔ５において、入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、スイッチング素子Ｑ４がオンになり、コンデンサＣ１の電位は徐々に下降する。この電位下降カーブは放電時定数によって決定され、放電時定数は一般にスイッチング素子Ｑ４の内部インピーダンスとコンデンサＣ１の静電容量とで定まる。
【００５４】
時刻ｔ６でコンデンサＣ１の電位が閾値電圧Ｖｔｈより低くなると、コンパレータＣＭＰの出力はローレベルに変化し、シンク用スイッチング素子Ｑｓはオフ状態となり、スイッチング素子Ｑ３のゲートはグランドラインから切り離される。
【００５５】
時刻ｔ７においてゲート駆動回路Ｂ１によりゲート電圧ＶＧはハイレベルに変化し、スイッチング素子Ｑ３はターンオンとなる。
【００５６】
従って、放電時定数を調整することによって、時刻ｔ６〜ｔ７の間の遅延時間を所望の値に設定することができる。例えば、放電時定数を小さく設定することによって、ゲート駆動回路Ｂ１のトランジスタＱ１およびゲートシンク回路Ｂ２のシンク用スイッチング素子Ｑｓの両方が同時にオンになる期間を短縮でき、その結果、貫通電流が少なくなり、電源の利用効率を向上できる。
【００５７】
このようなフィルタ回路Ｂ３を設けることによって、コンデンサＣ１の充電時定数と放電時定数を独立に設定できる。そのためこれらの時定数を異ならせることによって、スイッチング素子Ｑ３のターンオフ時の現象およびターンオン時の現象に対して最適な遅延時間を別個に設定できる。
【００５８】
本実施形態では、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタしていないため、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量への充電電流によるゲートシンク回路Ｂ２の誤動作を回避できる。
【００５９】
なお本実施形態では、フィルタ回路としてコンデンサの充放電回路を用いる例を説明したが、その他のアナログ回路やデジタル回路なども使用可能である。
【００６０】
【発明の効果】
以上詳説したように、半導体スイッチング素子のオフ状態を確実に維持できるとともに、ターンオン時の貫通電流を大幅に低減でき、電源の利用効率を向上できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の一実施形態を示す回路図であり、図１（ｂ）は動作を示すタイミング図である。
【図２】図２（ａ）は本発明の他の実施形態を示す回路図であり、図２（ｂ）は動作を示すタイミング図である。
【図３】従来の半導体スイッチング素子の動作を概略的に示す回路図である。
【図４】図４（ａ）は従来のゲートシンク回路の一例を示す回路図であり、図４（ｂ）は動作を示すタイミング図である。
【符号の説明】
Ｂ１ ゲート駆動回路、 Ｂ２ ゲートシンク回路、 Ｂ３ フィルタ回路、
ＣＭＰ コンパレータ、 ＦＦ ＲＳフリップフロップ、 ＣＣ 電流源。
【発明の属する技術分野】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体スイッチング素子の駆動回路に関する。
【０００２】
【従来の技術】
図３（ａ）〜（ｃ）は、従来の半導体スイッチング素子の動作を概略的に示す回路図である。スイッチング素子Ｑａ，Ｑｂは、電源ＰＳの電源ライン（例えば３００Ｖ）とグランドライン（例えば０Ｖ）との間にトーテムポール形式で直列的に接続されており、交互にスイッチングすることによって、負荷に供給される出力電圧Ｖｏｕｔが変化する。即ち、電源ライン側にあるソース用スイッチング素子Ｑａがオンになり、グランドライン側にあるシンク用スイッチング素子Ｑｂがオフになると、出力電圧Ｖｏｕｔは電源電圧３００Ｖに近い電圧になる。一方、スイッチング素子Ｑａがオフになり、スイッチング素子Ｑｂがオンになると、出力電圧Ｖｏｕｔはグランド電圧０Ｖに近い電圧になる。
【０００３】
スイッチング素子Ｑａ，ＱｂをＩＧＢＴやＭＯＳＦＥＴなどの電圧駆動型の半導体スイッチング素子で構成した場合、ゲートとコレクタとの間の静電容量Ｃ１およびゲートとエミッタとの間の静電容量Ｃ２が比較的大きくなるため、これらの影響を考慮する必要がある。
【０００４】
まず図３（ａ）において、スイッチング素子Ｑａのゲート電圧ＶＧａが０Ｖで、スイッチング素子Ｑａがオフ状態になり、スイッチング素子Ｑｂのゲート電圧ＶＧｂが１５Ｖで、スイッチング素子Ｑｂがオン状態になった場合、スイッチング素子Ｑａの静電容量Ｃ１は約３００Ｖの電圧で充電される。
【０００５】
次に図３（ｂ）において、ゲート電圧ＶＧａが３１５Ｖでスイッチング素子Ｑａがオン状態になり、ゲート電圧ＶＧｂが０Ｖでスイッチング素子Ｑｂがオフ状態になると、スイッチング素子Ｑａの静電容量Ｃ１に充電されていた電荷がスイッチング素子Ｑａを通過して、スイッチング素子Ｑｂの静電容量Ｃ１に充電される。この充電電流Ｉａは、Ｃ１×（ｄｖ／ｄｔ）で表され、スイッチング素子Ｑｂの静電容量Ｃ１には、電荷Ｑ（＝Ｃ１×Ｖ）が蓄積される。
【０００６】
このとき、スイッチング素子Ｑｂのゲートには寄生抵抗Ｒが存在しているため、ゲート電圧ＶＧｂが充電電流Ｉａによって上昇する。この電圧上昇ΔＶＧｂは、Ｒ×Ｉａ＝Ｒ×Ｃ１×（ｄｖ／ｄｔ）で表される。
【０００７】
次に図３（ｃ）において、ゲート電圧ＶＧａが３００Ｖでスイッチング素子Ｑａがオフ状態になり、ゲート電圧ＶＧｂが１５Ｖでスイッチング素子Ｑｂがオン状態になると、スイッチング素子Ｑｂの静電容量Ｃ１に充電されていた電荷はスイッチング素子Ｑｂを通過してグランドラインに流れる。一方、スイッチング素子Ｑａの静電容量Ｃ１は、約３００Ｖの電圧で充電される。スイッチング素子Ｑａのゲートにも寄生抵抗Ｒ（配線の寄生抵抗とゲートシンク回路のＭＯＳＦＥＴのオン抵抗）が存在しているため、ゲート電圧ＶＧａが静電容量Ｃ１への充電電流によって上昇する。
【０００８】
一般にスイッチング素子Ｑａ，Ｑｂの前段には、各ゲートを駆動するためのゲート駆動回路が設けられている。ゲート駆動回路のシンク側トランジスタがエミッタフォロワ回路（コレクタ接地）で構成されている場合は、電圧上昇ΔＶＧｂに応じてシンク側トランジスタのゲート電圧も上昇する。そのため、図３（ｂ）において、スイッチング素子Ｑｂのゲート電圧ＶＧｂが０Ｖまで下がり切れない状態となり、いわゆるテイル電圧が発生する。こうしたゲート電圧上昇を防止するため、一般にゲートシンク（Ｇａｔｅ Ｓｉｎｋ）回路が設けられる。
【０００９】
図４（ａ）は従来のゲートシンク回路の一例を示す回路図であり、図４（ｂ）は動作を示すタイミング図である。ゲート駆動回路Ｂ１は、ｐ型ＭＯＳＦＥＴ等のソース側トランジスタＱ１と、ｎ型ＭＯＳＦＥＴ等のシンク側トランジスタＱ２とがコンプリメンタリ形式で直列的に接続されており、スイッチング素子Ｑ３のゲートを駆動する。インバータＧ１は、入力端子Ｔｉｎに供給された入力信号を反転して、ゲート駆動回路Ｂ１に供給する。
【００１０】
ゲート駆動回路Ｂ１の動作を説明する。まず入力電圧Ｖｉｎがハイレベルのとき、ゲート駆動回路Ｂ１のトランジスタＱ１がオンでトランジスタＱ２がオフになり、スイッチング素子Ｑ３のゲート電圧ＶＧもハイレベルとなり、スイッチング素子Ｑ３はオンになる。
【００１１】
次に入力電圧Ｖｉｎがローレベルになると、トランジスタＱ１がオフでトランジスタＱ２がオンになり、ゲート電圧ＶＧもローレベルとなり、スイッチング素子Ｑ３はオフになる。
【００１２】
こうして入力信号のレベルに応じて、スイッチング素子Ｑ３は導通または遮断を繰り返す。
【００１３】
ゲートシンク回路Ｂ２は、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタして、所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたｎ型ＭＯＳＦＥＴ等のシンク用スイッチング素子Ｑｓと、コンパレータＣＭＰの出力を反転してシンク用スイッチング素子Ｑｓを駆動するインバータＧ２とを備える。コンパレータＣＭＰの閾値電圧Ｖｔｈは、電源電圧Ｖｃｃ×（抵抗Ｒ３，Ｒ４の分割比）で設定される。
【００１４】
ゲートシンク回路Ｂ２の動作を説明する。図４（ｂ）を参照して、入力電圧Ｖｉｎがハイレベルのとき、ゲート電圧ＶＧはコンパレータＣＭＰの閾値電圧Ｖｔｈより高いため、コンパレータＣＭＰの出力はハイレベルで、インバータＧ２の出力はローレベルであり、シンク用スイッチング素子Ｑｓはオフ状態となる。
【００１５】
時刻ｔ１で入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、スイッチング素子Ｑ３はターンオフとなり、図３（ａ）から図３（ｂ）への遷移状態になる。すると、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量へ充電電流が流れて、ゲート電圧ＶＧにテイル電圧が発生する。充電電流が減少して、時刻ｔ２でゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈより低くなると、コンパレータＣＭＰの出力はローレベルに反転し、インバータＧ２の出力はハイレベルになり、シンク用スイッチング素子Ｑｓはオン状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインと導通して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００１６】
次に、時刻ｔ５で入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、スイッチング素子Ｑ３はターンオンとなり、図３（ｂ）から図３（ｃ）への遷移状態になる。すると、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量から放電電流が流れるため、ゲート電圧ＶＧは徐々に上昇する。放電電流が減少して、時刻ｔ６でゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈより高くなると、コンパレータＣＭＰの出力はハイレベルに反転し、インバータＧ２の出力はローレベルになり、シンク用スイッチング素子Ｑｓはオフ状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインから切り離される。
【００１７】
【特許文献１】
特開平３−３４１５号公報（第６頁、図１等）
【特許文献２】
特開平８−１８４２３号公報（図１等）
【特許文献３】
特開平９−２９８８７０号公報（図１等）
【特許文献４】
特開２０００−１９７３４３号公報（図１等）
【００１８】
【発明が解決しようとする課題】
シンク用スイッチング素子Ｑｓのオン抵抗が大きい場合、図４（ｂ）の時刻ｔ２においてスイッチング素子Ｑ３のゲートとコレクタとの間の静電容量への充電電流が大きくなると、ゲート電圧ＶＧの変動を充分に抑制できない。
【００１９】
さらに、図４（ｂ）の時刻ｔ３〜ｔ４において、スイッチング素子Ｑ３と対になるソース側のスイッチング素子のゲート電圧が上昇すると、その影響によってゲート電圧ＶＧも上昇するようになる。このときゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈを超えてしまうと、シンク用スイッチング素子Ｑｓがオフ状態となり、ゲートシンク回路Ｂ２が動作しなくなる。
【００２０】
このようにスイッチング素子Ｑ３のゲートに流入する電流を確実にグランドへバイパスするには、シンク用スイッチング素子Ｑｓとして大容量でオン抵抗が小さなスイッチング素子を使用する必要がある。
【００２１】
また、図４（ｂ）の時刻ｔ５〜ｔ６において、ゲート駆動回路Ｂ１のトランジスタＱ１がオンになり、シンク用スイッチング素子Ｑｓもオンであるため、トランジスタＱ１およびシンク用スイッチング素子Ｑｓに大きな貫通電流が流れてしまい、その結果、電源の利用効率が低下する。
【００２２】
なお、関連する先行技術（例えば特許文献１〜４）に記載された半導体スイッチング素子の駆動回路は、ゲートシンク回路の具体的な構成が相違する。
【００２３】
本発明の目的は、半導体スイッチング素子のオフ状態を確実に維持でき、ターンオン時の貫通電流を大幅に低減できる半導体スイッチング素子の駆動回路を提供することである。
【００２４】
【課題を解決するための手段】
本発明に係る半導体スイッチング素子の駆動回路は、入力信号に応じて半導体スイッチング素子のゲートを駆動するためのゲート駆動回路と、
半導体スイッチング素子のゲート電圧を所定閾値と比較する比較回路と、
比較回路の出力反転に応じてセットされ、入力信号の反転に応じてリセットされる記憶回路と、
記憶回路のセット時に半導体スイッチング素子のゲート電圧を安定化するゲートシンク素子とを備えることを特徴とする。
【００２５】
また、本発明に係る半導体スイッチング素子の駆動回路は、入力信号に応じて半導体スイッチング素子のゲートを駆動するためのゲート駆動回路と、
入力信号を遅延させるフィルタ回路と、
フィルタ回路の出力を所定閾値と比較する比較回路と、
比較回路の出力に応じて半導体スイッチング素子のゲート電圧を安定化するゲートシンク素子とを備えることを特徴とする。
【００２６】
【発明の実施の形態】
実施の形態１．
図１（ａ）は本発明の一実施形態を示す回路図であり、図１（ｂ）は動作を示すタイミング図である。ゲート駆動回路Ｂ１は、ｐ型ＭＯＳＦＥＴ等のソース側トランジスタＱ１と、ｎ型ＭＯＳＦＥＴ等のシンク側トランジスタＱ２とがコンプリメンタリ形式で直列的に接続されており、スイッチング素子Ｑ３のゲートを駆動する。インバータＧ１は、入力端子Ｔｉｎに供給された入力信号を反転して、ゲート駆動回路Ｂ１に供給する。
【００２７】
ゲート駆動回路Ｂ１の動作を説明する。まず入力電圧Ｖｉｎがハイレベルのとき、ゲート駆動回路Ｂ１のトランジスタＱ１がオンでトランジスタＱ２がオフになり、スイッチング素子Ｑ３のゲート電圧ＶＧもハイレベルとなり、スイッチング素子Ｑ３はオンになる。
【００２８】
次に入力電圧Ｖｉｎがローレベルになると、トランジスタＱ１がオフでトランジスタＱ２がオンになり、ゲート電圧ＶＧもローレベルとなり、スイッチング素子Ｑ３はオフになる。
【００２９】
こうして入力信号のレベルに応じて、スイッチング素子Ｑ３は導通または遮断を繰り返す。
【００３０】
ゲートシンク（ＧＴＳ）回路Ｂ２は、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタして、所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたｎ型ＭＯＳＦＥＴ等のシンク用スイッチング素子Ｑｓと、コンパレータＣＭＰの出力を反転するインバータＧ２と、入力信号を反転するインバータＧ３と、インバータＧ２，Ｇ３の各出力の論理積を演算するアンド回路Ｇ４と、アンド回路Ｇ４の出力がセット信号として入力され、入力信号がリセット信号として入力されるＲＳフリップフロップＦＦなどで構成される。
【００３１】
シンク用スイッチング素子Ｑｓのゲートには、ＲＳフリップフロップＦＦの出力信号Ｑが供給される。コンパレータＣＭＰの閾値電圧Ｖｔｈは、電源電圧Ｖｃｃ×（抵抗Ｒ３，Ｒ４の分割比）で設定される。
【００３２】
ゲートシンク回路Ｂ２の動作を説明する。図１（ｂ）を参照して、入力電圧Ｖｉｎがハイレベルになると、ゲート電圧ＶＧはコンパレータＣＭＰの閾値電圧Ｖｔｈより高いため、コンパレータＣＭＰの出力はハイレベルとなり、インバータＧ２の出力はローレベルとなり、アンド回路Ｇ４の出力もローレベルとなり、ＲＳフリップフロップＦＦのセット信号はローレベルとなる。一方、ＲＳフリップフロップＦＦのリセット信号はハイレベルになって、出力信号Ｑはローレベルになり、シンク用スイッチング素子Ｑｓはオフ状態となる。
【００３３】
次に時刻ｔ１で入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、インバータＧ３の出力はハイレベルとなり、ＲＳフリップフロップＦＦのリセット信号はローレベルになる。このときゲート電圧ＶＧもローレベルに変化し、スイッチング素子Ｑ３はターンオフとなる。スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量へ充電電流が流れて、ゲート電圧ＶＧにテイル電圧が発生する。充電電流が減少して、時刻ｔ２でゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈより低くなると、コンパレータＣＭＰの出力はローレベルに反転し、インバータＧ２の出力はハイレベルになる。すると、アンド回路Ｇ４の出力はハイレベルになり、ＲＳフリップフロップＦＦのセット信号はハイレベルに変化して、出力信号Ｑはハイレベルになり、シンク用スイッチング素子Ｑｓはオン状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインと導通して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００３４】
次に時刻ｔ３〜ｔ４において、例えばスイッチング素子Ｑ３と対になるソース側のスイッチング素子のゲート電圧が上昇すると、その影響によってゲート電圧ＶＧも上昇するようになる（図１（ｂ）の破線参照）。このときゲート電圧ＶＧがコンパレータＣＭＰの閾値電圧Ｖｔｈを超えてしまうと、コンパレータＣＭＰの出力がハイレベルとなり、インバータＧ２の出力はローレベルとなり、アンド回路Ｇ４の出力もローレベルとなり、ＲＳフリップフロップＦＦのセット信号はローレベルになる。しかしながら、ＲＳフリップフロップＦＦの出力信号Ｑはハイレベルを維持するため、シンク用スイッチング素子Ｑｓのオン状態が持続して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００３５】
従って、入力信号がローレベルである期間は、コンパレータＣＭＰの出力変化に関係なくシンク用スイッチング素子Ｑｓのオン状態が持続するようになる。
【００３６】
次に時刻ｔ５において、入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、インバータＧ３の出力はローレベルとなり、ＲＳフリップフロップＦＦのセット信号はローレベルに反転するとともに、リセット信号はハイレベルに反転する。すると、ＲＳフリップフロップＦＦの出力信号Ｑはローレベルに変化し、シンク用スイッチング素子Ｑｓはオフ状態になり、スイッチング素子Ｑ３のゲートはグランドラインから切り離される。
【００３７】
時刻ｔ７においてゲート駆動回路Ｂ１によりゲート電圧ＶＧはハイレベルに変化し、スイッチング素子Ｑ３はターンオンとなる。
【００３８】
従って、入力信号がローレベルからハイレベルに変化した時点で、論理回路によってシンク用スイッチング素子Ｑｓが直ちにオフ状態になる。そのためゲート駆動回路Ｂ１のトランジスタＱ１およびゲートシンク回路Ｂ２のシンク用スイッチング素子Ｑｓの両方が同時にオンになる期間を短縮でき、その結果、貫通電流が少なくなり、電源の利用効率を向上できる。
【００３９】
また、入力信号のローレベルとコンパレータＣＭＰの出力のローレベルとの論理積を演算するアンド回路Ｇ４を設けることによって、入力信号のローレベル期間は、コンパレータＣＭＰの出力変化に関係なくＲＳフリップフロップＦＦのセット信号を確実にローレベルに維持できる。
【００４０】
なお本実施形態では、記憶回路としてＲＳフリップフロップを用いる例を説明したが、他タイプのフリップフロップや双安定回路なども使用可能である。また、論理積回路としてアンド回路を用いる例を説明したが、その他のゲート回路なども使用可能である。また、入力信号の論理形式（ハイアクティブまたはローアクティブ）に応じて論理回路の論理形式は適宜変更できる。
【００４１】
実施の形態２．
図２（ａ）は本発明の他の実施形態を示す回路図であり、図２（ｂ）は動作を示すタイミング図である。ゲート駆動回路Ｂ１は、ｐ型ＭＯＳＦＥＴ等のソース側トランジスタＱ１と、ｎ型ＭＯＳＦＥＴ等のシンク側トランジスタＱ２とがコンプリメンタリ形式で直列的に接続されており、スイッチング素子Ｑ３のゲートを駆動する。インバータＧ１は、入力端子Ｔｉｎに供給された入力信号を反転して、ゲート駆動回路Ｂ１に供給する。
【００４２】
ゲート駆動回路Ｂ１の動作を説明する。まず入力電圧Ｖｉｎがハイレベルのとき、ゲート駆動回路Ｂ１のトランジスタＱ１がオンでトランジスタＱ２がオフになり、スイッチング素子Ｑ３のゲート電圧ＶＧもハイレベルとなり、スイッチング素子Ｑ３はオンになる。
【００４３】
次に入力電圧Ｖｉｎがローレベルになると、トランジスタＱ１がオフでトランジスタＱ２がオンになり、ゲート電圧ＶＧもローレベルとなり、スイッチング素子Ｑ３はオフになる。
【００４４】
こうして入力信号のレベルに応じて、スイッチング素子Ｑ３は導通または遮断を繰り返す。
【００４５】
ゲートシンク（ＧＴＳ）回路Ｂ２は、入力信号を遅延させるフィルタ回路Ｂ３と、フィルタ回路Ｂ３の出力を所定閾値Ｖｔｈと比較するコンパレータＣＭＰと、スイッチング素子Ｑ３のゲートとグランドラインとの間に接続されたｎ型ＭＯＳＦＥＴ等のシンク用スイッチング素子Ｑｓなどで構成される。
【００４６】
シンク用スイッチング素子Ｑｓのゲートには、コンパレータＣＭＰの出力が供給される。コンパレータＣＭＰの閾値電圧Ｖｔｈは、電源電圧Ｖｃｃ×（抵抗Ｒ３，Ｒ４の分割比）で設定される。
【００４７】
フィルタ回路Ｂ３は、入力信号のレベルに応じて導通または遮断するスイッチング素子Ｑ４と、スイッチング素子Ｑ４に並列接続されたコンデンサＣ１と、コンデンサＣ１に電流を供給する電流源ＣＣなどで構成される。
【００４８】
ゲートシンク回路Ｂ２の動作を説明する。図２（ｂ）を参照して、入力電圧Ｖｉｎがハイレベルのとき、フィルタ回路Ｂ３のスイッチング素子Ｑ４がオンになり、コンデンサＣ１の電位はほぼグランド電圧に下がって閾値電圧Ｖｔｈより低くなる。このときコンパレータＣＭＰの出力はローレベルとなり、シンク用スイッチング素子Ｑｓはオフ状態となる。
【００４９】
次に時刻ｔ１で入力電圧Ｖｉｎがハイレベルからローレベルに変化すると、スイッチング素子Ｑ４がオフになり、電流源ＣＣからコンデンサＣ１に充電電流が流れて、コンデンサＣ１の電位は徐々に上昇する。この電位上昇は直線的であり、その傾きは電流源ＣＣの電流値とコンデンサＣ１の静電容量とで定まる。
【００５０】
時刻ｔ２でコンデンサＣ１の電位が閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰの出力はハイレベルに変化し、シンク用スイッチング素子Ｑｓはオン状態となる。すると、スイッチング素子Ｑ３のゲートはグランドラインと導通して、ゲート電圧ＶＧはグランド電圧に安定化される。
【００５１】
従って、充電時定数を調整することによって、時刻ｔ１〜ｔ２の間の遅延時間を所望の値に設定することができる。例えば、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量への充電電流による影響を回避できるように、充電時定数を設定する。
【００５２】
次に時刻ｔ３〜ｔ４において、例えばスイッチング素子Ｑ３と対になるソース側のスイッチング素子のゲート電圧が上昇すると、その影響によってゲート電圧ＶＧも上昇するようになる（図２（ｂ）の破線参照）。しかしながら、シンク用スイッチング素子Ｑｓのオン状態が持続しているため、ゲート電圧ＶＧはグランド電圧に安定化される。
【００５３】
次に時刻ｔ５において、入力電圧Ｖｉｎがローレベルからハイレベルに変化すると、スイッチング素子Ｑ４がオンになり、コンデンサＣ１の電位は徐々に下降する。この電位下降カーブは放電時定数によって決定され、放電時定数は一般にスイッチング素子Ｑ４の内部インピーダンスとコンデンサＣ１の静電容量とで定まる。
【００５４】
時刻ｔ６でコンデンサＣ１の電位が閾値電圧Ｖｔｈより低くなると、コンパレータＣＭＰの出力はローレベルに変化し、シンク用スイッチング素子Ｑｓはオフ状態となり、スイッチング素子Ｑ３のゲートはグランドラインから切り離される。
【００５５】
時刻ｔ７においてゲート駆動回路Ｂ１によりゲート電圧ＶＧはハイレベルに変化し、スイッチング素子Ｑ３はターンオンとなる。
【００５６】
従って、放電時定数を調整することによって、時刻ｔ６〜ｔ７の間の遅延時間を所望の値に設定することができる。例えば、放電時定数を小さく設定することによって、ゲート駆動回路Ｂ１のトランジスタＱ１およびゲートシンク回路Ｂ２のシンク用スイッチング素子Ｑｓの両方が同時にオンになる期間を短縮でき、その結果、貫通電流が少なくなり、電源の利用効率を向上できる。
【００５７】
このようなフィルタ回路Ｂ３を設けることによって、コンデンサＣ１の充電時定数と放電時定数を独立に設定できる。そのためこれらの時定数を異ならせることによって、スイッチング素子Ｑ３のターンオフ時の現象およびターンオン時の現象に対して最適な遅延時間を別個に設定できる。
【００５８】
本実施形態では、スイッチング素子Ｑ３のゲート電圧ＶＧをモニタしていないため、スイッチング素子Ｑ３のゲートとコレクタとの間の静電容量への充電電流によるゲートシンク回路Ｂ２の誤動作を回避できる。
【００５９】
なお本実施形態では、フィルタ回路としてコンデンサの充放電回路を用いる例を説明したが、その他のアナログ回路やデジタル回路なども使用可能である。
【００６０】
【発明の効果】
以上詳説したように、半導体スイッチング素子のオフ状態を確実に維持できるとともに、ターンオン時の貫通電流を大幅に低減でき、電源の利用効率を向上できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の一実施形態を示す回路図であり、図１（ｂ）は動作を示すタイミング図である。
【図２】図２（ａ）は本発明の他の実施形態を示す回路図であり、図２（ｂ）は動作を示すタイミング図である。
【図３】従来の半導体スイッチング素子の動作を概略的に示す回路図である。
【図４】図４（ａ）は従来のゲートシンク回路の一例を示す回路図であり、図４（ｂ）は動作を示すタイミング図である。
【符号の説明】
Ｂ１ ゲート駆動回路、 Ｂ２ ゲートシンク回路、 Ｂ３ フィルタ回路、
ＣＭＰ コンパレータ、 ＦＦ ＲＳフリップフロップ、 ＣＣ 電流源。
Claims (4)
- 入力信号に応じて半導体スイッチング素子のゲートを駆動するためのゲート駆動回路と、
半導体スイッチング素子のゲート電圧を所定閾値と比較する比較回路と、
比較回路の出力反転に応じてセットされ、入力信号の反転に応じてリセットされる記憶回路と、
記憶回路のセット時に半導体スイッチング素子のゲート電圧を安定化するゲートシンク素子とを備えることを特徴とする半導体スイッチング素子の駆動回路。 - 入力信号と比較回路の出力との論理積を記憶回路のセット信号として出力する論理積回路を備えることを特徴とする請求項１記載の半導体スイッチング素子の駆動回路。
- 入力信号に応じて半導体スイッチング素子のゲートを駆動するためのゲート駆動回路と、
入力信号を遅延させるフィルタ回路と、
フィルタ回路の出力を所定閾値と比較する比較回路と、
比較回路の出力に応じて半導体スイッチング素子のゲート電圧を安定化するゲートシンク素子とを備えることを特徴とする半導体スイッチング素子の駆動回路。 - フィルタ回路は、コンデンサと、入力信号に応じてコンデンサを充電または放電する回路とを含み、
コンデンサの充電時定数と放電時定数は互いに独立に設定可能であることを特徴とする請求項３記載の半導体スイッチング素子の駆動回路。
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