JP2000253646A - 絶縁ゲート型半導体素子のゲート回路 - Google Patents
絶縁ゲート型半導体素子のゲート回路Info
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Abstract
波動作を活かすことができ、インバータ等の電力変換装
置を安定に駆動する信頼性の高いゲート駆動方式を提供
する。 【解決手段】 本発明は、正負の制御電源P,Nと、
この正負の制御電源間P,Nに複数の半導体素子12,
13,15,16を直列接続した第1及び第2の半導体
素子群A,Bと、この第1及び第2の半導体素子群A,
Bの半導体素子12,13,15,16にオンオフ制御
信号を供給するスイッチング信号源17と、このスイッ
チング信号源17から第1若しくは第2の半導体素子群
A,Bのいずれか一方の半導体素子12,13,15,
16に供給するオンオフ制御信号を所定時間遅延する遅
延回路18,19とから構成される。
Description
体素子のゲート回路に関するものである。
型半導体素子、例えばMOS−FET,IGBT,IE
GT(Injection Enhanced Gate Transisitor )は、電
圧駆動型であり、ゲート容量のキャパシタンスを充電・
放電する電流がオンオフ切替え時に瞬間流れるが、定常
時はゲート電流は流れない。従って、ゲートパワーは非
常に小さくできること、またMOS構造特有の高速動作
が可能であることから、近年ではこの種の電圧駆動型の
半導体素子の開発が進められ、高圧大電流(例えば4.
5kV−1000A級)の絶縁ゲート型半導体素子が開
発されて電力変換装置へ応用され始めている。
流化に伴いコレクタ・エミッタ間、コレクタ・ゲート
間、ゲート・エミッタ間のそれぞれのキャパシタンスが
大きくなってくる。
する従来ゲート回路を簡単化して示した図である。絶緑
ゲート型半導体素子10の制御極(ゲート)Gは、ゲー
ト抵抗11を介してオンオフ制御信号が半導体スイッチ
12,13により供給される。図11は、絶縁ゲート型
半導体素子を使用してインバータ回路を構成した時の1
相分の回路である。図12は、図10で示すゲート駆動
回路によりPWMインバータ動作させた時のゲート電圧
波形と絶縁ゲート型半導体素子の電圧(Vce)と電流
(Ic)を示したものである。ターンオン・ターンオフ
時にはゲート・エミッタ間の容量特性によりミラー電圧
時間が現れる。特にターンオン時には高耐圧素子ほどミ
ラー電圧時間が長くなる傾向がある。これは、特にゲー
ト・エミッタ間の容量はコレクタ・エミッタ間電圧に依
存するためで、ターンオンによりコレクタ・エミッタ電
圧が低下してくるとゲート・エミッタ容量が増加するこ
とにある。
波にするため、そのスイッチング周波数を高くすること
が望まれるが、上記ミラー時間により最小オン時間やデ
ッドタイムの制約がでるため上限周波数が制限されてし
まうことになる。ミラー時間短縮のためにはゲート抵抗
を小さくすればよいが、絶縁ゲート型半導体素子のスイ
ッチング特性も早くなりターンオン時には急峻な電流の
立ち上がり(di/dt)、ターンオフ時には急峻な電
圧の立ち上がり(dv/dt)により素子を破損する場
合がある。
オフ時には、図11の上下アーム(U,V)のゲート信
号は、デッドタイムT0を設け上下短絡を防止してい
る。しかしながら、反対アームの絶縁ゲート型半導体素
子をターンオンすると、各端子間のキャパシタンスの分
担により、特に電流の急変(di/dt)や電圧の急変
(dv/dt)によりゲート・エミッタの電圧が正方向
に持ち上がるという現象(図12のA部)が確認されて
いる。これを防止するためゲート・エミッタ間にコンデ
ンサを設けることが有効であるが、コンデンサを設ける
と絶縁ゲー卜型半導体素子のスイッチング時間が遅くな
るためスイッチング損失が増加する問題が発生する。
ゲート型半導体素子のミラー時間の短縮によるPWMイ
ンバータのデッドタイムの短縮やゲート・エミッタ間に
コンデンサを設けずに対アームの絶縁ゲート型半導体素
子のターンオンによるdv/dtによりゲート・エミッ
タの電圧が正方向に持ち上がる現象を解決することが望
まれる。
であり、その目的とするところは絶縁ゲート型半導体素
子の高周波動作を活かすことができ、インバータ等の電
力変換装置を安定に駆動する信頼性の高いゲート駆動方
式を提供することにある。
に、請求項1記載の発明は、Pチャンネル半導体素子と
Nチャンネル半導体素子を直列接続(トーテムポール接
続)した半導体素子群を複数設け、それぞれの半導体素
子群の陽極端子は正負の制御に接続し、第1の半導体素
子群の接続点は抵抗を介して絶縁ゲート型半導体素子の
ゲートに、第2の半導体素子群の接続中点はゲート抵抗
を介さず絶縁ゲート型半導体素子のゲートに直接接続
し、第2の半導体素子群のそれぞれの制御極への信号は
スイッチング信号源からのオンオフ制御信号を所定時間
遅延する遅延回路を介して供給するように構成したもの
である。
体素子群の中点と前記絶縁ゲート型半導体素子のゲート
との間に抵抗を設けたものである。また、請求項3記載
の発明は、第1,第2の半導体素子群としてはNPNト
ランジスタとPNPトランジスタ、またはNチャンネル
FETとPチャンネルFETを直列接続したものを少な
くとも一組用いて構成したものである。
電源間に第2の直列接続した半導体素子群の制御極へ供
給されるオンオフ制御信号は、コンデンサと抵抗による
遅延回路で構成されたものである。
の半導体素子群の少なくとも一方の陽極端子は、それぞ
れ抵抗を介して正負制御電源へ接続するように構成され
たものである。
第2の半導体素子群にはそれぞれ絶縁型半導体素子のゲ
ート抵抗より小さい値の抵抗を直列に接続したものであ
る。そして、請求項7記載の発明は、第2の半導体素子
群の負側制御電源に接続される抵抗は、ゼロオームか正
側制御電源に接続される抵抗より非常に小さい値の抵抗
を直列に接続したものである。
体素子群の陽極端子に接続する抵抗の少なくとも一方
は、絶縁型半導体素子のゲート抵抗より大きい値の抵抗
を直列に接続し正負制御電源に接続し、第2の半導体素
子群の陽極端子にはそれぞれ絶縁型半導体素子のゲート
抵抗より小さい値の抵抗を直列に接続し正負制御電源に
接続したものである。
体素子群の負側の制御電源に接続された抵抗と並列にコ
ンデンサを設けたものである。請求項10記載の発明
は、正負の制御電源間に第2の半導体素子群の正負側の
少なくとも一方の半導体素子の制御極へ供給されるオン
オフ制御信号は、絶緑ゲート型半導体素子のゲート・エ
ミッタ間の電圧レベルが所定値に達したことを検出後に
供給するように制御されたものである。
導体素子群の正負側の少なくとも一方の半導体素子の制
御極へ供給されるオン制御信号は、第1の半導体素子群
の制御信号によりブロックする回路を設けている。
導体素子群の接続点の電位が正の場合には、所定時間遅
延させた後に第2の半導体素子群の正側半導体素子の制
御極へ、負の場合には所定時間遅延させた後に負側半導
体素子の制御極へ制御信号を供給するようにしたもので
ある。
ゲート型半導体素子のゲート抵抗に流れる電流を検出す
る電流検出器を設け、この電流検出器の検出値が規定値
以下であることとスイッチング信号源からのオンオフ制
御信号との論理積により第2の半導体素子群のオンオフ
制御を行うものである。
制御電源を複数設け、第1の半導体素子群のそれぞれの
陽極端子は第1の正負の制御電源に、第2の半導体素子
群のそれぞれの陽極端子は第1の正負の制御電源電圧と
異なる第2の正負の制御電源に接続されたものである。
を用いて説明する。
項1乃至3に対応する第1の実施の形態について、図1
を用いて説明する。
ゲート型半導体素子10と、ゲート抵抗11と、NPN
型PNP型半導体素子を直列接続した半導体素子12,
13から構成される第1の半導体素子群Aと、第1の直
列半導体素子群それぞれのゲートにつながる抵抗14
と、第1の直列半導体素子群同様に構成されるNPN型
PNP型半導体素子を直列接続した半導体素子15,1
6から構成される第2の半導体素子群Bと、スイッチン
グ制御信号17から所定時間遅延させる遅延回路18,
19と正負の制御電源P,Nから構成される。
しては、絶縁ゲート型半導体素子であるMOS−FE
T、IGBT、IEGT等が用いられる。次に、本実施
の形態の作用について、図2を用いて説明する。
タイムチャートを示している。図2に示すように、時刻
T0でスイッチング制御信号17から半導体素子12に
オン信号が供給されると、ゲート抵抗11を介して絶縁
ゲート型半導体素子10は時刻t1でターンオンし、コ
レクタ・エミッタ間電圧(Vce)は低下して電流(I
c)が流れる。しかし、絶緑ゲート型半導体素子10の
ゲート電圧(Vge)は、図2の破線で示すように、ミ
ラー電圧レベルがゲート・エミッタ間容量の充電が完了
するまで継続する。この時間は、ゲー卜抵抗11の抵抗
値にもよるが20〜30μsにもなる。遅延回路18で
設定(例えば10μs)された時間後の時刻t2で第2
の半導体素子群Bのスイッチング素子15をオンすると
ゲート・エミッタ間容量は直ちに充電され正の制御電源
PレベルまでVgeは上昇し、絶縁ゲート型半導体素子
10は安定したオン状熊となる。
スイッチング半導体素子12,15にオフ信号、スイッ
チング素子13にオン信号が与えられると、絶縁ゲート
型半導体素子10のゲート・エミッタ間に充電されてい
た電荷はゲート抵抗11を介して放電され始めミラー電
圧に低下後、時刻t4で放電完了後コレクタ・エミッタ
間電圧(Vce)は上昇し電流は遮断されターンオフが
完了する。
時間以上に遅延回路19で設定された時間後の時刻t5
で第2の半導体素子群Bのスイッチング素子16をオン
すると、ゲート・エミッタ間電圧は負の制御電源Nレベ
ルとなり、インピーダンスなしで負の制御電源に固定さ
れ安定状態となる。
することにより、図11に示した回路の対アームのター
ンオン時のdv/dtによりゲート・エミッタ間電圧V
geが上昇しようとしても負の制御電源に流れ込むため
上昇することなく安定である。
項4に対応する第2の実施の形態について、図3を用い
て説明する。
20とコンデンサ21とダイオード22から構成され、
スイッチング信号源17からの信号を所定時間遅延して
第2の半導体素子群Bの半導体素子15をオンさせる。
コンデンサ21を抵抗20で充電する時定数で遅延時間
は調整でき、リセットはダイオード22で遅延なくコン
デンサ21は放電される。
項5,6に対応する第3の実施の形態について、図4を
用いて説明する。尚、図4において図1に示す同一符号
は、同一の要素を表わすので説明は省略する。
導体素子群Aの半導体素子12,13の陽極端子にそれ
ぞれ抵抗23,24を、第2の半導体素子群Bの半導体
素子15の陽極端子に抵抗25を迫加したものである。
その際、抵抗23,24,25はゲート抵抗11よりも
抵抗値が小さい値の抵抗を接続する。
は少なくともーつは抵抗値が異なるもので構成する。
尚、第2の半導体素子群Bの半導体素子16の陽極端子
には抵抗を設けていないが、接続してもよい。
する。図4に示すように、ターンオン時にはゲート抵抗
11と抵抗23の和の値で決まる正のゲート電流を、夕
一ンオフ時にはゲート抵抗11と抵抗24の和の値で決
まる負のゲート電流を流すことができる。抵抗23,2
4の値を変えることによりターンオンと夕一ンオフ時の
ゲート電流を変えることができるので、絶縁ゲート型半
導体素子10のスイッチング特性を調整することが可能
である。尚、半導体素子15の陽極端子の抵抗25をゲ
ート抵抗11より小さくすることにより、ゲート抵抗1
1を介さず絶縁ゲート型半導体素子10のゲート・エミ
ッタ間キャパシタンスCgeと抵抗25の時定数でCg
eを充電できるのでより早くゲート電圧Vgeを正の制
御電源電圧に上げることができる。
項7に対応する第4の実施の形態について説明する。本
実施の形態は、図4に示した回路と同一回路であるが、
第2の半導体素子群Bの負側制御電源に接続される抵抗
は、ゼロオームか正側制御電源に接続される抵抗25よ
り非常に小さい値の抵抗を直列に接続したものである。
は、絶緑ゲート型半導体素子10がターンオフ完了時点
で半導体素子16をオンすることにより低インピーダン
スで負の制御電源に接続されるので、オフ期間中のゲー
ト負バイアスを安定化することが可能となる。
項8に対応する第5の実施の形態について説明する。本
実施の形態は、図4に示した回路と同一回路であるが、
第3の実施の形態と異なるところは、第1の半導体素子
群Aの半導体素子12,13の陽極端子に接続される抵
抗23,24は、ゲート抵抗11よりも大きい値の抵抗
をそれぞれに設けたものである。尚、本実施の形態回路
における動作作用は、第3の実施の形態と同一であり、
その説明は省略する。
項9に対応する第6の実施の形態について、図5を用い
て説明する。
と同一回路であるが、第3の実施の形態と異なるところ
は、第1の半導体素子群Aの半導体素子12,13の負
側の素子13の陽極端子に接続される抵抗24と並列に
コンデンサ26を設けたことである。
説明する。スイッチング信号源17の信号を受けて第1
の半導体素子群Aの半導体素子12,13の負側の素子
13がオンすると、正の制御電源電圧に充電されていた
絶縁ゲート型半導体素子10のゲート・エミッタ間キャ
パシタンスCgeは、ゲート端子G、ゲート抵抗11、
スイッチング素子13、コンデンサ26、負の制御電源
Nとゼロボルト電位0のループで放電が開始される。ゲ
ート抵抗11と抵抗24の分圧比で決まる電圧までコン
デンサ26が充電されると、抵抗24を介して同様のル
ープで電流は流れる。
と同様な動作に比較し、ゲート抵抗11とコンデンサ2
6の時定数の間は抵抗24を介して流す電流より大きく
なるので、キャパシタンスCgeの電荷を早く放電する
ことができる。従って、絶縁ゲート型半導体素子10の
ターンオフ時のミラー時間を短縮することが可能とな
る。
項10,11に対応する第7の実施の形態について、図
6を用いて説明する。尚、図6において、図4及び図5
と同一符号は、同一要素を示すものであり、その説明は
省略する。
ゲート型半導体素子10のゲート・エミッタ間の電圧V
geを検出する手段30を設け、光発光素子(例えば、
フォトカプラなど)により絶縁ゲート型半導体素子が実
際にターンオン、ターンオフしたことを検出して判断す
る。その信号に基づき、第2の半導体素子群Bの半導体
素子15,16をオンオフ制御する。即ち、Vgeが正
方向の規定値(例えばミラー電圧)に達したら、半導体
素子15をオンし,負方向規定値に達したら半導体素子
16をオンする。スイッチング信号源17の信号との論
理積31,32を設けて動作の確実性を確保している。
項12に対応する第8の実施の形態について、図7を用
いて説明する。尚、図7において、図4及び図5と同一
符号は、同一要素を示すものであり、その説明は省略す
る。
4,5に示した実施の形態と異なるところは、第1の半
導体素子群Aの半導体素子12,13の接続点の電圧を
検出して、所定時間遅延後に第2の半導体素子群Bの半
導体素子15,16のそれぞれを制御するものである。
項13に対応する第9の実施の形態について、図8を用
いて説明する。尚、図8において、図4及び図5と同一
符号は、同一要素を示すものであり、その説明は省略す
る。
流検出用変流器31を設け、絶縁ゲー卜型半導体素子1
0のゲート抵抗11に流れる電流の方向と大きさを判定
して第2の半導体素子群Bのオンオフ制御を行なうもの
である。即ち、ゲート抵抗11に流れる電流が正の場合
には半導体素子15を、負の場合には半導体素子16を
オンさせるようにする。この時、スイッチング信号源1
7からの信号との論理積と遅延回路により第2の半導体
素子群Bの半導体素子15,16は、オンオフ制御され
る。
求項14に対応する第10の実施の形態について、図9
を用いて説明する。尚、図9において、図1乃至図5と
同一符号は、同一要素を示すものであり、その説明は省
略する。
縁ゲート型半導体素子10のゲートに供給される制御電
源として、第1の半導体素子群Aの半導体素子12,1
3用の第1の正負の制御電源と第2の半導体素子群Bの
半導体素子15,16用の第2の正負の制御電源とに分
けたものである。本実施の形態のように、第2の半導体
素子群Bの半導体素子としてMOSFETを使用した場
合には回路が簡単になり有効である。このように構成す
ることにより、いろいろな種類の絶縁ゲート型半導体素
子のゲート条件に対応することが可能となる。
電圧・大電流の絶縁ゲート型半導体素子特有のターンオ
ン・ターンオフ特性、即ち、ゲートミラー電圧の時間を
短縮することができ、PWMインバータのデッドタイム
を短縮することが可能となり絶緑ゲート型半導体素子の
特性を充分活かした高周波のスイッチングが可能となる
ゲート回路を提供することができる。
の対アームが動作した時のdv/dtによるゲートの誤
動作を防止することができ、信頼性の高いゲート回路を
提供できる。
すタイムチャート。
図。
路を示す構成図。
示す構成図。
たインバータ回路を駆動した時の動作を示すタイムチャ
ート。
Claims (14)
- 【請求項1】 絶縁ゲート型半導体素子のゲートに正
負の電圧を供給し、オンオフ制御する絶縁ゲート型半導
体素子のゲート回路において、正負の制御電源と、この
正負の制御電源間に複数の半導体素子を直列接続した第
1及び第2の半導体素子群と、この第1及び第2の半導
体素子群の半導体素子にオンオフ制御信号を供給するス
イッチング信号源と、このスイッチング信号源から第1
若しくは第2の半導体素子群のいずれか一方の半導体素
子に供給するオンオフ制御信号を所定時間遅延する遅延
回路とを具備し、前記第1の半導体素子群の中点は前記
絶縁ゲート型半導体素子のゲートに接続され、前記第1
の半導体素子群のそれぞれの陽極端子は前記正負の制御
電源に接続され、前記第2の半導体素子群の接続点は前
記絶縁ゲート型半導体素子のゲート端子に接続されたこ
とを特徴とする絶縁ゲート型半導体素子のゲー卜回路。 - 【請求項2】 前記第1の半導体素子群の中点と前記絶
縁ゲート型半導体素子のゲートとの間に抵抗を設けたこ
とを特徴とする請求項1記載の絶縁ゲート型半導体素子
のゲー卜回路。 - 【請求項3】 前記第1及び第2の半導体素子群は、
NPNトランジスタとPNPトランジスタの直列接続若
しくはNチャンネルFETとPチャンネルFETの直列
接続の少なくとも一方を使用して構成されたことを特徴
とする請求項1記載の絶縁ゲート型半導体素子のゲート
回路。 - 【請求項4】 前記遅延回路は、コンデンサと抵抗と
で構成されたことを特徴とする請求項1記載の絶縁ゲー
ト型半導体素子のゲート回路。 - 【請求項5】 前記第1及び第2の半導体素子群を構
成する半導体素子の少なくとも一方の陽極端子は、それ
ぞれ抵抗を介して前記正負の制御電源へ接続されたこと
を特徴とする請求項1記載の絶縁ゲート型半導体素子の
ゲート回路。 - 【請求項6】 前記第1及び第2の半導体素子群にそ
れぞれ絶縁型半導体素子のゲート抵抗より小さい値の抵
抗を直列に接続したことを特徴とする請求項5記載の絶
縁ゲート型半導体素子のゲート回路。 - 【請求項7】 前記第2の半導体素子群の前記負の制
御電源に接続される抵抗は、ゼロオーム若しくは前記正
の制御電源に接続される抵抗より小さい値の抵抗を直列
に接続したことを特徴とする請求項5記載の絶縁ゲート
型半導体素子のゲート回路。 - 【請求項8】 前記第1の半導体素子群の陽極端子に
接続する前記抵抗の少なくとも一方は、前記絶縁型半導
体素子のゲート抵抗より大きい値の抵抗を直列に接続し
前記正負の制御電源に接続し、前記第2の半導体素子群
の陽極端子にはそれぞれ前記絶縁型半導体素子のゲート
抵抗より小さい値の抵抗を直列に接続し前記正負の制御
電源に接続したことを特徴とする請求項5記載の絶縁ゲ
ート型半導体素子のゲート回路。 - 【請求項9】 前記第1の半導体素子群の負側の制御
電源に接続された抵抗と並列にコンデンサを設けたこと
を特徴とする請求項5記載の絶縁ゲート型半導体素子の
ゲート回路。 - 【請求項10】 前記正負の制御電源間に第2の半導
体素子群の所定の半導体素子の制御極へ供給されるオン
オフ制御信号は、前記絶縁ゲート型半導体素子のゲート
・エミッタ間の電圧レベルが所定値に達したことを検出
した後に供給するように制御されたことを特徴とする請
求項1記載の絶縁ゲート型半導体素子のゲート回路。 - 【請求項11】 前記第2の半導体素子群の正負側の
所定の半導体素子の制御極へ供給されるオン制御信号
は、前記第1の半導体素子群の制御信号によりブロック
する回路を有することを特徴とする請求項10記載の絶
縁ゲート型半導体素子のゲート回路。 - 【請求項12】 前記正負の制御電源間に前記第2の
半導体素子群の正負側の所定の半導体素子の制御極へ供
給されるオンオフ制御信号は、前記第1の半導体素子群
の接続点の電位が正の場合には、所定時間遅延させた後
に前記第2の半導体素子群の正側の半導体素子の制御極
へ、前記第1の半導体素子群の接続点の電位が負の場合
には、所定時間遅延させた後に前記第2の半導体素子群
の負側の半導体素子の制御極へそれぞれ制御信号を供給
することを特徴とする請求項1記載の絶縁ゲート型半導
体素子のゲート回路。 - 【請求項13】 前記絶縁ゲート型半導体素子のゲー
ト抵抗に流れる電流を検出する電流検出器を設け、この
電流検出器の検出値が規定値以下であることと前記スイ
ッチング信号源からのオンオフ制御信号との論理積によ
り前記第2の半導体素子群の制御を行うことを特徴とす
る請求項1記載の絶縁ゲート型半導体素子のゲート回
路。 - 【請求項14】 前記正負の制御電源を複数設け、前
記第1の半導体素子群のそれぞれの陽極端子は第1の正
負の制御電源に、前記第2の直列接続半導体素子のそれ
ぞれの陽極端子は第2の正負の制御電源にそれぞれ接続
されたことを特徴とする請求項1乃至13のいずれかに
記載の絶縁ゲート型半導体素子のゲート回路。
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