JP2003061335A - ゲートノイズ抑制回路 - Google Patents
ゲートノイズ抑制回路Info
- Publication number
- JP2003061335A JP2003061335A JP2001241510A JP2001241510A JP2003061335A JP 2003061335 A JP2003061335 A JP 2003061335A JP 2001241510 A JP2001241510 A JP 2001241510A JP 2001241510 A JP2001241510 A JP 2001241510A JP 2003061335 A JP2003061335 A JP 2003061335A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulated gate
- capacitor
- emitter
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 スイッチングが遅くならず、スイッチング損
失を増大させないゲートノイズ抑制回路を提供する。 【解決手段】 ゲートノイズ抑制回路４において、絶縁
ゲート型半導体素子３のオン時、Ｎ型ＭＯＳＦＥＴ Ｍ
１がオン状態となりノイズ抑制の為のコンデンサＣ１が
動作し、オフ時、Ｐ型ＭＯＳＦＥＴ Ｍ２がオン状態と
なりノイズ抑制の為のコンデンサＣ２が動作する。ま
た、絶縁ゲート型半導体素子３がターンオン・ターンオ
フのスイッチングを行っている時は、ＭＯＳＦＥＴ Ｍ
１，Ｍ２がオフ状態でノイズ抑制のためのコンデンサＣ
１，Ｃ２は動作しない。これにより、スイッチングが遅
くならず、スイッチング損失を増大させない。
失を増大させないゲートノイズ抑制回路を提供する。 【解決手段】 ゲートノイズ抑制回路４において、絶縁
ゲート型半導体素子３のオン時、Ｎ型ＭＯＳＦＥＴ Ｍ
１がオン状態となりノイズ抑制の為のコンデンサＣ１が
動作し、オフ時、Ｐ型ＭＯＳＦＥＴ Ｍ２がオン状態と
なりノイズ抑制の為のコンデンサＣ２が動作する。ま
た、絶縁ゲート型半導体素子３がターンオン・ターンオ
フのスイッチングを行っている時は、ＭＯＳＦＥＴ Ｍ
１，Ｍ２がオフ状態でノイズ抑制のためのコンデンサＣ
１，Ｃ２は動作しない。これにより、スイッチングが遅
くならず、スイッチング損失を増大させない。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＧＢＴ等の絶縁
ゲート型半導体素子を駆動する回路において、絶縁ゲー
ト型半導体素子がスイッチングを行ったときに、ゲート
配線のインダクタンスやゲート・エミッタ間の入力容量
によりゲートに発生するゲートノイズを抑制するための
ゲートノイズ抑制回路に関する。
ゲート型半導体素子を駆動する回路において、絶縁ゲー
ト型半導体素子がスイッチングを行ったときに、ゲート
配線のインダクタンスやゲート・エミッタ間の入力容量
によりゲートに発生するゲートノイズを抑制するための
ゲートノイズ抑制回路に関する。
【０００２】
【従来の技術】ＭＯＳ型ゲート構造を有する絶縁ゲート
型半導体素子、例えばＭＯＳ−ＦＥＴ，ＩＧＢＴ，ＩＥ
ＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔ
ｅ Ｔｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲ
ート容量のキャパシタンスを充電・放電する電流がオン
オフ切り替え時に瞬間流れるが、定常時は、ゲート電流
は流れない。従って、ゲートパワーは，非常に小さくで
きること、またＭＯＳ構造特有の高速動作が可能である
ことから、近年ではこの種の電圧駆動型の半導体素子の
開発が進められ、高圧大電流（例えば４．５ｋＶ−１ｋ
Ａ級）の絶縁ゲート型半導体素子が開発されて電力変換
装置へ応用され始めている。
型半導体素子、例えばＭＯＳ−ＦＥＴ，ＩＧＢＴ，ＩＥ
ＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔ
ｅ Ｔｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲ
ート容量のキャパシタンスを充電・放電する電流がオン
オフ切り替え時に瞬間流れるが、定常時は、ゲート電流
は流れない。従って、ゲートパワーは，非常に小さくで
きること、またＭＯＳ構造特有の高速動作が可能である
ことから、近年ではこの種の電圧駆動型の半導体素子の
開発が進められ、高圧大電流（例えば４．５ｋＶ−１ｋ
Ａ級）の絶縁ゲート型半導体素子が開発されて電力変換
装置へ応用され始めている。
【０００３】絶縁ゲート型半導体素子は、高電圧、大電
流化に伴いコレクタ・エミッタ間、コレクタ・ゲート
間、ゲート・エミッタ間のそれぞれのキャパシタンスが
大きくなってくる。
流化に伴いコレクタ・エミッタ間、コレクタ・ゲート
間、ゲート・エミッタ間のそれぞれのキャパシタンスが
大きくなってくる。
【０００４】図７は、従来の絶縁ゲート型半導体素子を
駆動する回路のゲート周りを示す図である。絶縁ゲート
型半導体素子３のゲート（制御極）Ｇは、ゲート抵抗２
を介してゲート駆動回路１に接続される。
駆動する回路のゲート周りを示す図である。絶縁ゲート
型半導体素子３のゲート（制御極）Ｇは、ゲート抵抗２
を介してゲート駆動回路１に接続される。
【０００５】図９は、絶縁ゲート型半導体素子を使用し
てインバータ回路を構成した時の１相分の回路である。
図１０は、図７で示すゲート回路により図９に示すＰＷ
Ｍインバータを動作させた時の上下アーム（Ｕ，Ｖ）の
ゲート電圧波形（Ｖｇｅ）と、絶縁ゲート型半導体素子
の電圧（Ｖｃｅ）と電流（Ｉｃ）とを示したものであ
る。
てインバータ回路を構成した時の１相分の回路である。
図１０は、図７で示すゲート回路により図９に示すＰＷ
Ｍインバータを動作させた時の上下アーム（Ｕ，Ｖ）の
ゲート電圧波形（Ｖｇｅ）と、絶縁ゲート型半導体素子
の電圧（Ｖｃｅ）と電流（Ｉｃ）とを示したものであ
る。
【０００６】ターンオン・ターンオフ時には、ゲート・
エミッタ間のキャパシタンスの容量特性によりミラー電
圧時間が現れる。特にターンオン時には高耐圧素子ほど
ミラー電圧時間が長くなる傾向がある。これは、特にゲ
ート・エミッタ間のキャパシタンス容量は、コレクタ・
エミッタ間電圧に依存するためで、ターンオンによりコ
レクタ・エミッタ電圧が低下してくるとゲート・エミッ
タ間キャパシタンス容量が増加することにある。
エミッタ間のキャパシタンスの容量特性によりミラー電
圧時間が現れる。特にターンオン時には高耐圧素子ほど
ミラー電圧時間が長くなる傾向がある。これは、特にゲ
ート・エミッタ間のキャパシタンス容量は、コレクタ・
エミッタ間電圧に依存するためで、ターンオンによりコ
レクタ・エミッタ電圧が低下してくるとゲート・エミッ
タ間キャパシタンス容量が増加することにある。
【０００７】ＰＷＭインバータでは負荷電流をより正弦
波にするため、そのスイッチング周波数を高くすること
が望まれるが、上記ミラー時間により最小オン時間やデ
ッドタイムの制約がでるため上限周波数が制限されてし
まうことになる。ミラー時間短縮のためにはゲート抵抗
を小さくすればよいが、絶縁ゲート型半導体素子のスイ
ッチング特性も早くなりターンオン時には急峻な電流の
立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電
圧の立ち上がり（ｄＶ／ｄｔ）により素子を破損する場
合がある。
波にするため、そのスイッチング周波数を高くすること
が望まれるが、上記ミラー時間により最小オン時間やデ
ッドタイムの制約がでるため上限周波数が制限されてし
まうことになる。ミラー時間短縮のためにはゲート抵抗
を小さくすればよいが、絶縁ゲート型半導体素子のスイ
ッチング特性も早くなりターンオン時には急峻な電流の
立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電
圧の立ち上がり（ｄＶ／ｄｔ）により素子を破損する場
合がある。
【０００８】図１０に示すように、ターンオン・ターン
オフ時には，図９の上下アーム（Ｕ，Ｖ）のゲート信号
は、デッドタイムＴ０を設け上下短絡を防止している。
しかしながら、反対アームの絶縁ゲート型半導体素子を
ターンオンすると、各端子間のキャパシタンスの分担に
より、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変（ｄ
Ｖ／ｄｔ）によりゲート・エミッタ間の電圧が正方向に
持ち上がるという現象（図１０のＡ部）が確認されてい
る。これを防止するために、図８のように、ノイズ抑制
コンデンサＣ５をゲート・エミッタ間に設けることが有
効であるが、コンデンサＣ５を設けると絶縁ゲート型半
導体素子３のスイッチング時間が遅くなるため、スイッ
チング損失が増加する問題が発生する。
オフ時には，図９の上下アーム（Ｕ，Ｖ）のゲート信号
は、デッドタイムＴ０を設け上下短絡を防止している。
しかしながら、反対アームの絶縁ゲート型半導体素子を
ターンオンすると、各端子間のキャパシタンスの分担に
より、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変（ｄ
Ｖ／ｄｔ）によりゲート・エミッタ間の電圧が正方向に
持ち上がるという現象（図１０のＡ部）が確認されてい
る。これを防止するために、図８のように、ノイズ抑制
コンデンサＣ５をゲート・エミッタ間に設けることが有
効であるが、コンデンサＣ５を設けると絶縁ゲート型半
導体素子３のスイッチング時間が遅くなるため、スイッ
チング損失が増加する問題が発生する。
【０００９】
【発明が解決しようとする課題】高電圧・大電流の絶縁
ゲート型半導体素子を使用したインバータ回路におい
て、スイッチング時間を遅くさせずに、対アームの絶縁
ゲート型半導体素子のターンオンによるｄＶ／ｄｔによ
りゲート・エミッタ間の電圧が正方向に持ち上がる現象
を解決することが望まれる。
ゲート型半導体素子を使用したインバータ回路におい
て、スイッチング時間を遅くさせずに、対アームの絶縁
ゲート型半導体素子のターンオンによるｄＶ／ｄｔによ
りゲート・エミッタ間の電圧が正方向に持ち上がる現象
を解決することが望まれる。
【００１０】本発明は，上記問題に鑑みてなされたもの
であり、その目的とするところは、絶縁ゲート型半導体
素子の高周波動作を活かすことができ、例えばインバー
タ等の電力変換装置を安定に駆動する信頼性の高いゲー
ト駆動を行なうための、スイッチングが遅くならず、ス
イッチング損失を増大させないゲートノイズ抑制回路を
提供することにある。
であり、その目的とするところは、絶縁ゲート型半導体
素子の高周波動作を活かすことができ、例えばインバー
タ等の電力変換装置を安定に駆動する信頼性の高いゲー
ト駆動を行なうための、スイッチングが遅くならず、ス
イッチング損失を増大させないゲートノイズ抑制回路を
提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、絶縁ゲート型半導体素子を
駆動する回路におけるゲートノイズ抑制回路であって、
ゲートが正電圧時のノイズ抑制の為のコンデンサとＮ型
ＭＯＳＦＥＴとを直列接続したものと、ゲートが負電圧
時のノイズ抑制の為のコンデンサとＰ型ＭＯＳＦＥＴと
を直列接続したものとをＭＯＳＦＥＴのソース側が絶縁
ゲート型半導体素子のエミッタに接続されるようにゲー
ト・エミッタ間に接続し、各々のＭＯＳＦＥＴの制御の
ために絶縁ゲート型半導体素子のゲート・エミッタ間を
抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続
したことを特徴とする。
に、請求項１記載の発明は、絶縁ゲート型半導体素子を
駆動する回路におけるゲートノイズ抑制回路であって、
ゲートが正電圧時のノイズ抑制の為のコンデンサとＮ型
ＭＯＳＦＥＴとを直列接続したものと、ゲートが負電圧
時のノイズ抑制の為のコンデンサとＰ型ＭＯＳＦＥＴと
を直列接続したものとをＭＯＳＦＥＴのソース側が絶縁
ゲート型半導体素子のエミッタに接続されるようにゲー
ト・エミッタ間に接続し、各々のＭＯＳＦＥＴの制御の
ために絶縁ゲート型半導体素子のゲート・エミッタ間を
抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続
したことを特徴とする。
【００１２】即ち、請求項１記載の発明は、ゲートが正
電圧時に発生するノイズを抑制させるためのコンデンサ
とＮ型ＭＯＳＦＥＴとを直列接続したものをゲート・エ
ミッタ間に接続する。このＮ型ＭＯＳＦＥＴについて
は、絶縁ゲート型半導体素子のゲート・エミッタ間を抵
抗分圧した中点にＮ型ＭＯＳＦＥＴのゲートを接続して
いる。この分圧抵抗の値で、Ｎ型ＭＯＳＦＥＴの動作を
絶縁ゲート型半導体素子のミラー電圧より高い電圧で動
作するようにする。それにより、絶縁ゲート型半導体素
子のゲート電圧が正電圧時には、ミラー時間内にノイズ
抑制用のコンデンサが含まれない。
電圧時に発生するノイズを抑制させるためのコンデンサ
とＮ型ＭＯＳＦＥＴとを直列接続したものをゲート・エ
ミッタ間に接続する。このＮ型ＭＯＳＦＥＴについて
は、絶縁ゲート型半導体素子のゲート・エミッタ間を抵
抗分圧した中点にＮ型ＭＯＳＦＥＴのゲートを接続して
いる。この分圧抵抗の値で、Ｎ型ＭＯＳＦＥＴの動作を
絶縁ゲート型半導体素子のミラー電圧より高い電圧で動
作するようにする。それにより、絶縁ゲート型半導体素
子のゲート電圧が正電圧時には、ミラー時間内にノイズ
抑制用のコンデンサが含まれない。
【００１３】また、ゲートが負電圧時に発生するノイズ
を抑制させるためのコンデンサとＰ型ＭＯＳＦＥＴを直
列接続したものをゲート・エミッタ間に接続する。この
Ｐ型ＭＯＳＦＥＴについては、絶縁ゲート型半導体素子
のゲート・エミッタ間を抵抗分圧した中点にＰ型ＭＯＳ
ＦＥＴのゲートを接続している。この分圧抵抗の値で、
Ｐ型ＭＯＳＦＥＴの動作を絶縁ゲート型半導体素子のミ
ラー電圧より低い電圧で動作するようにする。それによ
り、絶縁ゲート型半導体素子のゲート電圧が負電圧時に
は、ミラー時間内にノイズ抑制用のコンデンサが含まれ
ない。
を抑制させるためのコンデンサとＰ型ＭＯＳＦＥＴを直
列接続したものをゲート・エミッタ間に接続する。この
Ｐ型ＭＯＳＦＥＴについては、絶縁ゲート型半導体素子
のゲート・エミッタ間を抵抗分圧した中点にＰ型ＭＯＳ
ＦＥＴのゲートを接続している。この分圧抵抗の値で、
Ｐ型ＭＯＳＦＥＴの動作を絶縁ゲート型半導体素子のミ
ラー電圧より低い電圧で動作するようにする。それによ
り、絶縁ゲート型半導体素子のゲート電圧が負電圧時に
は、ミラー時間内にノイズ抑制用のコンデンサが含まれ
ない。
【００１４】このように、ゲート電圧がミラー電圧付近
でノイズ抑制用のコンデンサが動作しないように構成し
たものである。従って、絶縁ゲート型半導体素子のスイ
ッチングが遅くならず、スイッチング損失を増大させる
ことがない。
でノイズ抑制用のコンデンサが動作しないように構成し
たものである。従って、絶縁ゲート型半導体素子のスイ
ッチングが遅くならず、スイッチング損失を増大させる
ことがない。
【００１５】次に、請求項２の発明は、絶縁ゲート型半
導体素子を駆動する回路におけるゲートノイズ抑制回路
であって、ノイズ抑制の為のコンデンサとそのコンデン
サに比べて容量の小さいコンデンサとを直列に接続した
ものを絶縁ゲート型半導体素子のゲート・エミッタ間に
接続し、容量の小さいコンデンサにＮ型ＭＯＳＦＥＴと
Ｐ型ＭＯＳＦＥＴとをソース端子が絶縁ゲート型半導体
素子のエミッタに接続されるように並列に接続し、各々
のＭＯＳＦＥＴの制御のために絶縁ゲート型半導体素子
のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯ
ＳＦＥＴのゲートを接続したことを特徴とする。
導体素子を駆動する回路におけるゲートノイズ抑制回路
であって、ノイズ抑制の為のコンデンサとそのコンデン
サに比べて容量の小さいコンデンサとを直列に接続した
ものを絶縁ゲート型半導体素子のゲート・エミッタ間に
接続し、容量の小さいコンデンサにＮ型ＭＯＳＦＥＴと
Ｐ型ＭＯＳＦＥＴとをソース端子が絶縁ゲート型半導体
素子のエミッタに接続されるように並列に接続し、各々
のＭＯＳＦＥＴの制御のために絶縁ゲート型半導体素子
のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯ
ＳＦＥＴのゲートを接続したことを特徴とする。
【００１６】即ち、請求項２記載の発明は、このような
接続として、各々のＭＯＳＦＥＴの制御電圧を、ゲート
電圧がミラー電圧付近では両ＭＯＳＦＥＴ共に動作しな
いような電圧とし、絶縁ゲート型半導体素子のゲート・
エミッタ間のキャパシタンス容量が小さくなる構成にし
たものである。従って、絶縁ゲート型半導体素子のスイ
ッチングが遅くならず、スイッチング損失を増大させる
ことがない。
接続として、各々のＭＯＳＦＥＴの制御電圧を、ゲート
電圧がミラー電圧付近では両ＭＯＳＦＥＴ共に動作しな
いような電圧とし、絶縁ゲート型半導体素子のゲート・
エミッタ間のキャパシタンス容量が小さくなる構成にし
たものである。従って、絶縁ゲート型半導体素子のスイ
ッチングが遅くならず、スイッチング損失を増大させる
ことがない。
【００１７】
【発明の実態の形態】以下、本発明の実施形態を図によ
り詳細に説明する。
り詳細に説明する。
【００１８】（第1の実施形態）図1に、本発明の第1の
実施形態に係るゲートノイズ抑制回路を適用したインバ
ータ装置の回路構成を示す。
実施形態に係るゲートノイズ抑制回路を適用したインバ
ータ装置の回路構成を示す。
【００１９】図１に示すように、本実施形態は、絶縁ゲ
ート型半導体素子３のゲートＧに、ゲート抵抗２を介し
てゲート駆動回路１が接続されたインバータ装置におい
て、絶縁ゲート型半導体素子３のゲートＧとエミッタＥ
との間にゲートノイズ抑制回路４を接続して構成されて
いる。ゲートノイズ抑制回路４は、ゲートＧが正電圧時
のノイズ抑制の為のコンデンサＣ１とＮ型ＭＯＳＦＥＴ
Ｍ１とを直列接続したものと、ゲートＧが負電圧時の
ノイズ抑制の為のコンデンサＣ２とＰ型ＭＯＳＦＥＴ
Ｍ２を直列接続したものを、ＭＯＳＦＥＴのソース側が
絶縁ゲート型半導体素子３のエミッタＥに接続されるよ
うにゲート・エミッタ間に接続し、Ｎ型ＭＯＳＦＥＴ
Ｍ１の制御のために絶縁ゲート型半導体素子３のゲート
・エミッタ間に抵抗Ｒ１と抵抗Ｒ２とを直列接続した中
点にＮ型ＭＯＳＦＥＴ Ｍ１のゲートを接続し、Ｐ型Ｍ
ＯＳＦＥＴ Ｍ２の制御のために絶縁ゲート型半導体素
子３のゲート・エミッタ間に抵抗Ｒ３と抵抗Ｒ４とを直
列接続した中点にＰ型ＭＯＳＦＥＴ Ｍ２のゲートを接
続した構成になっている。
ート型半導体素子３のゲートＧに、ゲート抵抗２を介し
てゲート駆動回路１が接続されたインバータ装置におい
て、絶縁ゲート型半導体素子３のゲートＧとエミッタＥ
との間にゲートノイズ抑制回路４を接続して構成されて
いる。ゲートノイズ抑制回路４は、ゲートＧが正電圧時
のノイズ抑制の為のコンデンサＣ１とＮ型ＭＯＳＦＥＴ
Ｍ１とを直列接続したものと、ゲートＧが負電圧時の
ノイズ抑制の為のコンデンサＣ２とＰ型ＭＯＳＦＥＴ
Ｍ２を直列接続したものを、ＭＯＳＦＥＴのソース側が
絶縁ゲート型半導体素子３のエミッタＥに接続されるよ
うにゲート・エミッタ間に接続し、Ｎ型ＭＯＳＦＥＴ
Ｍ１の制御のために絶縁ゲート型半導体素子３のゲート
・エミッタ間に抵抗Ｒ１と抵抗Ｒ２とを直列接続した中
点にＮ型ＭＯＳＦＥＴ Ｍ１のゲートを接続し、Ｐ型Ｍ
ＯＳＦＥＴ Ｍ２の制御のために絶縁ゲート型半導体素
子３のゲート・エミッタ間に抵抗Ｒ３と抵抗Ｒ４とを直
列接続した中点にＰ型ＭＯＳＦＥＴ Ｍ２のゲートを接
続した構成になっている。
【００２０】本実施形態の動作について図２および図３
により説明する。図２は、本実施形態の動作を示すタイ
ムチャートであり、図３（ａ），（ｂ），（ｃ）はそれ
ぞれ図２の（ａ）区間，（ｂ）区間，（ｃ）区間のゲー
トノイズ抑制回路４の動作状態を説明するための図であ
る。
により説明する。図２は、本実施形態の動作を示すタイ
ムチャートであり、図３（ａ），（ｂ），（ｃ）はそれ
ぞれ図２の（ａ）区間，（ｂ）区間，（ｃ）区間のゲー
トノイズ抑制回路４の動作状態を説明するための図であ
る。
【００２１】例えば、絶縁ゲート型半導体素子３のゲー
トＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった
時に、Ｎ型ＭＯＳＦＥＴ Ｍ１の動作電圧を絶縁ゲート
型半導体素子３のゲート・エミッタ間電圧が例えば１０
Ｖの時に動作するように抵抗Ｒ１と抵抗Ｒ２を設定すれ
ば、絶縁ゲート型半導体素子３のターンオンスイッチン
グが終わるまでノイズ抑制の為のコンデンサＣ１が動作
しない為スイッチングが遅くならず、絶縁ゲート型半導
体素子３のオン時にゲートノイズが抑制され、誤オフが
抑制できる。この絶縁ゲート型半導体素子３のオン時、
即ち図２の（ｃ）区間に相当する場合のゲートノイズ抑
制回路４の動作状態を図３（ｃ）に示す。図３（ｃ）に
示すように、絶縁ゲート型半導体素子３のオン時、Ｎ型
ＭＯＳＦＥＴ Ｍ１がオン状態となりノイズ抑制の為の
コンデンサＣ１が動作している。
トＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった
時に、Ｎ型ＭＯＳＦＥＴ Ｍ１の動作電圧を絶縁ゲート
型半導体素子３のゲート・エミッタ間電圧が例えば１０
Ｖの時に動作するように抵抗Ｒ１と抵抗Ｒ２を設定すれ
ば、絶縁ゲート型半導体素子３のターンオンスイッチン
グが終わるまでノイズ抑制の為のコンデンサＣ１が動作
しない為スイッチングが遅くならず、絶縁ゲート型半導
体素子３のオン時にゲートノイズが抑制され、誤オフが
抑制できる。この絶縁ゲート型半導体素子３のオン時、
即ち図２の（ｃ）区間に相当する場合のゲートノイズ抑
制回路４の動作状態を図３（ｃ）に示す。図３（ｃ）に
示すように、絶縁ゲート型半導体素子３のオン時、Ｎ型
ＭＯＳＦＥＴ Ｍ１がオン状態となりノイズ抑制の為の
コンデンサＣ１が動作している。
【００２２】また、Ｐ型ＭＯＳＦＥＴ Ｍ２の動作電圧
を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧
が例えば−１０Ｖの時に動作するように抵抗Ｒ３と抵抗
Ｒ４を設定すれば、絶縁ゲート型半導体素子３のターン
オフスイッチングが終わるまでノイズ抑制の為のコンデ
ンサＣ２が動作しない為スイッチングが遅くならず、絶
縁ゲート型半導体素子３のオフ時にゲートノイズが抑制
され、誤オンを抑制できる。この絶縁ゲート型半導体素
子３のオフ時、即ち図２の（ａ）区間に相当する場合の
ゲートノイズ抑制回路４の動作状態を図３（ａ）に示
す。図３（ａ）に示すように、絶縁ゲート型半導体素子
３のオフ時、Ｐ型ＭＯＳＦＥＴ Ｍ２がオン状態となり
ノイズ抑制の為のコンデンサＣ２が動作している。
を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧
が例えば−１０Ｖの時に動作するように抵抗Ｒ３と抵抗
Ｒ４を設定すれば、絶縁ゲート型半導体素子３のターン
オフスイッチングが終わるまでノイズ抑制の為のコンデ
ンサＣ２が動作しない為スイッチングが遅くならず、絶
縁ゲート型半導体素子３のオフ時にゲートノイズが抑制
され、誤オンを抑制できる。この絶縁ゲート型半導体素
子３のオフ時、即ち図２の（ａ）区間に相当する場合の
ゲートノイズ抑制回路４の動作状態を図３（ａ）に示
す。図３（ａ）に示すように、絶縁ゲート型半導体素子
３のオフ時、Ｐ型ＭＯＳＦＥＴ Ｍ２がオン状態となり
ノイズ抑制の為のコンデンサＣ２が動作している。
【００２３】また、ターンオン・ターンオフのスイッチ
ングを行っている図２の（ｂ）区間では、図３（ｂ）に
示すように、ノイズ抑制のためのコンデンサＣ１とＣ２
は、オフ状態のＭＯＳＦＥＴ Ｍ１，Ｍ２により動作し
ない為スイッチングが遅くなることが無い。
ングを行っている図２の（ｂ）区間では、図３（ｂ）に
示すように、ノイズ抑制のためのコンデンサＣ１とＣ２
は、オフ状態のＭＯＳＦＥＴ Ｍ１，Ｍ２により動作し
ない為スイッチングが遅くなることが無い。
【００２４】以上説明したように、本実施形態によれ
ば、スイッチングが遅くならず、スイッチング損失を増
大させることがない。
ば、スイッチングが遅くならず、スイッチング損失を増
大させることがない。
【００２５】（第２の実施形態）図４に、本発明の第２
の実施形態に係るゲートノイズ抑制回路を適用したイン
バータ装置の回路構成を示す。
の実施形態に係るゲートノイズ抑制回路を適用したイン
バータ装置の回路構成を示す。
【００２６】図４に示すように、本実施形態は、絶縁ゲ
ート型半導体素子３のゲートＧに、ゲート抵抗２を介し
てゲート駆動回路１が接続されたインバータ装置におい
て、絶縁ゲート型半導体素子３のゲートＧとエミッタＥ
との間にゲートノイズ抑制回路４を接続して構成されて
いる。ゲートノイズ抑制回路４は、ノイズ抑制の為のコ
ンデンサＣ３とコンデンサＣ３に比べて容量が小さいコ
ンデンサＣ４とを直列に接続したものを、絶縁ゲート型
半導体素子３のゲート・エミッタ間に並列に接続し、そ
のコンデンサＣ４にＮ型ＭＯＳＦＥＴ Ｍ３とＰ型ＭＯ
ＳＦＥＴ Ｍ４とをソースが絶縁ゲート型半導体素子３
のエミッタＥに接続するように並列に接続する。そし
て、Ｎ型ＭＯＳＦＥＴ Ｍ３の制御のために絶縁ゲート
型半導体素子３のゲート・エミッタ間に抵抗Ｒ５と抵抗
Ｒ６とを直列接続した中点にＮ型ＭＯＳＦＥＴ Ｍ３の
ゲートを接続し、Ｐ型ＭＯＳＦＥＴ Ｍ４の制御のため
に絶縁ゲート型半導体素子３のゲート・エミッタ間に抵
抗Ｒ７と抵抗Ｒ８とを直列接続した中点にＰ型ＭＯＳＦ
ＥＴ Ｍ４のゲートを接続した構成になっている。
ート型半導体素子３のゲートＧに、ゲート抵抗２を介し
てゲート駆動回路１が接続されたインバータ装置におい
て、絶縁ゲート型半導体素子３のゲートＧとエミッタＥ
との間にゲートノイズ抑制回路４を接続して構成されて
いる。ゲートノイズ抑制回路４は、ノイズ抑制の為のコ
ンデンサＣ３とコンデンサＣ３に比べて容量が小さいコ
ンデンサＣ４とを直列に接続したものを、絶縁ゲート型
半導体素子３のゲート・エミッタ間に並列に接続し、そ
のコンデンサＣ４にＮ型ＭＯＳＦＥＴ Ｍ３とＰ型ＭＯ
ＳＦＥＴ Ｍ４とをソースが絶縁ゲート型半導体素子３
のエミッタＥに接続するように並列に接続する。そし
て、Ｎ型ＭＯＳＦＥＴ Ｍ３の制御のために絶縁ゲート
型半導体素子３のゲート・エミッタ間に抵抗Ｒ５と抵抗
Ｒ６とを直列接続した中点にＮ型ＭＯＳＦＥＴ Ｍ３の
ゲートを接続し、Ｐ型ＭＯＳＦＥＴ Ｍ４の制御のため
に絶縁ゲート型半導体素子３のゲート・エミッタ間に抵
抗Ｒ７と抵抗Ｒ８とを直列接続した中点にＰ型ＭＯＳＦ
ＥＴ Ｍ４のゲートを接続した構成になっている。
【００２７】本実施形態の動作について図５および図６
により説明する。図５は、本実施形態の動作を示すタイ
ムチャートであり、図６（ａ），（ｂ），（ｃ）はそれ
ぞれ図５の（ａ）区間，（ｂ）区間，（ｃ）区間のゲー
トノイズ抑制回路４の動作状態を説明するための図であ
る。
により説明する。図５は、本実施形態の動作を示すタイ
ムチャートであり、図６（ａ），（ｂ），（ｃ）はそれ
ぞれ図５の（ａ）区間，（ｂ）区間，（ｃ）区間のゲー
トノイズ抑制回路４の動作状態を説明するための図であ
る。
【００２８】例えば、絶縁ゲート型半導体素子３のゲー
トＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった
時に、Ｎ型ＭＯＳＦＥＴ Ｍ３の動作電圧を絶縁ゲート
型半導体素子３のゲート・エミッタ間電圧が例えば１０
Ｖの時に動作するように抵抗Ｒ５と抵抗Ｒ６を設定すれ
ば、絶縁ゲート型半導体素子３のターンオンスイッチン
グが終わるまでノイズ抑制の為のコンデンサＣ３とコン
デンサＣ４が直列に接続されるため、キャパシタンスが
小さくなりスイッチングが遅くならず、絶縁ゲート型半
導体素子３のオン時にゲートノイズが抑制され、誤オフ
が抑制できる。この絶縁ゲート型半導体素子３のオン
時、即ち図５の（ｃ）区間に相当する場合のゲートノイ
ズ抑制回路４の動作状態を図６（ｃ）に示す。図６
（ｃ）に示すように、絶縁ゲート型半導体素子３がオン
時、Ｎ型ＭＯＳＦＥＴ Ｍ３がオン状態となりノイズ抑
制の為のコンデンサＣ３が動作している。
トＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった
時に、Ｎ型ＭＯＳＦＥＴ Ｍ３の動作電圧を絶縁ゲート
型半導体素子３のゲート・エミッタ間電圧が例えば１０
Ｖの時に動作するように抵抗Ｒ５と抵抗Ｒ６を設定すれ
ば、絶縁ゲート型半導体素子３のターンオンスイッチン
グが終わるまでノイズ抑制の為のコンデンサＣ３とコン
デンサＣ４が直列に接続されるため、キャパシタンスが
小さくなりスイッチングが遅くならず、絶縁ゲート型半
導体素子３のオン時にゲートノイズが抑制され、誤オフ
が抑制できる。この絶縁ゲート型半導体素子３のオン
時、即ち図５の（ｃ）区間に相当する場合のゲートノイ
ズ抑制回路４の動作状態を図６（ｃ）に示す。図６
（ｃ）に示すように、絶縁ゲート型半導体素子３がオン
時、Ｎ型ＭＯＳＦＥＴ Ｍ３がオン状態となりノイズ抑
制の為のコンデンサＣ３が動作している。
【００２９】また、Ｐ型ＭＯＳＦＥＴ Ｍ４の動作電圧
を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧
が例えば−１０Ｖの時に動作するように抵抗Ｒ７と抵抗
Ｒ８を設定すれば、絶縁ゲート型半導体素子３のターン
オフスイッチングが終わるまでノイズ抑制の為のコンデ
ンサＣ３とコンデンサＣ４が直列に接続されるため、キ
ャパシタンスが小さくなりスイッチングが遅くならず、
絶縁ゲート型半導体素子３のオフ時にゲートノイズが抑
制されるために、誤オンを抑制できる。この絶縁ゲート
型半導体素子３のオフ時、即ち図５の（ａ）区間に相当
する場合のゲートノイズ抑制回路４の動作状態を図６
（ａ）に示す。図６（ａ）に示すように、絶縁ゲート型
半導体素子３のオフ時、Ｐ型ＭＯＳＦＥＴ Ｍ４がオン
状態となりノイズ抑制の為のコンデンサＣ３が動作して
いる。
を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧
が例えば−１０Ｖの時に動作するように抵抗Ｒ７と抵抗
Ｒ８を設定すれば、絶縁ゲート型半導体素子３のターン
オフスイッチングが終わるまでノイズ抑制の為のコンデ
ンサＣ３とコンデンサＣ４が直列に接続されるため、キ
ャパシタンスが小さくなりスイッチングが遅くならず、
絶縁ゲート型半導体素子３のオフ時にゲートノイズが抑
制されるために、誤オンを抑制できる。この絶縁ゲート
型半導体素子３のオフ時、即ち図５の（ａ）区間に相当
する場合のゲートノイズ抑制回路４の動作状態を図６
（ａ）に示す。図６（ａ）に示すように、絶縁ゲート型
半導体素子３のオフ時、Ｐ型ＭＯＳＦＥＴ Ｍ４がオン
状態となりノイズ抑制の為のコンデンサＣ３が動作して
いる。
【００３０】また、ターンオン・ターンオフのスイッチ
ングを行っている（ｂ）区間では、図６（ｂ）に示すよ
うに、ノイズ抑制のためのコンデンサＣ３とコンデンサ
Ｃ４が直列に接続され、キャパシタンス容量の小さいＣ
４に近い値になる為スイッチングが遅くなることが無
い。この時のキャパシタンス容量Ｃ４は、絶縁ゲート型
半導体素子３のゲート・エミッタ間容量（Ｃｇｅ＝入力
容量）と同等程度以下にする必要がある。
ングを行っている（ｂ）区間では、図６（ｂ）に示すよ
うに、ノイズ抑制のためのコンデンサＣ３とコンデンサ
Ｃ４が直列に接続され、キャパシタンス容量の小さいＣ
４に近い値になる為スイッチングが遅くなることが無
い。この時のキャパシタンス容量Ｃ４は、絶縁ゲート型
半導体素子３のゲート・エミッタ間容量（Ｃｇｅ＝入力
容量）と同等程度以下にする必要がある。
【００３１】以上説明したように、本実施形態によれ
ば、スイッチングが遅くならず、スイッチング損失を増
大させることがない。
ば、スイッチングが遅くならず、スイッチング損失を増
大させることがない。
【００３２】
【発明の効果】以上述べたように、本発明によれば、絶
縁ゲート型半導体素子を駆動する回路、例えばＰＷＭイ
ンバータ等の電力変換装置において、対アームが動作し
た時のｄＶ／ｄｔ等のゲートノイズによるゲートの誤動
作などを抑制でき、かつスイッチングが遅くならず、ス
イッチング損失を増大させないゲートノイズ抑制回路を
提供できる。
縁ゲート型半導体素子を駆動する回路、例えばＰＷＭイ
ンバータ等の電力変換装置において、対アームが動作し
た時のｄＶ／ｄｔ等のゲートノイズによるゲートの誤動
作などを抑制でき、かつスイッチングが遅くならず、ス
イッチング損失を増大させないゲートノイズ抑制回路を
提供できる。
【図１】 本発明の第1の実施形態に係るゲートノイズ
抑制回路を適用したインバータ装置の構成を示す回路
図。
抑制回路を適用したインバータ装置の構成を示す回路
図。
【図２】 本発明の第1の実施形態の動作を示すタイム
チャート。
チャート。
【図３】 本発明の第1の実施形態におけるゲートノイ
ズ抑制回路の動作状態を説明するための図。
ズ抑制回路の動作状態を説明するための図。
【図４】 本発明の第２の実施形態に係るゲートノイズ
抑制回路を適用したインバータ装置の構成を示す回路
図。
抑制回路を適用したインバータ装置の構成を示す回路
図。
【図５】 本発明の第２の実施形態の動作を示すタイム
チャート。
チャート。
【図６】 本発明の第２の実施形態におけるゲートノイ
ズ抑制回路の動作状態を説明するための図。
ズ抑制回路の動作状態を説明するための図。
【図７】 従来の絶縁ゲート型半導体素子を駆動する回
路のゲート周りを示す回路図。
路のゲート周りを示す回路図。
【図８】 従来の絶縁ゲート型半導体素子を駆動する回
路のノイズ抑制コンデンサを含むゲート周りを示す回路
図。
路のノイズ抑制コンデンサを含むゲート周りを示す回路
図。
【図９】 従来の一般的なインバータ回路の１相分の構
成を示す回路図。
成を示す回路図。
【図１０】 図７に示した回路で図９に示したインバー
タ回路を駆動した時の動作を示すタイムチャート。
タ回路を駆動した時の動作を示すタイムチャート。
１…ゲート駆動回路
２…ゲート抵抗
３…絶縁ゲート型半導体
４…ダイオード
Ｃ１〜Ｃ４…コンデンサ
Ｃ５…ゲートノイズ抑制コンデンサ
Ｒ１〜Ｒ８…抵抗
Ｍ１，Ｍ３…Ｎ型ＭＯＳＦＥＴ
Ｍ２，Ｍ４…Ｐ型ＭＯＳＦＥＴ
Claims (2)
- 【請求項１】絶縁ゲート型半導体素子を駆動する回路に
おけるゲートノイズ抑制回路であって、ゲートが正電圧
時のノイズ抑制の為のコンデンサとＮ型ＭＯＳＦＥＴと
を直列接続したものと、ゲートが負電圧時のノイズ抑制
の為のコンデンサとＰ型ＭＯＳＦＥＴとを直列接続した
ものとを前記ＭＯＳＦＥＴのソース側が前記絶縁ゲート
型半導体素子のエミッタに接続されるようにゲート・エ
ミッタ間に接続し、各々のＭＯＳＦＥＴの制御のために
前記絶縁ゲート型半導体素子のゲート・エミッタ間を抵
抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続し
たことを特徴とするゲートノイズ抑制回路。 - 【請求項２】絶縁ゲート型半導体素子を駆動する回路に
おけるゲートノイズ抑制回路であって、ノイズ抑制の為
のコンデンサとそのコンデンサに比べて容量の小さいコ
ンデンサとを直列に接続したものを前記絶縁ゲート型半
導体素子のゲート・エミッタ間に接続し、前記容量の小
さいコンデンサにＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴ
とをソース端子が前記絶縁ゲート型半導体素子のエミッ
タに接続されるように並列に接続し、各々のＭＯＳＦＥ
Ｔの制御のために前記絶縁ゲート型半導体素子のゲート
・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴ
のゲートを接続したことを特徴とするゲートノイズ抑制
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241510A JP4722341B2 (ja) | 2001-08-09 | 2001-08-09 | ゲートノイズ抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241510A JP4722341B2 (ja) | 2001-08-09 | 2001-08-09 | ゲートノイズ抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003061335A true JP2003061335A (ja) | 2003-02-28 |
| JP4722341B2 JP4722341B2 (ja) | 2011-07-13 |
Family
ID=19071939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241510A Expired - Lifetime JP4722341B2 (ja) | 2001-08-09 | 2001-08-09 | ゲートノイズ抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4722341B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012153836A1 (ja) * | 2011-05-12 | 2012-11-15 | 日産自動車株式会社 | スイッチング回路及び半導体モジュール |
| JP2012239061A (ja) * | 2011-05-12 | 2012-12-06 | Nissan Motor Co Ltd | スイッチング回路及び半導体モジュール |
| JP2013062965A (ja) * | 2011-09-14 | 2013-04-04 | Sanken Electric Co Ltd | 半導体モジュール |
| JP2016039730A (ja) * | 2014-08-08 | 2016-03-22 | 株式会社デンソー | ゲート駆動回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000152659A (ja) * | 1998-11-11 | 2000-05-30 | Toshiba Corp | 車両用電力変換装置 |
| JP2000253646A (ja) * | 1999-02-26 | 2000-09-14 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート回路 |
| JP2000333441A (ja) * | 1999-05-24 | 2000-11-30 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート制御回路 |
| JP2001156609A (ja) * | 1999-11-25 | 2001-06-08 | Meidensha Corp | 半導体スイッチのゲートドライブ回路 |
| JP2001169534A (ja) * | 1999-12-01 | 2001-06-22 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート回路 |
-
2001
- 2001-08-09 JP JP2001241510A patent/JP4722341B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000152659A (ja) * | 1998-11-11 | 2000-05-30 | Toshiba Corp | 車両用電力変換装置 |
| JP2000253646A (ja) * | 1999-02-26 | 2000-09-14 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート回路 |
| JP2000333441A (ja) * | 1999-05-24 | 2000-11-30 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート制御回路 |
| JP2001156609A (ja) * | 1999-11-25 | 2001-06-08 | Meidensha Corp | 半導体スイッチのゲートドライブ回路 |
| JP2001169534A (ja) * | 1999-12-01 | 2001-06-22 | Toshiba Corp | 絶縁ゲート型半導体素子のゲート回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012153836A1 (ja) * | 2011-05-12 | 2012-11-15 | 日産自動車株式会社 | スイッチング回路及び半導体モジュール |
| JP2012239061A (ja) * | 2011-05-12 | 2012-12-06 | Nissan Motor Co Ltd | スイッチング回路及び半導体モジュール |
| US8916882B2 (en) | 2011-05-12 | 2014-12-23 | Nissan Motor Co., Ltd. | Switching circuit and semiconductor module |
| KR101571952B1 (ko) * | 2011-05-12 | 2015-11-25 | 닛산 지도우샤 가부시키가이샤 | 스위칭 회로 및 반도체 모듈 |
| JP2013062965A (ja) * | 2011-09-14 | 2013-04-04 | Sanken Electric Co Ltd | 半導体モジュール |
| JP2016039730A (ja) * | 2014-08-08 | 2016-03-22 | 株式会社デンソー | ゲート駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4722341B2 (ja) | 2011-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3666843B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| JP6228542B2 (ja) | 電力変換用スイッチング素子および電力変換装置 | |
| JP3891090B2 (ja) | 還流ダイオードおよび負荷駆動回路 | |
| US5010261A (en) | Lossless gate driver circuit for a high frequency converter | |
| JP5289565B2 (ja) | ゲート駆動回路 | |
| JP3339311B2 (ja) | 自己消弧形半導体素子の駆動回路 | |
| JP4512671B1 (ja) | 電力変換回路 | |
| WO2012153836A1 (ja) | スイッチング回路及び半導体モジュール | |
| JPH0946201A (ja) | 絶縁ゲート型半導体装置の駆動方法及び装置 | |
| IL95438A (en) | Switching circuit | |
| CN207884513U (zh) | 智能功率模块及空调器 | |
| JP2001352748A (ja) | 半導体スイッチング素子のゲート駆動回路 | |
| Kelley et al. | Improved two-stage DC-coupled gate driver for enhancement-mode SiC JFET | |
| JP2018520625A (ja) | 電力コンバータの物理的トポロジー | |
| JP5993749B2 (ja) | 半導体装置のゲート駆動回路およびそれを用いた電力変換装置 | |
| WO2017221417A1 (ja) | ゲート駆動回路、電力変換装置および鉄道車両 | |
| US4967109A (en) | High efficiency gate driver circuit for a high frequency converter | |
| JP2000333441A (ja) | 絶縁ゲート型半導体素子のゲート制御回路 | |
| JPH0947015A (ja) | 自己消弧形半導体素子の駆動回路 | |
| JP3430878B2 (ja) | Ｍｏｓゲート形素子の駆動回路 | |
| Crisafulli et al. | Kelvin Source connection for High Current IGBTs. A way to get high energy efficiency | |
| JP2017147468A (ja) | 電力変換用スイッチング素子 | |
| JP3568848B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| CN111869068B (zh) | 开关装置以及开关装置的控制方法 | |
| JPH11252896A (ja) | Ｉｅｇｔのゲート制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050715 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080528 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4722341 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |