JP2000333441A

JP2000333441A - 絶縁ゲート型半導体素子のゲート制御回路

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Publication number: JP2000333441A
Application number: JP11142549A
Authority: JP
Inventors: Akio Hirata; 昭生平田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-05-24
Filing date: 1999-05-24
Publication date: 2000-11-30
Anticipated expiration: 2019-05-24
Also published as: JP3568823B2

Abstract

(57)【要約】【課題】本発明は、絶縁ゲート型半導体素子のデッ
ドタイムを短縮して高周波でスイッチング動作させるこ
とができ、ＰＷＭインバータ装置などの電力変換装置に
おいて信頼性の高い絶縁ゲート型半導体素子のゲート制
御回路を提供する。【解決手段】本発明は、コンデンサ１７と半導体ス
イッチＳＷ３の直列回路を絶縁ゲート型半導体素子１１
のゲートＧとエミッタＥ間に接続し、半導体スイッチＳ
Ｗ３をスイッチング制御回路１３よりドライブ回路１６
を介してオン・オフ制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲート型半導
体素子のゲート回路に関する。

【０００２】

【従来の技術】ＭＯＳ型ゲート構造を有する絶縁ゲート
型半導体素子、たとえばＭＯＳ−ＦＥＴ、ＩＧＢＴ、Ｉ
ＥＧＴ（Injection Enhanced Gate Transistor）は、電
圧駆動型であり、ゲート容量のキャパシタンスを充電・
放電する電流がオンオフ切替え時に瞬間流れるが、定常
時はゲート電流は流れない。従って、ゲートパワーは非
常に小さくできること、またＭＯＳ構造特有の高速動作
が可能であることから、近年ではこの種の電圧駆動型の
半導体素子の開発が進められ、高圧大電流（例えば、
４．５ｋＶ−１０００Ａ級）の絶縁ゲート型半導体素子
が開発されて電力変換装置へ応用され始めている。

【０００３】絶縁ゲート型半導体素子は、高電圧、大電
流化に伴いコレクタ・エミッタ間、コレクタ・ゲート
間、ゲート・エミッタ間のそれぞれのキャパシタンスが
大きくなってくる。

【０００４】図５は、絶縁ゲート型半導体素子１１を駆
動する従来ゲート回路を簡単化して示した図である。絶
縁ゲート型半導体素子１１の制御極（ゲート）Ｇは、ゲ
ート抵抗１５を介してオンオフ制御信号が半導体スイッ
チＳＷ１、ＳＷ２により供給される。尚、図６は、絶縁
ゲート型半導体素子を使用してインバータ回路を構成し
た時の１相分の回路を示している。

【０００５】また、図７は、図５で示したゲート駆動回
路によりＰＷＭインバータ動作させた時のゲート電圧波
形と絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流
（Ｉｃ）を示したものである。ターンオン・ターンオフ
時にはゲート・エミッタ間の容量特性によりミラー電圧
時間が現れる。特にターンオン時には高耐圧素子ほどミ
ラー電圧時間が長くなる傾向がある。これは、特にゲー
ト・エミッタ間の容量はコレクタ・エミッタ間電圧に依
存するためで、ターンオンによりコレクタ・エミッタ電
圧が低下してくるとゲート・エミッタ容量が増加するこ
とにある。ＰＷＭインバータでは負荷電流をより正弦波
にするため、そのスイッチング周波数を高くすることが
望まれるが、前記ミラー時間により最少オン時間やデッ
ドタイムの制約がでるため上限周波数が制限されてしま
うことになる。ミラー時間短縮のためにはゲート抵抗を
小さすればよいが、絶縁ゲート型半導体素子のスイッチ
ング特性も早くなり、ターンオン時には急峻な電流の立
ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電圧
の立ち上がり（ｄｖ／ｄｔ）により素子を破損する場合
がある。

【０００６】図７に示すように、ターンオン・ターンオ
フ時には、図６の上下アーム（Ｕ，Ｘ）のゲート信号
は、デッドタイムＴｏを設け上下短絡を防止している。
しかしながら、反対アーム絶縁ゲート型半導体素子をタ
ーンオンすると、各端子間のキャパシタンスの分担によ
り、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変（ｄｖ
／ｄｔ）によりゲート・エミッタの電圧が正方向に持ち
上がるという現象（図７のＡ部）が確認されている。こ
れを防止するためゲート・エミッタ間にコンデンサを設
けることが有効であるが、コンデンサを設けると絶縁ゲ
ート型半導体素子のスイッチング時間が遅くなるためス
イッチング損失が増加する問題が発生する。

【０００７】図５乃至図７を使用して絶縁ゲート型半導
体素子１１を使用した図６の如きインバータ回路の問題
点を整理すると、図６の如く絶縁ゲート型半導体素子１
１にダイオード１２を逆並列接続したスイッチング素子
を直流電源間に直列接続してインバータ回路やＰＷＭ制
御の整流回路が構成される。このような構成でスイッチ
ング制御回路１３より抵抗器１４、半導体スイッチＳＷ
１またはＳＷ２及び抵抗器１５を介して、上側アームＵ
の絶縁ゲート型半導体素子１１と下側アームＸの絶縁ゲ
ート型半導体素子１１を交互にオンオフ動作させる。

【０００８】図７において、時刻ｔａ１の時点までは下
側アームＸがオンしており、時刻ｔａ１でスイッチング
制御回路１３によって半導体スイッチＳＷ１をオフし、
ＳＷ２をオンさせて、下側アームＸの絶縁ゲート型半導
体素子１１をオフさせるためのゲート制御信号が供給さ
れる。

【０００９】しかし、上記ミラー時間のため、絶縁ゲー
ト型半導体素子１１のゲート電圧Ｖｘｇｅはすぐに負電
圧とはならず、ミラー時間を経た時刻ｔｂ１より電流Ｉ
ｃが現象をはじめ、電圧Ｖｘｃｅも増加をはじめる。下
側アームＸの絶縁ゲート型半導体素子１１がオフを完了
した後の時刻ｔｃ１で上側アームＵの絶縁ゲート型半導
体素子１１をオンするため、スイッチング制御回路１３
で半導体スイッチＳＷ１をオンしＳＷ２をオフしてゲー
ト制御信号Ｖｕｇｅを供給する。上側アームＵの電流Ｉ
ｃは時刻ｔｄ１より増加をはじめ、電圧Ｖｕｃｅも減少
をはじめる。上側アームＵをオフして、下側アームＸを
オンさせる場合も同様に時刻ｔａ２〜ｔｅ２で示される
ように動作する。

【００１０】このように上下アームＵ、Ｘの絶縁ゲート
型半導体素子１１を交互にオン・オフする時には、上述
の如く、上下アームの短絡を防止する目的でデッドタイ
ムＴｏを設ける必要があった。また、相手側アームのス
イッチング動作によって、オフしている絶縁ゲート型半
導体素子１１のゲートＧとエミッタＥ間の電圧Ｖｇｅが
図７のＡ部の如く正電圧に持ち上げられ、オフしている
べき絶縁ゲート型半導体素子１１が、このＡ部の電圧変
化によって誤オンする危険性があった。

【００１１】これらの点から、絶縁ゲート型半導体素子
１１を使用する場合に、デッドタイムＴｏの短縮とゲー
ト制御信号Ｖｇｅの外乱による急変を防止することが重
要な課題となっていた。

【００１２】

【発明が解決しようとする課題】高電圧、大電流の絶縁
ゲート型半導体素子をＰＷＭインバータ装置などに応用
する場合に、絶縁ゲート型半導体素子のミラー時間を短
縮し、ＰＷＭインバータ装置のデッドタイムを短縮で
き、また直流電源間に接続された相手アームの絶縁ゲー
ト型半導体素子のターンオンによるｄｖ／ｄｔなどによ
ってゲートＧとエミッタＥ間の電位が急変させられ、絶
縁ゲート型半導体素子が誤点弧する危険性を防止する絶
縁ゲート型半導体素子のゲート制御回路が望まれてい
る。

【００１３】本発明は、上述した課題に鑑みてなされた
ものであり、その目的とするところは、絶縁ゲート型半
導体素子のデッドタイムを短縮して高周波でスイッチン
グ動作させることができ、ＰＷＭインバータ装置などの
電力変換装置において信頼性の高い絶縁ゲート型半導体
素子のゲート制御回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、スイッチング制御回路から
の制御信号で直列接続された第１及び第２の半導体スイ
ッチを交互にオンオフさせて、絶縁ゲート型半導体素子
のゲート端子とエミッタ端子間に正または負のゲート制
御信号を与える絶縁ゲート型半導体素子のゲート制御回
路において、上記絶縁ゲート型半導体素子の上記ゲート
端子と上記エミッタ端子間に少なくともコンデンサと第
３の半導体スイッチとから成る直列回路を設け、上記ゲ
ート制御信号を負に制御する期間のうちの所定時間だけ
上記直列回路の半導体スイッチをオンすることを特徴と
する。従って、ゲート端子とエミッタ端子間に負電圧の
ゲート制御信号を与えている期間に等価的にコンデンサ
を接続しているので、この期間にゲート端子とエミッタ
端子間電位が外的要因で正電圧方向に変動しようとする
のを防止して、絶縁ゲート型半導体素子が誤オンするの
を防止することができる。

【００１５】また、請求項２に係る発明は、上記直列回
路の第３の半導体スイッチと逆並列にダイオードを設
け、上記直列回路のコンデンサを充電することを特徴と
する。従って、上記コンデンサを所定の電圧まで確実に
充電できるので、絶縁ゲート型半導体素子が誤オンする
のを防止することができる。

【００１６】更に、請求項３に係る発明は、上記ゲート
制御信号を負の信号とする上記第２の半導体スイッチの
オンに合わせて、上記直列回路の第３の半導体スイッチ
もオンさせて、上記絶縁ゲート型半導体素子がオンから
オフに移行する時間を短縮することを特徴とする。従っ
て、絶縁ゲート型半導体素子をオフさせるためにゲート
端子とエミッタ端子に負電圧のゲート制御信号を与える
タイミングで第３の半導体スイッチをオンさせることに
よって、上記コンデンサの充電電荷を急速に放電させる
ことができるので、ミラー時間を短縮して、絶縁ゲート
型半導体素子のデッドタイムを短縮できる。

【００１７】また、請求項４に係る発明は、上記直列回
路のコンデンサを充電するため、上記第１の半導体スイ
ッチのオン期間の所定の期間だけオンする第４の半導体
スイッチを設けたことを特徴とする。従って、上記コン
デンサを確実に充電する第４の半導体スイッチを設けて
いるので、請求項１乃至請求項３と同等の効果を奏す
る。

【００１８】更に、請求項５に係る発明は、上記第１の
半導体スイッチのオン期間の所定の期間だけオンさせ、
上記絶縁ゲート型半導体素子のゲート電流を増加させる
ように、上記第１の半導体スイッチと等価的に並列とな
るように少なくとも第５の半導体スイッチを設けたこと
を特徴とする。従って、絶縁ゲート型半導体素子のオン
動作時に第５の半導体スイッチを動作させることによっ
て、オン動作時のミラ−時間も短縮することができ、絶
縁ゲート型半導体素子のデッドタイムを一層短くするこ
とができる。

【００１９】また更に、請求項６に係る発明は、上記絶
縁ゲート型半導体素子のゲート端子とエミッタ端子間に
電圧制限素子を設け、上記絶縁ゲート型半導体素子のゲ
ート端子とエミッタ端子間に正または負のゲート制御信
号が与えられる時、上記ゲート端子と上記エミッタ端子
間に過大な負のゲート制御信号が印加されるのを防止す
ることを特徴とする。従って、絶縁ゲート型半導体素子
のゲート端子とエミッタ端子間の素子内部の容量特性に
より絶縁ゲート型半導体素子の印加電圧の変化などによ
って、ゲート端子とエミッタ端子間に過大な負電圧のゲ
ート制御信号が表れる事があるが、電圧制限素子の挿入
によって、ゲート端子とエミッタ端子間を過大な電圧よ
り保護でき、絶縁ゲート型半導体素子の動作信頼性を向
上させることができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００２１】（第１の実施の形態）本発明の第１の実施
の形態について、図１及び図２を用いて説明する。図１
において、ＳＷ３は半導体スイッチ、１６は半導体スイ
ッチＳＷ３のドライブ回路、１７はコンデンサ、１８は
ダイオードである。尚、図５と同一番号を付した回路構
成要素は、図５と同一機能の回路構成要素である。

【００２２】図１において、コンデンサ１７と半導体ス
イッチＳＷ３の直列回路を絶縁ゲート型半導体素子１１
のゲートＧとエミッタＥ間に接続し、半導体スイッチＳ
Ｗ３をスイッチング制御回路１３よりドライブ回路１６
を介してオン・オフ制御する。

【００２３】図２は、本実施の形態の作用を説明するタ
イムチャート図である。図２に示すように、時刻ｔｏｎ
から時刻ｔｏｆｆの期間は、絶縁ゲート型半導体素子１
１をオンして、絶縁ゲート型半導体素子１１あるいはダ
イオード１２に電流を流すために、スイッチング制御回
路１３によって半導体スイッチＳＷ１はオン、半導体ス
イッチＳＷ２はオフ、また、ドライブ回路１６を介して
半導体スイッチＳＷ３もオフに制御される。時刻ｔｏｎ
で半導体スイッチＳＷ１がオンしてから、時刻ｔ１で絶
縁ゲート型半導体素子の電圧ＶＣＥが減少しはじめ、時
刻ｔ２で完全にオン状態になる。

【００２４】本実施の形態においては、絶縁ゲート型半
導体素子のオン時のミラー時間はコンデンサ１７を半導
体スイッチＳＷ３によってこの期間切り離しているか
ら、従来より短くすることができる。即ち、時刻ｔｏｆ
ｆで絶縁ゲート型半導体素子をオフさせるため、半導体
スイッチＳＷ１をオフさせ半導体スイッチＳＷ２をオン
させる。半導体スイッチＳＷ２のオン時に半導体スイッ
チＳＷ３もオンさせる。

【００２５】絶縁ゲート型半導体素子１１は、ミラー時
間が経過した時刻ｔ３より電流Ｉｃが減少をはじめ、時
刻ｔ４でオフ状態となる。絶縁ゲート型半導体素子１１
のオフ状態では、ゲートＧとエミッタＥ間に半導体スイ
ッチＳＷ３がオンして等価的にコンデンサ１７が挿入さ
れているから、相手側アームの電流の急変や電圧の急変
によって、負電圧のゲート制御信号が正電圧側に持ち上
げられ、絶縁ゲート型半導体素子１１が誤オンする危険
性を防止することができる。

【００２６】また、半導体スイッチＳＷ２のオン動作に
合わせて、半導体スイッチＳＷ３もオン動作させると、
絶縁ゲート型半導体素子１１のゲートＧには、コンデン
サ１７の放電電荷もゲート制御信号として加算されるか
ら、絶縁ゲート型半導体素子１１のミラー時間を短縮す
ることができる。

【００２７】従って、本実施の形態においては、従来の
如く絶縁ゲート型半導体素子１１のゲートＧとエミッタ
Ｅ間にコンデンサを接続した場合に比較して、オン動作
時のミラー時間を短縮でき、オフ動作時のミラー時間も
短縮できるから、絶縁ゲート型半導体素子１１を応用す
る装置でのデッドタイムを短縮でき、スイッチング時間
の短縮によって、スイッチング損失も減少させることが
できる。

【００２８】半導体スイッチＳＷ３と逆並列に設けたダ
イオード１８は、絶縁ゲート型半導体素子１１のゲート
ＧとエミッタＥ間に負電圧のゲート制御信号が与えられ
いる期間にコンデンサ１７を所定の極性に充電すること
が出来るから、半導体スイッチＳＷ３の動作によって前
記するような作用が得られる。

【００２９】本実施の形態においては、コンデンサ１７
と半導体スイッチＳＷ３の直列回路と、半導体スイッチ
ＳＷ３と逆並列されたダイオード１８を図示している
が、これは最少の回路構成要素を図示した物であって、
例えばダイオード１８と直列に抵抗器を挿入するなど他
の回路構成要素を追加しても同一作用が得られる。

【００３０】（第２の実施の形態）本発明の第２の実施
の形態について、図３を用いて説明する。図３におい
て、ドライブ回路１９と半導体スイッチＳＷ４を設け
て、半導体スイッチＳＷ４を半導体スイッチＳＷ１のオ
ン期間にオン動作させる。これによってコンデンサ１７
が充電される。この半導体スイッチＳＷ１のオン期間に
コンデンサ１７を充電するように構成すると、比較的大
きな容量のコンデンサ１７を設けても、コンデンサ１７
を確実に充電することができ、第１の実施の形態と同様
に絶縁ゲート型半導体素子１１のデッドタイムを短縮で
き、また、比較的大きな容量のコンデンサ１７とするこ
とによって、絶縁ゲート型半導体素子１１の誤オン防止
や、オフ動作時のミラー時間短縮を一層効果的に行うこ
とができる。

【００３１】（第３の実施の形態）本発明の第３の実施
の形態について、図４を用いて説明する。図４におい
て、２０、２１、２２は抵抗器、２３は電圧制限素子、
２４はダイオード、ＳＷ５は半導体スイッチである。図
１や図３に示した抵抗器１４は、抵抗器２０，２１とし
て半導体スイッチＳＷ１やＳＷ２の動作に合わせて設定
することができる。また、半導体スイッチＳＷ５と抵抗
器２２の直列回路を絶縁ゲート型半導体素子１１のゲー
トＧへ接続することによって、半導体スイッチＳＷ１の
オン期間にドライブ回路１９で半導体スイッチＳＷ５を
オンさせて、正電圧のゲート制御信号を加算して、絶縁
ゲート型半導体素子１１のオン動作時のミラ−時間を短
縮させる事ができる。これによってオン時・オフ時とも
ミラー時間を短縮し、デッドタイムを一層短くしてスイ
ッチング素子を減少させることができる。

【００３２】また、絶縁ゲート型半導体素子１１のゲー
トＧとエミッタＥ間に電圧制限素子２３を接続すると、
ゲートＧとエミッタＥ間に過大な電圧のゲート制御信号
が印加されるのを防止することができる。一般にこの印
加されるゲート制御信号は半導体スイッチＳＷ１やＳＷ
２の電源電圧で決定され、通常は１０〜２０Ｖ以内程度
に制限されている。しかし、相手側アームの絶縁ゲート
型半導体素子で高い電圧変化率や高い電流変化率が発生
した時、絶縁ゲート型半導体素子の内部容量が大きいと
これらの外部要因によって、ゲートＧとエミッタＥ間に
絶縁ゲート型半導体素子の内部容量を介して大きな電圧
が発生する場合がある。

【００３３】他方、絶縁ゲート型半導体素子のゲートＧ
とエミッタＥ間の電圧耐量は、素子構造から比較的低
く、前記する理由でゲートＧとエミッタＥ間に３０Ｖを
超えるようなサージ電圧が常時印加されると電圧劣化す
る危険性がある。従って、絶縁ゲート型半導体素子１１
のゲートＧとエミッタＥ間に電圧制限素子２３を挿入す
ると、このようなサージ電圧の印加を防止でき、絶縁ゲ
ート型半導体素子１１の動作信頼性を向上させることが
できる。

【００３４】

【発明の効果】以上述べたように、本発明によれば、絶
縁ゲート型半導体素子のミラー時間を短縮でき、また、
直流電源間に接続された相手アームの絶縁ゲート型半導
体素子のターンオンによるｄｖ／ｄｔなどによってゲー
トとエミッタ間の電位が急変させられ、絶縁ゲート型半
導体素子が誤点弧する危険性を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す構成図。

【図２】本発明の第１の実施の形態の動作を示すタ
イムチャート。

【図３】本発明の第２の実施の形態を示す構成図。

【図４】本発明の第３の実施の形態を示す構成図。

【図５】従来の絶縁ゲート型半導体素子のゲート制
御回路を示す構成図。

【図６】ＰＷＭインバータ回路の１相分の回路例を
示す構成図。

【図７】図５に示した従来の絶縁ゲート型半導体素
子のゲート制御回路を駆動したときのタイムチャート。

【符号の説明】

１１…絶縁ゲート型半導体素子、１２，１８，２４…ダ
イオ−ド、１３…スイッチング制御回路、１４，１５，
２０，２１，２２…抵抗器、１６，１９…ドライブ回
路、１７…コンデンサ、２３…電圧制限素子、ＳＷ１，
ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…半導体スイッチ。

Claims

【特許請求の範囲】

【請求項１】スイッチング制御回路からの制御信号
で直列接続された第１及び第２の半導体スイッチを交互
にオンオフさせて、絶縁ゲート型半導体素子のゲート端
子とエミッタ端子間に正または負のゲート制御信号を与
える絶縁ゲート型半導体素子のゲート制御回路におい
て、前記絶縁ゲート型半導体素子の前記ゲート端子と前
記エミッタ端子間に少なくともコンデンサと第３の半導
体スイッチとから成る直列回路を設け、前記ゲート制御
信号を負に制御する期間のうちの所定時間だけ前記直列
回路の半導体スイッチをオンすることを特徴とする絶縁
ゲート型半導体素子のゲート制御回路。
【請求項２】前記直列回路の第３の半導体スイッチ
と逆並列にダイオードを設け、前記直列回路のコンデン
サを充電することを特徴とする請求項１記載の絶縁ゲー
ト型半導体素子のゲート制御回路。
【請求項３】前記ゲート制御信号を負の信号とする
前記第２の半導体スイッチのオンに合わせて、前記直列
回路の第３の半導体スイッチもオンさせて、前記絶縁ゲ
ート型半導体素子がオンからオフに移行する時間を短縮
することを特徴とする請求項１記載の絶縁ゲート型半導
体素子のゲート制御回路。
【請求項４】前記直列回路のコンデンサを充電する
ため、前記第１の半導体スイッチのオン期間の所定の期
間だけオンする第４の半導体スイッチを設けたことを特
徴とする請求項１記載の絶縁ゲート型半導体素子のゲー
ト制御回路。
【請求項５】前記第１の半導体スイッチのオン期間
の所定の期間だけオンさせ、前記絶縁ゲート型半導体素
子のゲート電流を増加させるように、前記第１の半導体
スイッチと等価的に並列となるように少なくとも第５の
半導体スイッチを設けたことを特徴とする請求項１又は
２記載の絶縁ゲート型半導体素子のゲート制御回路。
【請求項６】前記絶縁ゲート型半導体素子のゲート
端子とエミッタ端子間に電圧制限素子を設け、前記絶縁
ゲート型半導体素子のゲート端子とエミッタ端子間に正
または負のゲート制御信号が与えられる時、前記ゲート
端子と前記エミッタ端子間に過大な負のゲート制御信号
が印加されるのを防止することを特徴とする請求項１乃
至５のいずれかに記載の絶縁ゲート型半導体素子のゲー
ト制御回路。