JP3602011B2 - 制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、エミッタとコレクタとゲートとを含む半導体素子を制御する制御回路であって、ゲート・ドライバを含み、そしてこの出力を制御すべき半導体素子のゲートに接続した上記の制御回路に関するものである。
【０００２】
【従来の技術】
ＩＧＢトランジスタのような現在使用されているパワー半導体は、ターンオンおよびターンオフが高速な素子であって、例えばこれらがパルス幅変調周波数コンバータに使用されたときに、ナノ秒あたり１０ボルトを超える値の電圧変化率が、この周波数コンバータの出力電圧に現れることがある。このような変化率は、周波数コンバータの負荷に対しかなりの歪みを生じさせる。この周波数コンバータ負荷は、代表的には、モータであり、高い電圧変化率は、モータの巻線絶縁に歪みを生じさせ、しかもモータのケーブルに強い電圧反射を生じさせる。加えて、高い変化率は、周囲に対し電磁妨害を放射させる。
【０００３】
【発明が解決しようとする課題】
パワー半導体の電圧変化率の抑制を、半導体素子を制御するゲート・ドライバの出力と制御すべき半導体素子のゲートとの間に接続したゲート抵抗器の抵抗を増大させることにより行うことが知られている。これは、パワー素子のゲート電荷の増加率を低下させ、これにより、ゲート電圧もより遅く増加するようにする。この接続方法の欠点は、これが、パワー素子の特性とこれらの配置とに依存することであり、これは、最終的な結果の精度をかなり劣化させる。さらに、その結合における抵抗は、不必要な程損失を増加させる。
本発明の目的は、制御回路であって、上記の欠点を回避でき、かつ半導体素子をこの素子に独立の方法でしかも簡単でかつ高価でない受動素子のみを使って信頼性良く制御できるようにした制御回路を提供することである。
【０００４】
【課題を解決するための手段】
これは、本発明の制御回路で実現し、この制御回路は、この回路がさらに、
抵抗結合であって、ダイオードと抵抗器の２つの直列接続を逆並列接続でかつ前記半導体素子のエミッタと前記ゲート・ドライバのゼロ電位との間に接続した、前記の抵抗結合と、
前記半導体素子のコレクタと、前記ゲート・ドライバの前記ゼロ電位に接続した前記抵抗結合の端部との間に接続したフィードバック・キャパシタと、
を含むことを特徴とする。
【０００５】
本発明は、半導体素子のコレクタ−エミッタ間電圧の変化がフィードバック・キャパシタＣ１を流れる電流を発生し、この電流がまたエミッタに結合した抵抗器を流れる、という思想に基づいたものである。電圧変化の方向は、２つの抵抗器の内のどちらをその電流が流れるかを決める。この両方の場合において、その電流は、それら抵抗器に電圧降下を発生し、この電圧降下は、ターンオン時すなわちコレクタ−エミッタ間電圧が減少するときの半導体素子の正のゲート電圧を低減させ、またターンオフ時すなわちコレクタ−エミッタ間電圧が増大するときの負のゲート電圧を低減させる。本発明の制御回路のこの構造は、かなり単純なものであり、したがってコスト的に効果がある。この簡単な構造により、制御回路は、実現することも容易であり、したがって動作上信頼性がある。さらに、適切に寸法決めした制御回路においては、損失は相当小さくなり、このため本発明の制御回路を利用したデバイスの動作効率は、本回路が提供する制限した電圧増大率により、かなり減少することはない。
本発明のその他の目的および利点については、以下の説明および特許請求の範囲の記載から明らかとなる。
【０００６】
【実施の形態】
以下、本発明について、好ましい実施形態にてしかも添付図面を参照して詳細に説明する。
図１に示すように、半導体素子（この場合は、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）は、この素子に接続したゲート・ドライバによって制御する。ゲート・ドライバとしては、予め製作された市販の回路素子が普通使用されるが、ゲート・ドライバは、適当なディスクリートの素子を使って作ることもできる。ゲート・ドライバの主な機能は、半導体スイッチを導通状態へそしてそれに対応して導通状態からへと制御することである。加えて、この制御の後、このドライバは、この素子を制御した先の状態において信頼性良く維持しなければならない。電力消費のため、１つの状態から別の状態へ制御することは、可能な限り素早く行うことが最も有利であり、その理由は、ＩＧＢＴのような半導体素子における最大の電力損失が、その制御が起きるときに発生するからである。図１のゲート・ドライバは、バイポーラ補助電圧Ｖｃｃ＋， Ｖｃｃ−を印加する。したがって、素子は、高速に非導通状態にすることができ、そしてさらに、ＩＧＢＴのエミッタと比べ負のゲートに接続した電圧によりその非導通状態に信頼性良く維持する。これは、この素子が、どのような誘起される電圧および電流パルスによってもターンオンされるのを防止する。
【０００７】
補助電圧Ｖｃｃ＋およびＶｃｃ−並びにそれらの中間のゼロ電位Ｃｏｍは、ゲート・ドライバのロジック・レベル制御信号Ｏｎ／Ｏｆｆを、この半導体素子の制御を可能にする大きさまで増幅できるようにする。ＩＧＢＴは、そのゲートＧに対し、エミッタＥと比べ正の電圧を印加することにより導通状態にすることができる。ゲート・ドライバのゼロ電位は、ＩＧＢＴエミッタに接続し、したがってゲート・ドライバが、補助電圧Ｖｃｃ＋， Ｖｃｃ−を使ってターンオンおよびターンオフのために必要な正および負の電圧をそのゲートに供給できるようにする。
本発明によれば、ゲート・ドライバＧＤのゼロ電位端子と半導体素子のエミッタＥとの間には、抵抗器Ｒ１と、これに直列接続のダイオードＶ１を接続し、これら２つは、これらに並列接続した抵抗器Ｒ２と、抵抗器Ｒ２に直列接続したダイオードＶ２を有する。さらに、ゲート・ドライバＧＤのゼロ電位端子と半導体素子のコレクタとの間には、フィードバック・キャパシタＣ１を接続している。本発明においては、ダイオードＶ１とＶ２は、これらを設ける極性により、半導体素子のコレクタ−エミッタ間電圧の変化により生ずるキャパシタＣ１を通る電流が、この電流の方向に依存して、一時に１つの抵抗器のみを流れることができるようにしている。
【０００８】
ターンオン時には、ゲート・ドライバは、その出力に、正の補助電圧Ｖｃｃ＋の大きさの電圧を供給し、この電圧は、通常は＋１５ボルトであってゲート電流を発生し、これが、ＩＧＢＴのゲート電圧を、ターンオフ時には通常の−７ボルトの負の補助電圧Ｖｃｃ−から、素子の約１０ボルトのしきい値電圧に向かって増大させる。そのしきい値電圧に達すると、ＩＧＢＴは、導通状態に移り、そしてそのコレクタ電圧は降下し始める。次に、これは、キャパシタＣ１と抵抗器Ｒ１とダイオードＶ１を通る電流を発生し、この電流は、抵抗器Ｒ１とダイオードＶ１に電圧損失を生じさせ、これがゲート・ドライバのゼロ電位端子ＣｏｍをエミッタＥに対し負の方向の移動させる。エミッタ電位に対し有効なゲート電圧がしきい値電圧よりも低くなると、ゲート電荷は減少し始め、そしてこれは、コレクタ電圧の変化率が減少することを意味する。このことは、キャパシタＣ１を通る電流が減少し、Ｒ１における電圧損失が低減することを意味する。この電圧損失の程度は、キャパシタＣ１のキャパシタンス、抵抗器Ｒ１の抵抗、およびコレクタ電圧の変化率とに依存する。適当な素子値では、最終的な結果は、コレクタ電圧変化率が、ターンオン・プロセス全体の間に渡ってほとんど一定に留まる。
【０００９】
ターンオフ時には、類似のプロセスが生じる。ゲート電圧がしきい値電圧のレベルにまで減少すると、コレクタ電圧は、大きくなり始める。このとき、Ｃ１を通る電流は、抵抗器Ｒ２とダイオードＶ２を通るようにされ、そしてこれが抵抗器Ｒ２とダイオードＶ２において生じさせる電圧損失は、ゲート・ドライバのゼロ電位を、エミッタＥに対し正の方向に移動させる。Ｒ２の抵抗は、通常はＲ１の抵抗の２倍または３倍の大きさであり、したがって、同じ量の電流により生じる電圧損失もまた、それに対応して大きくなる。より大きな電圧損失が必要であるが、その理由は、しきい値電圧が、正のターンオン電圧よりも負のターンオフ電圧とはより異なっているからである。
【００１０】
図１に示した本発明の接続法によれば、抵抗結合１は、２つの逆並列接続した抵抗器Ｒ１，Ｒ２とダイオードＶ１，Ｖ２の直列接続のものから成っている。この配列により、ゲート電圧の変化を半導体素子のターンオンおよびターンオフのために別々に選択できるようになる。２つの別々の抵抗器をダイオードと一緒に使用することは有利であるが、それは、ターンオンおよびターンオフ時において、最適動作に必要な電圧が通常異なったものとなるからである。ターンオン時においては、ゲート電圧は減少して、このゲート電圧がゲート・ドライバのフルの正補助電圧Ｖｃｃ＋（この値は、通常は＋１５ボルト）に上昇する前に、素子をターンオンするのに必要なしきい値電圧以下にその電圧を瞬間的に降下させる。ターンオン時には、電流が抵抗器Ｒ１とダイオードＶ１を流れる（ダイオードＶ１のカソードはフィードバック・キャパシタＣ１に接続している）。
【００１１】
ターンオフ時には、抵抗器Ｒ２において生じた電圧降下は、半導体素子のゲートを瞬間的にしきい値電圧よりも上に保つのに使用し、これにより、この素子を所要の変化率でターンオフされるのを可能にする。ターンオフ時において、ゲート電圧は、次にゲート・ドライバの負補助電圧Ｖｃｃ−（これは通常−７ボルト）と等しくなるようにする。ターンオフにおいて、フィードバック・キャパシタにおける電流の方向は、ターンオン時におけるのと異なっており、したがってダイオードＶ１，Ｖ２は、異なった方向の電流により生じるゲート電圧変化を決めるのに使用することができる。
本発明は、バイポーラ補助電圧を含むゲート・ドライバに関して説明したが、本発明は、ユニポーラ補助電圧を含むゲート・ドライバで実施することも同様に行うことができる。
【００１２】
図２は、本発明の１つの好ましい実施形態を示すものであって、ダイオードＶ１，Ｖ２と抵抗器Ｒ１，Ｒ２は、１つの直列接続をゲート・ドライバのゼロ電位Ｃｏｍから半導体素子の補助エミッタＡＥへ、そして他方の直列接続をエミッタＥへ接続することにより、互いに直列接続している。これら直列接続におけるダイオードの方向は、半導体素子の補助エミッタＡＥにダイオードＶ１のアノードが接続し、しかもこれに対応してエミッタＥに第２のダイオードＶ２のカソードが接続するような向きにしている。補助エミッタは、半導体素子の１つの電極であり、そしてこれは、ＩＧＢＴのような半導体素子の電位を決定するためにのみ通常使用されて、この素子がゲートから信頼性良く制御できるようにする。エミッタは、さらに、エミッタ電流が流れるよう意図した電極である。この補助エミッタとエミッタとは、互いに電気的に直接接続状態にある。図２に示した接続においては、補助エミッタとエミッタとを接続する導体は、エミッタ回路の浮遊インダクタンスＬで示している。
【００１３】
図２に図示したこの接続法は、図１に示した接続法と全く同じ効果を提供する。得られる追加の利点は、短絡の場合における半導体素子を流れるおそれのある強電流の抑制にある。短絡が発生すると、ＩＧＢＴのような半導体素子の飽和電圧は、強力に大きくなって、これによりフィードバック・キャパシタＣ１と抵抗結合１とをさらに作用させてゲート電圧を増加させるようにする。したがって、この好ましい実施形態は、半導体素子のエミッタ回路の浮遊インダクタンスＬを用いることによって、短絡時のゲート電圧を減少させ、かつこれにより短絡電流の最大値を穏やかに抑制する。
パワー半導体のエミッタ回路は、常に内部浮遊インダクタンスを含み、エミッタ電流が変化するとき、このインダクタンスにある量の電圧損失が残る。この電圧降下の量は、例えばエミッタ電流の変化率に依存する。図２に示した状況においては、急速に増大する短絡電流がエミッタ回路の浮遊インダクタンスＬに電圧損失を生じさせるとき、これは、補助エミッタとエミッタとの間の電圧として示され、エミッタが補助エミッタよりもより負となる。抵抗器Ｒ１とＲ２との間の点もまた、補助エミッタよりもより負となり、これは、半導体素子のゲート電圧に対する基準を与える。
【００１４】
また、抵抗器Ｒ１とＲ２との間の点は、ゲート・ドライバのゼロ電位Ｃｏｍ、あるいはゲート・ドライバの正および負の電源電圧の共通の中間点であり、これは、ゲート電圧が、補助エミッタ電圧に対し相対的に減少する傾向にあることを意味する。ゲート電圧のこの減少は、素子を流れる電流が抑制されることを意味し、これは、短絡状況においては望ましい結果となる。
当業者には明らかなように、技術の進歩につれ、本発明の基本となる思想は、種々の方法で実施することができる。したがって、本発明並びにその実施形態は、上述の例に制限されるものではなく、特許請求の範囲内で変化し得るものである。
【図面の簡単な説明】
【図１】本発明の制御回路を示す。
【図２】本発明の好ましい実施形態を示す。
【符号の説明】
ＧＤ ゲート・ドライバ
Ｅ エミッタ
ＡＥ 補助エミッタ
Ｃ コレクタ
Ｇ ゲート
Ｖ１，Ｖ２ ダイオード
Ｒ１，Ｒ２ 抵抗器
Ｃ１ フィードバック・キャパシタ
Ｃｏｍ ゼロ電位端子
Ｌ 浮遊インダクタンス

Claims (3)

1. エミッタ（Ｅ）、コレクタ（Ｃ）およびゲート（Ｇ）を含む半導体素子（２）を制御する制御回路であって、ゲート・ドライバ（ＧＤ）を含み、該ゲート・ドライバの出力を制御すべき前記半導体素子のゲート（Ｇ）に接続した、前記の制御回路において、該制御回路がさらに、
   抵抗結合（１）であって、ダイオード（Ｖ１，Ｖ２）と抵抗器（Ｒ１，Ｒ２）の２つの直列接続を逆並列接続でかつ前記半導体素子（２）のエミッタ（Ｅ）と前記ゲート・ドライバ（ＧＤ）のゼロ電位（Ｃｏｍ）との間に接続した、前記の抵抗結合（１）と、
   前記半導体素子（２）のコレクタ（Ｃ）と、前記ゲート・ドライバの前記ゼロ電位（Ｃｏｍ）に接続した前記抵抗結合（１）の端部との間に接続したフィードバック・キャパシタ（Ｃ１）と、
   を含むこと、を特徴とする制御回路。
2. 補助エミッタも含む半導体素子をもつ請求項１記載の制御回路において、前記抵抗結合（１）は、前記ダイオード（Ｖ１，Ｖ２）と前記抵抗器（Ｒ１，Ｒ２）の２つの直列接続を含み、第１の直列接続（Ｖ１，Ｒ１）は、前記ゲート・ドライバのゼロ電位（Ｃｏｍ）と前記半導体素子の前記補助エミッタ（ＡＥ）との間に接続し、前記ダイオード（Ｖ１）のアノードは前記半導体素子の前記補助エミッタに接続し、第２の直列接続（Ｖ２，Ｒ２）は、前記ゲート・ドライバの前記ゼロ電位（Ｃｏｍ）と前記半導体素子の前記エミッタ（Ｅ）との間に接続し、前記ダイオード（Ｖ２）のカソードは、前記半導体素子の前記エミッタに接続したこと、を特徴とする制御回路。
3. 請求項１または２に記載の制御回路であって、前記半導体素子（２）は、ＩＧＢトランジスタであること、を特徴とする制御回路。

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