JP7259430B2

JP7259430B2 - 電圧駆動型半導体スイッチング素子のゲート駆動装置、該ゲート駆動装置を備える電力変換装置

Info

Publication number: JP7259430B2
Application number: JP2019046859A
Authority: JP
Inventors: 宏二丸山
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-05-30
Filing date: 2019-03-14
Publication date: 2023-04-18
Anticipated expiration: 2039-03-14
Also published as: JP2019213445A

Description

本発明は、電圧駆動型半導体スイッチング素子（以下、スイッチング素子）のゲート駆動装置、特に外部から電力が供給されるゲート駆動装置と該ゲート駆動装置を備える電力変換装置に関する。

電力変換装置の一例として、例えば無効電力補償装置（系統連系用インバータ装置（以下、インバータ装置））がある。無効電力補償装置は、連系インピーダンスを介して電力系統と同位相で振幅制御された電圧を出力する装置であり、系統電圧の変動を抑制するために設置される。

図４（ａ）はインバータ装置４を含むインバータシステム１００の一般的な構成であり、電力系統１、遮断器２、変圧器３、インバータ装置４、直流コンデンサ５を備えている。インバータ装置４は、直流コンデンサ５から供給される直流電力を交流電力に変換し、変圧器３、遮断器２を介して電力系統１へ電力を供給する。

図４（ｂ）は、図４（ａ）に示したインバータ装置４の一般的な回路構成であり、スイッチング素子４１ａ～４１ｆと、スイッチング素子と逆並列に接続された還流ダイオード４２ａ～４２ｆ、スイッチング素子４１ａ～４１ｆのオン、オフ制御を行うゲート駆動装置４３ａ～４３ｆで構成されている。

直流コンデンサ５は、Ｐ端子、Ｎ端子に接続されており、直流電力をインバータ装置４に入力する。また、インバータ装置４は入力された直流電力を、上記スイッチング素子をオンオフさせることで交流電力として、Ｕ端子、Ｖ端子、Ｗ端子から図示しない変圧器３へ出力する。

なお、図４（ａ）は、インバータ装置４は単相出力を示しているが、図４（ｂ）に示すように３相出力の場合でもよい。

図５（ａ）、（ｂ）はゲート駆動装置８への電力供給方法の例を示した構成図であり、図５（ａ）は外部の交流電源系統６から変圧器７を介してゲート駆動装置８に電力供給を行う方式、図５（ｂ）は主回路（スイッチング素子のコレクタ電位）から給電用抵抗１０を介してゲート駆動装置８に電力供給を行う自己給電方式である。

図５（ａ）では、例えば運転中に交流電源系統６が停電状態となると、ゲート駆動装置８への電力供給が無くなり、ゲート駆動装置８の動作が停止する。このとき、スイッチング素子９のコレクタ端子Ｃとゲート端子Ｇ間の寄生容量Ｃ_ＧＣを介してゲート端子Ｇとエミッタ端子Ｅ間の寄生容量_ＣＧＥが充電されるため、ゲート端子Ｇ－エミッタ端子Ｅ間電圧Ｖｇｅがゲート閾値電圧Ｖｔｈ以上に上昇してしまう。この結果、スイッチング素子９が誤オンしてしまう。

図５（ｂ）では、ゲート駆動装置８への電力供給が復帰する際、主回路の電圧が印加された後に、ゲート駆動装置８が起動するため、ゲート駆動装置８が復帰するまでの間、スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間電圧Ｖｇｅが上記と同様に上昇してしまう場合がある。

このようにスイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間に意図しない電圧が印加され、スイッチング素子９が誤オンする可能性がある。

このような課題に対して、以下の先行技術が開示されている（例えば、特許文献１）

図６は、スイッチング素子９と、スイッチング素子９をオンオフ制御するゲート駆動装置の一般的な構成を示す概略図である。ゲート駆動装置８は、電源部１１、駆動部１３、外部制御部１４、信号絶縁部１５、制御部１６、電圧検出部１２、短絡スイッチ部１８を備える。

電源部１１は、外部の電源２１と端子５０を介して接続されている。電源部１１は、外部の電源２１から供給される電圧を用いて順バイアス電位、中性電位、逆バイアス電位の３つの電位を出力し、それぞれＰ電源線、Ｎ電源線、Ｍ電源線に出力される。駆動部１３の一端はＰ電源線に接続され、駆動部１３の他端はとＮ電源線に接続されている。

なお、駆動部１３は、順バイアススイッチ１３ａと逆バイアススイッチ１３ｂがこの順に直列に接続されている。

ゲート抵抗１７は、一端が順バイアススイッチ１３ａと逆バイアススイッチ１３ｂの接続点に接続され、他端がスイッチング素子９のゲート端子Ｇに端子５２を介して接続されている。

短絡スイッチ部１８は、一端がゲート抵抗１７とゲート端子Ｇの間に接続され、他端はスイッチング素子９のエミッタ端子Ｅに端子５３を介して接続されているともに、電源部１１のＭ電源線に接続されている。短絡スイッチ部１８は、ノーマリオン素子を含む。ノーマリオン素子である場合、短絡スイッチ部１８はオフ指令が維持されている間はオフ状態を維持し、オン指令またはオフ指令が途絶えた場合はオン状態となる。

なお、Ｐ電源線、Ｍ電源線、Ｎ電源線は、電源部１１内において、例えば、図示しない２つのコンデンサが直列に接続した直列回路の高電位側、図示しないコンデンサ同士の接続点（中性点）、低電位側にそれぞれ接続されている。

外部制御部１４は端子５１を介して信号絶縁部１５に接続され、信号絶縁部１５は、制御部１６に接続されている。

なお、電源部１１は、図示しない信号絶縁部を介して外部の電源２１と接続されてもよく、外部制御部１４と制御部１６が、信号絶縁部１５を介さずに接続されていてもよい。

駆動部１３は、外部制御部１４から受信したスイッチング素子９へのオンオフの指令に基づいて順バイアススイッチ１３ａと逆バイアススイッチ１３ｂのオンオフ制御を行う。

電圧検出部１２は、電源部１１が出力する電圧を検出する。具体的には、電圧検出部１２は、Ｐ電源線とＮ電源線間に接続され、Ｐ電源線とＮ電源線間の電圧を検出する。検出した電圧が一定値以下になった場合には、電圧検出部１２は、短絡スイッチ部１８をオンしてスイッチング素子９のゲート端子Ｇ－エミッタ端子Ｅ間を短絡するように制御する。

なお、スイッチング素子９は、シリコンを基材としたシリコン半導体素子またはワイドバンドギャップ半導体素子であってよい。ワイドバンドギャップ半導体素子とは、シリコン半導体素子よりもバンドギャップが大きい半導体素子であり、例えば、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＺｎＯ等を含む半導体素子である。

＜外部の電源が正常＞
外部の電源２１が正常であるとき、ゲート駆動装置８はスイッチング素子９のオンオフ制御をしている。

外部制御部１４から信号絶縁部１５を介して制御部１６にオン指令が出力されると、制御部１６は、駆動部１３に順バイアススイッチ１３ａをオン、逆バイアススイッチ１３ｂをオフにする指令を出力する。これにより、駆動部１３は、スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間にＰ電源線とＭ電源線間の電圧（オン電圧）を出力する。スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間電圧Ｖｇｅが上昇し、Ｖｇｅがゲート閾値電圧Ｖｔｈ以上になると、スイッチング素子９はターンオンする。

外部制御部１４から信号絶縁部１５を介して制御部１６にオフ指令が出力されると、制御部１６は、駆動部１３に順バイアススイッチ１３ａをオフ、逆バイアススイッチ１３ｂをオンにする指令を出力する。これにより、駆動部１３は、スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間にＭ電源線とＮ電源線間の電圧（オフ電圧）を出力する。スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間電圧Ｖｇｅが減少していき、Ｖｇｅがゲート閾値電圧Ｖｔｈ以下になると、スイッチング素子９はターンオフする。

なお、電圧検出部１２は、電源部１１の出力する電圧を検出し、第１の所定値以下となっているか否かを監視している。

＜外部の電源が異常・停電発生＞
外部の電源２１に異常・停電等が発生したとき、ゲート駆動装置８は、スイッチング素子９を強制的にオフ状態に制御する。

具体的には、外部の電源２１が停電すると、電源部１１に供給される電圧が減少していく。これに伴い、電源部１１が出力する電圧も減少していく。

電圧検出部１２は、電源部１１が出力する電圧を検出し、第１の所定値以下となったときは、短絡スイッチ部１８にオン指令を出力する。短絡スイッチ部１８がノーマリオン素子の場合は、オフ指令の出力を停止してもよい。なお、第１の所定値は、電源部１１が出力する電圧の９割から８割程度の値でもよい。

短絡スイッチ部１８がオフすると、スイッチング素子９の寄生容量Ｃ_ＧＥに充電された電荷の放電が生じるため、ゲート端子Ｇとエミッタ端子Ｅ間電圧Ｖｇｅが急速に減少する。この結果、制御部１６が駆動部１３に出力する指令が、オン指令かオフ指令かに関わらず、スイッチング素子９は強制的にターンオフとなる。

電源部１１の出力電圧は、低下し続け、ゲート駆動装置８は動作を停止する。

ゲート駆動装置８の動作が停止しても、短絡スイッチ部１８はノーマリオン素子であれば、電圧検出部１２から短絡スイッチ部１８への指令が途絶えても、短絡スイッチ部１８はオンを維持する。

なお、外部制御部１４は、ゲート駆動装置８の停止を受けて、オン指令を出力していた場合はオフ指令に、オフ指令を出力していた場合はオフ指令の出力を維持し続ける。または、外部制御部１４は、ゲート駆動装置８の停止に代わり、短絡スイッチ部１８がオンしたことを受けて、または、電圧検出部１２が短絡スイッチ部１８にオン指令を出力したことを受けて、オン指令を出力していた場合はオフ指令に、オフ指令を出力していた場合はオフ指令の出力を維持してもよい。

＜外部の電源が復帰＞
外部の電源２１が異常・停電等から復帰した場合、外部の電源２１の電圧の復帰に伴い電源部１１の出力電圧が上昇する。

電圧検出部１２は、電源部１１の出力する電圧が第２の所定値を超えるまでは、短絡スイッチ部１８にオフ指令を出力しない、またはオン指令を出力し続ける。

外部制御部１４は、電源部１１の出力する電圧が第２の所定値を超えるまでは、少なくともオフ指令を出力し続ける。すなわち、制御部１６は、駆動部１３に順バイアススイッチ１３ａをオフ、逆バイアススイッチ１３ｂをオンにする指令を出力し続けている。なお、第２の所定値は、電源部１１の出力する電圧の１割から５割程度の範囲で決定してよい。

このように短絡スイッチ部１８がオンすることでゲート端子Ｇとエミッタ端子Ｅ間の電圧Ｖｇｅはゲート閾値電圧Ｖｔｈ以下となり、スイッチング素子９が誤オンすることを防止している。

特開２０１５－１５６７４６号公報

しかしながら、スイッチング素子９がオン状態であるときにゲート端子Ｇとエミッタ端子Ｅ間を強制的に短絡してしまうと、ゲート抵抗１７を介してオフ状態とした場合と比較して、スイッチング素子９が高速に電流を遮断することになる。この結果、主回路配線の寄生インダクタンスに過大なサージ電圧が発生し、スイッチング素子９が破壊に至る可能性がある。

また、電源部１１の復帰時においては、外部制御部１４はオフ指令の出力を維持し続けている。このため復帰後に短絡スイッチ部１８がオフされるまでの間、ゲート駆動装置８は、ゲート端子Ｇ、短絡スイッチ部１８、Ｍ電源線、（電源部９内の図示しない）コンデンサ、Ｎ電源線、逆バイアススイッチ１３ｂ、ゲート抵抗１７の経路で短絡している。すなわちゲート駆動装置８は、短絡による過大な電流が発生している。このため、許容電流値が大きな大型の部品の使用や、電流制限回路の付加が必要となり、回路の大型化、コスト増加の要因となる。

したがって、本発明は、ゲート駆動装置の電源に異常や停電等が発生した際から復帰するまでの間、ゲート端子Ｇ－エミッタ端子Ｅ間を強制的に短絡させることでサージ電圧を抑制し、上記短絡による過大な電流を防止できるゲート駆動装置及びそれを備えるインバータ装置を提供する。

上記課題を解決するために、本発明は以下の技術的特徴を有する。

外部電源から電力が供給され、電圧駆動型半導体スイッチング素子をオンオフさせるゲート駆動装置において、前記ゲート駆動装置は、前記外部電源の出力電圧を用いて所定の電圧を出力する電源部と、前記電圧を検出する電圧検出部と、前記電圧に基づいて前記電圧駆動型半導体スイッチング素子のゲート端子にオン電圧またはオフ電圧を出力する駆動部と、前記電圧駆動型半導体スイッチング素子の前記ゲート端子とエミッタ端子を短絡する短絡スイッチ部と、前記供給部に前記オン電圧またはオフ電圧の出力を指令する制御部と、を備え、前記電圧検出部は、検出した電圧が第１の所定値以下になると、前記制御部に電圧低下信号を出力し、前記制御部は、前記電圧低下信号に応じて、前記駆動部にオフ指令を出力する、ことを特徴とするゲート駆動装置である。

上記のような構成とすることで、従来のゲート駆動装置で発生するスイッチング素子への過大なサージ電圧の発生、スイッチング素子の誤オンを防止できるゲート駆動装置及びそれを備えるインバータ装置を実現できる。

本発明の実施形態１によるゲート駆動装置の構成を示した概略図である。本発明の実施形態１によるブレーク型接点素子の構成を示した概略図である。本発明の実施形態２によるゲート駆動装置の構成を示した概略図である。系統連系用インバータシステム１００の構成を示した概略図である。ゲート駆動装置への給電方法を説明するための概略図である。従来のゲート駆動装置の課題を説明するための概略図である。

以下、発明の実施の形態を通じて本発明を説明するが、実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１～図２を参照して、本発明の実施形態１によるゲート駆動装置の構成について説明する。図４～図６に示した従来のゲート駆動装置と同様の機能、略相当する箇所は、同じ番号を付与し、説明を省略する。

図１に示すように、ゲート駆動装置８は、電源部１１、駆動部１３、外部制御部１４、信号絶縁部１５、制御部１６、電圧検出部１２、短絡スイッチ部１８を備える。

電圧検出１２は、電源部１１のＰ電源線とＮ電源線に接続され、Ｐ電源線とＮ電源線間の電圧を検出する。さらに電圧検出部１２は、制御部１６に接続されている。

制御部１６は、駆動部１３にオンオフ指令を出力する。さらに制御部１６は、短絡スイッチ部１８にオンオフ指令を出力する。

短絡スイッチ部１８は、ノーマリオン素子１８ａとダイオード１８ｂを含む。短絡スイッチ部１８は、ダイオード１８ｂのカソードがノーマリオン素子１８ａに接続された直列回路を構成している。短絡スイッチ部１８は、一端がゲート抵抗１７とゲート端子Ｇの間に接続され、他端がエミッタ端子Ｅに端子５３を介して接続されている。ノーマリオン素子１８ａは、制御部１６からの指令によりオンオフ制御される。

図２に本実施形態によるノーマリオン素子１８ａの一例を示す。ノーマリオン素子１８ａは、出力側がデプレッション型半導体素子２０、入力側が発光ダイオード１９で構成された光ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であってよい。デプレッション型半導体素子２０は、ＭＯＳＦＥＴを含み、本実施形態では２つのｎチャネルＭＯＳＦＥＴのソース同士及びゲート同士が接続されている。

なお、ノーマリオン素子１８ａは、オン電圧が充分低い素子であればこれに限らない。ここでのオン電圧とは、ノーマリオン素子１８ａの電圧降下の値のことである。以下同様に、短絡スイッチ部１８においては、オン電圧とは電圧降下の値のことを指す。

発光ダイオード１９の端子５４は、Ｐ電源線に、スイッチ２３と抵抗２４を介して接続されている。端子５５はＭ電源線に接続されている。制御部１６はスイッチ２３にオンオフの指令を出力することで発光ダイオード１９に駆動電流を供給する。

ノーマリオン素子１８ａは、発光ダイオード１９に駆動電流を流すことで、デプレッション型半導体素子２０をオフ状態とすることができる。
ゲート駆動装置８が完全に停止した場合でも、デプレッション型半導体素子２０は、オン状態を維持（ノーマリオン）する。このためスイッチング素子９のゲート端子Ｇ－エミッタ端子Ｅ間の電圧は、ダイオード１８ｂとデプレッション型半導体素子２０のオン電圧値の和に制限される。すなわちゲート端子Ｇ－エミッタ端子Ｅ間の電圧上昇が抑制され、スイッチング素子９の誤オンを防止することができる。なお、上記オン電圧値の和は、スイッチング素子９のゲート閾値電圧Ｖｔｈ以下であってよい。

デプレッション型半導体素子２０をノーマリオン素子として使用する場合、通常はこのデプレッション型半導体素子用の逆バイアス電源と駆動部が別途必要となる。しかし本実施形態のようにフォトリレーを適用することで、発光ダイオード１９へ駆動電流を供給することで、デプレッション型半導体素子２０をオンオフ制御することができるため、駆動用の追加回路が不要となる。

＜外部の電源２１が停電したとき＞
外部の電源２１が停電した場合、ゲート駆動装置８の電源部１１の出力する電圧が低下する。電圧検出部１２は、電源部１１の出力する電圧の低下を検知し、第１の所定値よりも小さくなると、制御部１６へ電圧低下信号を出力する。制御部１６は、電圧低下信号を受信すると、駆動部１３の順バイアススイッチ１３ａをオフ、逆バイアススイッチ１３ｂをオンに制御する。すでにスイッチング素子９がオフ状態である場合は、順バイアススイッチ１３ａと逆バイアススイッチ１３ｂのオンまたはオフ状態を維持するように制御する。

なお、制御部１６は、外部制御部１４からのスイッチング素子９へのオンまたはオフの指示に優先して電圧検出部１２からの電圧低下信号に応じて、順バイアススイッチ１３ａと逆バイアススイッチ１３ｂを制御してもよい。

この結果、スイッチング素子９の電流遮断速度は、強制的にゲート端子Ｇとエミッタ端子Ｅを短絡させた場合と比較して緩和されるため、主回路配線の寄生インダクタンスに発生するサージ電圧は緩和される。

加えて、スイッチング素子９には電源部１１のオフ電圧が印加されているため、ゲート端子Ｇとエミッタ端子Ｅを短絡した場合と比較して、誤オンしにくくなっている。

電源部１１の出力は低下していき、スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間に印可される逆バイアス電圧Ｎも低下していく。

スイッチング素子９のゲート端子Ｇとエミッタ端子Ｅ間にオフ電圧を充分印加できる間、つまり電源部１１の出力する電圧が第３の所定値よりも小さくなるまでは、スイッチング素子９の誤オンを抑制することができる。電源部１１の出力する電圧が第３の所定の値よりも小さくなると、制御部１６は、短絡スイッチ部１８にオン指令を出力する。具体的には、スイッチ２３にオフ指令を出力し、発光ダイオード１９に駆動電流の供給を停止する。発光ダイオード１９への駆動電流の供給を止めることで、デプレッション型半導体素子２０をオン状態とする。なお、第３の所定の値は、ゲート端子Ｇとエミッタ端子Ｅ間に逆バイアス電圧を充分印加できなくなる電圧として予め設定されたものでよい。例えば、電源部１１の出力電圧が、逆バイアス電圧の８割から５割程度の範囲で決定してもよい。

短絡スイッチ部１８にオン状態となると、ゲート端子Ｇ、短絡スイッチ部１８、Ｍ電源線、（電源部１１内の図示しない）コンデンサ、Ｎ電源線、逆バイアススイッチ１３ｂ、ゲート抵抗１７の経路で短絡するが、ダイオード１８ｂによって過大な電流は防止される。

短絡スイッチ部１８がオン状態であれば、スイッチング素子９のコレクタ端子Ｃとゲート端子Ｇ間の寄生容量Ｃ_ＧＣを介してゲート端子Ｇとエミッタ端子Ｅ間の電圧Ｖｇｅが順バイアスの極性で充電される場合でも、スイッチング素子９のゲート端子Ｇ－エミッタ端子Ｅ間の電圧は、ダイオード１８ｂとノーマリオン素子１８ａのオン電圧の和に制限されるため、Ｖｇｅがゲート閾値電圧Ｖｔｈを超えることを防止することができる。この結果、スイッチング素子９が誤オンすることを防止することができる。

＜外部の電源１２が復帰するとき＞
外部の電源２１からの電圧供給が復帰するとき、電源部１１の出力電圧は外部の電源２１の供給電圧に伴い上昇する。

電圧検出部１２は、電源部１１の出力電圧が第２の所定値を超えるまでは電圧低下信号を制御部１６に出力する。すなわち、電源部１１の出力電圧が第２の所定値を超えるまでは、短絡スイッチ部１８はオン状態である。

電源部１１の出力電圧が第２の所定値を超えると、電圧検出部１２は電圧低下信号の出力を停止し、制御部１６は、短絡スイッチ部１８をオフ状態とする。

なお、制御部１６は、外部の電源２１が復帰してから電源部１１の出力電圧が第２の所定値を超えるまでは、少なくとも駆動部１３に順バイアススイッチ１３ａをオフ、逆バイアススイッチ１３ｂをオンにする指令を出力する。

なお、短絡スイッチ部１８がオフ状態となるまで、短絡スイッチ部１８にオンであるため、ゲート端子Ｇ、短絡スイッチ部１８、Ｍ電源線、（電源部１１内の図示しない）コンデンサ、Ｎ電源線、逆バイアススイッチ１３ｂ、ゲート抵抗１７の経路で短絡するが、ダイオード１８ｂによって過大な電流は防止される。

図３を参照して、本発明の実施形態２によるゲート駆動装置の構成について説明する。図１～図２に示した本発明の実施形態１のゲート駆動装置と同様の機能、略相当する箇所は、同じ番号を付与し、説明を省略する。

図３に示すように、ゲート駆動装置８は、電源部１１、駆動部１３、外部制御部１４、信号絶縁部１５、制御部１６、電圧検出部１２、短絡スイッチ部１８を備える。

短絡スイッチ部１８は、ノーマリオン素子１８ａとダイオード１８ｂ、コンデンサ１８ｃを含む。短絡スイッチ部１８は、ダイオード１８ｂのカソードがコンデンサ１８ｃの一方の端子に接続され、コンデンサ１８ｃの他方の端子は、ノーマリオン素子１８ａに接続された直列回路を構成している。短絡スイッチ部１８は、一端がゲート抵抗１７とゲート端子Ｇの間に接続され、他端がエミッタ端子Ｅに端子５３を介して接続されている。コンデンサ１８ｃは、所定の容量以上となるように設けられる。

図３に示すような構成とすることで、ゲート端子Ｇ－エミッタ端子Ｅ間の寄生容量成分を増やす効果が得られるため、スイッチング素子の誤動作をより確実に抑制することが可能となる。さらに、スイッチング素子９が、ワイドバンドギャップ半導体素子を適用した場合、一般的にワイドバンドギャップ半導体素子のゲート閾値Ｖｔｈは低いため、スイッチング素子の誤動作をさらに抑制することが可能となる。なお、コンデンサ１８ｃの容量は、ゲート端子Ｇ－エミッタ端子Ｅ間の寄生容量成分と同等程度以上であってよい。

以上、本発明を実施形態に沿って説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、変更または改良を加えることが可能であることは当業者には明らかである。

１電力系統
２遮断器
３変圧器
４インバータ装置
５直流コンデンサ
６外部の交流電源系統
７変圧器
８ゲート駆動装置
９スイッチング素子９
１０給電用抵抗
１１電源部
１２電圧検出部
１３駆動部
１３ａ順バイアススイッチ
１３ｂ逆バイアススイッチ
１４外部制御部
１５信号絶縁部
１６制御部
１７ゲート抵抗
１８短絡スイッチ部
１８ａダイオード
１８ｂノーマリオン素子
１８ｃコンデンサ
１９発光ダイオード
２０デプレッション型半導体素子１００系統連系用インバータシステム

Claims

外部電源から電力が供給され、電圧駆動型半導体スイッチング素子をオンオフさせるゲート駆動装置において、
前記ゲート駆動装置は、
前記外部電源の出力電圧を用いて所定の電圧を出力する電源部と、
前記電圧を検出する電圧検出部と、
前記電圧に基づいて前記電圧駆動型半導体スイッチング素子のゲート端子にオン電圧またはオフ電圧を出力する駆動部と、
前記駆動部に前記オン電圧またはオフ電圧の出力を指令する制御部と、
前記電圧駆動型半導体スイッチング素子の前記ゲート端子とエミッタ端子を短絡する短絡スイッチ部と、を備え、
前記電圧検出部は、
前記検出した電圧が第１の所定値以下になったと判断すると、前記制御部に電圧低下信号を出力し、
前記制御部は、
前記電圧低下信号に応じて、前記駆動部にオフ指令を出力し、前記電圧駆動型半導体スイッチング素子がターンオフした後、前記検出した電圧が第３の所定値以下になると、前記短絡スイッチ部にオン指令を出力する
ことを特徴とするゲート駆動装置。
前記第１の所定値は、前記第３の所定値以上である
ことを特徴とする請求項１に記載のゲート駆動装置。
前記制御部は、
前記検出した電圧が第２の所定値以上になると、前記短絡スイッチ部にオフ指令を出力する
ことを特徴とする請求項１または２に記載のゲート駆動装置。
前記第２の所定値は、第１の所定値以下である
ことを特徴とする請求項３に記載のゲート駆動装置。
前記短絡スイッチ部は、
ダイオード、コンデンサ、ノーマリオン素子の少なくとも２つが直列に接続された直列回路である、
ことを特徴とする請求項１から４のいずれか一項に記載のゲート駆動装置。
前記ノーマリオン素子は、
フォトリレーで駆動されるデプレッション型半導体素子である、
ことを特徴とする請求項５に記載のゲート駆動装置。
前記短絡スイッチ部のオン電圧は、
所定の値以下である、
ことを特徴とする請求項１から６のいずれか一項に記載のゲート駆動装置。
前記短絡スイッチ部の容量は、
所定の容量以上である、
ことを特徴とする請求項１から７のいずれか一項に記載のゲート駆動装置。
前記請求項１から８に記載のゲート駆動装置を備える、
ことを特徴とする系統連系用インバータ装置。
前記電圧駆動型半導体スイッチング素子は、ワイドバンドギャップ半導体素子であることを特徴とする請求項９に記載の系統連系用インバータ装置。
前記請求項９又は請求項１０のいずれか一項に記載の系統連系用インバータ装置と、
前記系統連系用インバータ装置と電力系統を接続する変圧器と、
前記変圧器と前記電力系統との間に介挿される遮断器と、
をさらに備える、
ことを特徴とする系統連系用インバータシステム。