WO2015182658A1 - 電力用半導体素子の駆動回路 - Google Patents

電力用半導体素子の駆動回路 Download PDF

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power semiconductor
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公輔 中野
佳祐 岩澤
隆義 三木
中武　浩
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三菱電機株式会社
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    • H03K2017/066—Maximizing the OFF-resistance instead of minimizing the ON-resistance

Definitions

  • the present invention relates to a drive circuit for driving a power semiconductor element, and more particularly to a drive circuit having a function of preventing destruction due to malfunction of the power semiconductor element due to voltage fluctuation dv / dt.
  • a self-extinguishing power semiconductor element such as Si (silicon) IGBT (Insulated Gate Bipolar Transistor)
  • Si silicon
  • IGBT Insulated Gate Bipolar Transistor
  • the collector of the off-state power semiconductor element When the voltage variation dv / dt occurs between the emitter terminals, the gate voltage increases due to the parasitic capacitance associated with the gate of the power semiconductor element. If the gate voltage exceeds a predetermined threshold voltage, the power semiconductor element in the off state is erroneously turned on, causing an arm short circuit in a power converter such as an inverter, and destroying the power semiconductor element. It was. In order to avoid this problem, there is a method in which a negative bias voltage is applied between the gate and emitter terminals when the power semiconductor element is in an off state.
  • the driving power of the power semiconductor element is often supplied from the power supply of the main circuit, and the negative bias voltage applied to the power semiconductor element is established between the gate and emitter terminals before the power semiconductor element is established. Voltage fluctuations occur, the gate voltage rises, and malfunctions may occur.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect-Transistor
  • voltage fluctuation occurs between the drain and source terminals before the negative bias voltage applied to the power semiconductor element is established. Then, the gate voltage rises, and malfunction may occur.
  • Patent Document 1 describes a circuit (drive circuit) for driving a semiconductor element having a low threshold voltage.
  • a normally-on FET (Field-Effect-Transistor) 132 is connected to the gate terminal and the source terminal 144 of the switching element 130 and the power source of the drive pulse generation circuit 118 is turned off, the gate ⁇ The source terminals were short-circuited.
  • Japanese Patent No. 45528321 (0053 to 0063 stages, FIG. 5)
  • the present invention has been made in order to solve the above-described problems, and prevents voltage fluctuations without applying a reverse voltage between the main terminals of a switching element that prevents malfunction of an off-state power semiconductor element.
  • An object of the present invention is to prevent the power semiconductor element from being erroneously turned on (erroneously turned on) due to dv / dt, and to prevent the power semiconductor element from being destroyed by this malfunction.
  • the power semiconductor element driving circuit includes a positive voltage supply power source that supplies a positive bias voltage between a control terminal and a reference terminal of the power semiconductor element, and a positive electrode side connected to a negative electrode side of the positive voltage supply power source.
  • a negative voltage supply power source that supplies a negative bias voltage between a control terminal and a reference terminal of the power semiconductor element, a positive bias voltage that turns on the power semiconductor element, and a negative voltage that turns off the power semiconductor element.
  • a gate drive circuit that supplies any one of the bias voltages between the control terminal and the reference terminal of the power semiconductor element based on a control signal of the control circuit, a total voltage of the positive bias voltage and the negative bias voltage, and a negative bias Connected to the voltage detection unit that detects the detection target voltage, which is either voltage or positive bias voltage, the control terminal of the power semiconductor element, and the negative side of the negative voltage supply power source And and a switching element.
  • the voltage detection unit detects whether the detection target voltage value is lower than the set voltage value or between the control terminal and the reference terminal of the power semiconductor element when the detection target voltage value is lower than the set voltage value. When the voltage rises, the switching element is turned on, and a voltage of zero V or less is supplied between the control terminal and the reference terminal in the power semiconductor element.
  • the switching element connected to the control terminal of the power semiconductor element and the negative side of the negative voltage supply power source is provided, so that the voltage fluctuation dv / dt is applied.
  • FIG. 3 is a circuit diagram showing a first drive circuit according to the first embodiment of the present invention. It is a figure which shows the insulated power supply which supplies electric power to the drive circuit of FIG.
  • FIG. 3 is a circuit diagram showing a drive circuit of a comparative example with respect to the drive circuit of FIG. 2.
  • FIG. 3 is a circuit diagram showing a second drive circuit according to the first embodiment of the present invention. It is a circuit diagram which shows the 3rd drive circuit by Embodiment 1 of this invention. It is a circuit diagram which shows the 4th drive circuit by Embodiment 1 of this invention. It is a circuit diagram which shows the drive circuit by Embodiment 2 of this invention.
  • FIG. 6 is a circuit diagram showing a third drive circuit according to a third embodiment of the present invention. It is a circuit diagram which shows the drive circuit by Embodiment 4 of this invention. It is a circuit diagram which shows the drive circuit of the comparative example with respect to the drive circuit of FIG.
  • FIG. FIG. 1 is a schematic diagram of an electric drive system according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram showing a first drive circuit according to the first embodiment of the present invention
  • FIG. 3 is a diagram showing an isolated power supply for supplying power to the drive circuit of FIG.
  • an n-type MOSFET will be used for the power semiconductor element of the main circuit of the electric drive system 10.
  • the electric drive system 10 includes a DC power source 1, a smoothing capacitor 2, an electric motor drive device 3, an electric motor drive control circuit 4, and an electric motor 5.
  • the DC power supply 1 is used for the power supply of the main circuit, but the present invention is not limited to this.
  • the AC power supply may be rectified and used as a DC power supply.
  • the voltage from the DC power source 1 is smoothed by the smoothing capacitor 2, converted into a three-phase AC by the motor driving device 3, and supplied to the motor 5.
  • the motor drive control circuit 4 controls the operation of the motor drive device 3 in order to control the rotation speed and torque of the motor 5.
  • the electric motor driving device 3 corresponds to each phase of the U phase, the V phase, and the W phase.
  • the high potential side semiconductor elements (upper arms) 31u, 31v, 31w switch between the high potential side bus 21 which is the high potential side and the phase lines of U phase, V phase and W phase.
  • the potential side semiconductor elements (lower arms) 32u, 32v, 32w switch between the low potential side bus 22 which is the low potential side and each of the above phase lines.
  • the high potential side semiconductor element is referred to as an upper arm
  • the low potential side semiconductor element is referred to as a lower arm.
  • the electric motor drive device 3 includes high-potential side drive circuits 33u, 33v, 33w corresponding to the upper arms 31u, 31v, 31w, and low-potential side drive circuits 34u, 34v corresponding to the lower arms 32u, 32v, 32w. , 34w.
  • the motor drive control circuit 4 outputs a control signal sig4u to the high potential side drive circuit 33u and the low potential side drive circuit 34u.
  • the high potential side drive circuit 33u and the low potential side drive circuit 34u operate in a complementary manner. That is, when the high potential side drive circuit 33u turns on the upper arm 31u, the low potential side drive circuit 34u turns off the lower arm 32u. When the high potential side drive circuit 33u turns off the upper arm 31u, the low potential side drive circuit 34u turns on the lower arm 32u.
  • the motor drive control circuit 4 outputs the control signal sig4v to the high potential side drive circuit 33v and the low potential side drive circuit 34v, and outputs the control signal sig4w to the high potential side drive circuit 33w and the low potential side drive circuit 34w. To do.
  • the gate drive power supply for supplying power to the high potential side drive circuits 33u, 33v, 33w and the low potential side drive circuits 34u, 34v, 34w is derived from the voltage charged in the smoothing capacitor 2.
  • 3 is produced via an insulated power source 6 as shown in FIG.
  • the insulated power supply 6 includes, for example, a semiconductor element 23, a transformer 11, two diodes 12, and two smoothing capacitors 13.
  • the insulated power supply 6 can change the voltage according to the ON time of the semiconductor element 23 and the turn ratio of the transformer 11.
  • the drive circuit of the first embodiment will be described with reference to FIG. Since the upper arms 31u, 31v, 31w and the lower arms 32u, 32v, 32w are common, the details of the drive circuit will be described with the low-potential side drive circuit 34u as a representative.
  • the reference numeral 34 for the low-potential side drive circuit is generally used, and 34u, 34v, and 34w are used for distinction.
  • the reference numeral of the high-potential side drive circuit is generally 33, and 33u, 33v, and 33w are used for distinction. Further, since the circuit configurations of the low potential side drive circuit 34 and the high potential side drive circuit 33 are the same, the low potential side drive circuit 34 is simply referred to as a drive circuit 34 as appropriate.
  • the low potential side drive circuit 34 u includes a second DC power supply 61, a third DC power supply 62, a low threshold countermeasure circuit 36, a gate drive circuit 35, and a buffer circuit 75.
  • the second DC power supply 61 corresponds to the upper smoothing capacitor 13 in the insulated power supply 6 in FIG. 3
  • the third DC power supply 62 corresponds to the lower smoothing capacitor 13 in the insulated power supply 6 in FIG.
  • the second DC power supply 61 has a positive bias voltage between the gate terminal (control terminal) and the source terminal (reference terminal) in the power semiconductor element that is the upper arm 31u, 31v, 31w or the lower arm 32u, 32v, 32w. Is a positive voltage supply power source.
  • the third DC power supply 62 has a negative bias voltage between the gate terminal (control terminal) and the source terminal (reference terminal) in the power semiconductor element that is the upper arms 31u, 31v, 31w and the lower arms 32u, 32v, 32w. Is a negative voltage supply power source.
  • a connection point 65 where the negative electrode side of the second DC power supply 61 and the positive electrode side of the third DC power supply 62 are connected is connected to the source terminal side of the lower arm 32u of the main circuit, that is, the low potential bus 22 in FIG. Yes.
  • the gate drive circuit 35 includes an FET 71, a resistor 72, a resistor 73, and an FET 74 connected in series.
  • the FET 71 is a positive side transistor
  • the FET 74 is a negative side transistor.
  • the low threshold value countermeasure circuit 36 includes transistors 78 and 81 and resistors 76, 77, 79 and 80.
  • the positive side of the second DC power supply 61 is connected to the drain terminal of the FET 71 constituting the gate drive circuit 35, and the connection point is connected to one end of the resistor 76 of the low threshold value countermeasure circuit 36.
  • the other end of the resistor 76 is connected to one end of the resistor 77, and the other end of the resistor 77 is connected to the negative electrode side of the third DC power supply 62.
  • the triangular mark attached to the negative electrode side of the third DC power supply 62 indicates the same potential. This triangle mark is the same in other drawings.
  • the source terminal of the FET 71 is connected to one end of the resistor 72, the other end of the resistor 72 is connected to one end of the resistor 73, and the connection point 66 is connected to the gate terminal of the lower arm 32u.
  • the other end of the resistor 73 is connected to the drain terminal of the FET 74, and the source terminal of the FET 74 is connected to the negative side of the third DC power supply.
  • the gate terminals of the FET 71 and FET 74 are connected to the buffer circuit 75.
  • the buffer circuit 75 transmits the control signal sig4u from the electric motor drive control circuit 4 to the FET 71 and the FET 74.
  • connection point 67 between the resistor 76 and the resistor 77 is connected to the base terminal of the transistor 78.
  • the emitter terminal of the transistor 78 is connected to the negative electrode side of the third DC power supply 62.
  • One end of the resistor 79 and one end of the resistor 80 are connected, and the connection point 68 is connected to the base terminal of the transistor 81 and the collector terminal of the transistor 78.
  • the other end of the resistor 79 and the collector terminal of the transistor 81 are connected to the gate terminal of the lower arm 32u.
  • the emitter terminal of the transistor 81 and the other end of the resistor 80 are connected to the negative electrode side of the third DC power supply 62.
  • the resistors 76 and 77 and the transistor 78 constitute a voltage detection circuit 37.
  • the voltage detection circuit 37 in FIG. 2 detects the total voltage of the second DC power supply 61 and the third DC power supply 62.
  • the total voltage value of the second DC power supply 61 and the third DC power supply 62 is charged to a predetermined value or more. Even when the voltage fluctuation dv / dt is applied between the drain and source terminals of the lower arm 32u by the recovery operation of the diode 26, the negative bias voltage is continuously applied between the gate and source of the lower arm 32u. Since a negative bias voltage is applied between the gate and source of the lower arm 32u, even if the voltage between the gate and source terminals of the lower arm 32u rises, the voltage rise is suppressed quickly. The gate-source voltage is suppressed below the threshold voltage of the lower arm 32u, and the lower arm 32u can be kept off.
  • the resistance values R76 and R77 of the resistors 76 and 77 are selected so that the transistor 78 is turned on when the sum of the voltage V61 and the voltage V62 is equal to or greater than a predetermined value.
  • the transistor 78 is turned on, zero V is applied between the base and emitter terminals of the transistor 81, so that the transistor 81 is turned off and the transistor 81 is turned off.
  • the gate terminal of the lower arm 32u is controlled by the gate drive circuit 35 and does not affect the switching operation of the lower arm 32u.
  • the operation of the drive circuit in an abnormal state that is, a state in which the total voltage of the second DC power supply 61 and the third DC power supply 62 has dropped below a predetermined value due to a power failure or the like will be described.
  • the transistor 78 of the low threshold value countermeasure circuit 36 decreases, the transistor 78 is turned off.
  • the transistor 78 is off, a voltage obtained by resistance-dividing the voltage between the connection point 66 and the negative electrode side of the third DC power supply 62 is applied between the base and emitter terminals of the transistor 81. Therefore, in the case where the lower arm 32u is in an off state, zero V is applied between the base and emitter terminals of the transistor 81.
  • the resistor 79 When the lower arm 32u is in the off state and the transistor 78 is in the off state, when the voltage between the gate and source terminals rises due to the voltage fluctuation dv / dt between the drain and source terminals of the lower arm 32u, the resistor 79 The voltage is applied to the connection point 66 side, which is the high potential side, and the negative side of the third DC power supply 62, which is the low potential side of the resistor 80.
  • the resistance value of the resistor 79 is very small compared to the resistance value of the resistor 80 (resistance value of the resistor 79 ⁇ resistance value of the resistor 80)
  • most of the increased voltage is the base-emitter of the transistor 81. Applied between the terminals, the transistor 81 is turned on.
  • the path A is a path of the gate terminal of the lower arm 32u, the transistor 81, the negative side of the third DC power source 62, the positive side of the third DC power source 62, and the source terminal of the lower arm 32u.
  • the path A is formed, so that the gate-source terminal of the lower arm 32u of the main circuit can be maintained in a negative voltage applied state or can be brought to approximately zero V state. .
  • a negative voltage can be applied if the voltage of the third DC power supply 62 remains, and a negative voltage is applied between the gate and source terminals of the lower arm 32u. Can be maintained in a state. Further, when the transistor 81 is turned on and the path A is formed, when the third DC power supply 62 is zero V, zero V is applied between the gate and the source terminal of the lower arm 32u, and the gate of the lower arm 32u -Zero V state between source terminals.
  • FIG. 4 is a circuit diagram showing a driving circuit of a comparative example with respect to the driving circuit of FIG.
  • the emitter terminal of the transistor 81 is connected to the source terminal of the lower arm 32u.
  • the drive circuit 34 according to the first embodiment can apply a negative voltage between the gate and the source terminal of the lower arm 32u when the transistor 81 is turned on. The discharge limit voltage in the voltage between the source terminals can be lowered.
  • the drive circuit 34 of the first embodiment is applied with the voltage fluctuation dv / dt in an abnormal state in which the total voltage value of the second DC power supply 61 and the third DC power supply 62 is lower than a predetermined value. Also, the rise in the gate voltage of the lower arm 32u is suppressed, and it is possible to prevent the lower arm 32u from malfunctioning. In the drive circuit 34 of the first embodiment, the rise of the voltage between the gate and source terminals of the lower arm 32u is suppressed by the operation of the low threshold countermeasure circuit 36, and the transistor 81 is turned off when the voltage value is recovered.
  • the drive circuit 34 is configured to perform initial charging. It is also effective at times.
  • the emitter terminal of the transistor 81 is connected to the negative terminal of the third DC power supply 62, a negative voltage is applied to the gate terminal of the lower arm 32u. In this case, a reverse voltage is not applied between the collector and emitter terminals, which are between the main terminals of the transistor 81. Therefore, there is no need to insert a diode in series with the transistor 81. When the diode is inserted, the forward voltage of the diode is generated between the gate and the source of the lower arm 32u, so that the discharge limit voltage between the gate and the source terminal of the lower arm 32u is increased. On the other hand, since the drive circuit 34 according to the first embodiment does not have a diode connected in series to the transistor 81, the discharge limit voltage between the gate and source terminals of the lower arm 32u can be lowered.
  • the low threshold value countermeasure circuit 36 for preventing the lower arm 32u from erroneously turning on shown in the first embodiment is an example, and satisfies the function of preventing the lower arm 32u from being erroneously turned on induced by the voltage fluctuation dv / dt. It is sufficient that the resistor 81 is connected to the drain or source terminal of the transistor 81 so that the lower arm 32u is not broken due to erroneous firing even when the transistor 81 is used in multiple parallels or when the voltage variation dv / dt is applied for current limiting. You may do it.
  • the drive circuit 34 does not require a reverse breakdown voltage by connecting the transistor 81 as a switching element between the gate terminal of the lower arm 32 u and the negative side of the third DC power supply 62. While using the switching element, it is possible to prevent a malfunction of power semiconductor elements such as the lower arm 32u and the upper arm 31u, and to realize a function of preventing destruction of the power semiconductor element due to malfunction.
  • the drive circuit 34 preferably has a diode 63 connected in antiparallel with the third DC power source 62 as shown in FIG.
  • FIG. 5 is a circuit diagram showing a second drive circuit according to the first embodiment of the present invention.
  • the diode 63 is preferably a diode with a small voltage drop, and SBD (Schottky Barrier Diode) is suitable.
  • SBD Schottky Barrier Diode
  • the transistor 78 when the voltage of the second DC power supply 61 or the voltage of the third DC power supply 62 becomes abnormal, the transistor 78 is turned off, and the lower arm 32u is turned off between the drain and source terminals. For example, when the voltage variation dv / dt occurs and the voltage between the gate and the source of the lower arm 32u increases, the transistor 81 is turned on. In such an abnormal state, a path A is formed of the gate of the lower arm 32u, the transistor 81, the negative terminal of the third DC power source 62, the positive terminal of the third DC power source 62, and the source terminal of the lower arm 32u.
  • FIG. 6 is a circuit diagram showing a third drive circuit according to the first embodiment of the present invention.
  • one end of the resistor 76 is connected to the positive electrode side of the second DC power supply 61, but as shown in FIG. 6, one end of the resistor 76 is connected to the second DC power source. Only the voltage value of the third DC power supply 62 may be detected by connecting to the connection point 65 between the negative side of the power supply and the positive side of the third DC power supply 62.
  • the resistors 76 and 77 Since it is possible to reduce the power loss in the resistors 76 and 77 by detecting only the voltage value of the third DC power supply, in the third example of the drive circuit 34 of the first embodiment, the resistor The effect that 76 and the resistor 77 can be reduced in size can be obtained.
  • FIG. 7 is a circuit diagram showing a fourth drive circuit according to the first embodiment of the present invention.
  • a resistor 85 may be inserted between the gate and source terminals of the lower arm 32u.
  • the resistor 85 discharges the residual charge of the parasitic capacitance of the lower arm 32u, so that the discharge limit voltage is zero. It can be lowered to V.
  • the resistor 85 is connected between the gate terminal and the source terminal of the lower arm 32u to lower the discharge limit voltage when the low threshold countermeasure circuit 36 is operated. The effect that can be obtained.
  • the drive circuit 34 of the first embodiment may be another modified example.
  • a resistor may be inserted between the connection point 67 of the resistor 76 and the resistor 77 in the voltage detection circuit 37 and the base terminal of the transistor 78.
  • a resistor may be inserted between the connection point 68 of the resistor 79 and the resistor 80 in the low threshold value countermeasure circuit 36 and the base terminal of the transistor 81.
  • a capacitor may be inserted between the base terminal and the emitter terminal of the transistor 78.
  • a capacitor may be inserted between the base terminal and the emitter terminal of the transistor 81.
  • the structure of the semiconductor element shown here is an example, and the present invention is not limited to this.
  • the transistors 78 and 81 used in the low threshold value countermeasure circuit 36 may be replaced with FETs, and the FETs 71 and 74 of the gate drive circuit 35 may be replaced with bipolar transistors.
  • a bipolar transistor or IGBT may be used as long as it has a switching function.
  • the diode 26 connected in reverse parallel to the semiconductor element 25 is shown as a body diode of MOSFET, it is not limited to this.
  • the diode 26 only needs to have a function of flowing current in the reverse direction, and an SBD or a PN junction diode may be used in parallel with the MOSFET, or synchronous rectification of the MOSFET may be used.
  • the semiconductor element shown as the semiconductor element 25 and the diode 26 can use the thing using Si semiconductor, the thing using the wide band gap semiconductor whose semiconductor material is a wide band gap semiconductor material is used. It is also possible.
  • wide band gap semiconductor materials include gallium nitride materials and diamond. Since the wide band gap semiconductor can operate at a high temperature, a cooling system such as a heat sink can be simplified, and the device can be downsized. By using a wide band gap semiconductor, a power semiconductor element having a low on-resistance can be used, and a low-loss power converter can be configured.
  • the drive circuit 34 includes the positive voltage supply power source (second DC power source) that supplies a positive bias voltage between the control terminal and the reference terminal in the power semiconductor element (lower arm 32u). 61) and the positive side of the positive voltage supply power source (second DC power source 61) are connected to the positive side, and a negative bias voltage is applied between the control terminal and the reference terminal of the power semiconductor element (lower arm 32u).
  • second DC power source the positive voltage supply power source
  • any of a negative voltage supply power supply (third DC power supply 62) to be supplied, a positive bias voltage for turning on the power semiconductor element (lower arm 32u), and a negative bias voltage for turning off the power semiconductor element (lower arm 32u) Is driven between the control terminal and the reference terminal of the power semiconductor element (lower arm 32u) based on the control signal sig4u of the control circuit (motor drive control circuit 4).
  • a voltage detection unit (voltage detection circuit 37) that detects a detection target voltage that is one of a total voltage of a positive bias voltage and a negative bias voltage, a negative bias voltage, and a positive bias voltage, and a power semiconductor element ( A control terminal of the lower arm 32u) and a switching element (transistor 81) connected to the negative side of the negative voltage supply power source (third DC power source 62).
  • the voltage detection unit (voltage detection circuit 37) in the drive circuit 34 according to the first embodiment has a control terminal and a reference terminal in the power semiconductor element (lower arm 32u) in a state where the value of the detection target voltage is lower than the set voltage value.
  • the switching element (transistor 81) When the voltage between the switching element (transistor 81) increases, the switching element (transistor 81) is turned on, and a voltage of zero V or less is supplied between the control terminal and the reference terminal in the power semiconductor element (lower arm 32u). As a characteristic, even when a voltage fluctuation dv / dt is applied, the switching element (transistor 81) is turned on without applying a reverse voltage between the main terminals (between the collector and emitter terminals) of the switching element (transistor 81). As a result, the power semiconductor element in the off state (lower) can be obtained without using an element having a reverse breakdown voltage for the switching element (transistor 81).
  • the on-drive voltage of the power semiconductor element is in the range of approximately + 10V to + 20V, and is typically + 15V.
  • the off drive voltage is in the range of approximately -5V to -20V, typically -10V.
  • the component needs to have a reverse breakdown voltage capable of withstanding at least ⁇ 5V, and in some cases, a reverse breakdown voltage capable of withstanding ⁇ 20V.
  • FIG. FIG. 8 is a circuit diagram showing a drive circuit according to the second embodiment of the present invention.
  • the power semiconductor element drive circuit 34 according to the second embodiment includes a temperature characteristic of the transistor 78 that detects whether or not the total voltage value of the second DC power supply 61 and the third DC power supply 62 is below a predetermined value. This is an example in which The driving circuit 34 according to the second embodiment is different from the first embodiment in that the variation in operation of the transistor 78 due to the temperature characteristics of the transistor 78 can be reduced or substantially eliminated.
  • a Zener diode 82 which is a constant voltage element is used as an alternative to the resistor 76 shown in FIG.
  • the voltage detection circuit 37 according to the second embodiment includes a Zener diode 82, a transistor 78, and resistors 77 and 83.
  • the positive side of the second DC power supply 61 and the cathode terminal of the Zener diode 82 are connected, and the anode terminal of the Zener diode 82 is connected to one end of the resistor 77.
  • One end of the resistor 83 is connected to a connection point 67 between the anode terminal of the Zener diode 82 and the resistor 77, and the other end of the resistor 83 is connected to the base terminal of the transistor 78.
  • the resistor 83 may be replaced with a wiring resistance.
  • the voltage applied to the transistor 78 is dominantly determined by the Zener voltage of the Zener diode 82, and the influence of the temperature characteristics between the base and the emitter of the transistor 78 is suppressed or eliminated. Can do. This will be described in detail below.
  • FIG. 9 is a diagram showing the Vbe-ib characteristics of the bipolar transistor, and is a schematic diagram showing the relationship between the base-emitter voltage Vbe and the base current ib of the transistor 78 which is a bipolar transistor.
  • the horizontal axis is the base-emitter voltage Vbe, and the vertical axis is the base current ib.
  • three characteristics 90, 91, and 92 are shown, which change from the right characteristic 90 to the left characteristics 91 and 92 as the temperature increases. From FIG. 9, the base current ib flows with a lower base-emitter voltage as the temperature increases.
  • the base current ib flows when the base-emitter voltage is about 0.6 V, and a change of about ⁇ 0.2 V to +0.2 V occurs within the guaranteed operation range of the transistor 78.
  • the change may affect the operation of the low threshold countermeasure circuit 36. Below, it demonstrates in detail using numerical formula.
  • the base current ib when the configuration shown in FIG. 2, that is, the resistor 76 is used is obtained. Assuming that the current flowing through the resistor 77 is ir77 and the base current of the transistor 78 is ib78, equations (2) and (3) are established.
  • Equation (3) is expressed using the base-emitter voltage Vbe78 of the transistor 78.
  • ib78 ⁇ (V61 + V62) -A1 * Vbe78 ⁇ / R76 (4)
  • A1 of Formula (4) is 1 + R76 / R77.
  • the sum of the voltages of the second DC power supply 61 and the third DC power supply 62 (V61 + V62) is the sum of the Zener voltage Vz82 and the base-emitter voltage Vbe78 of the transistor 78 (Vz82 + Vbe78).
  • the base current ib78 does not flow. Therefore, when the condition 1 is satisfied, the transistor 78 does not operate.
  • the base current ib78 starts to flow.
  • the Vbe 78 changes depending on the temperature characteristics, but since the value of Vz82 is generally larger than the value of Vbe78, the change of Vbe78 can be ignored with respect to the value of Vz82.
  • ib78 changes little with respect to the change of Vbe78 by Formula (6). Therefore, since the drive circuit 34 of the second embodiment is configured using the Zener diode 82 for the voltage detection circuit 37, the change in operation of the transistor 78 due to the temperature characteristics of the transistor 78 can be made smaller than that of the first embodiment. .
  • the Zener voltage Vz82 of the Zener diode 82 also has a temperature characteristic. However, by selecting the values of Vz82 and Vbe78 so that the temperature characteristic of the transistor 78 can be ignored with respect to the Zener diode 82 as described above, or approximately. The temperature characteristic of ib78 can be reduced or zero. For this reason, the low threshold value countermeasure circuit 36 of the second embodiment can suppress variation in operating conditions more than that of the first embodiment.
  • the Zener diode 82 is composed of one element, but this is not a limitation. A plurality of the same zener diodes may be connected in series or in parallel, or a plurality of different zener diodes may be connected in series or in parallel.
  • the drive circuit 34 according to the second embodiment uses the Zener diode 82 in the voltage detection circuit 37 that detects the total voltage state of the voltages of the second DC power supply 61 and the third DC power supply 62.
  • the drive circuit 34 according to the second embodiment can suppress the variation in the operation of the transistor 78 due to the temperature characteristics of the transistor 78. Therefore, even if there is a temperature change, the power semiconductor element can be used with higher accuracy than the first embodiment. Can be protected.
  • the drive circuit 34 of the second embodiment reverses between the main terminals (between the collector and the emitter terminal) of the switching element (transistor 81) when the voltage fluctuation dv / dt occurs even when the operating temperature is changed.
  • the switching element (transistor 81) By turning on the switching element (transistor 81) without applying a voltage, the power semiconductor element (lower arm 32u) in the off state can be used without using an element having a reverse breakdown voltage for the switching element (transistor 81).
  • FIG. 10 is a circuit diagram showing a first drive circuit according to the third embodiment of the present invention.
  • the power semiconductor element drive circuit 34 according to the third embodiment is different from the first and second embodiments in that a normally-on type relay 84 is used in the low threshold countermeasure circuit 36.
  • 10, components that are the same as or equivalent to those shown in FIG. 2 are given the same reference numerals. Here, the description will be focused on the portion related to the third embodiment.
  • the normally-on type relay 84 is a four-terminal device including a primary terminal pair composed of primary terminals 43 and 44 and a secondary terminal pair composed of secondary terminals 45 and 46. In a state where current or voltage is not sufficiently supplied to the primary side terminal pair, the secondary side terminal pair is in a low resistance state, and is called normally-on type because it is on. In a state where current or voltage is sufficiently supplied to the primary side terminal pair, the secondary side terminal pair is in a high resistance state and is turned off.
  • a normally-on type relay 84 in which the primary side is the light emitting diode 41 and the secondary side is constituted by the optical MOSFET 42 will be described.
  • the primary side light emitting diode 41 corresponds to the voltage detection circuit 37 in the first and second embodiments
  • the secondary side optical MOSFET 42 corresponds to the transistor 81 in the first and second embodiments.
  • the drive circuit 34 of the third embodiment using the normally-on type relay 84 has a voltage detection unit (light emission) when the value of the detection target voltage, which is the voltage between the primary side terminal pair, is lower than the set voltage value.
  • the diode 41) turns on the switching element (optical MOSFET 42), and supplies a voltage of zero V or less between the control terminal and the reference terminal in the power semiconductor element (lower arm 32u).
  • the normally-on type relay 84 may be a mechanical relay in which the primary side is a coil and the secondary side is constituted by a metal piece contact.
  • the primary side terminal 43 of the normally-on type relay 84 is connected to the positive side of the second DC power supply 61, and the primary side terminal 44 is connected to the negative side of the third DC power supply 62.
  • a resistor is placed in the middle of the wiring between the primary side terminal 43 of the normally-on type relay 84 and the positive side of the second DC power supply 61 and the wiring between the primary side terminal 44 and the negative side of the third DC power supply 62. It may be inserted. By inserting a resistor in the middle of the wiring, excess current passing through the primary terminal pair can be suppressed. In FIG. 10, an example in which no resistor is inserted will be described.
  • the secondary terminal 45 of the normally-on type relay 84 is connected to the gate terminal of the lower arm 32u, and the secondary terminal 46 is connected to the negative electrode side of the third DC power supply 62. Insert a resistor in the middle of the wiring between the secondary terminal 45 of the normally-on type relay 84 and the gate terminal of the lower arm 32u and the wiring between the secondary terminal 46 and the negative side of the third DC power supply 62. Also good. By inserting a resistor in the middle of the wiring, an excessive current passing through the secondary terminal pair can be suppressed. In FIG. 10, an example in which no resistor is inserted will be described.
  • the drive circuit 34 of the third embodiment has a simple circuit configuration in which the normally-on type relay 84 is connected between the gate terminal of the lower arm 32u and the negative side of the third DC power supply 62. Even if an element having a reverse withstand voltage is not used in the optical MOSFET 42 of the normally-on type relay 84, a function of preventing the power semiconductor element (lower arm 32u) from being damaged by erroneous firing can be realized.
  • the drive circuit 34 according to the third embodiment applies a reverse voltage between the main terminals (between the drain and source terminals) of the switching element (the optical MOSFET 42 of the normally-on relay 84) when the voltage fluctuation dv / dt occurs.
  • the switching element (the optical MOSFET 42 of the normally-on type relay 84) is turned on without being switched on, so that the switching element (the optical MOSFET 42 of the normally-on type relay 84) is turned off without using an element having a reverse breakdown voltage. This prevents a positive bias voltage from being charged between the gate and source of the power semiconductor element in the state (lower arm 32u) and malfunctions, and damages to the power semiconductor elements such as the lower arm 32u and the upper arm 31u due to malfunction. Can be prevented.
  • FIG. 11 is a circuit diagram showing a second drive circuit according to the third embodiment of the present invention.
  • the primary side terminal 43 is connected to the positive side of the second DC power supply 61
  • the primary side terminal 44 is connected to the negative side of the second DC power supply 61.
  • the normally-on type relay 84 in FIG. 11 is configured to monitor the voltage of the second DC power supply 61.
  • FIG. 12 is a circuit diagram showing a third drive circuit according to the third embodiment of the present invention.
  • the primary side terminal 43 is connected to the positive side of the third DC power supply 62, and the primary side terminal 44 is connected to the negative side.
  • the normally-on type relay 84 in FIG. 12 is configured to monitor the third DC power supply 62.
  • the drive circuit 34 has a positive voltage supply power source (second DC power source) that supplies a positive bias voltage between the control terminal and the reference terminal in the power semiconductor element (lower arm 32u). 61) and the positive side of the positive voltage supply power source (second DC power source 61) are connected to the positive side, and a negative bias voltage is applied between the control terminal and the reference terminal of the power semiconductor element (lower arm 32u).
  • second DC power source positive voltage supply power source
  • any of a negative voltage supply power supply (third DC power supply 62) to be supplied, a positive bias voltage for turning on the power semiconductor element (lower arm 32u), and a negative bias voltage for turning off the power semiconductor element (lower arm 32u) Is driven between the control terminal and the reference terminal of the power semiconductor element (lower arm 32u) based on the control signal sig4u of the control circuit (motor drive control circuit 4).
  • a voltage detector (a light-emitting diode 41 of a normally-on type relay 84) that detects a path 35, a sum of positive bias voltage and negative bias voltage, or a detection target voltage that is a negative bias voltage, and a power semiconductor element (
  • the switching device (the optical MOSFET 42 of the normally-on relay 84) connected to the control terminal of the lower arm 32u) and the negative side of the negative voltage supply power source (third DC power source 62).
  • the voltage detection unit (the light emitting diode 41 of the normally-on type relay 84) in the drive circuit 34 according to the third embodiment has a switching element (normally-on type relay) when the value of the detection target voltage is lower than the set voltage value.
  • the switching element the optical MOSFET 42 of the normally-on type relay 84
  • the reverse voltage is not applied between the main terminals (between the drain and source terminals) of the switching element (the optical MOSFET 42 of the normally-on type relay 84). Is turned on, the reverse resistance is applied to the switching element (the optical MOSFET 42 of the normally-on type relay 84).
  • Embodiment 4 FIG.
  • any power source in which the primary terminal pair exists in the drive circuit 34 is used. Can be connected to.
  • a connection destination of the primary side terminal pair of the normally-on type relay 84 a power source that is the slowest starting, a power source that is the fastest in power outage, or a power source that has the largest voltage fluctuation range at the time of abnormality is selected.
  • FIG. 13 is a circuit diagram showing a drive circuit according to the fourth embodiment of the present invention.
  • the drive circuit 34 according to the fourth embodiment is different from the third embodiment in that the buffer circuit 75 includes a UVLO unit 86.
  • the second DC power supply 61 or the third DC power supply 62 may become abnormal. If the buffer circuit 75 turns on the FET 71, a positive bias voltage is charged in the input capacitance between the gate and source terminals of the lower arm 32u from the second DC power supply 61 via the resistor 72. When the second DC power supply 61 or the third DC power supply 62 is abnormal, the low threshold countermeasure circuit 36 is in a low resistance state between the secondary terminal pairs, but the gate voltage generated by the low threshold countermeasure circuit 36 is low. Is suppressed by the ON operation of the FET 71.
  • the UVLO unit 86 monitors the power supply voltage of the buffer circuit 75. When the UVLO unit 86 detects that the power supply voltage of the buffer circuit 75 is low, the UVLO unit 86 prohibits the FET circuit 71 from turning on, and the buffer circuit 75 turns on the FET 74. Switch to. When the UVLO unit 86 detects that the power supply voltage of the buffer circuit 75 is low, the buffer circuit 75 turns on the FET 74 regardless of the on instruction and the off instruction from the motor drive control circuit 4. Therefore, even when the second DC power supply 61 or the third DC power supply 62 becomes abnormal, it is possible to obtain an effect that the gate voltage increase suppressing operation by the low threshold value countermeasure circuit 36 is not hindered. Such a function of the UVLO unit 86 may be referred to as an undervoltage lockout function.
  • FIG. 14 is a circuit diagram showing a drive circuit of a comparative example with respect to the drive circuit of FIG.
  • the drive circuit 101 of the comparative example of FIG. 14 is different from the drive circuit 34 of FIG. 13 in that the primary side terminal 44 and the secondary side terminal 46 of the normally-on type relay 84 are connected to the source terminal of the lower arm 32u. Different.
  • the gate terminal and the source terminal of the lower arm 32u are electrically connected.
  • the ON operation of the FET 74 occurs by the ULVO unit 86.
  • paths are formed on the positive side of the third DC power source 62, the source terminal of the lower arm, the gate terminal of the lower arm 32u, the resistor 73, the FET 74, and the negative side of the third DC power source 62.
  • the resistor 73 receives the energy of the third DC power supply 62 and may heat up abnormally.
  • the drive circuit 101 is activated, the voltage increase of the third DC power supply 62 is hindered, and the activation may be delayed.
  • the secondary terminal 45 of the normally-on type relay 84 is connected to the gate terminal of the lower arm 32u, and the secondary terminal 46 is the third DC power supply 62. Is connected to the negative electrode side.
  • the normally-on type relay 84 operates, and the gate of the lower arm 32u and the negative electrode side of the third DC power supply 62 are electrically connected. Even when the FET 74 is turned on by the UVLO unit 86, a path passing through the positive electrode side and the negative electrode side of the third DC power supply 62 and through the FET 74 is not formed.
  • the drive circuit 34 of the fourth embodiment there is no possibility that the resistor 73 is abnormally heated. Further, the drive circuit 34 according to the fourth embodiment does not have a risk of preventing the voltage increase of the third DC power supply 62 even at the time of startup. As described above, the drive circuit 34 according to the fourth embodiment has a feature that an unfavorable problem that occurs in the drive circuit of Patent Document 1 does not occur while enjoying the effect of including the UVLO unit 86.
  • the drive circuit 34 according to the fourth embodiment can include the UVLO unit 86. Even when the second DC power supply 61 or the third DC power supply 62 is abnormal, the normally-on type relay 84 is provided. Even if an element having a reverse withstand voltage is not used for the optical MOSFET 42 of the present invention, there is no abnormal heating of the resistor 73, and the power semiconductor element (lower arm 32u) is prevented from being erroneously turned on. The destruction of power semiconductor elements such as 31u can be prevented.
  • the drive circuit 34 according to the first and second embodiments can also include the UVLO unit 86.
  • the drive circuit 34 according to the first and second embodiments including the UVLO unit 86 does not have an undesired problem that occurs in the drive circuit disclosed in Patent Document 1, while enjoying the effects provided by the UVLO unit 86.
  • the drive circuit 34 according to the first to fourth embodiments is not limited to the electric drive system that operates the electric motor 5 by converting DC power to AC power, and can also be applied to the case of converting AC power to DC power. Further, within the scope of the invention, the present invention can be freely combined with each other, or can be appropriately modified or omitted.
  • Electric motor drive control circuit 31u, 31v, 31w ... Upper arm (power semiconductor element), 32u, 32v, 32w ... Lower arm (power semiconductor element), 34, 34u, 34v, 34w ... Low potential side drive circuit (Drive circuit), 35 ... gate drive circuit, 37 ... voltage detection circuit (voltage detection unit), 43 ... primary side terminal, 44 ... primary side terminal, 45 ... secondary side terminal, 46 ... secondary side terminal, 61 ... Second DC power source, 62 ... Third DC power source, 63 ... Diode, 67 ... Connection point, 71 ... FET (positive side transistor), 74 ... FET (negative side transistor), 75 ... Buffer circuit, 76 ... Resistor, 77 ...

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Abstract

　電圧変動による電力用半導体素子の誤動作を防止し、電力用半導体素子の破壊を防止することを目的とする。　本発明の駆動回路（３４）は、正バイアス電圧と負バイアス電圧との合計電圧、負バイアス電圧、正バイアス電圧のいずれかを検出する電圧検出部（回路（３７））と、電力用素子（アーム（３２ｕ））の制御端子と負電圧供給電源（直流電源（６２））の負極側に接続されたスイッチング素子（トランジスタ（８１））とを備え、電圧検出部（回路（３７））は、検出対象電圧の値が設定電圧値よりも低下した場合に、または検出対象電圧の値が設定電圧値よりも低下した状態で電力用素子（アーム（３２ｕ））における制御端子と基準端子との間の電圧が上昇した場合に、スイッチング素子（トランジスタ（８１））をオンさせ、電力用素子（アーム（３２ｕ））における前記端子間にゼロＶ以下の電圧を供給することを特徴とする。

Description

電力用半導体素子の駆動回路
　本発明は、電力用半導体素子を駆動する駆動回路に関するものであり、特に電圧変動ｄｖ／ｄｔによって、電力用半導体素子の誤動作による破壊を防止する機能を有する駆動回路に関するものである。
　従来の電力用半導体素子の駆動回路において、Ｓｉ（シリコン）製のＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）等の自己消弧形の電力用半導体素子を用いる場合には、オフ状態の電力用半導体素子のコレクタ・エミッタ端子間に電圧変動ｄｖ／ｄｔが生じると、電力用半導体素子のゲートに付随する寄生容量によって、ゲート電圧が上昇する。ゲート電圧が所定のしきい値電圧を超えると、オフ状態の電力用半導体素子が誤ってオンし、インバータ等の電力変換器においてアーム短絡が発生し、電力用半導体素子が破壊するという問題があった。この問題を回避するために、電力用半導体素子のオフ状態時にはゲート・エミッタ端子間に負バイアス電圧を印加する方法がある。
　しかしながら、インバータ等の電力変換器では、主回路の電源から電力用半導体素子の駆動電力を供給する場合が多く、電力用半導体素子に印加する負バイアス電圧が確立する前にゲート・エミッタ端子間に電圧変動が発生し、ゲート電圧が上昇し、誤動作が起こる可能性がある。また、電力用半導体素子としてＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field-Effect-Transistor）を用いる場合は、電力用半導体素子に印加する負バイアス電圧が確立する前にドレイン・ソース端子間に電圧変動が発生すると、ゲート電圧が上昇し、誤動作が起こる可能性がある。
　特許文献１には、低いしきい値電圧の半導体素子を駆動する回路（駆動回路）が記載されている。特許文献１の駆動回路において、スイッチング素子１３０のゲート端子とソース端子１４４にノーマリーオン型ＦＥＴ（Field-Effect-Transistor）１３２を接続し、駆動パルス生成回路１１８の電源がオフした状態になるとゲート・ソース端子間を短絡するようにしていた。
特許第４５２８３２１号公報（００５３段～００６３段、図５）
　特許文献１の駆動回路では、電力用半導体素子のオフ状態で電圧変動ｄｖ／ｄｔが印加された際に、ゲート・ソース端子間に正のバイアス電圧が充電されることで発生する誤動作を防止するために、電力用半導体素子のゲート・ソース端子間を短絡することが可能であるが、電力用半導体素子に負バイアス電圧を印加すると、ゲート・ソース端子間を短絡するノーマリーオン型ＦＥＴの主端子間であるドレイン・ソース端子間に逆電圧が印加されるので、逆電圧の大きさに応じた対策が必要になる。すなわち、逆耐圧を持つノーマリーオン型ＦＥＴを使用するか、ノーマリーオン型ＦＥＴと直列にダイオードを接続する必要あった。
　本発明は、上記のような問題点を解決するためになされたものであり、オフ状態の電力用半導体素子の誤動作を防止するスイッチング素子の主端子間に逆電圧を印加することなく、電圧変動ｄｖ／ｄｔによる電力用半導体素子の誤ったオン動作（誤オン）を防止し、この誤動作による電力用半導体素子の破壊を防止することを目的としている。
　本発明に係る電力用半導体素子の駆動回路は、電力用半導体素子における制御端子と基準端子との間に正バイアス電圧を供給する正電圧供給電源と、正電圧供給電源の負極側に正極側が接続されており、電力用半導体素子における制御端子と基準端子との間に負バイアス電圧を供給する負電圧供給電源と、電力用半導体素子をオンさせる正バイアス電圧と、電力用半導体素子をオフさせる負バイアス電圧のいずれかを、制御回路の制御信号に基づいて電力用半導体素子における制御端子と基準端子との間に供給するゲート駆動回路と、正バイアス電圧と負バイアス電圧との合計電圧、負バイアス電圧、正バイアス電圧のいずれかである検出対象電圧を検出する電圧検出部と、電力用半導体素子の制御端子と負電圧供給電源の負極側に接続されたスイッチング素子とを備える。電圧検出部は、検出対象電圧の値が設定電圧値よりも低下した場合に、または検出対象電圧の値が設定電圧値よりも低下した状態で電力用半導体素子における制御端子と基準端子との間の電圧が上昇した場合に、スイッチング素子をオンさせ、電力用半導体素子における制御端子と基準端子との間にゼロＶ以下の電圧を供給することを特徴とする。
　本発明に係る電力用半導体素子の駆動回路によれば、電力用半導体素子の制御端子と負電圧供給電源の負極側に接続したスイッチング素子を備えたので、電圧変動ｄｖ／ｄｔが印加されても、スイッチング素子の主端子間に逆電圧が印加されることなくスイッチング素子がオンすることにより、オフ状態の電力用半導体素子の制御端子・基準端子間に正のバイアス電圧が充電されることで発生する誤動作を防止し、誤動作により電力用半導体素子が破壊する現象を防止することができる。
本発明の実施の形態１による電気駆動システムの概略図である。 本発明の実施の形態１による第１の駆動回路を示す回路図である。 図１の駆動回路に電力を供給する絶縁電源を示す図である。 図２の駆動回路に対する比較例の駆動回路を示す回路図である。 本発明の実施の形態１による第２の駆動回路を示す回路図である。 本発明の実施の形態１による第３の駆動回路を示す回路図である。 本発明の実施の形態１による第４の駆動回路を示す回路図である。 本発明の実施の形態２による駆動回路を示す回路図である。 バイポーラトランジスタのＶｂｅ－ｉｂ特性を示す図である。 本発明の実施の形態３による第１の駆動回路を示す回路図である。 本発明の実施の形態３による第２の駆動回路を示す回路図である。 本発明の実施の形態３による第３の駆動回路を示す回路図である。 本発明の実施の形態４による駆動回路を示す回路図である。 図１３の駆動回路に対する比較例の駆動回路を示す回路図である。
実施の形態１．
　図１は本発明の実施の形態１による電気駆動システムの概略図である。図２は本発明の実施の形態１による第１の駆動回路を示す回路図であり、図３は図１の駆動回路に電力を供給する絶縁電源を示す図である。ここでは、電気駆動システム１０の主回路の電力用半導体素子にｎ型ＭＯＳＦＥＴを用いて説明する。
　電気駆動システム１０は、直流電源１、平滑コンデンサ２、電動機駆動装置３、電動機駆動制御回路４及び電動機５で構成されている。ここでは主回路の電源に直流電源１を用いて説明するが、これに限るものではない。交流電源を整流して直流電源として使用しても良い。
　直流電源１からの電圧を平滑コンデンサ２で平滑し、電動機駆動装置３で３相交流に変換して電動機５に供給する。このとき、電動機駆動制御回路４は、電動機５の回転数やトルクを制御するために電動機駆動装置３の動作を制御する。電動機駆動装置３は、Ｕ相、Ｖ相、Ｗ相の各相に対応して、高電位側半導体素子（上アーム）３１ｕ、３１ｖ、３１ｗと、低電位側半導体素子（下アーム）３２ｕ、３２ｖ、３２ｗとを備える。高電位側半導体素子（上アーム）３１ｕ、３１ｖ、３１ｗは、高電位側である高電位側母線２１と、Ｕ相、Ｖ相、Ｗ相の各相線との間をスイッチングする。電位側半導体素子（下アーム）３２ｕ、３２ｖ、３２ｗは、低電位側である低電位側母線２２と上記各相線間をスイッチングする。適宜、高電位側半導体素子は上アームと呼び、低電位側半導体素子は下アームと呼ぶ。さらに、電動機駆動装置３は、各上アーム３１ｕ、３１ｖ、３１ｗに対応した高電位側駆動回路３３ｕ、３３ｖ、３３ｗと、各下アーム３２ｕ、３２ｖ、３２ｗに対応した低電位側駆動回路３４ｕ、３４ｖ、３４ｗとを備える。
　電動機駆動制御回路４は、高電位側駆動回路３３ｕ及び低電位側駆動回路３４ｕに制御信号ｓｉｇ４ｕを出力する。高電位側駆動回路３３ｕ、低電位側駆動回路３４ｕは相補的に動作する。すなわち、高電位側駆動回路３３ｕが上アーム３１ｕをオンさせる場合には、低電位側駆動回路３４ｕが下アーム３２ｕをオフさせる。高電位側駆動回路３３ｕが上アーム３１ｕをオフさせる場合には、低電位側駆動回路３４ｕが下アーム３２ｕをオンさせる。同様に、電動機駆動制御回路４は、高電位側駆動回路３３ｖ及び低電位側駆動回路３４ｖに制御信号ｓｉｇ４ｖを出力し、高電位側駆動回路３３ｗ及び低電位側駆動回路３４ｗに制御信号ｓｉｇ４ｗを出力する。
　また、一般的に、高電位側駆動回路３３ｕ、３３ｖ、３３ｗ、及び低電位側駆動回路３４ｕ、３４ｖ、３４ｗの各駆動回路に電力を供給するゲート駆動電源は平滑コンデンサ２に充電された電圧から、図３に示すような絶縁電源６などを介して作られる。この分野の当業者にとっては絶縁電源６の接続は公知であり、図１では絶縁電源６の表示を省略している。絶縁電源６は、例えば、半導体素子２３と、トランス１１と、２つのダイオード１２と、２つの平滑コンデンサ１３とを備える。絶縁電源６は、半導体素子２３のオン時間とトランス１１の巻数比に応じて電圧を可変にすることができる。
　図２を用いて実施の形態１の駆動回路を説明する。上アーム３１ｕ、３１ｖ、３１ｗ、及び下アーム３２ｕ、３２ｖ、３２ｗの各アームは共通なので、駆動回路の詳細は、低電位側駆動回路３４ｕを代表にして説明する。低電位側駆動回路の符号は、総括的に３４を用い、区別する場合に３４ｕ、３４ｖ、３４ｗを用いる。高電位側駆動回路の符号は、総括的に３３を用い、区別する場合に３３ｕ、３３ｖ、３３ｗを用いる。また、低電位側駆動回路３４及び高電位側駆動回路３３の回路構成は同じなので、低電位側駆動回路３４を、単に駆動回路３４と適宜称する。低電位側駆動回路３４ｕは、第２の直流電源６１と、第３の直流電源６２と、低閾値対策回路３６と、ゲート駆動回路３５と、バッファ回路７５を備えている。なお、第２の直流電源６１は図３の絶縁電源６における上側の平滑コンデンサ１３に相当し、第３の直流電源６２は図３の絶縁電源６における下側の平滑コンデンサ１３に相当する。第２の直流電源６１は、上アーム３１ｕ、３１ｖ、３１ｗや下アーム３２ｕ、３２ｖ、３２ｗである電力用半導体素子におけるゲート端子（制御端子）とソース端子（基準端子）との間に正バイアス電圧を供給する正電圧供給電源である。第３の直流電源６２は、上アーム３１ｕ、３１ｖ、３１ｗや下アーム３２ｕ、３２ｖ、３２ｗである電力用半導体素子におけるゲート端子（制御端子）とソース端子（基準端子）との間に負バイアス電圧を供給する負電圧供給電源である。
　第２の直流電源６１の負極側と第３の直流電源６２の正極側が接続された接続点６５が主回路の下アーム３２ｕのソース端子側、すなわち図２における低電位側母線２２に接続されている。ゲート駆動回路３５は、直列に接続されたＦＥＴ７１、抵抗器７２、抵抗器７３、ＦＥＴ７４を備える。ＦＥＴ７１は正側トランジスタであり、ＦＥＴ７４は負側トランジスタである。低閾値対策回路３６は、トランジスタ７８、８１と、抵抗器７６、７７、７９、８０を備える。第２の直流電源６１の正極側はゲート駆動回路３５を構成するＦＥＴ７１のドレイン端子に接続され、その接続点が低閾値対策回路３６の抵抗器７６の一端に接続されている。抵抗器７６の他端は抵抗器７７の一端に接続され、抵抗器７７の他端は第３の直流電源６２の負極側に接続されている。なお、図２において、第３の直流電源６２の負極側に付けた三角印は、同じ電位を示している。この三角印は、他の図でも同様である。
　ＦＥＴ７１のソース端子は抵抗器７２の一端に接続されており、抵抗器７２の他端は抵抗器７３の一端に接続され、その接続点６６は下アーム３２ｕのゲート端子に接続されている。抵抗器７３の他端はＦＥＴ７４のドレイン端子に接続され、ＦＥＴ７４のソース端子は第３の直流電源の負極側に接続されている。ＦＥＴ７１とＦＥＴ７４のゲート端子はバッファ回路７５に接続されている。バッファ回路７５は、電動機駆動制御回路４からの制御信号ｓｉｇ４ｕをＦＥＴ７１とＦＥＴ７４へ伝達する。
　抵抗器７６と抵抗器７７の接続点６７は、トランジスタ７８のベース端子に接続されている。トランジスタ７８のエミッタ端子は、第３の直流電源６２の負極側に接続されている。抵抗器７９の一端と抵抗器８０の一端が接続されており、その接続点６８がトランジスタ８１のベース端子とトランジスタ７８のコレクタ端子に接続されている。抵抗器７９の他端とトランジスタ８１のコレクタ端子は、下アーム３２ｕのゲート端子に接続されている。トランジスタ８１のエミッタ端子と抵抗器８０の他端は、第３の直流電源６２の負極側に接続されている。抵抗器７６、７７とトランジスタ７８は、電圧検出回路３７を構成する。図２の電圧検出回路３７は、第２の直流電源６１と第３の直流電源６２の合計電圧を検出する。
　次に駆動回路の動作について説明する。まずは正常時、すなわち、第２の直流電源６１と第３の直流電源６２の合計電圧値が、所定の値以上の場合の動作について説明する。低電位側駆動回路３４ｕに、電動機駆動制御回路４からオン指示の制御信号ｓｉｇ４ｕがバッファ回路７５を介してゲート駆動回路３５へ入力されると、ＦＥＴ７１がオンする。このときＦＥＴ７４はオフ状態である。ＦＥＴ７１がオンすると、第２の直流電源６１から抵抗器７２を介して下アーム３２ｕのゲート・ソース端子間の入力容量を正のバイアス電圧が充電されるため、下アーム３２ｕがオンする。抵抗器７２の値を調整することで、下アーム３２ｕのターンオン速度を調整することが可能である。
　次に、電動機駆動制御回路４からオフ指示の制御信号ｓｉｇ４ｕが入ると、ＦＥＴ７１がオフし、ＦＥＴ７４がオンする。ＦＥＴ７４がオンすると、第３の直流電源６２から抵抗器７３を介して下アーム３２ｕのゲート・ソース端子間の入力容量を負のバイアス電圧が充電されるため、下アーム３２ｕはオフする。抵抗器７３の値を調整することで、下アーム３２ｕのターンオフ速度を調整することが可能である。
　この下アーム３２ｕがオフ状態のとき、第２の直流電源６１、第３の直流電源６２の合計電圧値が所定の値以上に充電されている状態では、下アーム３２ｕの半導体素子２５に逆並列されたダイオード２６のリカバリ動作によって下アーム３２ｕのドレイン・ソース端子間に電圧変動ｄｖ／ｄｔが印加された場合でも、下アーム３２ｕのゲート・ソース間には負バイアス電圧が印加され続ける。下アーム３２ｕのゲート・ソース間には負バイアス電圧が印加されているため、下アーム３２ｕのゲート・ソース端子間の電圧が上昇したとしても、速やかに電圧上昇を抑制するので、下アーム３２ｕのゲート・ソース間電圧は下アーム３２ｕのしきい値電圧以下に抑えられ、下アーム３２ｕのオフ状態を維持することができる。したがって、オフ状態の下アーム３２ｕにおけるドレイン・ソース端子間に電圧変動ｄｖ／ｄｔが印加された場合でも、下アーム３２ｕが誤ってオンになる（誤オンの状態になる）ことがなく、この誤オンによる下アーム３２ｕ及び上アーム３１ｕの破壊を防止することができる。
　このときの低閾値対策回路３６の動作を詳細に説明する。トランジスタ７８のベース・エミッタ間の電圧であるベース・エミッタ間電圧Ｖｂｅ７８は、第２の直流電源の電圧値をＶ６１、第３の直流電源の電圧値をＶ６２、抵抗器７６、７７の抵抗値をそれぞれＲ７６、Ｒ７７とすると、式（１）のように表せる。
　Ｖｂｅ７８＝Ｒ７７＊（Ｖ６１＋Ｖ６２）／（Ｒ７６＋Ｒ７７）
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・（１）
　抵抗器７６、７７の抵抗値Ｒ７６、Ｒ７７は、電圧Ｖ６１と電圧Ｖ６２の和が所定値以上の場合に、トランジスタ７８がオン状態となるように選定する。トランジスタ７８がオンすると、トランジスタ８１のベース・エミッタ端子間にはゼロＶが印加されるため、トランジスタ８１はオフし、トランジスタ８１はオフ状態になる。このとき、トランジスタ８１はオフであるため、下アーム３２ｕのゲート端子はゲート駆動回路３５により制御され、下アーム３２ｕのスイッチング動作に影響を与えることはない。
　次に、異常状態、すなわち、停電等によって第２の直流電源６１、第３の直流電源６２の合計電圧が低下し、所定の値を下回った状態における駆動回路の動作を説明する。この場合は、低閾値対策回路３６のトランジスタ７８のベース・エミッタ間の電圧は低下するので、トランジスタ７８はオフ状態となる。トランジスタ７８がオフ状態のとき、トランジスタ８１のベース・エミッタ端子間には接続点６６と第３の直流電源６２の負極側との電圧を抵抗分割した電圧が印加されることになる。したがって、下アーム３２ｕがオフ状態の場合の場合には、トランジスタ８１のベース・エミッタ端子間にゼロＶが印加される。
　さて、下アーム３２ｕがオフ状態でトランジスタ７８がオフ状態のとき、下アーム３２ｕのドレイン・ソース端子間に電圧変動ｄｖ／ｄｔによりゲート・ソース端子間の電圧が上昇した場合には、抵抗器７９の高電位側である接続点６６側と抵抗器８０の低電位側である第３の直流電源６２の負極側に、その電圧が印加される。抵抗器７９の抵抗値が抵抗器８０の抵抗値に比べて非常に小さい場合（抵抗器７９の抵抗値＜＜抵抗器８０の抵抗値）、上昇した電圧の大部分はトランジスタ８１のベース・エミッタ端子間に印加され、トランジスタ８１がオンする。トランジスタ８１がオンすると、次のような経路Ａが形成される。経路Ａは、下アーム３２ｕのゲート端子、トランジスタ８１、第３の直流電源６２の負極側、第３の直流電源６２の正極側、下アーム３２ｕのソース端子という経路である。下アーム３２ｕがオフ状態の場合において、経路Ａが形成されることにより、主回路の下アーム３２ｕのゲート・ソース端子間を負電圧印加状態に維持する、またはおおよそゼロＶ状態にすることができる。
　トランジスタ８１がオンして経路Ａが形成される場合に、第３の直流電源６２の電圧が残っていれば負電圧を印加することができ、下アーム３２ｕのゲート・ソース端子間を負電圧印加状態に維持することができる。また、トランジスタ８１がオンして経路Ａが形成される場合に、第３の直流電源６２がゼロＶのときは下アーム３２ｕのゲート・ソース端子間はゼロＶが印加され、下アーム３２ｕのゲート・ソース端子間をゼロＶ状態にすることができる。
　実施の形態１の駆動回路を従来の駆動回路と比較して説明する。図４は、図２の駆動回路に対する比較例の駆動回路を示す回路図である。図４では、従来例のように、トランジスタ８１のエミッタ端子を下アーム３２ｕのソース端子に接続している。比較例の駆動回路１００では、トランジスタ８１がオンしても下アーム３２ｕのゲート端子とソース端子には負電圧を印加することができない。これに対して、実施の形態１の駆動回路３４は、トランジスタ８１がオンすることで下アーム３２ｕのゲート・ソース端子間に負電圧を印加できるので、後述するように、下アーム３２ｕのゲート・ソース端子間の電圧における放電限界電圧を下げることができる。このため、実施の形態１の駆動回路３４は、第２の直流電源６１、第３の直流電源６２の合計電圧値が所定の値を下回った異常状態において、電圧変動ｄｖ／ｄｔが印加されても下アーム３２ｕのゲート電圧の上昇が抑制され、下アーム３２ｕが誤動作することを防止することができる。実施の形態１の駆動回路３４では、低閾値対策回路３６が動作したことにより下アーム３２ｕのゲート・ソース端子間電圧の上昇が抑制され、電圧値が回復すると、トランジスタ８１はオフする。第２の直流電源６１、第３の直流電源６２の合計電圧値が所定の値を下回った異常状態において、トランジスタ７８がオフの状態のときには、常にこの動作を継続する。なお、今まで、第２の直流電源６１、第３の直流電源６２の合計電圧値が所定の値を下回ったときの動作に関して説明してきたが、実施の形態１の駆動回路３４は、初期充電時などにも有効である。
　実施の形態１の電力用半導体素子の駆動回路３４では、トランジスタ８１のエミッタ端子を第３の直流電源６２の負極端に接続しているために、下アーム３２ｕのゲート端子に負電圧が印加された場合にもトランジスタ８１の主端子間であるコレクタ・エミッタ端子間に逆電圧が印加されることがない。ゆえに、トランジスタ８１と直列にダイオードを挿入するなどの必要がない。ダイオードを挿入すると、ダイオードの順方向電圧が下アーム３２ｕのゲート・ソース間に発生するので、下アーム３２ｕのゲート・ソース端子間の放電限界電圧が高くなる。これに対して、実施の形態１の駆動回路３４は、トランジスタ８１に直列に接続するダイオードがないので、下アーム３２ｕのゲート・ソース端子間の放電限界電圧を低くすることができる。
　なお、実施の形態１に示した下アーム３２ｕの誤オンを防止する低閾値対策回路３６は一例であり、電圧変動ｄｖ／ｄｔで誘発される下アーム３２ｕの誤オンを防止する機能を満たしていれば良く、トランジスタ８１を多並列で用いたり、電流制限用に電圧変動ｄｖ／ｄｔの印加によっても下アーム３２ｕが誤点弧により破壊しない程度の抵抗器をトランジスタ８１のドレインまたはソース端子に接続したりしても良い。
　以上のように、実施の形態１の駆動回路３４は、スイッチング素子であるトランジスタ８１を下アーム３２ｕのゲート端子と第３の直流電源６２の負極側間に接続することで、逆耐圧が必要ないスイッチング素子を用いながら、下アーム３２ｕや上アーム３１ｕ等の電力用半導体素子の誤動作を防止し、誤動作による電力用半導体素子の破壊を防止する機能を実現できる。
　駆動回路３４は、図５に示すように第３の直流電源６２と逆並列にダイオード６３を接続することが望ましい。図５は、本発明の実施の形態１による第２の駆動回路を示す回路図である。ダイオード６３は、電圧降下が小さいダイオードが望ましく、ＳＢＤ（Schottky　Barrier　Diode）が適当である。第２の直流電源６１または第３の直流電源６２が異常になると電荷が移動し、場合によっては第３の直流電源６２の電圧極性が反転することがある。第３の直流電源６２に逆並列にダイオード６３を接続すれば、第３の直流電源６２の電圧極性の反転を確実に防止することができる。この第２の駆動回路３４でも、第２の直流電源６１の電圧または第３の直流電源６２の電圧が異常になると、トランジスタ７８がオフし、下アーム３２ｕのオフ状態においてドレイン・ソース端子間に例えば電圧変動ｄｖ／ｄｔが発生し、下アーム３２ｕのゲート・ソース間の電圧が上昇した場合に、トランジスタ８１がオンする。このような異常状態では、下アーム３２ｕのゲート、トランジスタ８１、第３の直流電源６２の負極端、第３の直流電源６２の正極端、下アーム３２ｕのソース端子の経路Ａが形成される。実施の形態１の駆動回路３４の第２の例では、第３の直流電源６２の電圧極性の反転が確実に防止されていることから、下アーム３２ｕのゲート・ソース端子の間に正バイアス電圧がかかることが確実に防止されるという効果を得ることができる。
　また、実施の形態１の駆動回路３４は、他の構成でもよい。図６は、本発明の実施の形態１による第３の駆動回路を示す回路図である。図２の第１の駆動回路３４では、抵抗器７６の一端を第２の直流電源６１の正極側に接続していたが、図６に示すように、抵抗器７６の一端を第２の直流電源の負極側と第３の直流電源６２の正極側の接続点６５に接続し、第３の直流電源６２の電圧値のみ検出しても良い。第３の直流電源の電圧値のみ検出することで、抵抗器７６と７７での電力損失を低減することが可能であるため、実施の形態１の駆動回路３４の第３の例では、抵抗器７６と抵抗器７７を小型化できるという効果を得ることができる。
　また、実施の形態１の駆動回路３４は、更に他の構成でもよい。図７は、本発明の実施の形態１による第４の駆動回路を示す回路図である。図７に示すように、下アーム３２ｕのゲート・ソース端子間に抵抗器８５を挿入しても良い。図７ではトランジスタ８１がオフし、下アーム３２ｕのゲート・ソース端子間の電圧が残っている場合にも、抵抗器８５が下アーム３２ｕの寄生容量の残電荷を放電するため放電限界電圧をゼロＶまで下げることが可能である。実施の形態１の駆動回路３４の第４の例は、抵抗器８５を下アーム３２ｕのゲート端子とソース端子間に接続することで、低閾値対策回路３６の動作した際の放電限界電圧を下げるという効果を得ることができる。
　なお、実施の形態１の駆動回路３４は、他の変形例でもよい。電圧検出回路３７における抵抗器７６と抵抗器７７の接続点６７とトランジスタ７８のベース端子の間に抵抗器を挿入しても良い。同様に、低閾値対策回路３６における抵抗器７９と抵抗器８０の接続点６８とトランジスタ８１のベース端子間に抵抗器を挿入しても良い。電磁ノイズによる誤動作を防止するため、トランジスタ７８のベース端子とエミッタ端子間にコンデンサを挿入しても良い。トランジスタ８１のベース端子とエミッタ端子の間にコンデンサを挿入しても良い。ここで示す半導体素子の構成は一例であり、これに限るものではない。低閾値対策回路３６に使用しているトランジスタ７８、８１をＦＥＴに置き換えても良い、ゲート駆動回路３５のＦＥＴ７１、７４をバイポーラトランジスタに置き換えても良い。
　また、電気駆動システム１０の主回路の電力用半導体素子にｎ型ＭＯＳＦＥＴを用いて説明したが、これに限るものではない。スイッチング機能を有していればよく、バイポーラトランジスタやＩＧＢＴを用いてもよい。半導体素子２５と逆並列接続されたダイオード２６はＭＯＳＦＥＴのボディーダイオードとして示したが、これに限定するものではない。このダイオード２６は逆方向に電流を流す機能を有していれば良く、ＭＯＳＦＥＴと並列にＳＢＤやＰＮ接合ダイオードを使用しても良いし、ＭＯＳＦＥＴの同期整流を使用しても良い。
　半導体素子２５、ダイオード２６として示した半導体素子にはＳｉ半導体を用いたものを使用することが可能であるが、半導体材料がワイドバンドギャップ半導体材料であるワイドバンドギャップ半導体を用いたものを使用することも可能である。ワイドバンドギャップ半導体材料には、シリコンカーバイドの他、窒化ガリウム系材料、ダイヤモンドがある。ワイドバンドギャップ半導体は高温動作が可能であるため、ヒートシンクなどの冷却系を簡素化することができ、装置を小型化することができる。ワイドバンドギャップ半導体を用いることで、オン抵抗の低い電力用半導体素子を使用することができ，低損失な電力変換器を構成することができる。
　以上のように、実施の形態１の駆動回路３４は、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間に正バイアス電圧を供給する正電圧供給電源（第２の直流電源６１）と、正電圧供給電源（第２の直流電源６１）の負極側に正極側が接続されており、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間に負バイアス電圧を供給する負電圧供給電源（第３の直流電源６２）と、電力用半導体素子（下アーム３２ｕ）をオンさせる正バイアス電圧と、電力用半導体素子（下アーム３２ｕ）をオフさせる負バイアス電圧のいずれかを、制御回路（電動機駆動制御回路４）の制御信号ｓｉｇ４ｕに基づいて電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間に供給するゲート駆動回路３５と、正バイアス電圧と負バイアス電圧との合計電圧、負バイアス電圧、正バイアス電圧のいずれかである検出対象電圧を検出する電圧検出部（電圧検出回路３７）と、電力用半導体素子（下アーム３２ｕ）の制御端子と負電圧供給電源（第３の直流電源６２）の負極側に接続されたスイッチング素子（トランジスタ８１）とを備える。実施の形態１の駆動回路３４における電圧検出部（電圧検出回路３７）は、検出対象電圧の値が設定電圧値よりも低下した状態で電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間の電圧が上昇した場合に、スイッチング素子（トランジスタ８１）をオンさせ、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間にゼロＶ以下の電圧を供給することを特徴とするので、電圧変動ｄｖ／ｄｔが印加されても、スイッチング素子（トランジスタ８１）の主端子間（コレクタ・エミッタ端子間）に逆電圧が印加されることなくスイッチング素子（トランジスタ８１）がオンすることにより、スイッチング素子（トランジスタ８１）に逆耐圧を持つ素子を使用しなくても、オフ状態の電力用半導体素子（下アーム３２ｕ）の制御端子・基準端子間に正のバイアス電圧が充電されることで発生する誤動作を防止し、誤動作により電力用半導体素子（下アーム３２ｕ）が破壊する現象を防止することができる。電力用半導体素子のオン駆動電圧はおよそ＋１０Ｖから＋２０Ｖの範囲にあり、典型的には＋１５Ｖである。オフ駆動電圧はおよそ－５Ｖから－２０Ｖの範囲にあり、典型的には－１０Ｖである。部品には少なくとも－５Ｖに耐えられる逆耐圧が必要であり、場合によっては－２０Ｖに耐えられる逆耐圧が必要である。
実施の形態２．
　図８は、本発明の実施の形態２による駆動回路を示す回路図である。実施の形態２の電力用半導体素子の駆動回路３４は、第２の直流電源６１、及び第３の直流電源６２の合計電圧値が所定の値を下回ったか否かを検出するトランジスタ７８の温度特性を考慮した例である。実施の形態２の駆動回路３４は、トランジスタ７８の温度特性によるトランジスタ７８の動作バラつきを低減、あるいはおおよそ無くすことができる点が実施の形態１と異なる。
　図８では、図２に示した構成と同一ないし同等である構成要素には、同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。図８では、図２に示す抵抗器７６の代替として、定電圧素子であるツェナーダイオード８２が用いられている。実施の形態２の電圧検出回路３７は、ツェナーダイオード８２と、トランジスタ７８と、抵抗器７７、８３を備える。第２の直流電源６１の正極側とツェナーダイオード８２のカソード端子が接続されており、ツェナーダイオード８２のアノード端子は抵抗器７７の一端に接続されている。ツェナーダイオード８２のアノード端子と抵抗器７７との接続点６７に抵抗器８３の一端が接続されており、抵抗器８３の他端はトランジスタ７８のベース端子に接続されている。抵抗器８３は配線抵抗で代替しても良い。
　このような構成の電圧検出回路３７は、トランジスタ７８に印加される電圧がツェナーダイオード８２のツェナー電圧によって支配的に決定され、トランジスタ７８のベース・エミッタ間の温度特性による影響を抑制、または無くすことができる。以下に詳しく説明する。
　図９はバイポーラトランジスタのＶｂｅ－ｉｂ特性を示す図であり、バイポーラトランジスタであるトランジスタ７８のベース・エミッタ間電圧Ｖｂｅとベース電流ｉｂの関係を表した模式図である。横軸はベース・エミッタ間電圧Ｖｂｅであり、縦軸はベース電流ｉｂである。図９では、３つの特性９０、９１、９２が示されており、温度が高くなるに従って、右の特性９０から左の特性９１、９２へと変化する。図９から、温度が高くなるほど低いベース・エミッタ間電圧でベース電流ｉｂが流れるようになる。一般的に、室温ではベース・エミッタ間電圧が０．６Ｖ程度でベース電流ｉｂが流れるようになり、トランジスタ７８の保証動作範囲内で－０．２Ｖから＋０．２Ｖ程度の変化が生じるため、温度変化により低閾値対策回路３６の動作に影響を及ぼす可能性がある。以下で、数式を用いて詳細に説明する。
　まず、図２に示す構成、すなわち抵抗器７６を用いたときのベース電流ｉｂを求める。抵抗器７７を流れる電流をｉｒ７７、トランジスタ７８のベース電流をｉｂ７８とすると、式（２）と式（３）が成り立つ。
　（ｉｒ７７＋ｉｂ７８）＊Ｒ７６＋ｉｒ７７＊Ｒ７７＝Ｖ６１＋Ｖ６２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・（２）
　（ｉｒ７７＋ｉｂ７８）＊Ｒ７６＋Ｖｂｅ７８＝Ｖ６１＋Ｖ６２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・（３）
　式（３）は、トランジスタ７８のベース・エミッタ間電圧Ｖｂｅ７８を用いて表したものである。
　式（２）、式（３）からベース電流ｉｂ７８を求めると、式（４）が得られる。
　ｉｂ７８＝｛（Ｖ６１＋Ｖ６２）－Ａ１＊Ｖｂｅ７８｝／Ｒ７６
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・（４）
　なお、式（４）のＡ１は、１＋Ｒ７６／Ｒ７７である。
　次に、図８のツェナーダイオード８２を用いる場合には、トランジスタ７８のベース電流ｉｂ７８は次式で表される。条件１の場合は式（５）となり、条件２の場合は式（６）となる。ツェナーダイオード８２の電圧をＶｚ８２とする。
　条件１：　Ｖ６１＋Ｖ６２≦Ｖｚ８２＋Ｖｂｅ７８
　ｉｂ７８＝０　　　　　　　　　　　　　　　　　　　　　　・・（５）
　条件２：　Ｖ６１＋Ｖ６２＞Ｖｚ８２＋Ｖｂｅ７８
　ｉｂ７８＝｛（Ｖ６１＋Ｖ６２）－（Ｖｚ８２＋Ｖｂｅ７８）｝／Ｒ８３
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・（６）
　式（５）、式（６）から、第２の直流電源６１、第３の直流電源６２の電圧の和（Ｖ６１＋Ｖ６２）がツェナー電圧Ｖｚ８２とトランジスタ７８のベース・エミッタ間電圧Ｖｂｅ７８の和（Ｖｚ８２＋Ｖｂｅ７８）を超えるまで、すなわち条件１の場合は、ベース電流ｉｂ７８は流れない。そのため、条件１の関係が成立しているとき、トランジスタ７８が動作することは無い。条件２の関係が成立しているとき、ベース電流ｉｂ７８が流れ始める。このときＶｂｅ７８は、温度特性により変化が生じるが、一般的にＶｂｅ７８の値よりもＶｚ８２の値が大きいため、Ｖｂｅ７８の変化はＶｚ８２の値に対して無視することができる。このため、式（６）により、ｉｂ７８はＶｂｅ７８の変化に対してほとんど変化しない。したがって、実施の形態２の駆動回路３４は、電圧検出回路３７にツェナーダイオード８２を用いて構成したので、実施の形態１よりもトランジスタ７８の温度特性によるトランジスタ７８の動作変化を小さくすることができる。
　ツェナーダイオード８２のツェナー電圧Ｖｚ８２も温度特性を持つが、上記のようにトランジスタ７８の温度特性がツェナーダイオード８２に対して無視できるか、おおよそ無視できるようにＶｚ８２、Ｖｂｅ７８の値を選定することで、ｉｂ７８の温度特性を低減、あるいはゼロにすることができる。このため、実施の形態２の低閾値対策回路３６は、動作する条件のばらつきを実施の形態１よりも抑えることができる。
　なお、図８ではツェナーダイオード８２を１つの素子で構成しているが、これ限るものではない。同じツェナーダイオードを複数直列又は並列に接続してもよいし、異なるツェナーダイオードを複数直列又は並列に接続してもよい。
　以上のように、実施の形態２の駆動回路３４は、第２の直流電源６１と第３の直流電源６２の電圧の合計電圧の状態を検出する電圧検出回路３７にツェナーダイオード８２を用いるという構成で、トランジスタ７８の温度特性によるトランジスタ７８の動作バラつきを抑制することができる。実施の形態２の駆動回路３４は、トランジスタ７８の温度特性によるトランジスタ７８の動作バラつきを抑制することができるので、温度変化があったとしても実施の形態１よりも高精度に電力用半導体素子を保護することができる。また、実施の形態２の駆動回路３４は、動作温度を変更した状態でも、電圧変動ｄｖ／ｄｔが生じたときに、スイッチング素子（トランジスタ８１）の主端子間（コレクタ・エミッタ端子間）に逆電圧が印加されることなくスイッチング素子（トランジスタ８１）がオンすることにより、スイッチング素子（トランジスタ８１）に逆耐圧を持つ素子を使用しなくても、オフ状態の電力用半導体素子（下アーム３２ｕ）のゲート・ソース間に正のバイアス電圧が充電されて誤動作することを防止し、誤動作による下アーム３２ｕや上アーム３１ｕ等の電力用半導体素子の破壊を防止することができる。
実施の形態３．
　図１０は、本発明の実施の形態３による第１の駆動回路を示す回路図である。実施の形態３の電力用半導体素子の駆動回路３４は、低閾値対策回路３６にノーマリーオン型リレー８４を用いている点で、実施の形態１及び２と異なる。図１０では、図２に示した構成と同一ないし同等である構成要素には、同一の符号が付されている。ここでは、実施の形態３に関わる部分を中心に説明する。
　ノーマリーオン型リレー８４は、１次側端子４３、４４からなる１次側端子対と、２次側端子４５、４６からなる２次側端子対を備える４端子デバイスである。１次側端子対に電流または電圧が十分に供給されない状態では、２次側端子対は低抵抗状態となっており、オンしていることからノーマリーオン型と呼ばれる。１次側端子対に電流または電圧が十分に供給されている状態では、２次側端子対は高抵抗状態となっており、オフしている。実施の形態３では、１次側が発光ダイオード４１であり、２次側が光ＭＯＳＦＥＴ４２で構成されたノーマリーオン型リレー８４を用いた例で説明する。１次側の発光ダイオード４１が実施の形態１及び２における電圧検出回路３７に相当し、２次側の光ＭＯＳＦＥＴ４２が実施の形態１及び２におけるトランジスタ８１に相当する。ノーマリーオン型リレー８４を用いた実施の形態３の駆動回路３４は、１次側端子対間の電圧である検出対象電圧の値が設定電圧値よりも低下した場合に、電圧検出部（発光ダイオード４１）が、スイッチング素子（光ＭＯＳＦＥＴ４２）をオンさせ、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間にゼロＶ以下の電圧を供給する。ノーマリーオン型リレー８４は、１次側がコイルであり、２次側が金属片接点で構成された機械式リレーを用いても良い。
　ノーマリーオン型リレー８４の１次側端子４３は第２の直流電源６１の正極側に接続され、１次側端子４４は第３の直流電源６２の負極側に接続されている。ノーマリーオン型リレー８４の１次側端子４３と第２の直流電源６１の正極側との配線や、１次側端子４４と第３の直流電源６２の負極側との配線の途中に抵抗を挿入してもよい。配線の途中に抵抗を挿入することで、１次側端子対を通る過剰電流を抑えることができる。図１０では抵抗を挿入しない例で説明する。
　ノーマリーオン型リレー８４の２次側端子４５は下アーム３２ｕのゲート端子に接続され、２次側端子４６は第３の直流電源６２の負極側に接続されている。ノーマリーオン型リレー８４の２次側端子４５と下アーム３２ｕのゲート端子との配線や、２次側端子４６と第３の直流電源６２の負極側との配線の途中に抵抗を挿入してもよい。配線の途中に抵抗を挿入することで、２次側端子対を通る過剰電流を抑えることができる。図１０では抵抗を挿入しない例で説明する。
　正常時、すなわち、第２の直流電源６１と第３の直流電源６２の合計電圧値が所定の値以上の場合には、ノーマリーオン型リレー８４の１次側端子対に十分な電流および十分な電圧が供給される。よってノーマリーオン型リレー８４の２次側端子対は高抵抗状態となり、下アーム３２ｕのゲートの電圧上昇を妨げない。
　異常時、すなわち、第２の直流電源６１と第３の直流電源６２の合計電圧値が所定の値以下の場合には、ノーマリーオン型リレー８４の１次側端子対に十分な電流および十分な電圧が供給されない。よってノーマリーオン型リレー８４の２次側端子対は低抵抗状態となり、下アーム３２ｕのゲート端子と第３の直流電源６２の負極側が電気的に接続される。このとき、下アーム３２ｕのドレイン・ソース間にｄｖ／ｄｔが生じたとしても、下アーム３２ｕのゲート・ソース間には負バイアス電圧が印加され続ける。下アーム３２ｕのゲート・ソース間には負バイアス電圧が印加されているため、下アーム３２ｕのゲート・ソース端子間の電圧が上昇したとしても、速やかに電圧上昇を抑制するので、下アーム３２ｕのゲート・ソース間電圧は下アーム３２ｕのしきい値電圧以下に抑えられ、下アーム３２ｕのオフ状態を維持することができる。したがって、オフ状態の下アーム３２ｕにおけるドレイン・ソース端子間に電圧変動ｄｖ／ｄｔが印加された場合でも、下アーム３２ｕが誤ってオンになる（誤オンの状態）ことがなく、この誤オンによる下アーム３２ｕ及び上アーム３１ｕの破壊を防止することができる。
　以上のように、実施の形態３の駆動回路３４は、ノーマリーオン型リレー８４を下アーム３２ｕのゲート端子と第３の直流電源６２の負極側との間に接続するという簡単な回路構成で、ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２に逆耐圧を持つ素子を使用しなくても、電力用半導体素子（下アーム３２ｕ）の誤点弧による破壊を防止する機能を実現できる。実施の形態３の駆動回路３４は、電圧変動ｄｖ／ｄｔが生じたときに、スイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）の主端子間（ドレイン・ソース端子間）に逆電圧が印加されることなくスイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）がオンすることにより、スイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）に逆耐圧を持つ素子を使用しなくても、オフ状態の電力用半導体素子（下アーム３２ｕ）のゲート・ソース間に正のバイアス電圧が充電されて誤動作することを防止し、誤動作による下アーム３２ｕや上アーム３１ｕ等の電力用半導体素子の破壊を防止することができる。
　なお、ノーマリーオン型リレー８４の接続は他のものでもよい。図１１は、本発明の実施の形態３による第２の駆動回路を示す回路図である。図１１のノーマリーオン型リレー８４は、１次側端子４３が第２の直流電源６１の正極側に接続され、１次側端子４４が第２の直流電源６１の負極側に接続されている。図１１のノーマリーオン型リレー８４は、第２の直流電源６１の電圧を監視するように構成されたものである。
　また、ノーマリーオン型リレー８４の接続は更に他のものでもよい。図１２は、本発明の実施の形態３による第３の駆動回路を示す回路図である。図１２のノーマリーオン型リレー８４は、１次側端子４３が第３の直流電源６２の正極側に接続され、１次側端子４４が負極側に接続されている。図１２のノーマリーオン型リレー８４は、第３の直流電源６２を監視するように構成されたものである。
　以上のように、実施の形態３の駆動回路３４は、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間に正バイアス電圧を供給する正電圧供給電源（第２の直流電源６１）と、正電圧供給電源（第２の直流電源６１）の負極側に正極側が接続されており、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間に負バイアス電圧を供給する負電圧供給電源（第３の直流電源６２）と、電力用半導体素子（下アーム３２ｕ）をオンさせる正バイアス電圧と、電力用半導体素子（下アーム３２ｕ）をオフさせる負バイアス電圧のいずれかを、制御回路（電動機駆動制御回路４）の制御信号ｓｉｇ４ｕに基づいて電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間に供給するゲート駆動回路３５と、正バイアス電圧と負バイアス電圧との合計電圧、または負バイアス電圧である検出対象電圧を検出する電圧検出部（ノーマリーオン型リレー８４の発光ダイオード４１）と、電力用半導体素子（下アーム３２ｕ）の制御端子と負電圧供給電源（第３の直流電源６２）の負極側に接続されたスイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）とを備える。実施の形態３の駆動回路３４における電圧検出部（ノーマリーオン型リレー８４の発光ダイオード４１）は、検出対象電圧の値が設定電圧値よりも低下した場合に、スイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）をオンさせ、電力用半導体素子（下アーム３２ｕ）における制御端子と基準端子との間にゼロＶ以下の電圧を供給することを特徴とするので、電圧変動ｄｖ／ｄｔが印加されても、スイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）の主端子間（ドレイン・ソース端子間）に逆電圧が印加されることなくスイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）がオンすることにより、スイッチング素子（ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２）に逆耐圧を持つ素子を使用しなくても、オフ状態の電力用半導体素子（下アーム３２ｕ）の制御端子・基準端子間に正のバイアス電圧が充電されることで発生する誤動作を防止し、誤動作により電力用半導体素子（下アーム３２ｕ）が破壊する現象を防止することができる。
実施の形態４．
　実施の形態３で説明したノーマリーオン型リレー８４は１次側端子対と２次側端子対が電気的に絶縁されているため、１次側端子対を駆動回路３４に存在する任意の電源に接続することができる。ノーマリーオン型リレー８４の１次側端子対の接続先としては、最も起動が遅い電源、または最も停電が速い電源、または異常時の電圧変動幅が最も大きい電源を選べばよい。
　更に言えば、図１３に示すように、バッファ回路７５がＵＶＬＯ（Under　Voltage　Lock　Out）部８６を備えることが望ましい。図１３は、本発明の実施の形態４による駆動回路を示す回路図である。実施の形態４の駆動回路３４は、バッファ回路７５がＵＶＬＯ部８６を備えた点で、実施の形態３とは異なる。
　電動機駆動制御回路４からのオン指示の制御信号ｓｉｇ４ｕがバッファ回路７５に入力された場合に、第２の直流電源６１または第３の直流電源６２が異常となる場合が起こり得る。もしも、バッファ回路７５がＦＥＴ７１をオンさせると、第２の直流電源６１から抵抗器７２を介して下アーム３２ｕのゲート・ソース端子間の入力容量を正のバイアス電圧が充電されてしまう。第２の直流電源６１または第３の直流電源６２が異常の場合には、低閾値対策回路３６が２次側端子対間は低抵抗状態になっているものの、低閾値対策回路３６によるゲート電圧の上昇抑制動作がＦＥＴ７１のオン動作によって妨げられてしまう。
　ＵＶＬＯ部８６は、バッファ回路７５の電源電圧を監視しており、バッファ回路７５の電源電圧が低いことを検出すると、バッファ回路７５によるＦＥＴ７１のオン動作を禁止し、バッファ回路７５によるＦＥＴ７４のオン動作に切り替える。バッファ回路７５の電源電圧が低いことをＵＶＬＯ部８６が検出すると、電動機駆動制御回路４からのオン指示、オフ指示にかかわらずバッファ回路７５はＦＥＴ７４をオン動作する。よって、第２の直流電源６１または第３の直流電源６２が異常となる場合にも、低閾値対策回路３６によるゲート電圧の上昇抑制動作が妨げられることはないという効果が得られる。ＵＶＬＯ部８６が持つこのような機能は、アンダーボルテージロックアウト機能と呼ばれることがある。
　特許文献１の駆動回路においてはＵＶＬＯ部８６を備えると好ましくない問題が発生する。図１４を用いて比較例を説明する。図１４は、図１３の駆動回路に対する比較例の駆動回路を示す回路図である。図１４の比較例の駆動回路１０１は、ノーマリーオン型リレー８４の１次側端子４４、２次側端子４６が下アーム３２ｕのソース端子に接続された点で、図１３の駆動回路３４と異なる。
　第２の直流電源６１または第３の直流電源６２が異常となると下アーム３２ｕのゲート端子とソース端子が電気的に接続される。一方、ＵＬＶＯ部８６によりＦＥＴ７４のオン動作が起こる。すると、第３の直流電源６２の正極側、下アームのソース端子、下アーム３２ｕのゲート端子、抵抗器７３、ＦＥＴ７４、第３の直流電源６２の負極側という経路が形成される。この経路が形成されると、抵抗器７３は、第３の直流電源６２のエネルギーを受け、異常に加熱する恐れがある。また、駆動回路１０１の起動時であれば、第３の直流電源６２の電圧上昇が妨げられ、起動が遅れる恐れがある。
　本発明の実施の形態４の駆動回路３４であれば、ノーマリーオン型リレー８４の２次側端子４５が下アーム３２ｕのゲート端子に接続され、２次側端子４６が第３の直流電源６２の負極側に接続されている。第２の直流電源６１または第３の直流電源６２が異常となると、ノーマリーオン型リレー８４が動作し、下アーム３２ｕのゲートと第３の直流電源６２の負極側が電気的に接続される。ＵＶＬＯ部８６によりＦＥＴ７４のオン動作が起こっても、第３の直流電源６２の正極側と負極側とを通り、かつＦＥＴ７４を通るような経路が形成されない。よって、実施の形態４の駆動回路３４は、抵抗器７３が異常に加熱する恐れが無い。また、実施の形態４の駆動回路３４は、起動時であっても、第３の直流電源６２の電圧上昇が妨げられる恐れが無い。このように実施の形態４の駆動回路３４であれば、ＵＶＬＯ部８６を備えることによる効果を享受しつつ、特許文献１の駆動回路で発生するような好ましくない問題が発生しないという特徴がある。
　以上のように、実施の形態４の駆動回路３４は、ＵＶＬＯ部８６を備えることができ、第２の直流電源６１または第３の直流電源６２が異常の場合にも、ノーマリーオン型リレー８４の光ＭＯＳＦＥＴ４２に逆耐圧を持つ素子を使用しなくても、抵抗器７３の異常加熱もなく、電力用半導体素子（下アーム３２ｕ）の誤オンを防止し、誤オンによる下アーム３２ｕや上アーム３１ｕ等の電力用半導体素子の破壊を防止することができる。なお、実施の形態１、２の駆動回路３４もＵＶＬＯ部８６を備えることができる。ＵＶＬＯ部８６を備えた実施の形態１、２の駆動回路３４は、ＵＶＬＯ部８６を備えることによる効果を享受しつつ、特許文献１の駆動回路で発生するような好ましくない問題が発生しない。
　実施の形態１から４の駆動回路３４は、直流電力を交流電力に変換して電動機５を動作させる電気駆動システムに限らず、交流電力を直流電力に変換する場合にも適用できる。また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　４…電動機駆動制御回路、３１ｕ、３１ｖ、３１ｗ…上アーム（電力用半導体素子）、３２ｕ、３２ｖ、３２ｗ…下アーム（電力用半導体素子）、３４、３４ｕ、３４ｖ、３４ｗ…低電位側駆動回路（駆動回路）、３５…ゲート駆動回路、３７…電圧検出回路（電圧検出部）、４３…１次側端子、４４…１次側端子、４５…２次側端子、４６…２次側端子、６１…第２の直流電源、６２…第３の直流電源、６３…ダイオード、６７…接続点、７１…ＦＥＴ（正側トラジスタ）、７４…ＦＥＴ（負側トラジスタ）、７５…バッファ回路、７６…抵抗器、７７…抵抗器、７８…トランジスタ、８１…トランジスタ、８２…ツェナーダイオード（定電圧素子）、８４…ノーマリーオン型リレー、８５…抵抗器、８６…ＵＶＬＯ部、ｓｉｇ４ｕ、ｓｉｇ４ｖ、ｓｉｇ４ｗ…制御信号。

Claims (11)

  1. 　電力用半導体素子を駆動する駆動回路であって、
    前記電力用半導体素子における制御端子と基準端子との間に正バイアス電圧を供給する正電圧供給電源と、
    前記電力用半導体素子における制御端子と基準端子との間に負バイアス電圧を供給する負電圧供給電源であって、前記正電圧供給電源の負極側に正極側が接続されている負電圧供給電源と、
    前記電力用半導体素子をオンさせる前記正バイアス電圧と、前記電力用半導体素子をオフさせる前記負バイアス電圧のいずれかを、制御回路の制御信号に基づいて前記電力用半導体素子における制御端子と基準端子との間に供給するゲート駆動回路と、
    前記正バイアス電圧と前記負バイアス電圧との合計電圧、前記負バイアス電圧、前記正バイアス電圧のいずれかである検出対象電圧を検出する電圧検出部と、
    前記電力用半導体素子の制御端子と前記負電圧供給電源の負極側に接続されたスイッチング素子とを備え、
    前記電圧検出部は、
    前記検出対象電圧の値が設定電圧値よりも低下した場合に、または前記検出対象電圧の値が前記設定電圧値よりも低下した状態で前記電力用半導体素子における制御端子と基準端子との間の電圧が上昇した場合に、前記スイッチング素子をオンさせ、前記電力用半導体素子における制御端子と基準端子との間にゼロＶ以下の電圧を供給することを特徴とする電力用半導体素子の駆動回路。
  2. 　前記スイッチング素子は、
    オンする際に、前記電力用半導体素子の制御端子と前記負電圧供給電源の負極側との間の電圧により駆動されることを特徴とする請求項１記載の電力用半導体素子の駆動回路。
  3. 　前記電圧検出部は、
    直列接続された第１の抵抗器及び第２の抵抗器と、前記第１の抵抗器と前記第２の抵抗器との接続点に制御端子が接続されたトランジスタとを備え、
    前記第１の抵抗器における前記接続点と異なる他端は、前記正電圧供給電源の正極側または前記負電圧供給電源の正極側に接続され、
    前記第２の抵抗器における前記接続点と異なる他端及び前記トランジスタの基準端子は、前記負電圧供給電源の負極側に接続され、
    前記トランジスタの出力端子は、前記スイッチング素子の制御端子に接続されたことを特徴とする請求項１または２に記載の電力用半導体素子の駆動回路。
  4. 　前記電圧検出部は、
    直列接続された定電圧素子及び抵抗器と、前記定電圧素子のアノード端子と前記抵抗器との接続点に制御端子が接続されたトランジスタとを備え、
    前記定電圧素子のカソード端子は、前記正電圧供給電源の正極側または前記負電圧供給電源の正極側に接続され、
    前記抵抗器における前記接続点と異なる他端及び前記トランジスタの基準端子は、前記負電圧供給電源の負極側に接続され、
    前記トランジスタの出力端子は、前記スイッチング素子の制御端子に接続されたことを特徴とする請求項１または２に記載の電力用半導体素子の駆動回路。
  5. 　前記スイッチング素子及び前記電圧検出部は、ノーマリーオン型リレーにより構成され、
    前記ノーマリーオン型リレーの第１の１次側端子は、前記正電圧供給電源の正極側または前記負電圧供給電源の正極側に接続され、
    前記ノーマリーオン型リレーの第２の１次側端子は、前記負電圧供給電源の負極側に接続され、
    前記ノーマリーオン型リレーの第１の２次側端子は、前記電力用半導体素子の制御端子に接続され、
    前記ノーマリーオン型リレーの第２の２次側端子は、前記負電圧供給電源の負極側に接続されたことを特徴とする請求項１または２に記載の電力用半導体素子の駆動回路。
  6. 　前記スイッチング素子及び前記電圧検出部は、ノーマリーオン型リレーにより構成され、
    前記ノーマリーオン型リレーの第１の１次側端子は、前記正電圧供給電源の正極側に接続され、
    前記ノーマリーオン型リレーの第２の１次側端子は、前記負電圧供給電源の正極側に接続され、
    前記ノーマリーオン型リレーの第１の２次側端子は、前記電力用半導体素子の制御端子に接続され、
    前記ノーマリーオン型リレーの第２の２次側端子は、前記負電圧供給電源の負極側に接続されたことを特徴とする請求項１または２に記載の電力用半導体素子の駆動回路。
  7. 　前記負電圧供給電源の正極側にカソード端子が接続され、前記負電圧供給電源の負極側にアノード端子が接続されたダイオードを備えたことを特徴とする請求項１から６のいずれか１項に記載の電力用半導体素子の駆動回路。
  8. 　前記電力用半導体素子の制御端子と前記負電圧供給電源の正極側との間に、抵抗器を備えたことを徴とする請求項１から７のいずれか１項に記載の電力用半導体素子の駆動回路。
  9. 　前記ゲート駆動回路は、
    前記電力用半導体素子における制御端子と基準端子との間に前記正バイアス電圧を供給及び遮断する正側トランジスタと、前記電力用半導体素子における制御端子と基準端子との間に前記負バイアス電圧を供給及び遮断する負側トランジスタとを備え、
    前記制御回路の前記制御信号に基づいて、前記正側トランジスタと前記負側トランジスタのオンオフを行うバッファ回路が、ＵＶＬＯ部を備え、
    前記ＵＶＬＯ部は、前記バッファ回路に供給された前記正電圧供給電源及び前記負電圧供給電源の電圧が設定値よりも低い場合に、前記正側トランジスタをオフさせると共に前記負側トランジスタをオンさせることを特徴とする請求項１から８のいずれか１項に記載の電力用半導体素子の駆動回路。
  10. 　前記電力用半導体素子は、ワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項１から９のいずれか１項に記載の電力用半導体素子の駆動回路。
  11. 　前記ワイドバンドギャップ半導体材料は、シリコンカーバイド、窒化ガリウム系材料、またはダイヤモンドのうちいずれかであることを特徴とする請求項１０記載の電力用半導体素子の駆動回路。
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