JP5729472B2 - 短絡保護回路 - Google Patents

Description

この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの電圧駆動型半導体素子に短絡電流が流れたときに、電圧駆動型半導体素子を破壊から保護する短絡保護回路に係り、特に、ターンオン損失を低減できるマスク回路を備えた短絡保護回路に関する。

図３は、三相のインバータ回路を示す図である。このインバータ回路は、６個の電圧駆動型半導体素子としてのＩＧＢＴ５１〜５６と６個のＦＷＤ（フリーホイーリングダイオード）５７〜６２、主電源６３で構成され、負荷６４としてモータなどのＬ負荷が接続されている。
インバータの動作について説明する。あるタイミングでＩＧＢＴ５１とＩＧＢＴ５４がオンして負荷６４に主電源６３から電流７１が供給されているものとする。つぎに、ＩＧＢＴ５１とＩＧＢＴ５４がオフすると負荷６４に流れている電流７１はＦＷＤ５８，５９を通して主電源６３に還流電流となって流れ込む。このように、ＩＧＢＴ５１〜ＩＧＢＴ５６が順次オン・オフすることで、負荷６４に三相の電力を供給する。

ところで、ＩＧＢＴ５１がオンからオフへ遷移し、電流７２がＦＷＤ５９を流れている状態で、ＩＧＢＴ５４がオンすると、一瞬、ＦＷＤ５９とＩＧＢＴ５４の直列回路がアーム短絡状態になる。このアーム短絡はＦＷＤ５９が逆回復した時に解消されるものの、ＩＧＢＴ５４がターンオンするとき、このＦＷＤ５９の逆回復電流がＩＧＢＴ５４のコレクタ電流に重畳して流れる。そのため、図４に示すように、ＩＧＢＴ５４のコレクタ電流Ｉｃはターンオン動作時には逆回復電流Ｉｒが重畳されるので跳ね上がり、その後定常状態に移行する。

図５は、ＩＧＢＴの短絡時の動作状態を説明する図である。短絡電流６６が流れると、素子破壊が起こる。それを防止するためにＮＬＵ（ノンラッチアップ）回路を動作させて、短絡電流を押さえ込む。しかし、この抑制電流６７の流れる時間が長くなると素子破壊が起こる。それを防止するため、抑制電流６７が流れる期間（ＮＬＵ動作期間）が所定の時間ｔｎ（例えば、２μｓ程度）を超えた時点で遮断回路を動作させて抑制電流６７を遮断する（遮断電流６８）。このようにして素子を短絡電流から保護する。その回路が短絡保護回路である。

図６は、従来のＩＧＢＴの短絡保護回路を示す図である。図６には、短絡保護回路の他にＩＧＢＴ駆動回路も示した。また、図６は図３のＡ部に相当する箇所の回路である。
ＩＧＢＴ５６を駆動するＩＧＢＴ駆動回路は、制御電源８６と、ｐチャネルＭＯＳＦＥＴ８０およびｎチャネルＭＯＳＦＥＴ８１の直列回路９２と、これらのＭＯＳＦＥＴ８０，８１のゲートを駆動するドライブ回路８２とからなる。ｐチャネルＭＯＳＦＥＴ８０とｎチャネルＭＯＳＦＥＴ８１の接続点８７はＩＧＢＴ５６のゲート５６ｇに接続し、制御電圧Ｖｇｃｃがゲート５６ｇに印加される。

ＮＬＵ回路９４は、ｐチャネルＭＯＳＦＥＴ８３およびｎチャネルＭＯＳＦＥＴ８４の直列回路９３と、これらのＭＯＳＦＥＴ８３，８４を駆動するドライブ回路８５とからなる。ｐチャネルＭＯＳＦＥＴ８３とｎチャネルＭＯＳＦＥＴ８４の接続点８８は接続点８７に繋がりＮＬＵ回路９４が動作したとき、制御電源８６の制御電源電圧ＶＣＣ（例えば１５Ｖ程度）を低下させ、この低下した電圧を制御電圧Ｖｇｃｃ（例えば１Ｖ程度）としてＩＧＢＴ５６のゲート５６ｇへ印加する。

検出回路９１は短絡電流を検出してＮＬＵ回路９４を起動する回路である。検出回路９１はオペアンプ７５と基準電源Ｅから構成される。センス抵抗Ｒｓの高電位側はＩＧＢＴ５６の電流検出端子であるセンスエミッタ５６ｓｅに接続し、センス抵抗Ｒｓの低電位側は主エミッタ５６ｅに接続する。センス抵抗Ｒｓの高電位側はオペアンプ７５のプラス端子に接続し、オペアンプ７５のマイナス端子は基準電圧Ｅのプラス側に接続し、基準電圧Ｅのマイナス側はセンス抵抗Ｒｓの低電位側に接続する。オペアンプ７５の出力７８はドライブ回路８５の入力７９に接続する。

また、主電流を流すＩＧＢＴ５６のセンスエミッタ５６ｓｅに直列接続するセンス抵抗Ｒｓにセンス電流Ｉｓが流れる。このセンス抵抗Ｒｓの高電位側が接続するプラス端子と、センス抵抗Ｒｓの低電位側（ＧＮＤ）が基準電圧Ｅを介して接続するマイナス端子を有するオペアンプ７５は、センス電流Ｉｓの大きさから、ＩＧＢＴ５６が短絡状態にあるか否かを検出し、その出力７８はＮＬＵ回路９４に入力される。また、ＩＧＢＴ５６にはフリーホイーリングダイオード６２が逆並列接続されている。

図７は、図６の回路において、ターンオン動作時、定常動作時、短絡動作時の各部動作波形図であり、同図（ａ）はＶｃ，Ｉｃ，Ｖｓの動作波形図、同図（ｂ）はＶｇｃｃ，Ｖｇの動作波形図、同図（ｃ）はマスク回路の出力を示す図である。図７は説明の都合上３つのモードを一つにまとめて示したものである。ここで、ＶＣＣは制御電源８６の電圧、Ｖｇｃｃは制御電圧、ＶｇはＩＧＢＴ５６のゲート電圧、ＶｃはＩＧＢＴ５６のコレクタ電圧、ＩｃはＩＧＢＴ５６のコレクタ電流、ＩｅはＩＧＢＴ５６のエミッタ電流、ＩｓはＩＧＢＴ５６のセンスエミッタに流れるセンス電流、Ｖｓはセンス抵抗Ｒｓに生じるセンス電圧、ＬはＬレベル、ＨはＨレベル、ｔｏｎ１はターンオン時間を示す。ＩｃはＩｅとＩｓに分かれる。

まず、ＩＧＢＴ５６のターンオン動作について説明する。ＩＧＢＴ駆動回路のｐチャネルＭＯＳＦＥＴ８０がオンすると、制御電源８６の電圧ＶＣＣ（例えば１５Ｖ程度）と等しい制御電圧ＶｇｃｃがＩＧＢＴ５６のゲート５６ｇに印加される。
ＩＧＢＴ５６のゲート５６ｇにはゲート電流が流れ、ゲート容量（ここではゲート・エミッタ間容量のこと）を充電する。ゲート容量が充電されるとゲート電圧Ｖｇが立ち上がる。ゲート電圧Ｖｇが立ち上がりゲート閾値電圧に達すると、コレクタ電流Ｉｃが立ち上がり、コレクタ電圧Ｖｃは立下がり始める。

また、コレクタ電流Ｉｃの数千分の１程度であるセンス電流Ｉｓが立ち上がり、センス電流Ｉｓが流れるセンス抵抗Ｒｓの両端の電圧、つまりセンス電圧Ｖｓも上昇する。ゲート電圧Ｖｇがゲート閾値電圧に達すると、コレクタ電圧Ｖｃが低下し、ＩＧＢＴ５６のミラー容量（ゲート・コレクタ容量）が増大して、ゲート電圧Ｖｇはほぼ一定となる領域に移行する。

また、センス電圧Ｖｓが上昇し、短絡電流と判断する動作閾値電圧Ｖｏ（これは基準電圧Ｅで決まる）に達すると、検出回路９１の出力７８はＬレベルの信号を出力して、ＮＬＵ回路９４が動作する。
ＮＬＵ回路９４は、検出回路９１の出力７８がＬレベルとなると、ｎチャネルＭＯＳＦＥＴ８４をオンさせる。ｎチャネルＭＯＳＦＥＴ８４がオンすると、Ｖｇｃｃの電圧がひきぬかれて、接続点８７の制御電圧ＶｇｃｃはＢに示すように制御電源電圧ＶＣＣより低下する。なお、ＭＯＳＦＥＴ８４がオンしても制御電圧Ｖｇｃｃがゼロとならないように、ＭＯＳＦＥＴ８４の電流駆動能力はＭＯＳＦＥＴ８０より小さく設定する。

接続点８７の制御電圧Ｖｇｃｃが制御電源電圧ＶＣＣより低下すると、コレクタ電流Ｉｃとセンス電圧Ｖｓはピークに達し、その後動作閾値電圧Ｖｏを通過して低下し、ＮＬＵ回路９４の動作が解除される。その後、コレクタ電流Ｉｃとセンス電圧Ｖｓは一定になる。ＮＬＵ回路９４が動作している期間にコレクタ電圧Ｖｃは急激に低下した後、徐々に低下して定常状態のオン電圧に移行する。

コレクタ電圧Ｖｃが十分低い定常状態のオン電圧になった時点（Ｃ点）で、ミラー容量の変化はなくなり、ゲート電圧Ｖｇは再び上昇し、制御電源電圧ＶＣＣ（＝制御電圧Ｖｇｃｃ）に達して一定になる。
前記したように、ミラー容量が増大しゲート電圧Ｖｇが一定になる期間に、ＮＬＵ回路９４が動作して、ゲート５６ｇへ印加される制御電圧Ｖｇｃｃが低下すると、ＩＧＢＴ５６のゲートへの電流の供給が不十分となって、電圧Ｖｇが所望の値に到達するまでの時間が長くなり、コレクタ電圧Ｖｃの立下りが緩くなり、ターンオン時間ｔｏｎ１が長くなってターンオン損失が増大する。

次に、ＩＧＢＴの短絡動作について説明する。ＩＧＢＴ５６のゲート５６ｇに制御電源電圧ＶＣＣ（＝制御電圧Ｖｇｃｃ）が印加されている状態で、ＩＧＢＴ５６に短絡電流が流れると、センス電圧Ｖｓが動作閾値電圧Ｖｏに達してＮＬＵ回路９４が動作する。また、コレクタ電圧Ｖｃは図示しない主回路電源電圧に向かって上昇しその後一定電圧になる。ＮＬＵ回路９４が動作すると、制御電圧Ｖｇｃｃが制御電源電圧ＶＣＣより低くなり、コレクタ電流Ｉｃ（短絡電流）は抑えられる。このＮＬＵ動作が所定の期間（例えば２μｓ程度）続くと、ドライブ回路８２に内蔵された図示しない遮断回路が動作しコレクタ電流Ｉｃは遮断される。すなわち、図示しない遮断回路が動作すると、ＮＬＵ回路９４の動作が解除され、これと同時にＩＧＢＴ駆動回路のＭＯＳＦＥＴ８０がオフとなり、ＭＯＳＦＥＴ８１がオンとなって制御電圧Ｖｇｃｃが急速に低下してコレクタ電流Ｉｃが遮断される。

特許文献１では、パワー半導体素子のターンオン（オフ）時にセンス電流の跳ね上がりによる過電流の誤検出を防止するため、パワー半導体素子のオン（オフ）信号指令に同期させて一定期間過電流検出を停止することが開示されている。
また、特許文献２では、ＩＧＢＴのターンオン直後の過渡期間に電流検出波形が立ち上がって、過電流状態と誤検出しまうことを防ぐため、入力信号の立ち上がりエッジをトリガとして、ターンオン直後の過渡状態で、過渡状態用の動作閾値電圧と電流検出値との比較を行なうことが開示されている。

特開平５−２７６７６１号公報 特開平６−１２０７８７号公報

図７において、通常のターンオン時において、コレクタ電流Ｉｃに対するセンス電流Ｉｓの比率は一定であるが、コレクタ電流Ｉｃが大きく定格電流近傍になると、コレクタ電流Ｉｃに対するセンス電流Ｉｓの比率が大きくなり、センス電圧Ｖｓは大きくなる。これは、主に、センス抵抗Ｒｓに流れる電流がゲート容量を介して流れる電流も含まれるために、この比率が大きくなるものと推測される。そのため、ＩＧＢＴ５６を定格電流付近でターンオン動作させると、前記したように、センス電圧Ｖｓが上昇し、ＮＬＵ回路９４を動作させる動作閾値電圧Ｖｏを超える場合が生じる。

センス電圧Ｖｓが動作閾値電圧Ｖｏを超えると、瞬時に、ＮＬＵ回路９４が動作し、制御電源８６からの供給電圧が低下する。その結果、ＩＧＢＴ５６のゲート５６ｇ（ゲート容量）に供給されるゲート電流が十分に供給されなくなる。その結果、ＩＧＢＴ５６のコレクタ電圧Ｖｃのターンオン時間ｔｏｎ１が長くなり、ターンオン電圧の立下りが遅くなってターンオン損失が増加する。

また、特許文献１、２では、ＮＬＵ回路９４にマスク回路を付加し、ターンオン時にＮＬＵ回路を動作させないようにすることで、ＩＧＢＴのターンオン損失を小さくすることについては記載されていない。
この発明の目的は、前記の課題を解決して、ＩＧＢＴのターンオン動作時において、ＮＬＵ回路を動作させないようにすることで、ＩＧＢＴのターンオン損失を小さくできるマスク回路を有する短絡保護回路を提供することにある。

前記の目的を達成するために、本発明の第１の態様は、電圧駆動型半導体素子の短絡破壊を防止するための短絡保護回路である。この短絡保護回路では、前記電圧駆動型半導体素子のゲートに、ターンオン動作時に制御電源の制御電圧をゲート電圧として印加する駆動回路と、短絡発生時に前記電圧駆動型半導体素子を流れる電流で当該電圧駆動型半導体素子がラッチアップするのを防止するために、前記駆動回路から前記電圧駆動型半導体素子のゲートに印加される前記ゲート電圧を、前記制御電圧よりも低く、前記電圧駆動型半導体素子にチャネルが形成されるゲート閾値電圧より高く設定された第１の動作閾値電圧よりも高い制限制御電圧に変更するＮＬＵ回路と、前記電圧駆動型半導体素子のターンオン動作時に、前記電圧駆動型半導体素子に流れる電流が前記ＮＬＵ回路を動作させるレベルにある状態で、前記電圧駆動型半導体素子のゲート電圧が、前記第１の動作閾値電圧より低いときに、前記ＮＬＵ回路を非動作状態とするマスク回路とを備えている。

また、本発明の第２の態様は、前記マスク回路は、前記電圧駆動型半導体素子のゲートに印加されるゲート電圧が前記第１の動作閾値電圧に設定された第１の基準電圧より低いときに出力がＬレベルとなる第１の比較部と、前記電圧駆動型半導体素子の電流検出端子に直列接続された電流検出抵抗の高電位側のセンス電圧が過電流検出時の基準電圧より高い前記電圧駆動型半導体素子の短絡と判断される第２の基準電圧以上となったときに出力がＨレベルとなる第２の比較部と、前記第１の比較部及び前記第２の比較部の出力の論理積をとるＡＮＤ回路とを具備し、前記ＡＮＤ回路の出力を前記ＮＬＵ回路に出力する。
また、本発明の第３の態様は、前記ＮＬＵ回路が、前記ＡＮＤ回路の出力がＬレベルであるときに非動作状態となり、Ｈレベルであるときに動作状態となる。

この発明において、マスク回路を設けることにより、電圧制御型半導体素子のターンオン動作時のＮＬＵ回路動作を停止させ、電圧制御型半導体素子を十分なゲート電圧でターンオンすることで、ターンオン損失の低下を図ることができる。

本発明の一実施例の短絡保護回路を示す回路図である。 図１の回路において、ターンオン動作時、定常動作時、短絡動作時の各部動作波形図であり、（ａ）はＶｃ，Ｉｃ，Ｖｓの動作波形図、（ｂ）はＶｇｃｃ，Ｖｇの動作波形図、（ｃ）はマスク回路の出力を示す図である。 三相のインバータ回路図である。 ＩＧＢＴ５４のターンオン動作時の波形図である。 ＩＧＢＴの短絡時の動作状態を説明する図である。 従来のＩＧＢＴの短絡保護回路図である。 図６の回路において、ターンオン動作時、定常動作時、短絡動作時の各部動作波形図であり、（ａ）はＶｃ，Ｉｃ，Ｖｓの動作波形図、（ｂ）はＶｇｃｃ，Ｖｇの動作波形図、（ｃ）はマスク回路の出力を示す図である。

実施の形態を以下の実施例で説明する。
＜実施例＞
図１は、本発明の一実施例の短絡保護回路の回路図である。図１には短絡保護回路の他にＩＧＢＴ駆動回路も示す。この短絡保護回路はＮＬＵ回路２４、マスク回路２１および図示しない遮断回路で構成される。
図１において、１は電圧制御型半導体素子の一つであるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）である。ＩＧＢＴ１を駆動するＩＧＢＴ駆動回路は、制御電源１６と、この制御電源１６のプラス側及びマイナス側間に接続されたｐチャネルＭＯＳＦＥＴ１０およびｎチャネルＭＯＳＦＥＴ１１の直列回路２２と、これらのＭＯＳＦＥＴ１０，１１を駆動するドライブ回路１２とからなる。ｐチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ１１の接続点１７はＩＧＢＴ１のゲート３に接続し、接続点１７の電圧を制御電圧ＶｇｃｃとしてＩＧＢＴ１のゲート３に供給する。

ＮＬＵ回路２４は、制御電源１６のプラス側及びマイナス側間に接続されたｐチャネルＭＯＳＦＥＴ１３およびｎチャネルＭＯＳＦＥＴ１４の直列回路２３と、これらのＭＯＳＦＥＴ１３，１４を駆動するドライブ回路１５とからなる。ｐチャネルＭＯＳＦＥＴ１３とｎチャネルＭＯＳＦＥＴ１４の接続点１８は接続点１７に繋がりＮＬＵ回路２４が動作したとき、接続点１８における制御電源１６の制御電源電圧ＶＣＣを低下させ、この低下した電圧を制御電圧ＶｇｃｃとしてＩＧＢＴ１のゲート３へ供給する。
マスク回路２１は、オペアンプで構成される第１の比較部としての第１の比較器４、同様にオペアンプで構成される第２の比較部としての第２の比較器５およびＡＮＤ回路６を備えている。

第１の比較器４のプラス端子にはＩＧＢＴ１のゲート３を接続し、第１の比較器４のマイナス端子には第１基準電圧Ｅ１のプラス側を接続する。したがって、第１の比較器４の出力は、ＩＧＢＴ１のゲート電圧Ｖｇが第１基準電圧Ｅ１より低いときにＬレベルとなり、ゲート電圧Ｖｇが第１基準電圧Ｅ１以上のときにＨレベルとなる。
ＩＧＢＴ１の電流検出端子であるセンスエミッタ２ａはセンス抵抗Ｒｓの一端（高電位側）に接続する。センスエミッタ２ａは主エミッタ２に流れる電流に比例する電流（主エミッタ２電流の１万分の１程度）を出力するものである。このセンスエミッタ２ａはＩＧＢＴ１のエミッタ領域を形成する際に同時に形成される。

第２の比較器５のプラス端子にはセンス抵抗Ｒｓの高電位側を接続し、第２の比較器５のマイナス端子には第２基準電圧Ｅ２のプラス側を接続する。したがって、第２の比較器５の出力は、センス抵抗Ｒｓの高電位側のセンス電圧Ｖｓが第２基準電圧Ｅ２未満であるときにＬレベルとなり、センス電圧Ｖｓが第２基準電圧Ｅ２以上であるときにＨレベルとなる。

第１の比較器４と第２の比較器５の出力４ａ，５ａをＡＮＤ回路６の入力側に接続する。
ここで、第１基準電圧Ｅ１のマイナス側、第２基準電圧Ｅ２のマイナス側は、センス抵抗Ｒｓの低電位側に接続する。すなわち、主エミッタ２、センス抵抗Ｒｓの低電位側、第１基準電圧Ｅ１のマイナス側、第２基準電圧Ｅ２のマイナス側が制御電源１６のマイナス側に接続されている。
また、ＡＮＤ回路６の出力６ａ側がＮＬＵドライブ回路１５の入力１５ａ側と接続する。尚、ＩＧＢＴ１にはフリーホイーリングダイオード１９が逆並列接続されている。

図２は、図１の回路において、ターンオン動作時、定常動作時、短絡動作時の各部動作波形図であり、同図（ａ）はＶｃ，Ｉｃ，Ｖｓの動作波形図、同図（ｂ）はＶｇｃｃ，Ｖｇの動作波形図、同図（ｃ）はマスク回路２１の出力を示す図である。ここで、ＶＣＣは制御電源１６の電圧、Ｖｇｃｃは接続点１７の制御電圧、Ｖｇｃｃ′はＮＬＵ回路２４の動作時の制限制御電圧、Ｖｇはゲート電圧（ゲート・エミッタ間電圧）、ＶｃはＩＧＢＴ１のコレクタ電圧（コレクタ・エミッタ間電圧）、ＩｃはＩＧＢＴ１のコレクタ電流、ＩｅはＩＧＢＴ１のエミッタ電流、ＩｓはＩＧＢＴ１のセンス電流、ＶｓはＩＧＢＴ１のセンス電圧、ＬはＬレベル、ＨはＨレベル、ｔｏｎ１は従来のターンオン時間、ｔｏｎ２は本発明のターンオン時間、Ｖ１は第１の動作閾値電圧、Ｖ２は第２の動作閾値電圧、Ｖｇｔｈはゲート閾値電圧を示す。コレクタ電流Ｉｃはエミッタ電流Ｉｅとセンス電流Ｉｓに分かれる。

次に、図１の回路動作について説明する。まず、ＩＧＢＴ１のターンオン動作を説明する。ｎチャネルＭＯＳＦＥＴ１１がオフの状態で、ｐチャネルＭＯＳＦＥＴ１０がオンとなって制御電圧Ｖｇｃｃとして制御電源１６の制御電源電圧ＶＣＣ（１５Ｖ程度）がＩＧＢＴ１のゲート３に供給されると、図２（ｂ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが立ち上がる。ゲート電圧Ｖｇが立ち上がりゲート閾値電圧（ＩＧＢＴ１にチャネルが形成される電圧）に達すると、図２（ａ）に示すように、コレクタ電流Ｉｃが立ち上がり、コレクタ電圧Ｖｃは立下がる。

また、コレクタ電流Ｉｃの数千分の１〜数万分の１程度であるセンス電流Ｉｓが立ち上がり、センス電流Ｉｓをセンス抵抗Ｒｓに流す。センス抵抗Ｒｓにセンス電流Ｉｓを流すことで発生したセンス電圧Ｖｓ（センス電流Ｉｓ×センス抵抗Ｒｓ）も上昇する。
ゲート電圧Ｖｇがゲート閾値電圧Ｖｇｔｈに達すると、ミラー容量（ゲート・コレクタ容量）のため、ゲート電圧Ｖｇは一定領域に移行する。この状態ではゲート電圧Ｖｇは予め設定した第１の動作閾値電圧Ｖ１に達していない。この第１の動作閾値電圧Ｖ１は、第１の基準電圧Ｅ１で決まり、この第１の動作閾値電圧Ｖ１にゲート電圧Ｖｇが達すると第１の比較器４の出力４ａはＨレベル（ここでは制御電源１６の制御電源電圧ＶＣＣのこと）になる。

制御電源電圧ＶＣＣは、ゲート駆動回路のｐチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ１１の接続点１７の電圧に変換され制御電圧ＶｇｃｃとしてＩＧＢＴ１のゲート３へ出力される。ＮＬＵ回路２４が動作しない場合には、この制御電圧Ｖｇｃｃは制御電源電圧ＶＣＣと同じであり例えば１５Ｖ程度である。また、ＮＬＵ回路２４が動作した場合は、この制御電源電圧ＶＣＣはＮＬＵ回路２４のｎチャネルＭＯＳＦＥＴ１４にひきぬかれて電圧が低下し、制御電源電圧ＶＣＣより低い制限制御電圧Ｖｇｃｃ′となる。ＮＬＵ回路２４が動作したときの制限制御電圧Ｖｇｃｃ′は、例えば、１３Ｖ程度になる。

第１の動作閾値電圧Ｖ１は、上述した制限制御電圧Ｖｇｃｃ′（例えば１３Ｖ程度）より低く、ゲート閾値電圧Ｖｇｔｈよりは高く設定する。
また、センス電圧Ｖｓが上昇し、図２（ａ）に示すように、予め定めた第２の動作閾値電圧Ｖ２に達する。この第２の動作閾値電圧Ｖ２は短絡電流と判断されるセンス電圧Ｖｓであり、この第２の動作閾値電圧Ｖ２を第２の基準電圧Ｅ２とする。この第２の基準電圧Ｅ２は、例えば４Ｖ程度である。センス電圧Ｖｓが第２の動作閾値電圧Ｖ２（＝第２の基準電圧Ｅ２）に達すると第２の比較器５の出力５ａはＨレベル（ここでは制御電源電圧ＶＣＣ）になる。

ゲート電圧Ｖｇが第１の動作閾値電圧Ｖ１に達していない状態では第１の比較器４の出力４ａはＬレベル（ここではＧＮＤ）であり、このＬレベルと第２の比較器５の出力５ａのＨレベルがＡＮＤ回路６に入力される。ＡＮＤ回路６の出力６ａからはＬレベル（ここではＧＮＤ）が出力される。このＡＮＤ回路６の出力がマスク回路２１の出力となり、ＮＬＵ回路２４のドライブ回路１５へ供給される。

ここで、第１及び第２の比較器４及び５は、マスク回路２１を動作させるための電源である制御電源１６によって動作する。
ＡＮＤ回路６の出力６ａがＬレベルであるためＮＬＵ回路２４の動作は停止状態（非動作状態）になる。つまり、ゲート電圧Ｖｇが第１の動作閾値電圧Ｖ１未満の状態では、センス電圧Ｖｓが第２の動作閾値電圧Ｖ２を超えても、マスク回路２１がマスク動作し（ＡＮＤ回路６の出力６ａがＬレベルの状態をいう）、ＮＬＵ回路２４の動作は停止する（ＮＬＵ回路２４は非動作状態となる）。前記の第１の動作閾値電圧Ｖ１は、短絡電流と判断されるときのゲート電圧Ｖｇであり、前記の第２の動作閾値電圧Ｖ２は、短絡電流と判断されるときのセンス電圧Ｖｓである。

次に、ゲート電圧Ｖｇが一定領域を経て再度上昇し第１の動作閾値電圧Ｖ１に達する時点では、第１の比較器４の出力４ａはＨレベルとなる。一方、コレクタ電流Ｉｃとセンス電圧Ｖｓはピークを経て低下して、センス電圧Ｖｓは第２の動作閾値電圧Ｖ２以下となり、第２の比較器５の出力５ａはＬレベルとなる。第１の比較器４のＨレベルの出力信号と第２の比較器５のＬレベルの出力信号がＡＮＤ回路６に入力されると、ＡＮＤ回路６の出力６ａはＬレベルを維持する。ＡＮＤ回路６の出力がＬレベルであるためＮＬＵ回路２４の動作は停止状態（非動作状態）を維持する。

ゲート電圧Ｖｇの一定領域期間に、コレクタ電圧Ｖｃは図２（ａ）に示すように低下して定常状態のオン電圧に移行する。この定常動作ではＮＬＵ回路２４は動作しない。
前記したように、ターンオン動作中、ＮＬＵ回路２４の動作はマスク回路２１のマスク動作により停止状態（非動作状態）になり、ＮＬＵ回路２４は動作しない。そのため、ＩＧＢＴ１のゲート３へは制御電源電圧ＶＣＣが制御電圧Ｖｇｃｃとして印加され、ＩＧＢＴ１のドライブが十分になり、コレクタ電圧Ｖｃの立下りが早まり、図２（ａ）に示すように、ターンオン時間ｔｏｎ２が従来の場合のターンオン時間ｔｏｎ１より短くなる。そのため、ターンオン損失が小さくなる。

次に、ＩＧＢＴ１の短絡動作について説明する。短絡状態ではゲート電圧Ｖｇが立ち上がり、短絡電流、つまりコレクタ電流Ｉｃが上昇する。そのため、センス電圧Ｖｓも上昇する。ゲート電圧Ｖｇは定常状態で第１の動作閾値電圧Ｖ１に達しているので、第１の比較器４の出力４ａはＨレベルとなる。一方、センス電圧Ｖｓは第２の動作閾値電圧Ｖ２に達していないので第２の比較器５の出力５ａはＬレベルである。そのためＡＮＤ回路６からの出力６ａはＬレベルとなる。ＡＮＤ回路６の出力がＬレベルであるためＮＬＵ回路２４は動作しない。

その後、センス電圧Ｖｓが上昇し第２の動作閾値電圧Ｖ２に達すると、第２の比較器５の出力５ａはＨレベルとなり、ＡＮＤ回路６からＨレベルが出力される。これによりＮＬＵ回路２４が動作して、制御電源電圧ＶＣＣがｎチャネルＭＯＳＦＥＴ１４によって引き抜かれゲート電圧Ｖｇを制限制御電圧Ｖｇｃｃ′まで低下させる。しかしこの制限制御電圧Ｖｇｃｃ′は第１の動作閾値電圧Ｖ１より高く設定されているので第１の比較器４の出力４ａはＨレベルを維持する。

コレクタ電流Ｉｃを反映したセンス電圧Ｖｓが第２の動作閾値電圧Ｖ２を所定の期間（例えば２μｓ程度）超えると短絡保護回路に内蔵された図示しない遮断回路が動作して、ゲート電圧Ｖｇを強制的に低下させＩＧＢＴ１へのゲート信号を遮断する。そのため、短絡電流が絞られ、ＩＧＢＴ１は遮断される。この図示しない遮断回路はドライブ回路１２に内蔵される場合もある。

前記したように、マスク回路２１を付加した場合でも、短絡電流が流れる期間にはマスク回路２１のマスク動作が解除され、ＮＬＵ回路２４が動作するため、ＩＧＢＴ１はラッチアップせずに従来の短絡保護回路と同じように、ＩＧＢＴ１を破壊することなく確実に遮断することができる。このように、ＩＧＢＴ１の短絡動作時には従来と同様にＮＬＵ回路２４を動作させて、短絡電流による素子破壊を防止できる。

また、ＩＧＢＴ１に短絡電流ではなく過電流が流れた場合には、図示しない過電流保護回路を動作させてＩＧＢＴ１を破壊から守ることもよく行われている。この場合は過電流と判断するセンス電圧Ｖｓの高さは短絡電流と判断するレベルより低く設定される。この過電流が流れた場合もゲート信号を停止してＩＧＢＴ１は強制的に遮断される。
尚、図示しないが強制的に遮断される場合は、通常、ソフト遮断と言って、電流の立下りを緩やかにして、この間に発生するノイズなどを抑制している。
また、本実施例では、電圧駆動型半導体素子としてはＩＧＢＴ１を例に挙げたが、ＳｉＣなどのワイドギャップ半導体基板で製作したパワーＭＯＳＦＥＴなどの電圧駆動型半導体素子にも本発明を適用することができる。

本発明によれば、電圧駆動型半導体素子のターンオン動作時において、マスク回路でＮＬＵ回路を動作させないようにすることで、電圧制御型半導体素子のターンオン損失を小さくすることが可能な短絡保護回路を提供できる。

１ ＩＧＢＴ
２ 主エミッタ
２ａ センスエミッタ
３ ゲート
４ 第１のオペアンプ
４ａ,５ａ，６ａ，７ａ 出力
５ 第２のオペアンプ
６ ＡＮＤ回路
１０，１３ ｐチャネルＭＯＳＦＥＴ
１１，１４ ｎチャネルＭＯＳＦＥＴ
１２，１５ ドライブ回路
１５ａ 入力
１６ 制御電源
１７，１８ 接続点
２１ マスク回路
２２，２３ 直列回路
２４ ＮＬＵ回路
ＶＣＣ 制御電源電圧
Ｖｇｃｃ 制御電圧
Ｖｇ ゲート電圧
Ｒｓ センス抵抗
Ｖｓ センス電圧
Ｖｃ コレクタ電圧
Ｉｓ センス電流
Ｉｃ コレクタ電流
Ｉｅ エミッタ電流
Ｖ１ 第１の動作閾値電圧
Ｖ２ 第２の動作閾値電圧
Ｅ１ 第１の基準電圧
Ｅ２ 第２の基準電圧

Claims (3)

1. 電圧駆動型半導体素子の短絡破壊を防止するための短絡保護回路であって、
   前記電圧駆動型半導体素子のゲートに、ターンオン動作時に制御電源の制御電圧をゲート電圧として印加する駆動回路と、
   短絡発生時に前記電圧駆動型半導体素子を流れる電流で当該電圧駆動型半導体素子がラッチアップするのを防止するために、前記駆動回路から前記電圧駆動型半導体素子のゲートに印加される前記ゲート電圧を、前記制御電圧よりも低く、前記電圧駆動型半導体素子にチャネルが形成されるゲート閾値電圧より高く設定された第１の動作閾値電圧よりも高い制限制御電圧に変更するＮＬＵ回路と、
   前記電圧駆動型半導体素子のターンオン動作時に、前記電圧駆動型半導体素子に流れる電流が前記ＮＬＵ回路を動作させるレベルにある状態で、前記電圧駆動型半導体素子のゲート電圧が、前記第１の動作閾値電圧より低いときに、前記ＮＬＵ回路を非動作状態とするマスク回路と
   を備えることを特徴とする短絡保護回路。
2. 前記マスク回路は、
   前記電圧駆動型半導体素子のゲートに印加されるゲート電圧が前記第１の動作閾値電圧に設定された第１の基準電圧より低いときに出力がＬレベルとなる第１の比較部と、
   前記電圧駆動型半導体素子の電流検出端子に直列接続された電流検出抵抗の高電位側のセンス電圧が過電流検出時の基準電圧より高い前記電圧駆動型半導体素子の短絡と判断される第２の基準電圧以上となったときに出力がＨレベルとなる第２の比較部と、
   前記第１の比較部及び前記第２の比較部の出力の論理積をとるＡＮＤ回路とを具備し、
   前記ＡＮＤ回路の出力を前記ＮＬＵ回路に出力することを特徴とする請求項１に記載の短絡保護回路。
3. 前記ＮＬＵ回路は、前記ＡＮＤ回路の出力がＬレベルであるときに非動作状態となり、Ｈレベルであるときに動作状態となることを特徴とする請求項２に記載の短絡保護回路。

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