JP2006141078A

JP2006141078A - 駆動回路と電力用半導体装置

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Publication number: JP2006141078A
Application number: JP2004326047A
Authority: JP
Inventors: Kazuhiro Kuriaki; 和広栗秋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-11-10
Filing date: 2004-11-10
Publication date: 2006-06-01

Abstract

【課題】電力用半導体装置において、さらに確実に貫通電流を抑制する。
【解決手段】直列に接続される１対の高圧側および低圧側の電力用スイッチング半導体素子を含む電力半導体装置において、駆動回路は、電力用スイッチング半導体素子をオンするときに導通する第１の半導体素子と、前記電力用スイッチング半導体素子をオフするときに導通する第２の半導体素子と、電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、ゲート遮断用半導体素子のゲートへのゲート遮断制御ラインを含む。ゲート遮断制御ラインはたとえば遅延素子を含む。
【選択図】図２

Description

この発明は、電力用半導体装置、特にその駆動回路に関するものである。

電力用半導体装置の１例であるＬ負荷スイッチング回路は、Ｌ負荷を駆動するための上下のアームの電力用スイッチング半導体素子及びそれに逆並列に接続されるＦＷダイオードと、電力用スイッチング半導体素子ごとにゲート電圧を発生して電力用スイッチング半導体素子をスイッチング駆動する駆動回路を備える（たとえば特開平７−２９７６９５号公報）。駆動回路の１例では、１対のターンオン用ＭＯＳＦＥＴとターンオフ用ＭＯＳＦＥＴが直列に接続され、それらのゲートに駆動信号が入力され、その間の接続点がパワー半導体素子のゲートに接続される。さらに、ゲート遮断用ＭＯＳＦＥＴがターンオフ用ＭＯＳＦＥＴと並列に接続される。ゲート遮断用ＭＯＳＦＥＴは、電力用スイッチング半導体素子のゲートとソースの間に接続され、上下アームの電力用スイッチング半導体素子のうち当該電力用スイッチング半導体素子と異なる他方の電力用スイッチング半導体素子が導通されるとき、当該電力用スイッチング半導体素子の導通を確実に遮断する。
特開平７−２９７６９５号公報

Ｌ負荷スイッチング回路における電力用スイッチング半導体素子のスイッチング時において、上下アームの１対の電力用スイッチング半導体素子のうちたとえばＮ側半導体素子がオンすると、駆動回路において、Ｐ側半導体素子にはコレクタ〜エミッタ間に電圧変化（dv／dt）がかかり、電圧変化（dv／dt）と帰還容量Cresとの積でゲートとエミッタの間に電流が流れ、ゲート電圧が持ち上がる。この現象をゲート浮きという。ゲート浮きのレベルが高くなってゲート電圧がＰ側半導体素子のしきい値を越えると、Ｐ側半導体素子も導通して、上下アームを貫通電流が流れてしまう。

このゲート浮きの悪影響を防止するため、駆動回路のゲート遮断用ＭＯＳＦＥＴはゲート電圧が設定電圧以下の時は導通させるように設定されている。これによりターンオフ用ＭＯＳＦＥＴとゲート遮断用ＭＯＳＦＥＴが並列に導通して、この並列接続によりトータル抵抗値を小さくして、ゲート浮きのレベルを小さくして、貫通電流を抑制する。しかし、この駆動回路の構成では貫通電流を抑制できないことがあった。したがって、さらに確実に貫通電流を抑制することが望まれる。

この発明の目的は、電力用半導体装置において、さらに確実に貫通電流を抑制することである。

本発明に係る第１の電力用半導体回路は、直列に接続される１対の高圧側および低圧側の電力用スイッチング半導体素子（ＩＧＢＴ、ＭＯＳＦＥＴなど）を含む電力半導体装置であって、前記電力用スイッチング半導体素子のゲートに接続される駆動回路は、前記電力用スイッチング半導体素子をオンするときに導通する第１の半導体素子（ＭＯＳＦＥＴなど）と、前記電力用スイッチング半導体素子をオフするときに導通する第２の半導体素子（ＭＯＳＦＥＴなど）と、前記電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、前記第２の半導体素子のドレイン側と前記ゲート遮断用半導体素子のゲートとの間に設けられるゲート遮断制御ラインを含む。ここで、前記第１の半導体素子と前記第２の半導体素子が互いに直列に接続され、前記第１および第２の半導体素子のゲートは、それぞれ、共通のゲート信号を供給され、前記第１と第２の半導体素子の間の接続点が前記電力用スイッチング半導体素子のゲートに接続され、前記ゲート遮断制御ラインは遅延素子（たとえばコンデンサ）を含むことを特徴とする。

本発明に係る第２の電力用半導体回路は、直列に接続される１対の高圧側および低圧側の電力用スイッチング半導体素子（ＩＧＢＴ、ＭＯＳＦＥＴなど）を含む電力半導体装置であって、前記電力用スイッチング半導体素子のゲートに接続される駆動回路は、前記電力用スイッチング半導体素子をオンするときに導通する第１の半導体素子（ＭＯＳＦＥＴなど）と、前記電力用スイッチング半導体素子をオフするときに導通する第２の半導体素子（ＭＯＳＦＥＴなど）と、前記電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、前記第２の半導体素子のドレイン側と前記ゲート遮断用半導体素子のゲートとの間に設けられるゲート遮断制御ラインを含む。ここで、前記第１の半導体素子と前記第２の半導体素子が互いに直列に接続され、前記第１および第２の半導体素子のゲートは、それぞれ、共通のゲート信号を供給され、前記第１および第２の半導体素子の間の接続点が前記電力用スイッチング半導体素子のゲートに接続され、前記ゲート遮断制御ラインの入力側インバータのしきい値電圧より前記第２の半導体素子のドレイン側電圧を低くし、前記電力用スイッチング半導体素子のゲート電圧のゲート浮き発生時に前記ゲート遮断用半導体素子をオフ動作させないようにしたことを特徴とする。

電力用スイッチング半導体素子にゲート浮きが発生し、ある期間ゲート浮きがオンオフ切替設定電圧レベル以上になっても、オフ動作に遅延を持たせることで、または、ゲート遮断制御ラインの入力電圧である第２の半導体素子のドレイン側電圧を低くすることにより、ゲート遮断用半導体素子をオフさせないようにする。このため、ゲート浮きが発生しても貫通電流を抑制できる。

以下、本発明の実施の形態を添付の図面を参照して説明する。なお、図面において、同じ参照記号は同一または同等のものを示す。

電力用半導体装置のための従来の駆動回路では、ゲート浮きが上記設定電圧以上になった場合、ゲート遮断用ＭＯＳＦＥＴがオフして、ターンオフ用ＭＯＳＦＥＴのみとなり、抵抗値が大きくなり、さらにゲート浮きが大きくなることが判った。そこで、以下に説明する実施の形態の電力用半導体装置ではゲート浮きが大きくならないようにした構造を備える。

第１の実施の形態では、ゲート浮きが発生し、ある期間ゲート浮きが設定電圧以上になっても、遅延を持たせることで、ゲート遮断用ＭＯＳＦＥＴをオフさせないようにする。これにより、ゲート浮きがさらに大きくなることはなく、貫通電流を抑制する。

図１は、モーター駆動回路に用いられるインテリジェント・パワーモジュール（ＩＰＭ）１０を示す。ＩＰＭ１０は、直列に接続された１対の上下アームの電力用半導体スイッチング素子（以下ではパワーチップという）１２，１４を含む。パワーチップ１２、１４は、この例ではＩＧＢＴであるが、パワーＭＯＳＦＥＴなどでもよい。各パワーチップ１２，１４には、フライホイールダイオード１６が逆並列に接続される。パワーチップ１２，１４のゲートには、それぞれ、駆動回路１８，２０が接続される。駆動回路はＩＣである。駆動回路１８，２０は、マイコン／ＤＳＰなど（図示しない）からの制御入力信号に応じてスイッチング用のゲート信号を発生してパワーチップ１２，１４のゲートに送る。駆動回路１８，２０は、制御電源回路２２から電圧が供給される。１対のパワーチップ１２，１４の両端には、ダイオードブリッジ整流回路４０と平滑コンデンサ４２とからなる直流電源から直流電圧が供給され、また、１対のパワーチップ１２，１４の間にＬ負荷（モータ）４４が接続される。また、低電圧側のパワーチップ１４と直流電源との間に電流検出用の抵抗４６が接続される。なお、電流検出抵抗４６を用いた過電流保護機能については説明を省略する。

図１に示す回路では、パワーチップのスイッチング時に、下アームにコレクタ電流が流れるとき、上アームのパワーチップのコレクタ−エミッタ間の電圧変化(dv/dt)と帰還容量(Cres)の積により、ゲートとエミッタの間に電流が流れ、ゲート電圧が持ち上がる。これをゲート浮きという。ゲート浮きが発生して、パワーチップのしきい値Vthを越えると、パワーチップもオンして、上下アームの間に貫通電流が流れる。これを、以下に説明する駆動回路１８により防止する。

図２に、駆動回路１８の回路構成を示す。この駆動回路ではターンオン用ＭＯＳＦＥＴ（PＭＯＳＦＥＴ)３０とターンオフ用ＭＯＳＦＥＴ（NＭＯＳＦＥＴ)３２が２つの抵抗３４，３６を間に介して直列に接続される。この２つのＭＯＳＦＥＴ３０，３２のゲートは共通に接続されており、マイコンなどからの入力信号が入力される。一方、２つの抵抗３４，３６の間の接続点はパワーチップのゲートに接続される。ターンオフ用ＭＯＳＦＥＴ３２のソースは、２つのパワーチップの間に接続される。さらに、ターンオフ用ＭＯＳＦＥＴ３２に並列にゲート遮断用ＭＯＳＦＥＴ３８が接続される。さらに、ターンオフ用ＭＯＳＦＥＴ３２のドレイン側とゲート遮断用ＭＯＳＦＥＴ３８のゲートの間にゲート遮断制御ラインが設けられる。本実施形態では、ゲート遮断制御ラインに遅延素子が設けられる。

ゲート遮断制御ラインにおいて、２個の直列接続のインバータ４０，４２、１個のＮＯＲゲート４４、及び、２個の直列接続のインバータ４６，４８が直列に接続される。これらの素子はゲート遮断用ＭＯＳＦＥＴ３８のゲート電圧のモニタのために用いられ、遮断用ゲート抵抗としても動作する。またＮＯＲゲート４４では、１つの入力端子に、インバータ４０，４２を通った信号が入力されるが、他方の入力端子には駆動回路への入力信号が入力される。入力信号としてオフ信号が入力されている期間は、ターンオフ用ＭＯＳＦＥＴ３２とゲート遮断用ＭＯＳＦＥＴ３８が導通している。ゲート遮断用ＭＯＳＦＥＴ３８はゲート電圧が所定のオンオフ切替え設定電圧レベル以上になると遮断するようになっている。また、ターンオン用ＭＯＳＦＥＴ３０が導通していれば、ゲート遮断用ＭＯＳＦＥＴ３８は遮断される。また、遅延素子として、コンデンサ５０が、２番目のインバータ４２とＮＯＲゲート４４の間と、ターンオフ用ＭＯＳＦＥＴ３２のソースとの間に接続される。このコンデンサ５０は、ゲート遮断用ＭＯＳＦＥＴ３８のオフ動作に遅延を持たせるものであり、これにより、パワーチップのゲート電圧がオンオフ切替え設定電圧レベルより高くなってもゲート遮断用ＭＯＳＦＥＴ３８をオフ動作させないようにしている。ゲート浮きが生じてもゲート遮断用ＭＯＳＦＥＴがオフ動作しないため、ターンオフ用ＭＯＳＦＥＴとゲート遮断用ＭＯＳＦＥＴのパラレル接続状態となり、ゲート浮きが抑えられ貫通電流が抑制される。

このように、ゲート遮断用ＭＯＳＦＥＴ３８のゲート遮断制御ラインに容量を追加してオフ動作に遅延を持たせたので、図３に示すように、パワーチップ１２のゲート電圧が浮いても、ゲート遮断用ＭＯＳＦＥＴ３８がオフ動作することはなく、ゲート浮きがさらに大きくなることを防止する。これにより、ＩＰＭのスイッチング時にパワーチップ１２のゲート浮きによる貫通電流を抑制できる。

図３は、図２の駆動回路１８を用いたときの、ゲート浮きに関連したパワーチップの動作を示す。図には、Ｎ側パワーチップ１４のコレクタ電流、Ｐ側パワーチップ１２のコレクタ〜エミッタ電圧及びＰ側パワーチップ１２のゲート〜エミッタ電圧の時間変化が示される。Ｎ側パワーチップ１４のコレクタ電流が増加して、Ｎ側パワーチップ１４がターンオンすると、Ｐ側パワーチップ１２のフライホイールダイオード１６に逆電流が流れ、コレクタ〜エミッタ電圧が増加する。このとき、Ｐ側パワーチップ１２のゲート〜エミッタ電圧が大きくなる。すなわち、Ｐ側パワーチップ１２のゲートレベルが高くなりゲート浮きが発生する。ゲート浮きがゲート遮断用ＭＯＳＦＥＴ３８のオンオフ切替え設定電圧レベルを超えるとき、抵抗３６とゲート遮断用ＭＯＳＦＥＴ３８のゲートの間のゲート遮断制御ラインに容量が追加されているので、容量追加による伝搬の遅延が生じて、ゲート遮断用ＭＯＳＦＥＴ３８のゲートレベルはすぐには高くならず、したがって、ゲート遮断用ＭＯＳＦＥＴ３８はただちにはオフ動作しない。そのうち、ゲート浮きは小さくなって、オンオフ切替え設定電圧レベルより低くなる。

なお、図３における破線は、コンデンサを追加しない駆動回路における動作を示している。ゲート浮きがオンオフ切り換え設定レベルを超えたとき、ゲート遮断用ＭＯＳＦＥＴはオフされる。このため、ゲート浮きが継続し、Ｎ側パワーチップのコレクタ電流が増加する。これは、ゲ−ト浮きの影響で発生する貫通電流である。

次に、第２の実施の形態について説明する。第２の実施の形態では、ゲート遮断用ＭＯＳＦＥＴ３８のゲート遮断制御ラインに、第１の実施の形態と同様に遅延素子を設けるとともに、さらに、遅延された信号が低レベルになるときの応答性を速くする素子を設けて、パワーチップの応答性を高める。

図４は、第２の実施の形態の駆動回路１８を示す。ターンオフ用ＭＯＳＦＥＴ３２のドレインとゲート遮断用ＭＯＳＦＥＴ３８のゲートの間のゲート遮断制御ラインに、４個の直列接続のインバータ４０，４２，５２，５４、１個のＮＯＲゲート４４、及び、２個の直列接続のインバータ４６，４８が直列に接続される。これらの素子はゲート電圧のモニタのために設けられる。またＮＯＲゲートにおいて、１つの入力端子には、インバータ４０，４２，５２，５４を通った信号が入力され、他方の入力端子には駆動回路への入力信号が入力される。したがって、ターンオン用ＭＯＳＦＥＴ３０がオンであれば、ゲート遮断用ＭＯＳＦＥＴ３８は必ずオフになる。さらに、３番目と４番目のインバータ５２，５４の間と、ターンオフ用ＭＯＳＦＥＴ３２のソースとの間にコンデンサ５０が接続される。

このコンデンサ５０は、図２の駆動回路と同様に、オフ動作に遅延を持たせるものであり、これにより、パワーチップのゲート浮きがあってもゲート遮断用ＭＯＳＦＥＴ３８をオフさせないようにして、貫通電流を抑制する。さらに、コンデンサ５０により遅延された信号が低レベルになるときの応答をさらに速くする素子として、インバータ５２，５４を設ける。図５は、上段に示すような信号がゲート遮断制御ラインへ入力されたときの応答性を、図２の回路の場合について中段に、図４の回路の場合について下段に示す。このように、信号が低レベルになったときのパワーチップの応答速度が向上する。

次に、第３の実施の形態について説明する。この実施の形態の駆動回路１８では、電力用スイッチング半導体素子１２のゲート電圧のゲート浮き発生時にも、ターンオフ用ＭＯＳＦＥＴ３２のドレイン側電圧を図２や図４の回路の場合より低くして、ゲート遮断用ＭＯＳＦＥＴ３８をオフ動作させないようにする。これにより、ゲート遮断用ＭＯＳＦＥＴ３８のゲート電圧は、ゲート浮き発生時にオンオフ切替設定電圧レベルを越えないので、ゲート遮断用ＭＯＳＦＥＴ３８はオフ動作しない。これにより、ゲート浮きによる貫通電流を防止できる。

図６は、第３の実施の形態の駆動回路１８を示す。ゲート遮断制御ラインに入る信号はターンオフ用ＭＯＳＦＥＴ３２のドレイン側電圧であるが、この駆動回路１８では、たとえば、ターンオフ用ＭＯＳＦＥＴ３２’のサイズと直列抵抗３６’の値を調整して、ゲート浮きが発生しても、ターンオフ用ＭＯＳＦＥＴ３２のドレイン側電圧をゲート遮断制御ラインの入力側インバータ４０のしきい値電圧より低くして、ゲート遮断用ＭＯＳＦＥＴ３８のゲート電圧がオンオフ切替え設定電圧レベルを越えないようにする。その他の点では、従来の駆動回路と同様である。

図７は、図６の駆動回路を用いたときのパワーチップの動作を示す。図７には、Ｎ側パワーチップ１４のコレクタ電流、Ｐ側パワーチップ１２のコレクタ〜エミッタ電圧及びＰ側パワーチップ１２のゲート〜エミッタ電圧の時間変化が示される。Ｎ側パワーチップ１４のコレクタ電流が増加して、Ｎ側パワーチップ１４がオン動作すると、Ｐ側パワーチップ１２のフライホイールダイオード１６に逆電流が流れ、コレクタ〜エミッタ電圧が増加する。このとき、Ｐ側パワーチップ１２のゲート〜エミッタ電圧が大きくなる。すなわち、ゲート浮きが発生する。しかし、ゲート遮断制御ラインの入口では電圧がしきい値を越えない。このためゲート浮きが発生しても、ゲート遮断用ＭＯＳＦＥＴ３８のゲートレベルがオンオフ切替え設定電圧レベルを超えることはなく、ゲート遮断用ＭＯＳＦＥＴ３８はオフ動作しないので、貫通電流は流れない。

ゲート遮断制御ラインにおけるオンオフ切替設定電圧レベルを上げる別の例では、たとえば、入力側インバータ４０のしきい値をゲート浮きが発生しても越えないレベル（たとえば通常の６．０Ｖより高い７．５Ｖ）に上げる。この場合も同様の効果を得ることができる。

なお、上述の各実施形態では、上アームの駆動回路１８について説明したが、下アームの駆動回路２０についても同様の構成の回路が使用できる。また、上述の各実施形態では、２相交流を整流してＩＰＭ１０に供給しているが、当業者に容易に理解されるように、上述の回路は３相交流の場合にも使用できる。

電力用半導体装置の回路図第１の実施の形態の駆動回路の回路図第１の実施の形態の駆動回路の動作を説明するための図第２の実施の形態の駆動回路の回路図ゲート信号に対する応答を示す図第３の実施の形態の駆動回路の回路図第３の実施の形態の駆動回路の動作を説明するための図

符号の説明

１０ＩＰＭ、１２上アームの電力用半導体スイッチング素子、１４下アームの電力用半導体スイッチング素子、１８，２０駆動回路、３０ターンオン用ＭＯＳＦＥＴ、３２ターンオフ用ＭＯＳＦＥＴ、３４，３６抵抗、３８ゲート遮断用ＭＯＳＦＥＴ、４０，４２インバータ、４４ＮＯＲゲート、４６，４８インバータ、５０コンデンサ、５２，５４インバータ。

Claims

直列に接続される１対の高圧側および低圧側の電力用スイッチング半導体素子を含む電力半導体装置において、前記電力用スイッチング半導体素子のゲートに接続される駆動回路は、
前記電力用スイッチング半導体素子をオンするときに導通する第１の半導体素子と、
前記電力用スイッチング半導体素子をオフするときに導通する第２の半導体素子と、
前記電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、
前記第２の半導体素子のドレイン側と前記ゲート遮断用半導体素子のゲートとの間に設けられるゲート遮断制御ラインを含み、
前記第１の半導体素子と前記第２の半導体素子が互いに直列に接続され、前記第１および第２の半導体素子のゲートは、それぞれ、共通のゲート信号を供給され、前記第１と第２の半導体素子の間の接続点が前記電力用スイッチング半導体素子のゲートに接続され、前記ゲート遮断制御ラインは遅延素子を含むことを特徴とする
電力用半導体回路。
前記遅延素子は、前記ゲート遮断制御ラインと前記ゲート遮断用半導体素子のソースとの間に接続されたコンデンサであることを特徴とする、請求項１に記載された電力用半導体装置。
前記ゲート遮断制御ラインは、さらに、前記遅延素子により遅延された信号が低レベルになるときの応答性を速くする素子を含むことを特徴とする、請求項１または２に記載された電力用半導体装置。
直列に接続される１対の高圧側および低圧側の電力用スイッチング半導体素子を含む電力半導体装置において、前記電力用スイッチング半導体素子のゲートに接続される駆動回路は、
前記電力用スイッチング半導体素子をオンするときに導通する第１の半導体素子と、
前記電力用スイッチング半導体素子をオフするときに導通する第２の半導体素子と、
前記電力用スイッチング半導体素子のゲートとエミッタの間に接続されるゲート遮断用半導体素子と、
前記第２の半導体素子のドレイン側と前記ゲート遮断用半導体素子のゲートとの間に設けられるゲート遮断制御ラインを含み、
前記第１の半導体素子と前記第２の半導体素子が互いに直列に接続され、前記第１および第２の半導体素子のゲートは、それぞれ、共通のゲート信号を供給され、前記第１および第２の半導体素子の間の接続点が前記電力用スイッチング半導体素子のゲートに接続され、前記ゲート遮断制御ラインの入力側インバータのしきい値電圧より前記第２の半導体素子のドレイン側電圧を低くし、前記電力用スイッチング半導体素子のゲート電圧のゲート浮き発生時に前記ゲート遮断用半導体素子をオフ動作させないようにしたことを特徴とする電力用半導体装置。