JPH033415A - 電子回路 - Google Patents

電子回路

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JPH033415A
JPH033415A JP2117776A JP11777690A JPH033415A JP H033415 A JPH033415 A JP H033415A JP 2117776 A JP2117776 A JP 2117776A JP 11777690 A JP11777690 A JP 11777690A JP H033415 A JPH033415 A JP H033415A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はターン・オン期間中に容量性の電流が流れる制
御端子を有しているデバイスを駆動するための駆動回路
に関するものである０本発明は各々が各ターン・オフ期
間中に容量性の電流が流れる制御端子を有している上側
及び下側のパワートランジスタを具えている高圧半ブリ
ッジ回路駆動用の低圧駆動回路にも関するものである。
多くの用途では負荷に周波数又は振幅が可変の電流を供
給する必要がある。これを高効率に、しかも必要とする
回路部品の大きさ及びコストを最小にして達成するには
出力電力段を切換えモードで作動させるのが好適である
。通常は、直流電源の両端間に直列に接続するパワーＭ
ＯＳＦＥＴ又はＩＧＢＴのような２個のパワートランジ
スタを用い、これらの百出力トランジスタ間の接続点に
負荷を接続するようにした回路、所謂半ブリッジ回路が
用いられる。
このよらな回路の用途には、高強度のガス放電（ＨＩＤ
）灯用の電子式安定器、切換え周波数が高い切換えモー
ドの電源回路及び電子的に整流されるＤＣおよびＡＣモ
ータ用のモータ駆動器がある。このようなものの集積回
路（ＩＣ）に通常適用される制御法は、制御信号として
パルス幅変調を用いて電流又は電力調整を行なって、ア
ーク電流や、モータトルク等を決めるものである。
斯種の半ブリッジ回路の設計に当り遭遇する主たる問題
は２つのパワーデバイス（トランジスタ）の内の上側の
デバイスに対する駆動法にある。この上側デバイスとは
半ブリッジ回路の出力端子を基準にして見て上側のスイ
ッチのことである。半ブリッジ回路の斯かる出力端子の
電圧は約Ｏボルトと直流給電線の電圧との間にて変化し
、この給電線の電圧は２３０ボルトの電力線の場合に５
００ν程の高さとなり得る。
回路部品の寸法を最小とし、且つインバータ又は切換え
モードの増幅器により発生されるいずれの雑音も聴えな
くするためには、半ブリッジ出力回路を２０　ｋＨｚ以
上の周波数で頻繁に作動させて、この回路により可聴雑
音が発生しないようにする。
切換え半ブリッジ出力回路用の駆動回路は次のような事
項を含む多くの諸条件を満足する必要がある。
一降伏電圧は少なくとも５００ｖとする。
−パワートランジスタの切換え速度を速くして、切換え
損失を低くするためにゲート駆動電流を十分なものとす
る。
一電磁障害を最小とするためにゲート駆動電流を抑える
。
一直流電源回路が短絡するのを防止するために２つのパ
ワーデバイスが同時に導通ずるのを確実に防止する（シ
ュートスルーの防止）。
−各半ブリッジ回路の枝路に対してマイクロコントロー
ラの１つの出力信号、即ち５〜１５Ｖの入力信号レベル
により外部遅延回路なしで直接アドレスできるようにす
る。
−特に誘導性の負荷を伴う場合に、切換え期間中の出力
電圧のスルーレートの許容範囲を５〜１０Ｖ／ｎｓまで
とする。
一切換え周波数応答を５００　ｋＨｚとする。
−電力消費量を低くする。
〔従来の技術〕
従来の個別駆動回路は、作動は速いが、効率が比較的劣
り、従って電力消費量が不所望に大きいものか、又は効
率は良いが、作動が遅いものの２つのカテゴリに属する
ものである。
欧州特許出願第０２６４６１４号は、各出力トランジス
タと、負荷を接続する共通の接続点との間に抵抗を接続
すべきであるか、或いはターン・オン入力信号の王立り
縁を充分に遅延させて、他方のトランジスタが完全にタ
ーン・オンするようにすべきである旨を教示している。
シュート−スルーを防止する比較的複雑な高圧集積回路
については）ＩＰＰｃ、　１９８８年５月の“Ｐｒｏｃ
ｅ−ｅｄｉｎｇｓ”第２３７〜２４５真の“Ａｎ　ＨＶ
ＩＣＭＯＳＦＢＴ　／ＩＧＴＤｒｉｖｅ　ｆｏｒ　Ｈａ
ｌｆ−Ｂｒｉｄｇｅ　Ｔｏｐｏｌｏｇｉｅｓ”に記載さ
れている。
米国特許第４，７４０．．７１７号では、半ブリッジ電
力段にヒステリシス回路を用いて、集積回路に発生した
雑音により出力デバイスの状態が不所望に変化しないよ
うにする旨を教示している。
シュートスルーの防止を改善する他の技術には構成が極
めて異なるものがある。パルス変成器が首尾良く用いら
れてはいるが、これらは高価である。光学カップラは全
波出力段の上側のデバイスを良好に分離するも、作動が
遅（、しかもあまり正確でないことが屡々あり、又内部
発光ダイオードの消費電力が著しく大きい。
〔発明の概要〕
本発明の目的は電磁障害レベルが最小の半ブリッジ高圧
スイッチングデバイスを提供することにある。
本発明の他の目的は出力電力デバイスのゲート電流及び
キャパシタンスに自動適合する半ブリッジ出力回路用の
インターフェース駆動回路を提供することにある。
さらに本発明の目的は、一方の出力デバイスがターン・
オンする際に、それが他方のターン・オフしている出力
デバイスのミラーキャパシタンスによって生ずるシュー
ト−スルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）を受けない
ように保護することにある。
本発明のさらに他の目的は、トランジスタがターン・オ
フする際にゲート駆動インピーダンスに無関係にトラン
ジスタのゲート駆動電流を制御し得るようにすることに
ある。
本発明によれば、これらの目的を達成するために、各ト
ランジスタの制御端子に接続される２つの段を駆動回路
に設け、一方の段は少なくともターン・オフ信号用とし
、且つ他方の段はトランジスタがターン・オフされる期
間中制御端子への電流に対する電流シンクとして機能す
るようにする。
駆動回路にはトランジスタの制御（ゲート）電圧を検知
すると共にｎ形又はｐ導電形のデバイスの場合に制御電
圧がターン・オン／ターン・オフ電圧以下に降下するか
、又はそれ以上となる際にそれぞれ第２段をターン・オ
ンさせる回路部分を設ける。
本発明の好適例では、トランジスタの制御電圧を検知す
る回路部分がシュミットトリガ回路を具え、該トリガ回
路の立下り（トランジスタがターン・オフ）方向のトリ
ガリングレベルをトランジスタのターン・オン／ターン
・オフ電圧以下とし、且つ前記トリガ回路の立上り信号
に対するトリガリングレベルをトランジスタのターン・
オン／ターン・オフ電圧よりも高（する。
さらに本発明の好適例では、電流シンク段を制御端子に
接続される１つの電流搬送電極を有しているトランジス
タで構成し、このトランジスタを、シュミットトリガ回
路からの一方の信号を受信すると共に駆動回路への入力
信号に基く他方の信号を受信するゲートによって制御す
る。
本発明のさらに他の好適例では、高圧率、ブリッジ回路
用の低圧駆動回路が、半ブリッジ回路の下側トランジス
タを駆動するための下側駆動回路と、上側トランジスタ
を駆動するための上側駆動回路とを有し、これらの上側
及び下側駆動回路が、各トランジスタをターン・オン／
ターン・オフさせると共にトランジスタの制御端子から
の容量性電流をシンクさせる同様な第１及び第２段を有
するようにする。
さらに他の好適例では、高圧半ブリッジ切換電力回路が
出力端子に上側及び下側の電界効果トランジスタを有し
、下側の駆動回路が出力トランジスタのゲートを駆動す
るための第１と、該ゲートからミラー容量性電流をシン
クさせるための第２段とを有しており、レベルシフト回
路が上側駆動回路にターン・オン及びターン・オフパル
スを供給し、且つ上側駆動回路が第１及び第２段に対す
る制御信号を供給するラッチ回路を追加する点を除けば
下側駆動回路とほぼ同様な構成となるようにする。
〔実施例〕
以下図面を参照して実施例につき説明するに、第１図に
示した高圧半ブリッジ回路は高圧電源又は高圧線Ｖｃｃ
と接地点との間に直列に接続する同一構成の上側電界効
果トランジスタＴ１及び下側電界効果トランジスタＴ２
を有している。これら２つのトランジスタに対する共通
の接続点である端子ＯＵＴには負荷を接続する。トラン
ジスタＴ１及びＴ２の制御電極、即ちゲートは新規の高
圧インターフェース回路１１の各端子Ｇ、及びＧ、に接
続する。
インターフェース回路１１は１つの集積回路として形成
し、これには図示のようなほぼ同様な構成の上側及び下
側駆動回路Ｄｕ及びＤＬと、上側駆動回路Ｄｕに対する
制御パルス用のレベルシフト回路ＬＳと、制御回路ＣＯ
Ｎとの４つの主だったサブ回路を含める。制御回路ＣＯ
Ｎは、各トランジスタＴ１及び↑２がターン・オンする
タイミング及びその期間を規定するマイクロコントロー
ラ又は他の応用特殊ユニットから入力信号を受信し、保
護機能を果し、且つレベルシフト回路ＬＳと下側駆動回
路ＤＬに信号を供給する。
本発明によれば、各駆動回路に増幅器又はバッファ段Ｂ
ＵＦと、トランジスタＭ１と、検知兼遅延回路ＳＷＯと
を設け、バッファ段ＢＵＦの出力端子を各端子Ｇｕ又は
ＧＬに接続して、これらの端子にゲート駆動電流や、ゲ
ートターン・オン及びゲートター＼ ン・オフ電流を供給し、トランジスタ旧のドレイン電極
はパワートランジスタＴ１又はＴ２のゲートに接続して
、このトランジスタＭ１をパワートランジスタのゲート
へのキャパシタンス（ミラーキャパシタンス）に対する
電流シンクとして機能させ、又検知兼遅延回路ＳＷＯは
、各端子Ｇｕ及びＧＬにおけるゲート電圧が選択最小値
以下に降下する際にトランジスタＭ１をターン・オンさ
せ、上記ゲート電圧が予定した高目の電圧以上に上昇す
る際にトランジスタＭ１をターン・オフさせる。
説明の便宜上、検知兼遅延回路ＳＷＯの構成及び作動を
下側の駆動回路ＤＬにつき説明するに、この回路ＳＷＯ
はゲート電圧端子ＧＬに接続するシュミットトリガ回路
１３を具えている。パワートランジスタＴ２としてゲー
トターン・オン／ターン・オフ電圧が少なくとも２．０
ボルトのものを用い、又インターフニス回路１１におけ
る電源１４により供給される供給電圧を１２ボルトとす
る場合には、トリガ回路１３が、負に向う信号に対して
は約１．８ボルトで状態が切り換わり、正に向う信号に
対しては約６ボルトで状態が切り換わるように設計する
。トリガ回路１３の出力をインバータ１５で反転させ、
これをＮＡＮＤゲート１７への一方の入力として供給す
る。
ゲート１７の出力は反転増幅器１９にて増幅されてトラ
ンジスタＭ１に制御又はゲート電圧として供給される。
駆動回路ＤＬは論理制御回路ＣＯＮから２つの入力信号
を受信し、その一方の入力信号ＩＮＬはバッファＢＵＦ
用のターン・オン／ターン・オフ信号であり、他方の反
転信号ＩＮＮＬはゲート１７に対する第２人力信号であ
る。このような構成となっている検知兼遅延回路ＳＷＯ
はつぎのように作動する。
ターン・オン信号ＩＮＬが受信されると、バッファＢｕ
Ｆの出力は高レベルとなり、トランジスタＴ２をターン
・オンさせる。これと同時に入力信号ＩＮＮＬが低レベ
ルとなるため、ＮＡＮＤゲート１７の出力は高レベルと
なり、インバータ１９の出力が低レベルとなり、シンク
トランジスタＭｌはターン・オフする。ゲート端子ＧＬ
の電圧がシュミットトリガ回路１３の立上りトリガレベ
ルを通過すると、トリガ回路の出力が高レベルとなり、
インバータ１５の出力が低レベルとなる。ＮＡＮＯゲー
目７の出力は高レベルのままである。
トランジスタＴ２をターン・オフさせる際には、入力信
号ＩＮＬ及びＩＮＮＬをそれぞれ低及び高レベルにする
。ゲート端子ＧＬの電圧はバッファＢｕＦの電流容量及
びトランジスタＴ２のゲートのキャパシタンス（主とし
てミラー効果）によって決まるスルーレートで降下する
。ＮＡＮＤゲー目７の出力は直ぐには変化しない、その
理由は、電圧Ｇ、がトランジスタＴ２のターン・オフ値
以下となり、シュミットトリガ回路１３に対するトリガ
レベル値に降下するまではトリガ回路１３の状態が変わ
らないからである。ついで、トリガ回路１３の出力が低
レベルとなり、インバータ１５の出力が高レベルとなる
。ＮＡＮＤゲート１７の他方の入力は既に高レベルとな
っているため、このＮＡＮＤゲート１７の出力は低レベ
ルとなり、これはインバータ１９を介してシンクトラン
ジスタＭ１をターン・オンさせる。従って、トランジス
タＴ２が完全にターン・オフされるまでは、このトラン
ジスタＴ２のゲートには低インピーダンスのシンクは与
えられない。これによりｄＶ／ｄｔの値は重大なＥＭＩ
電界を発生するような高レベルに上昇しなくなる。
上側駆動回路Ｄｕの機能的に同様な部分には下側駆動回
路ＤＬのものと同じ記号にて示してあり、これらの部分
は全く同じようにターン・オン及びターン・オフ機能を
する。上側駆動回路Ｄｕでは、レベルシフト回路ＬＳに
おける２つの電流ミラーからの電流パルスによってセッ
トされたり、リセットされたりするラッチ回路ＬＡから
信号ＩＮ、及びＩＮＮ。
を得る。このように短い電流パルスをラッチ回路と組合
せて使用することにより静的電力消費を減らし、零に近
付けることができる。又、ラッチ回路は、それがパワー
アップの期間中には常にリセット状態となり、従ってト
ランジスタＴ１を確実にターン・オフさせるように構成
することができる。
一方の出力トランジスタがターン・オン及びターン・オ
フし、又他方の出力トランジスタがターン・オフしたま
まである場合に、一方の出力トランジスタの各ターン・
オンにより他方のトランジスタのゲート回路には大きな
ミラーキャパシタンスミ流が誘起される。本発明による
回路によれば、電流シンク段トランジスタＭｌを設ける
ために斯様な電流が他方のトランジスタを不所望にター
ン・オンさせる（シュートスルー）のを防止する。
好ましくは、制御論理回路ＣＯＨによって一方のパワー
トランジスタのターン・オフ時点と他方のトランジスタ
のターン・オン時点との間に約５００ｎｓの短い遅延時
間を設けて、上述したようなシュート−スルーをさらに
防止する。この制御論理回路には通常の故障防止機構も
設けて、周知の如く、不良信号の場合に両パワートラン
ジスタをスイッチ・オフさせる。短い遅延時間の後に、
下側のトランジスタＴ２がターン・オンして、電源回路
１４におけるブートストラップコンデンサを充電し、こ
の際上側のトランジスタＴ１はターン・オフしたままで
ある。
図示のような集積ＨＶＩＣは、＠ＩＥＥＥ　Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ　Ｃ１ｒｃｕ
ｉｔｓ　Ｃｏｎ、”にて−ａｃｙｋ、Ａｍａｔｏ及びＲ
ｕｍｅｎｎｉｋにより発表された論文（１９Ｂ６年第１
６〜１７頁）　　ｒＡ　Ｐｏｗｅｒ　ＩＣｗｉｔｈ　Ｃ
ＭＯ３Ａｎａｌｏｇ　Ｃｏｎｔｒｏｌ”に記載されてい
る原理で作ることができる。高圧デバイス（パワートラ
ンジスタ）をＲＥＳＵＲＦ原理により設計したＬＤＭＯ
３）ランリスタとする場合にはＶｃｃ＝５００　ＶＤＣ
とし、ＣＭＯ３）ランリスタに３μｍ低い電圧が現われ
るようにするのが好適である。
プロセスアーキテクチャは自己整合ｎ及びｐウェルを有
するデュアル　ポリ、デュアル　ウェルＣＭＯＳプロセ
スに基いて行なうことができる。上側駆動回路Ｄｕにお
けるＣＭＯ３回路はｎ゛埋込層とｎウェル拡散領域とに
よりｐ形の接地基板から隔離させる。このように上側駆
動回路のＣ？ＩＯＳを高電圧から絶縁することはＬＤＭ
Ｏ３）ランリスタを高電圧から絶縁することと同じであ
る。このようなプロセスによってフローティングウェル
及びＬＤＭＯ５トランジスタに対する降伏電圧を６００
ｖ以上にすることができ、これにより５００ｖの直流給
電線に十分なマージン（余裕）を与えることができる。
本発明による試験回路では、パワートランジスタのゲー
ト電圧がそのトランジスタの最小しきい値電圧以下とな
った時にトランジスタＭ１がスイッチン・オンして、パ
ワーデバイス（トランジスタ）は完全にターン・オフし
続けた。トランジスタＭ１はゲート端子ＧＬの電圧が０
．５ボルト以下である間はスイッチ・オンし続けた。ト
ランジスタＭ１は入力信号ＩＮのレベルが高レベルとな
った後にＮＡＮＯゲー目７を経て直ちにターン・オフし
た。従って、このような適応性のある切換えは、デバイ
スの寸法（デバイスのゲート及びミラーキャパシタンス
）、高圧電源の値及び電源回路の一般的な構成によって
影響されるパワーデバイスのゲート電圧の負性勾配に自
動的に適合した。
実験用のチップで試験した所、１ｍｈのインダクタンス
と直列に８００オームの抵抗性の負荷を接続した場合に
、５００ｖまでの直流電圧に対して良好なバーホーマン
スを呈した。又、周波数が３００ｋＨｚの３００ｖの供
給電圧で、しかも大きな誘導性負荷で作動させた所、回
路又はチップに故障を起すことなくｄＶ／ｄｔＯ値はＩ
ＩＶ／ｎｓ以上となった。
トランジスタＭ１及び回路Ｓ−０は実際のゲート電圧に
依存するトランジスタＴ２のゲート放電インピーダンス
をダイナミックに変化させる。このために、このような
回路の用途は広い。その理由は、パワートランジスタの
パラメータ、直流供給電圧及び電力段の構成並びにその
一般的な作動に広い広がりを持たせることができるから
である。
パルス幅変調を用いる場合には駆動回路ＯＬ及びＤｕの
パーホーマンスが臨界的となる。駆動電流は比較的高く
して、切換え時間を短くし、従って切換え損失を減らす
必要がある。又同時に、切換え速度は負荷電流及びフラ
イホイール電流を搬送する高圧デバイスの回復時間によ
り課せられる上限値を有する。駆動回路はＩＯＶ／ｎｓ
のｄＶ／ｄｔの値に耐え得るようにするのが望ましく、
又バッファ段によって取出されるゲート電流はゲート　
ドレイン（ミラー）キャパシタンスの値に従って制限す
る必要がある。
広範囲にわたる種々のパワーデバイスを使用可能とする
ために、ＨＶＩＣＩＩにより取出すことができるピーク
電流は１０（ｂａＡに選定しである。この場合、特定の
パワートランジスタに対する最適駆動電流は外部抵抗（
図示せず）によって得られる。或いは又、本体ダイオー
ドの逆電圧の立上り速度を、スナバ回路をターン・オン
させることによって制限することもできる。斯種の回路
はターン・オン時に逆回復電流の振幅値も低減させる。
ゲート電流を大きくし過ぎることによりゲートキャパシ
タンスを極めて速く放電させると、切換えパルス縁が接
地ラインに結合することにより不所望な電磁障害（ＥＭ
Ｉ）を起すことになる。従ってシンク電流の値は３００
　ｍＡに限定するのが望ましい。
本発明は上述した例のみに限定されるものでな（幾多の
変更も加え得ること勿論である０例えば、半ブリッジ回
路及び駆動回路は多相モータの各相に使用することがで
き、この場合には各半ブリッジを他のものに対して同相
で順次切換える。切換え周波数及びパルス幅の双方を制
御して負荷に供給する電力レベルを変え、これにて取出
される電力量に負荷を応答させることができる。
半ブリッジ回路の出力を平衡駆動させることは望まない
も、負荷の一端を大地電位としなければならない場合に
は、本発明による単一の駆動回路によって電力切換えデ
バイスの特性を所望なものとすることができ、又ゲート
電圧に影響を及ぼすミラーキャパシタンスによる誤った
ターン・オン動作なしに周波数応答を高（することがで
きる。
なお、本発明をパワー（電力用）電界効果トランジスタ
につき説明したが、回路針０の検知兼遅延作用はミラー
効果のような電流に対する補償が望まれるいずれの駆動
回路にも適用し得ることは明らかである。
【図面の簡単な説明】
第１図は本発明による駆動回路及び半ブリッジ回路のブ
ロック図である。 Ｔ１．Ｔ２・・・パワー（出力）トランジスタＤｔｌ　
、　ＤＬ・・・駆動回路 ＬＳ・・・レベルシフト回路 ＣＯＮ・・・制御回路 ＢＵＦ・・・バッファ段 Ｍｌ・・・シンクトランジスタ ＳＷＯ・・・検知兼遅延回路 ＧＵ、ＧＬ・・・ゲート電圧端子 ＬＡ・・・ラッチ回路 １１・・・インターフェース回路 １３・・・シュミットトリガ回路 １４・・・電源回路 １５・・・インバータ １７・・・ＮＡＮＤゲート １９・・・反転増幅器

Claims (1)

  1. 【特許請求の範囲】 １、制御端子を有しているデバイスのターン・オフ期間
    中に該制御端子を経て容量性の電流が流れるデバイスを
    駆動するための駆動回路が： 前記デバイスをターン・オン及びターン・ オフさせる制御信号を受信するための入力端子と； 前記入力端子からの信号を受信すると共に、出力電圧を
    発生する第１段及び該出力電圧を前記デバイスに対する
    ゲート電圧として作用させるために該デバイスの制御入
    力端子に供給する手段と； 前記出力電圧を検知する手段と； 前記容量性電流に対する電流シンクとすべく接続した第
    ２段と； 前記検知手段により制御され、前記ゲート電圧が第１最
    小値以下に降下するか、又はそれ以上に上昇する際に前
    記第２段をターン・オンさせ、且つ前記ゲート電圧が前
    記第１最小値よりも大きい第２値以上に上昇するか、又
    はそれ以下に降下する際にそれぞれ前記第２段をターン
    ・オフさせるターン・オン／ターン・オフ手段； とを具えていることを特徴とする駆動回路。 ２、前記各デバイスがターン・オン／ターン・オフゲー
    ト電圧を有し、且つ前記第１最小値を前記ターン・オン
    ／ターン・オフ電圧以下としたことを特徴とする請求項
    １に記載の駆動回路。 ３、前記検知手段がシュミットトリガ回路を具えること
    を特徴とする請求項１に記載の駆動回路。 ４、前記第２段が制御電極及び２つの他の電極を有して
    いるトランジスタを具え、前記２つの他の電極の一方を
    前記制御端子に接続し、且つ前記ターン・オン／ターン
    ・オフ手段が、 ２つのゲート入力端子と１つのゲート出力端子とを有し
    ており、前記ゲート入力端子の一方が前記検知手段から
    の信号を受信するゲートと、前記ゲート出力端子を前記
    制御端子に接続する手段とを具えていることを特徴とす
    る請求項１に記載の駆動回路。 ５、前記制御信号に基いて前記ゲート入力端子の内の他
    方の入力端子に信号を供給する信号供給手段を具えるこ
    とを特徴とする請求項４に記載の駆動回路。 ６、前記制御信号を受信し、且つ前記第１段及び前記信
    号供給手段にレベルシフト信号を供給するレベルシフト
    回路を具えることを特徴とする請求項５に記載の駆動回
    路。 ７、前記各デバイスがターン・オン／ターン・オフゲー
    ト電圧を有し、且つ前記第１最小値を前記ターン・オン
    ／ターン・オフ電圧以下としたことを特徴とする請求項
    ６に記載の駆動回路。 ８、前記検知手段がシュミット回路を具えていることを
    特徴とする請求項７に記載の駆動回路。 ９、各々が各ターン・オフ期間中に容量性の電流が流れ
    る制御端子を有している上側及び下側のパワートランジ
    スタを具えている高圧半ブリッジ回路駆動用の低圧駆動
    回路であって、該駆動回路が前記上側パワートランジス
    タの制御端子駆動用の上側駆動回路及び下側パワートラ
    ンジスタの制御端子駆動用の下側駆動回路を具え、且つ 前記パワートランジスタの少なくとも一方をターン・オ
    ン及びターン・オフさせる制御信号を受信するための少
    なくとも１つの入力端子を具えている低圧駆動回路にお
    いて、 前記上側及び下側の各駆動回路が：前記少なくとも１つ
    の入力端子からの信号を受信すると共に出力電圧を発生
    する各第１段及び該出力電圧を前記パワートランジスタ
    に対するゲート電圧として作用させるために前記各パワ
    ートランジスタの制御端子に供給する手段と； 前記出力電圧を検知する手段と； 前記容量性電流に対する電流シンクとすべく接続した第
    ２段と； 前記検知手段により制御され、前記各ゲート電圧が第１
    最小値以下に降下するか、又はそれ以上に上昇する際に
    前記第２段をターン・オンさせ、且つ前記各ゲート電圧
    が前記第１最小値よりも大きい第２値以上に上昇するか
    、又はそれ以下に降下する際に、それぞれ前記第２段を
    ターン・オフさせるターン・オン／ターン・オフ手段； とを具えていることを特徴とする低圧駆動回路。 １０、前記各パワートランジスタがターン・オン電圧を
    有し、且つ前記第１最小値を前記ターン・オン電圧以下
    としたことを特徴とする請求項９に記載の低圧駆動回路
    。 １１、前記各検知手段がシュミットトリガ回路を具える
    ことを特徴とする請求項９に記載の低圧駆動回路。 １２、前記各第２段が制御電圧及び２つの他の電極を有
    しているトランジスタを具え、前記２つの他の電極の一
    方を前記制御電極に接続し、且つ前記ターン・オン／タ
    ーン・オフ手段が、 ２つのゲート入力端子と１つのゲート出力端子とを有し
    ており、前記ゲート入力端子の一方が前記検知手段から
    の信号を受信するゲートと、前記ゲート出力端子を前記
    制御端子に接続する手段とを具えていることを特徴とす
    る請求項９に記載の低圧駆動回路。 １３、前記制御信号に基いて前記ゲート入力端子の内の
    他方の入力端子に信号を供給する信号供給手段を具える
    ことを特徴とする請求項１２に記載の低圧駆動回路。 １４、前記パワートランジスタがターン・オン電圧を有
    し、且つ前記第１最小値を前記ターン・オン電圧以下と
    したことを特徴とする請求項１３に記載の低圧駆動回路
    。 １５、前記検知手段がシュミットトリガ回路を具えてい
    ることを特徴とする請求項１４に記載の低圧駆動回路。 １６、出力パルスを発生するレベルシフト回路を具え、
    前記上側駆動回路が前記出力パルスによってセットされ
    たり、リセットしたりするラッチ回路を具え、前記上側
    駆動回路の前記第１段を前記ラッチ回路により制御する
    ようにしたことを特徴とする低圧駆動回路。１７、各々
    が各ターン・オフ期間中に容量性の電流が流れる制御端
    子を有している上側及び下側パワートランジスタを具え
    ている高圧半ブリッジ回路と； 前記上側パワートランジスタの制御端子駆動用の上側駆
    動回路及び下側パワートランジスタの制御端子駆動用の
    下側駆動回路を具えている駆動回路と； 前記パワートランジスタの少なくとも１つをターン・オ
    ン及びターン・オフさせる制御信号を受信するための少
    なくとも１つの入力端子； とを具えている高圧電源回路において、前記上側及び下
    側の各駆動回路が：前記少なくとも１つの入力端子から
    の信号を受信すると共に出力電圧を発生する各第１段及
    び該出力電圧を前記パワートランジスタに対するゲート
    電圧として作用させるために前記各パワートランジスタ
    の制御端子に供給する手段と；前記出力電圧を検知する
    手段と； 前記容量性電流に対する電流シンクとすべく接続した第
    ２段と； 前記検知手段により制御され、前記各ゲート電圧が第１
    最小値以下に降下するか、又はそれ以上に上昇する際に
    前記第２段をターン・オンさせ、且つ前記各ゲート電圧
    が前記第１最小値よりも大きい第２値以上に上昇するか
    、又はそれ以下に降下する際に、それぞれ前記第２段を
    ターン・オフさせるターン・オン／ターン・オフ手段； とを具えていることを特徴とする高圧電源回路。 １８、前記各第２段が制御電圧及び２つの他の電極を有
    しているトランジスタを具え、前記２つの他の電極の一
    方を前記制御電極に接続し、且つ前記ターン・オン／タ
    ーン・オフ手段が、 ２つのゲート入力端子と１つのゲート出力端子とを有し
    ており、前記ゲート入力端子の一方が前記検知手段から
    の信号を受信するゲートと、前記ゲート出力端子を前記
    制御端子に接続する手段とを具えていることを特徴とす
    る請求項１７に記載の高圧電源回路。 １９、前記制御信号に基いて前記ゲート入力端子の内の
    他方の入力端子に信号を供給する信号供給手段を具える
    ことを特徴とする請求項１８に記載の高圧電源回路。
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