JP2003158868A - パワー半導体駆動回路 - Google Patents
パワー半導体駆動回路Info
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Abstract
(57)【要約】
【課題】 短パルススイッチングの場合でも過電圧の発
生を防止することができる半導体駆動回路を提供するこ
とが課題である。 【解決手段】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、ゲート容量を遅い速度で一定期間放電する
第１のオフゲート回路５と、ゲート容量を速い速度で放
電する第２のオフゲート回路６と、ヒステリシス特性を
有し、ＩＧＢＴ１のゲート電圧と、予め設定された基準
電圧とを比較するヒステリシスコンパレータ１０と、を
有し、ゲート信号オフ時に第１のオフゲート回路５を駆
動させ、ヒステリシスコンパレータ１０にて、ゲート電
圧が基準電圧よりも高いと判定され、且つ、ゲート信号
がオフとされているときに、第２のオフゲート回路６を
駆動させる。
生を防止することができる半導体駆動回路を提供するこ
とが課題である。 【解決手段】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、ゲート容量を遅い速度で一定期間放電する
第１のオフゲート回路５と、ゲート容量を速い速度で放
電する第２のオフゲート回路６と、ヒステリシス特性を
有し、ＩＧＢＴ１のゲート電圧と、予め設定された基準
電圧とを比較するヒステリシスコンパレータ１０と、を
有し、ゲート信号オフ時に第１のオフゲート回路５を駆
動させ、ヒステリシスコンパレータ１０にて、ゲート電
圧が基準電圧よりも高いと判定され、且つ、ゲート信号
がオフとされているときに、第２のオフゲート回路６を
駆動させる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスタ等のパワー半導体素子を駆動するパワ
ー半導体駆動回路に係り、特に、スイッチング速度を速
くした際に、スイッチングのオフ動作時の過渡的な過電
圧の発生を防止する技術に関する。
ーラトランジスタ等のパワー半導体素子を駆動するパワ
ー半導体駆動回路に係り、特に、スイッチング速度を速
くした際に、スイッチングのオフ動作時の過渡的な過電
圧の発生を防止する技術に関する。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタ（以
下、ＩＧＢＴと略す）を駆動させるための駆動回路とし
ては、該ＩＧＢＴの絶縁ゲートに抵抗を接続した状態
で、オン・オフ動作をさせる簡単な構成のものが一般的
に用いられている。
下、ＩＧＢＴと略す）を駆動させるための駆動回路とし
ては、該ＩＧＢＴの絶縁ゲートに抵抗を接続した状態
で、オン・オフ動作をさせる簡単な構成のものが一般的
に用いられている。
【０００３】ところが、ＩＧＢＴを高速でスイッチング
動作させると、駆動回路の主回路が有する浮遊インダク
タンスにより、過渡的な過電圧が発生することがあり、
該過電圧により素子を破壊する危険性がある。そこで、
過渡的な過電圧を抑制する目的で、スナバ回路を搭載し
た駆動回路が多く用いられている。
動作させると、駆動回路の主回路が有する浮遊インダク
タンスにより、過渡的な過電圧が発生することがあり、
該過電圧により素子を破壊する危険性がある。そこで、
過渡的な過電圧を抑制する目的で、スナバ回路を搭載し
た駆動回路が多く用いられている。
【０００４】ところが、近年のパワー半導体分野は、実
装技術の進歩により主回路の浮遊インダクタンスが低減
され、スナバ回路を省略することが可能になってきた。
装技術の進歩により主回路の浮遊インダクタンスが低減
され、スナバ回路を省略することが可能になってきた。
【０００５】また、スイッチング損失低減やスイッチン
グ速度の高速化の要望から高ｄｉ／ｄｔ化、高ｄｖ／ｄ
ｔ化が望まれるようになり、例えば、特開平１−１８３
２１４号公報、特開２０００−２２８８６８号公報、及
び特許第３１４１６１３号公報には、スイッチングのタ
イミングに応じてゲート抵抗を切り換える方法が提案さ
れている。
グ速度の高速化の要望から高ｄｉ／ｄｔ化、高ｄｖ／ｄ
ｔ化が望まれるようになり、例えば、特開平１−１８３
２１４号公報、特開２０００−２２８８６８号公報、及
び特許第３１４１６１３号公報には、スイッチングのタ
イミングに応じてゲート抵抗を切り換える方法が提案さ
れている。
【０００６】
【発明が解決しようとする課題】図８は、従来における
駆動回路の構成を示す回路図であり、同図に示すよう
に、ＩＧＢＴ１０１のゲートに、高抵抗を有する第１オ
フゲート回路１０５と、低抵抗を有する第２オフゲート
回路１０６が設置されている。
駆動回路の構成を示す回路図であり、同図に示すよう
に、ＩＧＢＴ１０１のゲートに、高抵抗を有する第１オ
フゲート回路１０５と、低抵抗を有する第２オフゲート
回路１０６が設置されている。
【０００７】そして、ゲート信号Ｓ１のオフと共に、第
１のオフゲート回路１０５、及び第２のオフゲート回路
１０６が動作して、速い速度でゲート容量の放電を行
う。この際、第２のオフゲート回路１０６は、予め定め
られた一定の時間（Ｔ１）だけ動作する。このため、こ
の一定時間Ｔ１経過後は、第１のオフゲート回路１０５
のみが動作するため、ゲート容量の放電速度は遅くな
る。
１のオフゲート回路１０５、及び第２のオフゲート回路
１０６が動作して、速い速度でゲート容量の放電を行
う。この際、第２のオフゲート回路１０６は、予め定め
られた一定の時間（Ｔ１）だけ動作する。このため、こ
の一定時間Ｔ１経過後は、第１のオフゲート回路１０５
のみが動作するため、ゲート容量の放電速度は遅くな
る。
【０００８】上記構成によると、ＩＧＢＴ１０１がオフ
する時は、最初の一定時間（Ｔ１）だけゲート容量の放
電が速くなるため、スイッチング時間が短縮される。他
方、ＩＧＢＴ１０１のエミッタ・コレクタ間の電圧Ｖce
が過渡期間のときには、時間Ｔ１が経過しており、ゲー
ト容量の放電が遅くなるので、該エミッタ・コレクタ間
に発生する過電圧を抑制することができる。
する時は、最初の一定時間（Ｔ１）だけゲート容量の放
電が速くなるため、スイッチング時間が短縮される。他
方、ＩＧＢＴ１０１のエミッタ・コレクタ間の電圧Ｖce
が過渡期間のときには、時間Ｔ１が経過しており、ゲー
ト容量の放電が遅くなるので、該エミッタ・コレクタ間
に発生する過電圧を抑制することができる。
【０００９】しかしながら、スイッチングのオン時間が
極めて短いパルスで駆動する場合には、上述した図８の
回路構成ではオフ時に大きな過電圧が発生するという問
題がある。
極めて短いパルスで駆動する場合には、上述した図８の
回路構成ではオフ時に大きな過電圧が発生するという問
題がある。
【００１０】実際にＩＧＢＴに誘導性負荷を接続し、ゲ
ート信号のオフ時のゲート容量の放電速度を一定時間だ
け速くしてその後遅くする駆動回路において、オンパル
ス時間を短くした場合の電圧Ｖceと、ゲート電圧とを測
定したときの特性図を図９に示す。
ート信号のオフ時のゲート容量の放電速度を一定時間だ
け速くしてその後遅くする駆動回路において、オンパル
ス時間を短くした場合の電圧Ｖceと、ゲート電圧とを測
定したときの特性図を図９に示す。
【００１１】図９の特性図より、オンパルスの時間が短
くなるに従ってオフ時の過電圧が高くなる傾向を有して
おり、極めて短いＯＮパルスでは通常の数倍の大きな過
電圧が発生することが理解される。
くなるに従ってオフ時の過電圧が高くなる傾向を有して
おり、極めて短いＯＮパルスでは通常の数倍の大きな過
電圧が発生することが理解される。
【００１２】次に、図１０に示す特性図を参照しなが
ら、図８に示した回路の動作について説明する。第２の
オフゲート回路１０６が動作して速い放電をする時間を
Ｔ１とし、第１のオフゲート回路１０５のみが動作し、
遅い速度で放電を行なう時間をＴ２とする。
ら、図８に示した回路の動作について説明する。第２の
オフゲート回路１０６が動作して速い放電をする時間を
Ｔ１とし、第１のオフゲート回路１０５のみが動作し、
遅い速度で放電を行なう時間をＴ２とする。
【００１３】図１０（ａ）は、ＩＧＢＴ１０１のゲート
のミラー容量が十分充電される場合のスイッチング動作
を示す特性図である。同図より、オフ信号の後に時間Ｔ
１が経過し、時間Ｔ２に示す期間となってから電圧Ｖce
が過渡状態となり、ｄｉ／ｄｔは大きくならないので、
エミッタ・コレクタ間に発生する過電圧が抑制されるこ
とが分かる。
のミラー容量が十分充電される場合のスイッチング動作
を示す特性図である。同図より、オフ信号の後に時間Ｔ
１が経過し、時間Ｔ２に示す期間となってから電圧Ｖce
が過渡状態となり、ｄｉ／ｄｔは大きくならないので、
エミッタ・コレクタ間に発生する過電圧が抑制されるこ
とが分かる。
【００１４】また、図１０（ｂ）は、ゲートのミラー容
量が十分に充電されない程度の短い充電時間の後に、速
い速度で放電が行われる場合を示しており、ゲート容量
中の少ない電荷が瞬間的に放電されるので、時間Ｔ１の
期間中にＩＧＢＴ１０１がオフしてしまい、オンパルス
の時間が短くなるに従い、ｄｉ／ｄｔが高くなる傾向を
有している。なお、前述の如く近年ではスナバ回路を省
略する場合が有り、この場合には、大きな過電圧が発生
するとパワー素子を破壊してしまうという問題があっ
た。
量が十分に充電されない程度の短い充電時間の後に、速
い速度で放電が行われる場合を示しており、ゲート容量
中の少ない電荷が瞬間的に放電されるので、時間Ｔ１の
期間中にＩＧＢＴ１０１がオフしてしまい、オンパルス
の時間が短くなるに従い、ｄｉ／ｄｔが高くなる傾向を
有している。なお、前述の如く近年ではスナバ回路を省
略する場合が有り、この場合には、大きな過電圧が発生
するとパワー素子を破壊してしまうという問題があっ
た。
【００１５】また、これを回避するために制御プログラ
ムで短いパルスの入力を禁止する方法をとることができ
るが、この場合には、低出力時の制御性が悪化するか、
或いは、スイッチング周波数の高周波化を阻害する等の
問題が発生する。
ムで短いパルスの入力を禁止する方法をとることができ
るが、この場合には、低出力時の制御性が悪化するか、
或いは、スイッチング周波数の高周波化を阻害する等の
問題が発生する。
【００１６】本発明はこのような従来の課題を解決する
ためになされたものでであり、その目的とするところ
は、スイッチング速度を速くしながらスイッチング損失
を低減し、且つ、オフスイッチングの際の過電圧を低減
する回路において、短パルススイッチングの場合でも過
電圧の発生を防止することができる半導体駆動回路を提
供することにある。
ためになされたものでであり、その目的とするところ
は、スイッチング速度を速くしながらスイッチング損失
を低減し、且つ、オフスイッチングの際の過電圧を低減
する回路において、短パルススイッチングの場合でも過
電圧の発生を防止することができる半導体駆動回路を提
供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、ゲート信号のオン、オフ
に応じて、ゲート容量を充放電する機能を具備したパワ
ー半導体駆動回路において、パワー半導体素子のゲート
電圧と、予め設定された基準電圧とを比較する電圧比較
手段を有し、前記電圧比較手段にて、前記ゲート電圧が
前記基準電圧よりも大きいと判断された際には、前記ゲ
ート信号オフ時のゲート容量の放電速度を一定期間速く
するべく制御することを特徴とする。
め、請求項１に記載の発明は、ゲート信号のオン、オフ
に応じて、ゲート容量を充放電する機能を具備したパワ
ー半導体駆動回路において、パワー半導体素子のゲート
電圧と、予め設定された基準電圧とを比較する電圧比較
手段を有し、前記電圧比較手段にて、前記ゲート電圧が
前記基準電圧よりも大きいと判断された際には、前記ゲ
ート信号オフ時のゲート容量の放電速度を一定期間速く
するべく制御することを特徴とする。
【００１８】請求項２に記載の発明は、ゲート信号のオ
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート容量を
遅い速度で放電する第１のオフゲート回路と、前記ゲー
ト容量を速い速度で一定期間放電する第２のオフゲート
回路と、ヒステリシス特性を有し、前記パワー半導体素
子のゲート電圧と、予め設定された基準電圧とを比較す
るヒステリシスコンパレータと、を有し、前記ゲート信
号オフ時に前記第１のオフゲート回路を駆動させ、前記
ヒステリシスコンパレータにて、前記ゲート電圧が前記
基準電圧よりも高いと判定され、且つ、前記ゲート信号
がオフとされているときに、前記第２のオフゲート回路
を駆動させることを特徴とする。
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート容量を
遅い速度で放電する第１のオフゲート回路と、前記ゲー
ト容量を速い速度で一定期間放電する第２のオフゲート
回路と、ヒステリシス特性を有し、前記パワー半導体素
子のゲート電圧と、予め設定された基準電圧とを比較す
るヒステリシスコンパレータと、を有し、前記ゲート信
号オフ時に前記第１のオフゲート回路を駆動させ、前記
ヒステリシスコンパレータにて、前記ゲート電圧が前記
基準電圧よりも高いと判定され、且つ、前記ゲート信号
がオフとされているときに、前記第２のオフゲート回路
を駆動させることを特徴とする。
【００１９】請求項３に記載の発明は、前記ヒステリシ
スコンパレータにて、前記ゲート電圧の方が高いと判定
されたときの前記ヒステリシスコンパレータの出力信号
と、前記ゲート信号のオフ信号とを入力信号とし、当該
出力信号とオフ信号との両者が与えられたときに、前記
第２のオフゲート回路に駆動信号を出力する論理回路を
具備したことを特徴とする。
スコンパレータにて、前記ゲート電圧の方が高いと判定
されたときの前記ヒステリシスコンパレータの出力信号
と、前記ゲート信号のオフ信号とを入力信号とし、当該
出力信号とオフ信号との両者が与えられたときに、前記
第２のオフゲート回路に駆動信号を出力する論理回路を
具備したことを特徴とする。
【００２０】請求項４に記載の発明は、前記第２のオフ
ゲート回路のオン、オフを切り換えるスイッチング手段
を有し、該スイッチング手段は、前記ヒステリシスコン
パレータにて、前記ゲート電圧の方が高いと判定された
ときの出力信号が与えられた際に、前記第２のオフゲー
ト回路をオンとすることを特徴とする。
ゲート回路のオン、オフを切り換えるスイッチング手段
を有し、該スイッチング手段は、前記ヒステリシスコン
パレータにて、前記ゲート電圧の方が高いと判定された
ときの出力信号が与えられた際に、前記第２のオフゲー
ト回路をオンとすることを特徴とする。
【００２１】請求項５に記載の発明は、前記基準電圧
は、前記パワー半導体素子のゲートに発生するミラー容
量の充電電圧よりも高く設定した値であることを特徴と
する。
は、前記パワー半導体素子のゲートに発生するミラー容
量の充電電圧よりも高く設定した値であることを特徴と
する。
【００２２】請求項６に記載の発明は、ゲート信号のオ
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート信号が
オンとされ、且つ、前記半導体素子のミラー容量の充電
が終了した後のゲート電圧の上昇を検知する電圧検知手
段を有し、該電圧検知手段にてゲート電圧の上昇が検知
された際には、前記ゲート信号オフ時のゲート容量の放
電速度を一定期間速くするべく制御することを特徴とす
る。
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート信号が
オンとされ、且つ、前記半導体素子のミラー容量の充電
が終了した後のゲート電圧の上昇を検知する電圧検知手
段を有し、該電圧検知手段にてゲート電圧の上昇が検知
された際には、前記ゲート信号オフ時のゲート容量の放
電速度を一定期間速くするべく制御することを特徴とす
る。
【００２３】請求項７に記載の発明は、ゲート信号のオ
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート容量を
遅い速度で放電する第１のオフゲート回路と、前記ゲー
ト容量を速い速度で一定期間放電する第２のオフゲート
回路と、前記ゲート信号がオンとされた後、前記半導体
素子のゲート容量の充電電圧を保持するコンデンサと、
微小電圧を発生する直流電圧源と、前記コンデンサに蓄
積された電圧及び前記直流電圧源より出力される電圧と
を加算した電圧値と、前記ミラー容量の充電が終了した
後に上昇する前記ゲート電圧値と、を比較するコンパレ
ータと、を有し、前記ゲート信号オン時に、前記第１の
オフゲート回路を駆動させ、前記ゲート信号がオンとさ
れた後、前記コンパレータにて、前記ゲート電圧の方が
大きいと判定されたときに、前記第２のオフゲート回路
を駆動させることを特徴とする。
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート容量を
遅い速度で放電する第１のオフゲート回路と、前記ゲー
ト容量を速い速度で一定期間放電する第２のオフゲート
回路と、前記ゲート信号がオンとされた後、前記半導体
素子のゲート容量の充電電圧を保持するコンデンサと、
微小電圧を発生する直流電圧源と、前記コンデンサに蓄
積された電圧及び前記直流電圧源より出力される電圧と
を加算した電圧値と、前記ミラー容量の充電が終了した
後に上昇する前記ゲート電圧値と、を比較するコンパレ
ータと、を有し、前記ゲート信号オン時に、前記第１の
オフゲート回路を駆動させ、前記ゲート信号がオンとさ
れた後、前記コンパレータにて、前記ゲート電圧の方が
大きいと判定されたときに、前記第２のオフゲート回路
を駆動させることを特徴とする。
【００２４】請求項８に記載の発明は、ゲート信号のオ
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート信号が
オンとされてから、所定時間経過後に遅延信号を出力す
る遅延回路を有し、該遅延回路より遅延信号が与えられ
た際には、前記ゲート信号のオフ時のゲート容量の放電
速度を一定期間速くするべく制御することを特徴とす
る。
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート信号が
オンとされてから、所定時間経過後に遅延信号を出力す
る遅延回路を有し、該遅延回路より遅延信号が与えられ
た際には、前記ゲート信号のオフ時のゲート容量の放電
速度を一定期間速くするべく制御することを特徴とす
る。
【００２５】請求項９に記載の発明は、ゲート信号のオ
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート容量を
遅い速度で放電する第１のオフゲート回路と、前記ゲー
ト容量を速い速度で一定期間放電する第２のオフゲート
回路と、前記ゲート信号がオンとされてから、所定時間
経過後に遅延信号を出力する遅延回路と、を有し、前記
ゲート信号オフ時に、前記第１のオフゲート回路を駆動
させ、前記遅延回路より遅延信号が与えられたときに、
前記第２のオフゲート回路を駆動させることを特徴とす
る。
ン、オフに応じて、ゲート容量を充放電する機能を具備
したパワー半導体駆動回路において、前記ゲート容量を
遅い速度で放電する第１のオフゲート回路と、前記ゲー
ト容量を速い速度で一定期間放電する第２のオフゲート
回路と、前記ゲート信号がオンとされてから、所定時間
経過後に遅延信号を出力する遅延回路と、を有し、前記
ゲート信号オフ時に、前記第１のオフゲート回路を駆動
させ、前記遅延回路より遅延信号が与えられたときに、
前記第２のオフゲート回路を駆動させることを特徴とす
る。
【００２６】請求項１０に記載の発明は、前記遅延回路
にて設定される遅延時間は、前記パワー半導体素子のゲ
ート容量が充電するのに所要される時間に設定されるこ
とを特徴とする。
にて設定される遅延時間は、前記パワー半導体素子のゲ
ート容量が充電するのに所要される時間に設定されるこ
とを特徴とする。
【００２７】請求項１１に記載の発明は、前記パワー半
導体素子は、絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）であることを特徴とする。
導体素子は、絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）であることを特徴とする。
【００２８】
【発明の効果】請求項１及び請求項２の発明によれば、
ゲート信号がオンの期間中にミラー容量が十分に充電さ
れてゲート電圧がミラー容量充電電圧より高い基準電圧
を越えたことを電圧比較手段が検出した場合には、ゲー
ト信号のオフ時にゲート容量の放電の速度を一定期間だ
け速くし、スイッチング時間を短くしてスイッチング損
失を低減する。その後の期間では、放電の速度を遅くし
て過電圧が発生することを抑制し、パワー半導体素子の
破損を防止する。
ゲート信号がオンの期間中にミラー容量が十分に充電さ
れてゲート電圧がミラー容量充電電圧より高い基準電圧
を越えたことを電圧比較手段が検出した場合には、ゲー
ト信号のオフ時にゲート容量の放電の速度を一定期間だ
け速くし、スイッチング時間を短くしてスイッチング損
失を低減する。その後の期間では、放電の速度を遅くし
て過電圧が発生することを抑制し、パワー半導体素子の
破損を防止する。
【００２９】また、ミラー容量が十分に充電されないよ
うな短パルス駆動の場合には、ゲート電圧がミラー容量
充電電圧より高い基準電圧を越えないため、オフ時のゲ
ート容量の放電を遅い速度で行うことにより、過電圧の
発生を防止してパワー半導体素子の破壊を回避すること
ができる。
うな短パルス駆動の場合には、ゲート電圧がミラー容量
充電電圧より高い基準電圧を越えないため、オフ時のゲ
ート容量の放電を遅い速度で行うことにより、過電圧の
発生を防止してパワー半導体素子の破壊を回避すること
ができる。
【００３０】ゲートミラー容量を充電する期間はゲート
電圧値が平坦となるが、この電圧値はＩＧＢＴを流れる
主電流の大きさにより変動することが知られており、主
電流が大きい程その電圧値は高い。このため、ゲート電
圧と比較する基準電圧は、最大定格電流時のゲート電圧
が平坦になる値より大きな値に設定する。
電圧値が平坦となるが、この電圧値はＩＧＢＴを流れる
主電流の大きさにより変動することが知られており、主
電流が大きい程その電圧値は高い。このため、ゲート電
圧と比較する基準電圧は、最大定格電流時のゲート電圧
が平坦になる値より大きな値に設定する。
【００３１】また、主電流値が小さい程ミラー容量充電
時間も短くなるため、上記基準電圧をゲート電圧が上回
るまでの時間が短くなる。従って、ゲート信号が短パル
スの場合であっても、主電流が小さい場合は、主電流が
大きい場合に比べて第２のオフゲート回路が有効に動作
する。
時間も短くなるため、上記基準電圧をゲート電圧が上回
るまでの時間が短くなる。従って、ゲート信号が短パル
スの場合であっても、主電流が小さい場合は、主電流が
大きい場合に比べて第２のオフゲート回路が有効に動作
する。
【００３２】請求項３、請求項４の発明によれば、ゲー
ト信号がオフする前に第２オフゲート回路の動作／非動
作を判断できるため、ゲート電圧の検出と判断を行う回
路部分は特別高速の処理回路を必要とせず、簡単な回路
で安価に構成することができる。
ト信号がオフする前に第２オフゲート回路の動作／非動
作を判断できるため、ゲート電圧の検出と判断を行う回
路部分は特別高速の処理回路を必要とせず、簡単な回路
で安価に構成することができる。
【００３３】請求項５の発明によれば、基準電圧がミラ
ー容量の充電電圧よりも高い電圧に設定されるので、確
実に第２のオフゲート回路の動作、及び非動作を制御す
ることができる。
ー容量の充電電圧よりも高い電圧に設定されるので、確
実に第２のオフゲート回路の動作、及び非動作を制御す
ることができる。
【００３４】請求項６、請求項７の発明によれば、オン
ゲート信号が出力された後の、２回目のゲート電圧が上
昇するとき（充電容量まで上昇するときが１回目、その
後の上昇を２回目とする）を検出して、ゲート信号のオ
フ時にゲート容量の放電の速度を一定期間だけ速くし、
その後の期間では放電の速度を遅くするため、スイッチ
ング時間を短くしてスイッチング損失を低減し、且つ、
過電圧が発生することを抑制している。
ゲート信号が出力された後の、２回目のゲート電圧が上
昇するとき（充電容量まで上昇するときが１回目、その
後の上昇を２回目とする）を検出して、ゲート信号のオ
フ時にゲート容量の放電の速度を一定期間だけ速くし、
その後の期間では放電の速度を遅くするため、スイッチ
ング時間を短くしてスイッチング損失を低減し、且つ、
過電圧が発生することを抑制している。
【００３５】また、オンゲート信号が出力された後の、
２回目のゲート電圧が上昇するときを検出しない場合
は、オフ時のゲート容量の放電を遅い速度で行うことに
より、過電圧の発生を防止して素子の破壊を回避でき
る。
２回目のゲート電圧が上昇するときを検出しない場合
は、オフ時のゲート容量の放電を遅い速度で行うことに
より、過電圧の発生を防止して素子の破壊を回避でき
る。
【００３６】更に、２回目のゲート電圧の上昇は、主電
流の大きさによってその電圧値も上昇開始までのミラー
容量の充電時間も変動するが、本発明では、ミラー容量
の充電が終了してゲート電圧が上昇する点を検出するた
め、主電流の大きさによるゲート電圧の影響を受けず
に、確実にミラー容量の充電終了を検出することができ
る。また、ミラー容量の充電終了を検出する構成として
いるため、主電流値が小さくなってミラー容量充電時間
が短くなった場合であっても、第２のオフゲート回路が
有効に動作する。
流の大きさによってその電圧値も上昇開始までのミラー
容量の充電時間も変動するが、本発明では、ミラー容量
の充電が終了してゲート電圧が上昇する点を検出するた
め、主電流の大きさによるゲート電圧の影響を受けず
に、確実にミラー容量の充電終了を検出することができ
る。また、ミラー容量の充電終了を検出する構成として
いるため、主電流値が小さくなってミラー容量充電時間
が短くなった場合であっても、第２のオフゲート回路が
有効に動作する。
【００３７】請求項８〜請求項１０の発明によれば、最
大定格電流時のミラー容量を充電するために所要する時
間を、遅延回路の遅延時間として設定する。従って、オ
ンパルスが十分長く、ミラー容量の充電が確実に終了す
る場合には、遅延設定時間を経過した後に遅延回路の出
力がオンとなるため、ゲートオフ時には、第２のオフゲ
ート回路が動作する。よって、ゲート容量の放電速度が
一定期間速くなり、スイッチング時間を短くすることが
できる。他方、オンパルスが遅延設定時間よりも短く、
ミラー容量の充電が終了しない場合には、遅延回路の出
力がオフとなり、第２のオフゲート回路が動作しないの
で、ゲート容量の放電速度は遅く、過電圧を抑制するこ
とができる。
大定格電流時のミラー容量を充電するために所要する時
間を、遅延回路の遅延時間として設定する。従って、オ
ンパルスが十分長く、ミラー容量の充電が確実に終了す
る場合には、遅延設定時間を経過した後に遅延回路の出
力がオンとなるため、ゲートオフ時には、第２のオフゲ
ート回路が動作する。よって、ゲート容量の放電速度が
一定期間速くなり、スイッチング時間を短くすることが
できる。他方、オンパルスが遅延設定時間よりも短く、
ミラー容量の充電が終了しない場合には、遅延回路の出
力がオフとなり、第２のオフゲート回路が動作しないの
で、ゲート容量の放電速度は遅く、過電圧を抑制するこ
とができる。
【００３８】
【発明の実施の形態】以下、本発明に係るパワー半導体
駆動回路の実施形態を図面に基づいて説明する。図１
は、第１の実施形態に係るパワー半導体駆動回路の構成
を示す回路図である。
駆動回路の実施形態を図面に基づいて説明する。図１
は、第１の実施形態に係るパワー半導体駆動回路の構成
を示す回路図である。
【００３９】同図に示すように、該パワー半導体駆動回
路３０は、スイッチング動作用のＩＧＢＴ（パワー半導
体素子）１と、該ＩＧＢＴ１を駆動させるためのゲート
駆動電源３と、を具備している。ＩＧＢＴ１のエミッ
タ、コレクタ間には、逆並列にフリーホイールダイオー
ド２が接続されている。
路３０は、スイッチング動作用のＩＧＢＴ（パワー半導
体素子）１と、該ＩＧＢＴ１を駆動させるためのゲート
駆動電源３と、を具備している。ＩＧＢＴ１のエミッ
タ、コレクタ間には、逆並列にフリーホイールダイオー
ド２が接続されている。
【００４０】ゲート駆動電源３の低電位側（マイナス
側）は、ＩＧＢＴ１のエミッタ端子に接続されており、
更に、該電源３の高電位側（プラス側）と低電位側との
間には、オンゲート回路４，ゲート抵抗７，高抵抗値の
ゲート抵抗８，及び第１のオフゲート回路５の直列接続
回路が接続されている。同様に、ゲート駆動電源３の高
電位側と低電位側との間には、分圧抵抗１１と分圧抵抗
１２の直接接続回路が接続されている。
側）は、ＩＧＢＴ１のエミッタ端子に接続されており、
更に、該電源３の高電位側（プラス側）と低電位側との
間には、オンゲート回路４，ゲート抵抗７，高抵抗値の
ゲート抵抗８，及び第１のオフゲート回路５の直列接続
回路が接続されている。同様に、ゲート駆動電源３の高
電位側と低電位側との間には、分圧抵抗１１と分圧抵抗
１２の直接接続回路が接続されている。
【００４１】ゲート抵抗７とゲート抵抗８との接続点
は、ＩＧＢＴ１のゲート端子に接続され、更に、該ゲー
ト端子は、低抵抗値のゲート抵抗９、及び第２のオフゲ
ート回路６を介して、ＩＧＢＴ１のエミッタ端子（ゲー
ト駆動電源３の低電位側）に接続されている。
は、ＩＧＢＴ１のゲート端子に接続され、更に、該ゲー
ト端子は、低抵抗値のゲート抵抗９、及び第２のオフゲ
ート回路６を介して、ＩＧＢＴ１のエミッタ端子（ゲー
ト駆動電源３の低電位側）に接続されている。
【００４２】また、ＩＧＢＴ１のゲート端子は、ヒステ
リシスコンパレータ（電圧比較手段）１０の一方の入力
端（正入力）に接続され、該ヒステリシスコンパレータ
１０の他方の入力端（負入力）は、分圧抵抗１１と分圧
抵抗１２との接続点に接続されている。
リシスコンパレータ（電圧比較手段）１０の一方の入力
端（正入力）に接続され、該ヒステリシスコンパレータ
１０の他方の入力端（負入力）は、分圧抵抗１１と分圧
抵抗１２との接続点に接続されている。
【００４３】ヒステリシスコンパレータ１０の出力端
は、インバータ１３を介して２入力のオア回路（論理回
路）１４の一方の入力端に接続され、該オア回路１４の
他方の入力端は、ゲート信号Ｓ１の入力端子と接続され
ている。更に、この入力端子は、オンゲート回路４，及
び第１のオフゲート回路５の入力端と接続されている。
は、インバータ１３を介して２入力のオア回路（論理回
路）１４の一方の入力端に接続され、該オア回路１４の
他方の入力端は、ゲート信号Ｓ１の入力端子と接続され
ている。更に、この入力端子は、オンゲート回路４，及
び第１のオフゲート回路５の入力端と接続されている。
【００４４】第２のオフゲート回路６は、例えば、図２
（ａ）に示す如くのトランジスタＴＲ１，抵抗Ｒ１，及
びコンデンサＣ１にて構成されている。また、第２のオ
フゲート回路６は、同図（ｂ）に示すように、抵抗トラ
ンジスタＴＲ２，抵抗Ｒ２，コンデンサＣ２で構成する
こともできる。
（ａ）に示す如くのトランジスタＴＲ１，抵抗Ｒ１，及
びコンデンサＣ１にて構成されている。また、第２のオ
フゲート回路６は、同図（ｂ）に示すように、抵抗トラ
ンジスタＴＲ２，抵抗Ｒ２，コンデンサＣ２で構成する
こともできる。
【００４５】次に、上述のように構成された第１の実施
形態の動作について説明する。図３は、本実施形態に係
るパワー半導体駆動回路３０の動作を示すタイミングチ
ャートであり、同図（ａ）は、ＩＧＢＴ１のゲートオン
パルスが長い場合、同図（ｂ）は、ゲートオンパルスが
短い場合をそれぞれ示している。
形態の動作について説明する。図３は、本実施形態に係
るパワー半導体駆動回路３０の動作を示すタイミングチ
ャートであり、同図（ａ）は、ＩＧＢＴ１のゲートオン
パルスが長い場合、同図（ｂ）は、ゲートオンパルスが
短い場合をそれぞれ示している。
【００４６】まず、同図（ａ）を参照して、ゲートオン
パルスが長い場合の動作について説明する。図３（ａ）
の（イ）に示すように、ゲート信号Ｓ１が時刻ｔ１にて
オンとされると、（ロ）に示すように、ＩＧＢＴ１のゲ
ート電圧Ｖｇが立ち上がる。そして、ミラー容量の充電
が始まると該ゲート電圧Ｖｇは、時間の経過に対して平
坦な値を示す。その後、時刻ｔ２にてミラー容量の充電
が終了すると、ゲート電圧は再び上昇を開始し、ゲート
駆動電源３の電圧に到達する。
パルスが長い場合の動作について説明する。図３（ａ）
の（イ）に示すように、ゲート信号Ｓ１が時刻ｔ１にて
オンとされると、（ロ）に示すように、ＩＧＢＴ１のゲ
ート電圧Ｖｇが立ち上がる。そして、ミラー容量の充電
が始まると該ゲート電圧Ｖｇは、時間の経過に対して平
坦な値を示す。その後、時刻ｔ２にてミラー容量の充電
が終了すると、ゲート電圧は再び上昇を開始し、ゲート
駆動電源３の電圧に到達する。
【００４７】ここで、ヒステリシスコンパレータ１０に
て設定する２つのしきい値のうち、高い方のしきい値
を、ゲート電圧の平坦部の電圧値より高い値に設定する
と、（ロ）に示すように、ゲート電圧Ｖｇがこのしきい
値よりも低い場合（時刻ｔ１〜ｔ２の間）には、（ハ）
に示すように、ヒステリシスコンパレータ１０の出力信
号はＬレベルとなり、ゲート電圧Ｖｇがしきい値より高
い場合（時刻ｔ２以後）には、ヒステリシスコンパレー
タ１０の出力信号はＨレベルとなる。
て設定する２つのしきい値のうち、高い方のしきい値
を、ゲート電圧の平坦部の電圧値より高い値に設定する
と、（ロ）に示すように、ゲート電圧Ｖｇがこのしきい
値よりも低い場合（時刻ｔ１〜ｔ２の間）には、（ハ）
に示すように、ヒステリシスコンパレータ１０の出力信
号はＬレベルとなり、ゲート電圧Ｖｇがしきい値より高
い場合（時刻ｔ２以後）には、ヒステリシスコンパレー
タ１０の出力信号はＨレベルとなる。
【００４８】次に、ゲート信号Ｓ１がオフとされると、
（ニ）に示すように、第１のオフゲート回路５が動作を
開始して、ＩＧＢＴ１のゲート容量を放電する。また、
ヒステリシスコンパレータ１０の出力信号は、インバー
タ１３により反転されてオア回路１４の一方の入力端に
Ｌレベル信号を与えているので、該ヒステリシスコンパ
レータ１０の他方の入力端子にゲート信号Ｓ１のオフ信
号が入力されることによりオア回路１４の出力信号がＬ
レベルとなる。これにより、（ホ）に示す第２のオフゲ
ート回路６が動作を開始する。
（ニ）に示すように、第１のオフゲート回路５が動作を
開始して、ＩＧＢＴ１のゲート容量を放電する。また、
ヒステリシスコンパレータ１０の出力信号は、インバー
タ１３により反転されてオア回路１４の一方の入力端に
Ｌレベル信号を与えているので、該ヒステリシスコンパ
レータ１０の他方の入力端子にゲート信号Ｓ１のオフ信
号が入力されることによりオア回路１４の出力信号がＬ
レベルとなる。これにより、（ホ）に示す第２のオフゲ
ート回路６が動作を開始する。
【００４９】第２のオフゲート回路６は、一定の時間Ｔ
１（即ち、時刻ｔ３〜ｔ４）の間、速い速度でゲート容
量を放電し、設定時間Ｔ１が経過すると動作を停止す
る。その後は（時刻ｔ４以後は）、第１のオフゲート回
路５によりゲート容量は遅い速度で放電されるため、
（ヘ）に示すように、オフ時のエミッタ・コレクタ電圧
Ｖceの過電圧は小さく抑えられる。
１（即ち、時刻ｔ３〜ｔ４）の間、速い速度でゲート容
量を放電し、設定時間Ｔ１が経過すると動作を停止す
る。その後は（時刻ｔ４以後は）、第１のオフゲート回
路５によりゲート容量は遅い速度で放電されるため、
（ヘ）に示すように、オフ時のエミッタ・コレクタ電圧
Ｖceの過電圧は小さく抑えられる。
【００５０】また、ヒステリシスコンパレータ１０の低
い方のしきい値を、ゲート電圧Ｖｇの平坦部の電圧値よ
りも十分低い値に設定しておくと、ゲート信号Ｓ１がオ
フされてゲート電圧Ｖｇの低下によって、ヒステリシス
コンパレータ１０の低い方のしきい値より低くなると、
出力はＬレベルとなり（時刻ｔ５）、オア回路１４の出
力信号はＨレベルとなる。
い方のしきい値を、ゲート電圧Ｖｇの平坦部の電圧値よ
りも十分低い値に設定しておくと、ゲート信号Ｓ１がオ
フされてゲート電圧Ｖｇの低下によって、ヒステリシス
コンパレータ１０の低い方のしきい値より低くなると、
出力はＬレベルとなり（時刻ｔ５）、オア回路１４の出
力信号はＨレベルとなる。
【００５１】こうして、ゲートオンパルスが長い場合に
おいて、エミッタ・コレクタ間に発生する過電圧を防止
することができる。
おいて、エミッタ・コレクタ間に発生する過電圧を防止
することができる。
【００５２】次に、図３（ｂ）を参照して、ゲートオン
パルスが短い場合について説明する。図３（ｂ）の
（イ）に示すように、時刻ｔ１１にてゲート信号Ｓ１が
オンとされると、（ロ）に示すように、ＩＧＢＴ１のゲ
ート電圧Ｖｇが立ち上がり、ミラー容量の充電が開始さ
れる。このとき、ミラー容量の充電が終了する前にゲー
ト信号Ｓ１がオフとされている（時刻ｔ１２）。
パルスが短い場合について説明する。図３（ｂ）の
（イ）に示すように、時刻ｔ１１にてゲート信号Ｓ１が
オンとされると、（ロ）に示すように、ＩＧＢＴ１のゲ
ート電圧Ｖｇが立ち上がり、ミラー容量の充電が開始さ
れる。このとき、ミラー容量の充電が終了する前にゲー
ト信号Ｓ１がオフとされている（時刻ｔ１２）。
【００５３】この場合、ゲート電圧Ｖｇがヒステリシス
コンパレータ１０にて設定されている高い方のしきい値
電圧を超えることがないため、（ハ）に示すように、ヒ
ステリシスコンパレータ１０はＬレベルの信号を出力し
続け、オア回路１４の出力信号は、Ｈレベルのままを維
持する。
コンパレータ１０にて設定されている高い方のしきい値
電圧を超えることがないため、（ハ）に示すように、ヒ
ステリシスコンパレータ１０はＬレベルの信号を出力し
続け、オア回路１４の出力信号は、Ｈレベルのままを維
持する。
【００５４】このため、ゲート信号Ｓ１がオフとなって
も、オア回路１４の出力はＨレベルを保持して、（ホ）
に示すように、第２のオフゲート回路６は動作せず、第
１のオフゲート回路５のみが動作して、遅い速度でＩＧ
ＢＴ１のゲート容量を放電する。
も、オア回路１４の出力はＨレベルを保持して、（ホ）
に示すように、第２のオフゲート回路６は動作せず、第
１のオフゲート回路５のみが動作して、遅い速度でＩＧ
ＢＴ１のゲート容量を放電する。
【００５５】その結果、ゲート信号Ｓ１のオフ時のスイ
ッチング時間は通常より長くなるものの、エミッタ・コ
レクタ間に発生する過電圧を抑制して素子の破損を防止
することができる。
ッチング時間は通常より長くなるものの、エミッタ・コ
レクタ間に発生する過電圧を抑制して素子の破損を防止
することができる。
【００５６】また、ゲート信号Ｓ１がオフとなる前に、
第２のオフゲート回路６の動作を判断することができる
ため、ゲート電圧Ｖｇの検出と判断を行なう回路部分は
特別高速の処理回路を必要とせず、簡単なコンパレータ
と演算回路で構成することができる。
第２のオフゲート回路６の動作を判断することができる
ため、ゲート電圧Ｖｇの検出と判断を行なう回路部分は
特別高速の処理回路を必要とせず、簡単なコンパレータ
と演算回路で構成することができる。
【００５７】次に、本発明の第２の実施形態について説
明する。図４は、第２の実施形態に係るパワー半導体駆
動回路３１の構成を示す回路図である。同図に示す回路
３１は、図１に示した回路３０と比較して、重複する部
分があるため、両者の相違する部分についての構成のみ
を説明する。
明する。図４は、第２の実施形態に係るパワー半導体駆
動回路３１の構成を示す回路図である。同図に示す回路
３１は、図１に示した回路３０と比較して、重複する部
分があるため、両者の相違する部分についての構成のみ
を説明する。
【００５８】即ち、第２の実施形態に係るパワー半導体
駆動回路３１は、図１に示したインバータ１３、及びオ
ア回路１４を具備していない。また、第２のオフゲート
回路６と、ＩＧＢＴ１のエミッタ端子との間には、スイ
ッチ（スイッチング手段）１５が設けられており、該ス
イッチ１５は、ヒステリシスコンパレータ１０の出力信
号に応じて、オン、オフが制御される構成とされてい
る。即ち、該スイッチ１５は、ヒステリシスコンパレー
タ１０の出力信号がＨレベルのときにオンとなり、Ｌレ
ベルのときにオフとなる。そして、このような構成にお
いても、ヒステリシスコンパレータ１０の出力信号がＨ
レベルとなったときに、第２のオフゲート回路６が動作
するので、第１の実施形態と同様の効果を得ることがで
きる。
駆動回路３１は、図１に示したインバータ１３、及びオ
ア回路１４を具備していない。また、第２のオフゲート
回路６と、ＩＧＢＴ１のエミッタ端子との間には、スイ
ッチ（スイッチング手段）１５が設けられており、該ス
イッチ１５は、ヒステリシスコンパレータ１０の出力信
号に応じて、オン、オフが制御される構成とされてい
る。即ち、該スイッチ１５は、ヒステリシスコンパレー
タ１０の出力信号がＨレベルのときにオンとなり、Ｌレ
ベルのときにオフとなる。そして、このような構成にお
いても、ヒステリシスコンパレータ１０の出力信号がＨ
レベルとなったときに、第２のオフゲート回路６が動作
するので、第１の実施形態と同様の効果を得ることがで
きる。
【００５９】次に、本発明の第３の実施形態について説
明する。図５は、第３の実施形態に係るパワー半導体駆
動回路３２の構成を示す回路図である。ここでは、ゲー
ト抵抗の切り換え回路は、上述した第１、第２実施例と
同様とし、検出方法に関しての説明を行なう。
明する。図５は、第３の実施形態に係るパワー半導体駆
動回路３２の構成を示す回路図である。ここでは、ゲー
ト抵抗の切り換え回路は、上述した第１、第２実施例と
同様とし、検出方法に関しての説明を行なう。
【００６０】図５に示す符号１６はコンデンサであり、
該コンデンサ１６の一方の端子がＩＧＢＴ１のエミッタ
端子に接続され、他方の端子にはＩＧＢＴ１のゲート端
子との間にスイッチングトランジスタ１７を介して接続
される。
該コンデンサ１６の一方の端子がＩＧＢＴ１のエミッタ
端子に接続され、他方の端子にはＩＧＢＴ１のゲート端
子との間にスイッチングトランジスタ１７を介して接続
される。
【００６１】スイッチングトランジスタ１７には、該ス
イッチングトランジスタ１７に対して並列に、ダイオー
ド１８が接続されている。また、該スイッチングトラン
ジスタ１７のゲート端子には、図示しないパルス信号発
振器からの高周波オン、オフ信号が入力されているもの
とする。
イッチングトランジスタ１７に対して並列に、ダイオー
ド１８が接続されている。また、該スイッチングトラン
ジスタ１７のゲート端子には、図示しないパルス信号発
振器からの高周波オン、オフ信号が入力されているもの
とする。
【００６２】コンデンサ１６の他方の端子には、定電圧
源（直流電圧源）１９の低電位（マイナス）端子が接続
され、定電圧源１９の高電位（プラス）端子は、コンパ
レータ２０の負側入力端子に接続されている。また、コ
ンパレータ２０の正側入力端子はＩＧＢＴ１のゲート端
子に接続されている。該コンパレータ２０の出力端子
は、図１または図４に示した第２のオフゲート回路６
（図５では、図示を省略している）の入力端子に接続さ
れている。
源（直流電圧源）１９の低電位（マイナス）端子が接続
され、定電圧源１９の高電位（プラス）端子は、コンパ
レータ２０の負側入力端子に接続されている。また、コ
ンパレータ２０の正側入力端子はＩＧＢＴ１のゲート端
子に接続されている。該コンパレータ２０の出力端子
は、図１または図４に示した第２のオフゲート回路６
（図５では、図示を省略している）の入力端子に接続さ
れている。
【００６３】次に、第３の実施形態の動作について説明
する。スイッチングトランジスタ１７のゲート端子にオ
ン信号が入力されると、コンデンサ１６はＩＧＢＴ１の
ゲート端子とエミッタ端子に対して並列に接続される。
いま、ＩＧＢＴ１のゲート端子にオン信号が印加された
場合を考える。
する。スイッチングトランジスタ１７のゲート端子にオ
ン信号が入力されると、コンデンサ１６はＩＧＢＴ１の
ゲート端子とエミッタ端子に対して並列に接続される。
いま、ＩＧＢＴ１のゲート端子にオン信号が印加された
場合を考える。
【００６４】ＩＧＢＴ１のゲート電圧が上昇するにつれ
て、スイッチングトランジスタ１７がオンしている期間
だけ、コンデンサ１６がゲート電圧と同じ電位に充電さ
れ、オフの期間はその電位が保持される。また、定電圧
源１９は、微小な電圧値とし、コンデンサ１６の電圧よ
り僅かに大きな電圧値がコンパレータ２０の負側入力端
子に入力される。
て、スイッチングトランジスタ１７がオンしている期間
だけ、コンデンサ１６がゲート電圧と同じ電位に充電さ
れ、オフの期間はその電位が保持される。また、定電圧
源１９は、微小な電圧値とし、コンデンサ１６の電圧よ
り僅かに大きな電圧値がコンパレータ２０の負側入力端
子に入力される。
【００６５】コンパレータ２０の正側入力端子には、ゲ
ート電圧が入力されているため、ゲート電圧の上昇が大
きく、スイッチングトランジスタ１７のオフ期間に定電
圧源１９の電圧値より大きな上昇率であれば、コンパレ
ータ２０の出力はＨレベルとなる。また、これとは反対
に、ＩＧＢＴ１のゲート電圧Ｖｇが減少しているとき、
或いは電圧Ｖｇが変化しないときは、コンデンサ１６の
電圧に定電圧を加算した電圧値の方が、ゲート電圧値Ｖ
ｇより大きくなるため、コンパレータ２０の出力はＬレ
ベルとなる。
ート電圧が入力されているため、ゲート電圧の上昇が大
きく、スイッチングトランジスタ１７のオフ期間に定電
圧源１９の電圧値より大きな上昇率であれば、コンパレ
ータ２０の出力はＨレベルとなる。また、これとは反対
に、ＩＧＢＴ１のゲート電圧Ｖｇが減少しているとき、
或いは電圧Ｖｇが変化しないときは、コンデンサ１６の
電圧に定電圧を加算した電圧値の方が、ゲート電圧値Ｖ
ｇより大きくなるため、コンパレータ２０の出力はＬレ
ベルとなる。
【００６６】即ち、本回路によりＩＧＢＴ１のゲート電
圧Ｖｇが下降、もしくは一定電圧値から上昇に転じる瞬
間を検出することができる。このため、ゲート信号がオ
ンとなり、ミラー容量が十分に充電される場合は、コン
パレータ２０の出力が２回Ｈレベルとなり、ミラー容量
の充電が不十分の場合はコンパレータ出力は１回だけＨ
レベルとなるので、２回目のＨレベルのみを検出して第
２のオフゲート回路６を動作させるようにすれば良い。
圧Ｖｇが下降、もしくは一定電圧値から上昇に転じる瞬
間を検出することができる。このため、ゲート信号がオ
ンとなり、ミラー容量が十分に充電される場合は、コン
パレータ２０の出力が２回Ｈレベルとなり、ミラー容量
の充電が不十分の場合はコンパレータ出力は１回だけＨ
レベルとなるので、２回目のＨレベルのみを検出して第
２のオフゲート回路６を動作させるようにすれば良い。
【００６７】なお、ゲート電圧をコンデンサへ蓄える方
法は、スイッチングトランジスタとダイオードの組み合
わせに限定されるものではなく、例えばトランスファー
ゲートなどを用いてもよく、本発明の趣旨に対応する方
法が適用できる。
法は、スイッチングトランジスタとダイオードの組み合
わせに限定されるものではなく、例えばトランスファー
ゲートなどを用いてもよく、本発明の趣旨に対応する方
法が適用できる。
【００６８】次に、本発明の第４の実施形態について説
明する。図６は、第４の実施形態に係るパワー半導体駆
動回路の構成を示すブロック図である。同図に示すパワ
ー半導体駆動回路３３は、図１に示した回路と比較し
て、遅延回路２１を有している点、及び抵抗１１，１
２、及びヒステリシスコンパレータ１０を具備していな
い点で相違している。
明する。図６は、第４の実施形態に係るパワー半導体駆
動回路の構成を示すブロック図である。同図に示すパワ
ー半導体駆動回路３３は、図１に示した回路と比較し
て、遅延回路２１を有している点、及び抵抗１１，１
２、及びヒステリシスコンパレータ１０を具備していな
い点で相違している。
【００６９】遅延回路２１の入力端には、ゲート信号Ｓ
１の入力端子が接続され、且つ、該遅延回路２１の出力
端子は、インバータ１３に接続されている。
１の入力端子が接続され、且つ、該遅延回路２１の出力
端子は、インバータ１３に接続されている。
【００７０】そして、ゲート信号Ｓ１の立ち上がりを検
出すると、遅延回路２１により一定時間経過した後、該
遅延回路２１の出力端子からオン信号が出力される。こ
の出力信号がオンの場合は、ゲートオフ信号により、第
２のオフゲート回路６が動作可能となる。
出すると、遅延回路２１により一定時間経過した後、該
遅延回路２１の出力端子からオン信号が出力される。こ
の出力信号がオンの場合は、ゲートオフ信号により、第
２のオフゲート回路６が動作可能となる。
【００７１】また、図７は、ＩＧＢＴ１に流れる主電流
の大きさ毎の、ＩＧＢＴ１のゲート電圧Ｖｇの時間変化
を示す特性図であり、同図から、電流値が大きいほど、
ＩＧＢＴ１のゲートミラー容量を充電するために要する
時間が長くなることが分かっている。従って、最大定格
電流時のミラー容量を充電する時間を、遅延回路２１の
遅延時間に設定する。そして、遅延設定時間よりも長い
オンパルスの場合は、遅延回路２１の出力がオンとなる
ため、第２のオフゲート回路６が動作して、ゲート容量
の放電速度を一定期間速くすることができ、スイッチン
グ時間を短くすることができる。また、遅延設定時間よ
り短いオンパルスの場合は、遅延回路２１の出力がオフ
であるため、第２のオフゲート回路６が動作せず、ゲー
ト容量の放電速度は遅く、過電圧が抑制される。
の大きさ毎の、ＩＧＢＴ１のゲート電圧Ｖｇの時間変化
を示す特性図であり、同図から、電流値が大きいほど、
ＩＧＢＴ１のゲートミラー容量を充電するために要する
時間が長くなることが分かっている。従って、最大定格
電流時のミラー容量を充電する時間を、遅延回路２１の
遅延時間に設定する。そして、遅延設定時間よりも長い
オンパルスの場合は、遅延回路２１の出力がオンとなる
ため、第２のオフゲート回路６が動作して、ゲート容量
の放電速度を一定期間速くすることができ、スイッチン
グ時間を短くすることができる。また、遅延設定時間よ
り短いオンパルスの場合は、遅延回路２１の出力がオフ
であるため、第２のオフゲート回路６が動作せず、ゲー
ト容量の放電速度は遅く、過電圧が抑制される。
【００７２】このようにして、第４の実施形態に係るパ
ワー半導体駆動回路３３についても、前述した第１の実
施形態と同様に、コレクタ、エミッタ間に発生する過電
圧を防止することができる。
ワー半導体駆動回路３３についても、前述した第１の実
施形態と同様に、コレクタ、エミッタ間に発生する過電
圧を防止することができる。
【図１】本発明に係るパワー半導体駆動回路の、第１の
実施形態の構成を示す回路図である。
実施形態の構成を示す回路図である。
【図２】図１に示した第２のオフゲート回路の具体的な
構成を示す回路図である。
構成を示す回路図である。
【図３】第１の実施形態に係るパワー半導体駆動回路
の、各部の動作を示すタイミングチャートである。
の、各部の動作を示すタイミングチャートである。
【図４】本発明に係るパワー半導体駆動回路の、第２の
実施形態の構成を示す回路図である。
実施形態の構成を示す回路図である。
【図５】本発明に係るパワー半導体駆動回路の、第３の
実施形態の構成を示す回路図である。
実施形態の構成を示す回路図である。
【図６】本発明に係るパワー半導体駆動回路の、第４の
実施形態の構成を示す回路図である。
実施形態の構成を示す回路図である。
【図７】ＩＧＢＴに流れる主電流の大きさ毎の、ＩＧＢ
Ｔのゲート電圧Ｖｇの時間変化を示す特性図である。
Ｔのゲート電圧Ｖｇの時間変化を示す特性図である。
【図８】従来におけるパワー半導体駆動回路の構成を示
す回路図である。
す回路図である。
【図９】従来におけるパワー半導体を用いたときの、Ｖ
ce、Ｖｇ、及びゲートオン時間に対するＶceの変化を示
す特性図である。
ce、Ｖｇ、及びゲートオン時間に対するＶceの変化を示
す特性図である。
【図１０】従来におけるパワー半導体駆動回路の、各部
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
１ ＩＧＢＴ（パワー半導体素子）
２ フリーホイールダイオード
３ ゲート駆動電源
４ オンゲート回路
５ 第１のオフゲート回路
６ 第２のオフゲート回路
７ ゲート抵抗
８ ゲート抵抗（高抵抗値）
９ ゲート抵抗（低抵抗値）
１０ ヒステリシスコンパレータ（電圧比較手段）
１１，１２ 分圧抵抗
１３ インバータ
１４ オア回路（論理回路）
１５ スイッチ（スイッチング手段）
１６ コンデンサ
１７ スイッチングトランジスタ
１８ ダイオード
１９ 定電圧源（直流電圧源）
２０ コンパレータ
２１ 遅延回路
３０，３１，３２，３３ パワー半導体駆動回路
Claims (11)
- 【請求項１】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、 パワー半導体素子のゲート電圧と、予め設定された基準
電圧とを比較する電圧比較手段を有し、 前記電圧比較手段にて、前記ゲート電圧が前記基準電圧
よりも大きいと判断された際には、前記ゲート信号オフ
時のゲート容量の放電速度を一定期間速くするべく制御
することを特徴とするパワー半導体駆動回路。 - 【請求項２】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、 前記ゲート容量を遅い速度で放電する第１のオフゲート
回路と、 前記ゲート容量を速い速度で一定期間放電する第２のオ
フゲート回路と、 ヒステリシス特性を有し、前記パワー半導体素子のゲー
ト電圧と、予め設定された基準電圧とを比較するヒステ
リシスコンパレータと、を有し、 前記ゲート信号オフ時に前記第１のオフゲート回路を駆
動させ、前記ヒステリシスコンパレータにて、前記ゲー
ト電圧が前記基準電圧よりも高いと判定され、且つ、前
記ゲート信号がオフとされているときに、前記第２のオ
フゲート回路を駆動させることを特徴とするパワー半導
体駆動回路。 - 【請求項３】 前記ヒステリシスコンパレータにて、前
記ゲート電圧の方が高いと判定されたときの前記ヒステ
リシスコンパレータの出力信号と、前記ゲート信号のオ
フ信号とを入力信号とし、当該出力信号とオフ信号との
両者が与えられたときに、前記第２のオフゲート回路に
駆動信号を出力する論理回路を具備したことを特徴とす
る請求項２に記載のパワー半導体駆動回路。 - 【請求項４】 前記第２のオフゲート回路のオン、オフ
を切り換えるスイッチング手段を有し、該スイッチング
手段は、前記ヒステリシスコンパレータにて、前記ゲー
ト電圧の方が高いと判定されたときの出力信号が与えら
れた際に、前記第２のオフゲート回路をオンとすること
を特徴とする請求項２に記載のパワー半導体駆動回路。 - 【請求項５】 前記基準電圧は、前記パワー半導体素子
のゲートに発生するミラー容量の充電電圧よりも高く設
定した値であることを特徴とする請求項１〜請求項４の
いずれか１項に記載のパワー半導体駆動回路。 - 【請求項６】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、 前記ゲート信号がオンとされ、且つ、前記半導体素子の
ミラー容量の充電が終了した後のゲート電圧の上昇を検
知する電圧検知手段を有し、 該電圧検知手段にてゲート電圧の上昇が検知された際に
は、前記ゲート信号オフ時のゲート容量の放電速度を速
くするべく制御することを特徴とするパワー半導体駆動
回路。 - 【請求項７】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、 前記ゲート容量を遅い速度で放電する第１のオフゲート
回路と、 前記ゲート容量を速い速度で一定期間放電する第２のオ
フゲート回路と、 前記ゲート信号がオンとされた後、前記半導体素子のゲ
ート容量の充電電圧を保持するコンデンサと、 微小電圧を発生する直流電圧源と、 前記コンデンサに蓄積された電圧及び前記直流電圧源よ
り出力される電圧とを加算した電圧値と、前記ゲートに
発生するミラー容量の充電が終了した後に上昇する前記
ゲート電圧値と、を比較するコンパレータと、を有し、 前記ゲート信号オン時に、前記第１のオフゲート回路を
駆動させ、前記ゲート信号がオンとされた後、前記コン
パレータにて、前記ゲート電圧の方が大きいと判定され
たときに、前記第２のオフゲート回路を駆動させること
を特徴とするパワー半導体駆動回路。 - 【請求項８】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、 前記ゲート信号がオンとされてから、所定時間経過後に
遅延信号を出力する遅延回路を有し、 該遅延回路より遅延信号が与えられた際には、前記ゲー
ト信号のオフ時のゲート容量の放電速度を一定期間速く
するべく制御することを特徴とするパワー半導体駆動回
路。 - 【請求項９】 ゲート信号のオン、オフに応じて、ゲー
ト容量を充放電する機能を具備したパワー半導体駆動回
路において、 前記ゲート容量を遅い速度で放電する第１のオフゲート
回路と、 前記ゲート容量を速い速度で一定期間放電する第２のオ
フゲート回路と、 前記ゲート信号がオンとされてから、所定時間経過後に
遅延信号を出力する遅延回路と、を有し、 前記ゲート信号オフ時に、前記第１のオフゲート回路を
駆動させ、前記遅延回路より遅延信号が与えられたとき
に、前記第２のオフゲート回路を駆動させることを特徴
とするパワー半導体駆動回路。 - 【請求項１０】 前記遅延回路にて設定される遅延時間
は、前記パワー半導体素子のゲート容量が充電するのに
所要される時間に設定されることを特徴とする請求項８
または請求項９のいずれかに記載のパワー半導体駆動回
路。 - 【請求項１１】 前記パワー半導体素子は、絶縁ゲート
バイポーラトランジスタ（ＩＧＢＴ）であることを特徴
とする請求項１〜請求項１０のいずれか１項に記載のパ
ワー半導体駆動回路。
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