WO2021161362A1

WO2021161362A1 - 半導体スイッチング素子駆動回路及び半導体装置

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Publication number: WO2021161362A1
Application number: PCT/JP2020/005054
Authority: WO
Inventors: 日山　一明
Original assignee: 三菱電機株式会社
Priority date: 2020-02-10
Filing date: 2020-02-10
Publication date: 2021-08-19
Also published as: JP7330305B2; CN115088169A; US20230006552A1; JPWO2021161362A1; DE112020006707T5

Abstract

ゲート駆動条件の切替時点を適切な切替時点に近づけることが可能な技術を提供することを目的とする。半導体スイッチング素子駆動回路は、半導体スイッチング素子の出力電圧の分圧に基づいて出力信号のレベルを反転する論理回路と、切替回路とを備える。切替回路は、論理回路からの出力信号に基づいて、ターンオフ動作中の半導体スイッチング素子のゲート駆動条件を、第１ゲート駆動条件から、スイッチング速度が第１ゲート駆動条件よりも小さい第２ゲート駆動条件に切り替える。

Description

半導体スイッチング素子駆動回路及び半導体装置

　本開示は、半導体スイッチング素子駆動回路及び半導体装置に関する。

　インバータなどに用いられる半導体スイッチング素子のターンオフ動作時には、スイッチング損失及びサージ電圧が発生する。半導体スイッチング素子のスイッチング速度が大きいとスイッチング損失を低減することができるが、サージ電圧が増加してしまうという問題がある。一方、半導体スイッチング素子のスイッチング速度が小さいとサージ電圧を低減することができるが、スイッチング損失が増加してしまうという問題がある。

　このようなトレードオフの関係にあるスイッチング損失及びサージ電圧を低減するために、例えば特許文献１及び特許文献２では、半導体スイッチング素子のターンオフ動作中に、当該半導体スイッチング素子のスイッチング速度を切り替える技術が提案されている。

特許第４９９１４４６号公報特開２０１３－１４３８８２号公報

　半導体スイッチング素子のターンオフ動作中にスイッチング速度を切り替える切替時点は、例えば半導体スイッチング素子の出力電流が低下し始める電流低下時点などの適切な切替時点に近づけられることが好ましい。しかしながら、従来技術において、スイッチング速度を切り替える切替回路に含まれるアナログコンパレータの伝搬遅延時間が比較的大きいため、切替時点を適切な切替時点に近づけることができないという問題があった。

　そこで、本開示は、上記のような問題点を鑑みてなされたものであり、ゲート駆動条件の切替時点を適切な切替時点に近づけることが可能な技術を提供することを目的とする。

　本開示に係る半導体スイッチング素子駆動回路は、半導体スイッチング素子を駆動する半導体スイッチング素子駆動回路であって、前記半導体スイッチング素子の出力電圧の分圧を生成する分圧抵抗と、前記分圧に基づいて出力信号のレベルを反転する論理回路と、前記論理回路からの前記出力信号に基づいて、ターンオフ動作中の前記半導体スイッチング素子のゲート駆動条件を、前記半導体スイッチング素子のスイッチング速度が第１スイッチング速度である第１ゲート駆動条件から、前記スイッチング速度が前記第１スイッチング速度よりも小さい第２スイッチング速度である第２ゲート駆動条件に切り替える切替回路とを備える。

　本開示によれば、半導体スイッチング素子の出力電圧の分圧に基づいて出力信号のレベルを反転する論理回路を備える。このような構成によれば、ゲート駆動条件の切替時点を適切な切替時点に近づけることができる。

　本開示の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

第１関連回路の構成を示す回路図である。第１関連回路によるターンオフ動作時の波形例を示す図である。第２関連回路の構成を示す回路図である。第２関連回路によるターンオフ動作時の実測波形を示す図である。第１関連回路によるターンオフ動作時の実測波形を示す図である。実施の形態１に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態１に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態１に係る半導体スイッチング素子駆動回路によるターンオフ動作時の別の波形例を示す図である。実施の形態１に係る半導体スイッチング素子駆動回路によるターンオフ動作時の実測波形を示す図である。実施の形態２に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態３に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態４に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態４に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態５に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態６に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態６に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態６に係る半導体スイッチング素子駆動回路によるターンオフ動作時の別の波形例を示す図である。実施の形態６に係る半導体スイッチング素子駆動回路によるターンオフ動作時の実測波形を示す図である。実施の形態７に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態７に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態７に係る半導体スイッチング素子駆動回路によるターンオフ動作時の別の波形例を示す図である。実施の形態８に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態８に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態８に係る半導体スイッチング素子駆動回路によるターンオフ動作時の別の波形例を示す図である。実施の形態９に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態９に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態９に係る半導体スイッチング素子駆動回路によるターンオフ動作時の別の波形例を示す図である。実施の形態９に係る半導体スイッチング素子駆動回路によるターンオフ動作時の実測波形を示す図である。実施の形態１０に係る半導体スイッチング素子駆動回路の構成を示す回路図である。実施の形態１０に係る半導体スイッチング素子駆動回路によるターンオフ動作時の波形例を示す図である。実施の形態１０に係る半導体スイッチング素子駆動回路によるターンオフ動作時の別の波形例を示す図である。実施の形態１１に係る半導体装置の構成を示す回路図である。

　まず、本開示の実施の形態に係る半導体スイッチング素子駆動回路（以下略して「駆動回路」と記すこともある）について説明する前に、これと関連する第１及び第２半導体スイッチング素子駆動回路（以下「第１及び第２関連回路」と記す）について説明する。

　＜関連回路＞
　図１は、第１関連回路の構成を示す回路図である。

　第１関連回路によって駆動される半導体スイッチング素子Ｑ１と、電源Ｖ１との間には、ダイオードＤ１及び誘導性の負荷Ｌ１が並列接続されている。ダイオードＤ１は、半導体スイッチング素子Ｑ１がオフした際に負荷電流をフリーホイーリングする機能を有する。負荷Ｌ１は、電源Ｖ１により電力が供給される。

　第１関連回路は、コントロール部１と、スイッチＳ１，Ｓ２と、ゲート抵抗Ｒ１，Ｒ２とを備える。

　スイッチＳ１及びゲート抵抗Ｒ１は、電源Ｖ０（一例として１５Ｖ）と半導体スイッチング素子Ｑ１のゲートとの間に直列接続されている。スイッチＳ２及びゲート抵抗Ｒ２は、当該電源よりも低い電位（図１では接地電位）と半導体スイッチング素子Ｑ１のゲートとの間に直列接続されている。スイッチＳ１及びスイッチＳ２は、例えば半導体スイッチング素子などであってもよいし、それ以外の素子であってもよい。

　コントロール部１は、ゲート駆動信号に基づいてスイッチＳ１及びスイッチＳ２のオン及びオフを制御する。コントロール部１によってスイッチＳ１がオンされ、スイッチＳ２がオフされると、半導体スイッチング素子Ｑ１のゲートは電源及びゲート抵抗Ｒ１と電気的に接続されて半導体スイッチング素子Ｑ１がターンオンする。コントロール部１によってスイッチＳ２がオンされ、スイッチＳ１がオフされると、半導体スイッチング素子Ｑ１のゲートは接地電位及びゲート抵抗Ｒ２と電気的に接続されて半導体スイッチング素子Ｑ１がターンオフする。

　ゲート抵抗Ｒ１及びゲート抵抗Ｒ２は、半導体スイッチング素子Ｑ１のターンオン動作中及びターンオフ動作中のスイッチング特性をそれぞれ適切な特性に調整するためのゲート駆動条件の設定手段として用いられる。例えば、半導体スイッチング素子Ｑ１のターンオフ動作中のスイッチング速度は、ゲート抵抗Ｒ２のゲート抵抗値を増加させると小さくなり、ゲート抵抗Ｒ２のゲート抵抗値を減少させると大きくなる。

　図２は、第１関連回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図である。ｔ_１は、ゲート駆動信号がオフとなり、ゲート電圧（Ｖ_ＧＥ）が低下し始める時点である。ｔ_２は、コレクタ電圧である出力電圧（Ｖ_ＣＥ）が緩やかに増加し始め、ゲート電圧（Ｖ_ＧＥ）が下げ止まって一定の電圧（ミラー期間電圧）となる時点である。ｔ_３は、出力電圧（Ｖ_ＣＥ）が急減に増加し始める時点である。ｔ_４は、出力電圧（Ｖ_ＣＥ）が電源電圧に達し、出力電流（Ｉ_Ｃ）が低下し始める時点である。ｔ_５は、出力電流（Ｉ_Ｃ）がゼロになる時点である。ｔ_６は、ゲート電圧（Ｖ_ＧＥ）がゼロになる時点である。

　図２に示すように、半導体スイッチング素子Ｑ１のターンオフ動作中には、期間ｔ_３～ｔ_４に、出力電圧（Ｖ_ＣＥ）が電源電圧まで増加し、期間ｔ_４～ｔ_５に、出力電流（Ｉ_Ｃ）が低下する。これら期間を含む期間ｔ_３～ｔ_５には、出力電圧×出力電流によるスイッチング損失が発生する。一方、出力電流が低下する期間ｔ_４～ｔ_５には、負荷Ｌ１などの出力電流経路の寄生インダクタンスによるサージ電圧が出力電圧（Ｖ_ＣＥ）に発生する。

　スイッチング損失は、半導体スイッチング素子Ｑ１などの発熱要因となるため、低い方が好ましい。サージ電圧は、サージ電圧と電源電圧との和が半導体スイッチング素子Ｑ１などの耐圧以下に抑えられる必要があるため低い方が好ましい。

　ここで図１のターンオフ用のゲート抵抗Ｒ２の抵抗値を下げると、半導体スイッチング素子Ｑ１のターンオフ動作中のスイッチング速度が大きくなり、図２の期間ｔ_３～ｔ_５が短縮してスイッチング損失が低減する。しかしながら、図２の期間ｔ_４～ｔ_５の半導体スイッチング素子Ｑ１の出力電流（Ｉ_Ｃ）の変化率（ΔＩ_Ｃ／Δｔ）が大きくなるため、出力電流経路の寄生インダクタンスＬによって発生するサージ電圧（＝Ｌ×ΔＩ_Ｃ／Δｔ）が増加する。

　逆に、ターンオフ用のゲート抵抗Ｒ２の抵抗値を上げると、サージ電圧は低減するが、スイッチング損失は増加する。このように、スイッチング損失とサージ電圧とはトレードオフの関係にある。

　また、図２の期間ｔ_１～ｔ_４の長さ、つまりターンオフ動作が開始してから出力電流（Ｉ_Ｃ）が低下し始めるまでの期間ｔｄ（ｏｆｆ）の長さも、ゲート駆動条件、ひいてはゲート抵抗Ｒ２の抵抗値に影響を受ける。具体的には、ゲート抵抗Ｒ２の抵抗値を下げると期間ｔｄ（ｏｆｆ）は短くなり、ゲート抵抗Ｒ２の抵抗値を上げると期間ｔｄ（ｏｆｆ）は長くなる。このため、期間ｔｄ（ｏｆｆ）は、スイッチング損失と同様にサージ電圧とトレードオフの関係にある。

　次に、期間ｔｄ（ｏｆｆ）が短い方が好ましいことについて説明する。直列接続された半導体スイッチング素子を含むブリッジ構成では、上側及び下側の半導体スイッチング素子が同時にオン状態となる短絡を防止するために、一方のターンオフ動作が開始されてから一定の期間（ｔ_ｄｅａｄ）後に、他方のターンオン動作が開始される。期間ｔｄ（ｏｆｆ）が長くなるとそれに合わせて期間（ｔ_ｄｅａｄ）も長くする必要がある。しかしながら、期間（ｔ_ｄｅａｄ）が長くなると、Ｈブリッジや３相インバータ等を構成した際に実効出力電圧が低下する。この実行出力電圧の低下を抑制するためには、期間ｔｄ（ｏｆｆ）は短い方が好ましい。

　図３は、第２関連回路の構成を示す回路図である。以下、第２関連回路に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。以下で説明するように、第２関連回路によれば、スイッチング損失の低減及び期間ｔｄ（ｏｆｆ）の短縮を実現しつつ、それらとトレードオフ関係にあるサージ電圧の低減を実現することが可能となっている。

　第２関連回路は、上述した第１関連回路に、スイッチＳ３、ゲート抵抗Ｒ３、分圧抵抗Ｒ４，Ｒ５、及び、アナログコンパレータＣＭが追加された回路と同様である。スイッチＳ３及びゲート抵抗Ｒ３は、スイッチＳ２及びゲート抵抗Ｒ２と同様に、電源よりも低い電位（図３では接地電位）と半導体スイッチング素子Ｑ１のゲートとの間に直列接続されている。ここでは、ゲート抵抗Ｒ３の抵抗値は、ゲート抵抗Ｒ２の抵抗値よりも大きいものとして説明する。

　分圧抵抗Ｒ４，Ｒ５は、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）の分圧を生成する。アナログコンパレータＣＭは、当該分圧が、予め定められた閾値を超えたか否かを示す比較信号をコントロール部１に出力する。このような構成によれば実質的に、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が閾値を超えたか否かを示す比較信号がコントロール部１に出力される。

　コントロール部１は、ゲート駆動信号及びアナログコンパレータＣＭからの比較信号に基づいてスイッチＳ１～Ｓ３のオン及びオフを制御する。特に、コントロール部１は、半導体スイッチング素子Ｑ１のターンオフ動作中に出力電圧（Ｖ_ＣＥ）が閾値を超えたことを示す比較信号を受信すると、半導体スイッチング素子Ｑ１のゲート抵抗の抵抗値が大きくなるようにスイッチＳ２，Ｓ３を切り替える。つまり、コントロール部１は、半導体スイッチング素子Ｑ１のターンオフ動作中に、ゲート抵抗をゲート抵抗Ｒ２からそれより抵抗値が大きいゲート抵抗Ｒ３に切り替えることによって、スイッチング速度が小さくなるゲート駆動条件に切り替える。

　ゲート駆動条件を切り替える適切な切替時点は、図２のｔ_４である。ターンオフ動作中のうちｔ_４前では、コントロール部１がゲート抵抗値を小さくしてスイッチング速度を大きくすることで、期間ｔｄ（ｏｆｆ）の短縮と、出力電圧（Ｖ_ＣＥ）が増加する期間ｔ_３～ｔ_４のスイッチング損失の低減とが可能になる。一方、ターンオフ動作中のうちｔ_４後では、コントロール部１がゲート抵抗値を大きくしてスイッチング速度を小さくすることで、期間ｔ_４～ｔ_５のサージ電圧の低減が可能になる。このように構成された第２関連回路によれば、スイッチング損失の低減及び期間ｔｄ（ｏｆｆ）の短縮を実現しつつ、それらとトレードオフ関係にあるサージ電圧の低減を実現することができる。

　出力電圧（Ｖ_ＣＥ）が電源電圧に達し、出力電流（Ｉ_Ｃ）が低下し始めるｔ_４から、ゲート駆動条件の切替時点が大きく遅れると、サージ電圧が増加する。逆にｔ_４から、ゲート駆動条件の切替時点が大きく早まると、出力電圧（Ｖ_ＣＥ）が増加する期間ｔ_３～ｔ_４のスイッチング損失が増加する。よって、ゲート駆動条件の切替時点はｔ_４に近づけることが重要である。

　図４は、ゲート駆動条件の切替時点の影響を示す実測波形を示す図である。図４の上から一番目の図では、ゲート駆動条件の切替時点Ｔ_ＳＷはｔ_４から約５０ｎｓ早く、上から二番目の図では、ゲート駆動条件の切替時点Ｔ_ＳＷはｔ_４とほぼ同じである。上から三番目の図は、ゲート駆動条件の切替時点Ｔ_ＳＷはｔ_４から約５０ｎｓ遅く、上から四番目の図は、ゲート駆動条件の切替時点Ｔ_ＳＷはｔ_４から約１００ｎｓ遅くなっている。図４のような例では、ゲート駆動条件切替時点Ｔ_ＳＷはｔ_４から±５０ｎｓ以内に切り替えることが好ましい。

　ここで、第２関連回路では、ゲート駆動条件を切り替えるための、アナログコンパレータＣＭなどを含む制御回路（以下「ゲート駆動条件切替回路」と記す）の総遅延時間を考慮して、出力電圧（Ｖ_ＣＥ）の閾値が決定される。ここで、一般的に、アナログコンパレータの入力信号が閾値を超えてから、アナログコンパレータの出力信号が反転するまでの伝搬遅延時間は数百ｎｓから数μｓであり、ゲート駆動条件切替回路の総遅延時間はそれ以上となる。

　ここで、以下の（１）～（３）において、ゲート駆動条件切替回路の総遅延時間、ひいてはアナログコンパレータＣＭの伝搬遅延時間が、短くされるべき理由を説明する。

　（１）出力電圧（Ｖ_ＣＥ）の立ち上り時間（図２のｔ_３～ｔ_４）中のスイッチング損失を低減するためにゲート抵抗値を低減すると、出力電圧（Ｖ_ＣＥ）の立ち上り時間（図２のｔ_３～ｔ_４）は短くなる。このような場合に、ゲート駆動条件切替回路の総遅延時間が短いほど、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）の閾値電圧を高く設定することが可能となり、外来ノイズによる動作タイミングのばらつきを低減できる。このことから、ゲート駆動条件切替回路の総遅延時間、ひいてはアナログコンパレータＣＭの伝搬遅延時間は短くされるべきである。

　（２）半導体スイッチング素子Ｑ１の特性ばらつきにより出力電圧（Ｖ_ＣＥ）の立ち上り時間が変動すると、ゲート駆動条件切替時点と適切切替時点ｔ_４とのずれが大きくなる。しかしながら、ゲート駆動条件切替回路の総遅延時間が短いほど、半導体スイッチング素子Ｑ１の特性ばらつきの影響を低減することができる。このため、半導体スイッチング素子Ｑ１の動作の安定性及び正確性を高めるために、ゲート駆動条件切替回路の総遅延時間、ひいてはアナログコンパレータの伝搬遅延時間は短くされるべきである。

　（３）図５は、ゲート駆動条件を切り替えない第１関連回路での、半導体スイッチング素子Ｑ１のターンオフ動作時の実測波形を示す図である。なお、半導体スイッチング素子Ｑ１はＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この図５の例ではゲート駆動条件が固定であるため、コレクタ電流（Ｉ_Ｃ）の立下り時に発生するサージ電圧が素子耐圧以下に収まるようにターンオフスイッチング速度を小さくするように調整している。この調整のため、コレクタ電圧（Ｖ_ＣＥ）が電源電圧の１０％から電源電圧に立ち上がるまでの期間は１８０ｎｓであり、一般的なアナログコンパレータの伝搬遅延時間と同等かそれより若干短くなっている。

　一方、ゲート駆動条件切り替えを行う第２関連回路では、コレクタ電圧（Ｖ_ＣＥ）の立ち上がり時間を、第１関連回路の当該時間の１／２の９０ｎｓ程度にすることができる。ただし、コレクタ電圧（Ｖ_ＣＥ）の立ち上がり時間を、この程度に短くするためには、ゲート駆動条件切替回路の総遅延時間をこれよりも短い時間（例えば５０ｎｓ程度）にする必要がある。

　しかしながら、ゲート駆動条件切替回路の総遅延時間に含まれる、一般的なアナログコンパレータの伝搬遅延時間は数百ｎｓであるため、ゲート駆動条件切替回路の総遅延時間を十分に短くすることができない。この結果として、ゲート駆動条件の切替時点を、適切切替時点ｔ_４に近づけることができないという問題があった。

　なお、この問題は、高価なディスクリートタイプの高速コンパレータを用いれば解決することが可能であるが、半導体スイッチング素子駆動回路のコスト及び実装面積が増大するという別の問題が生じる。これに対して、以下で説明するように、本開示の半導体スイッチング素子駆動回路によれば上記の問題を解決することが可能となっている。

　＜実施の形態１＞
　図６は、本実施の形態１に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態１に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態１に係る駆動回路によって駆動される半導体スイッチング素子Ｑ１と、電源Ｖ１との間には、第１関連回路及び第２関連回路と同様に、ダイオードＤ１及び誘導性の負荷Ｌ１が並列接続されている。半導体スイッチング素子Ｑ１は、ＩＧＢＴ、または、炭化珪素を含むＭＯＳＦＥＴ（MeｔＡl Oxide Semiconductor Field Effect Transistor）を含むことが好ましい。特に、半導体スイッチング素子Ｑ１が、ユニポーラ型の炭化珪素を含むＭＯＳＦＥＴを含む場合には、ターンオフ動作が比較的速くなるため、スイッチング損失低減効果を高めることができる。

　なお図６の例では、半導体スイッチング素子Ｑ１のゲート駆動電圧源は、一般的な１５Ｖ電圧源であるが、これに限ったものではなく、半導体スイッチング素子Ｑ１のゲート設計条件に応じて適切な電圧源が用いられる。

　本実施の形態１に係る駆動回路は、出力電圧検出部２と、切替回路とを備える。

　出力電圧検出部２は、分圧抵抗Ｒ４，Ｒ５と、論理回路（logic circuit）Ｕ１とを備える。分圧抵抗Ｒ４，Ｒ５は、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）の分圧を生成する分圧回路を構成している。

　論理回路Ｕ１は、分圧抵抗Ｒ４，Ｒ５で生成された分圧に基づいて出力信号のレベルを反転する。論理回路Ｕ１は、例えば入出力信号が電圧の高低または正負などの２値を取り、バッファとして機能する回路である。このように構成された論理回路Ｕ１の伝搬遅延時間は、アナログコンパレータの伝搬遅延時間よりも小さくなる。

　本実施の形態１では、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が、予め定められた閾値電圧（Ｖ_ＣＥＴＨ）に達すると、論理回路Ｕ１は、論理回路Ｕ１からの出力信号を切り替える。なお、論理回路Ｕ１の入力信号の閾値電圧＝Ｖ_ＣＥＴＨ×（Ｒ５／（Ｒ４＋Ｒ５））と設定されるように、分圧抵抗Ｒ４，Ｒ５の抵抗値（分圧比）は調節されている。閾値電圧（Ｖ_ＣＥＴＨ）は、ゲート駆動条件において適切な切替時点（ｔ_４）と、論理回路Ｕ１の伝搬遅延時間も含めたゲート駆動条件切替回路の総遅延時間とを考慮して決定される。

　本実施の形態１に係る切替回路は、第２関連回路と同様に、コントロール部１と、スイッチＳ１～Ｓ３と、ゲート抵抗Ｒ１～Ｒ３とを備える。

　ゲート抵抗Ｒ１は、半導体スイッチング素子Ｑ１のターンオン動作中のスイッチング速度を設定するためのオンゲート抵抗である。ゲート抵抗Ｒ２及びゲート抵抗Ｒ３は、半導体スイッチング素子Ｑ１のターンオフ動作中のスイッチング速度を設定するためのオフゲート抵抗である。

　コントロール部１は、ゲート駆動信号と論理回路Ｕ１からの出力信号とに基づいて、スイッチＳ１～Ｓ３のオン及びオフを制御することにより、半導体スイッチング素子Ｑ１のオン及びオフを制御する。特に、論理回路Ｕ１からの出力信号が切り替えられたときに、つまり実質的に半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が、予め定められた閾値電圧（Ｖ_ＣＥＴＨ）に達したときに、コントロール部１はゲート駆動条件を切り替える。

　以上のように構成された切替回路は、論理回路Ｕ１からの出力信号に基づいて、ターンオフ動作中の半導体スイッチング素子Ｑ１のゲート駆動条件を、第１駆動条件から第２駆動条件に切り替える。本実施の形態１では、半導体スイッチング素子Ｑ１のゲート駆動条件が第１駆動条件である場合に、第１抵抗であるゲート抵抗Ｒ２が、半導体スイッチング素子Ｑ１のゲートと電気的に接続される。半導体スイッチング素子Ｑ１のゲート駆動条件が第２駆動条件である場合に、第２抵抗であるゲート抵抗Ｒ３が、半導体スイッチング素子Ｑ１のゲートと電気的に接続される。

　ここでは、ゲート抵抗Ｒ３の抵抗値は、ゲート抵抗Ｒ２の抵抗値よりも大きい場合について説明する。上述したように、一般的に半導体スイッチング素子のスイッチング速度は、ゲート抵抗値が大きくなると低下する。このため、ゲート抵抗Ｒ２の抵抗値が調整されることにより、第１駆動条件は、半導体スイッチング素子Ｑ１のスイッチング速度が適切な第１スイッチング速度である駆動条件となる。そして、ゲート抵抗Ｒ３の抵抗値が調整されることにより、第２駆動条件は、半導体スイッチング素子Ｑ１のスイッチング速度が第１スイッチング速度よりも小さい第２スイッチング速度である駆動条件となる。なお、後述するように、ゲート抵抗Ｒ３の抵抗値は、ゲート抵抗Ｒ２の抵抗値よりも大きい場合に限ったものではない。

　図７は、本実施の形態１に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図である。図７のｔ_１～ｔ_６は、図２のｔ_１～ｔ_６と同様である。ｔ_Ａは、出力電圧（Ｖ_ＣＥ）がゲート駆動条件を切り替えるための閾値電圧（Ｖ_ＣＥＴＨ）に達する時点である。ｔ_Ｂは、出力電圧検出部２の論理回路Ｕ１の出力信号のレベルが反転する時点である。ｔ_Ｃは、スイッチＳ２がオフし、スイッチＳ３がオンする時点である。なお、ゲート駆動条件の切替時点は、ｔ_Ｂ～ｔ_Ｃ内のいずれか時点である。そこで、以下の説明では、ゲート駆動条件の切替時点を切替時点ｔ_Ｂ，ｔ_Ｃと記すこともある。ｔ_ｄ１は、論理回路Ｕ１に起因する遅延時間であり、ｔ_ｄ２は、コントロール部１に起因する遅延時間である。

　ｔ_１にてゲート駆動信号がオンからオフに切り替わると、スイッチＳ１がオンからオフに、スイッチＳ２がオフからオンに切り替わり、ゲート抵抗Ｒ２を用いた第１駆動条件で半導体スイッチング素子Ｑ１のターンオフが開始される。ｔ_Ａにての出力電圧（Ｖ_ＣＥ）が閾値電圧（Ｖ_ＣＥＴＨ）に達すると、ｔ_Ｂにて論理回路Ｕ１の出力信号が反転し、ｔ_ＣにてスイッチＳ２がオンからオフに、スイッチＳ３がオフからオンに切り替わる。これにより、半導体スイッチング素子Ｑ１のゲート駆動条件が、ゲート抵抗Ｒ２を用いた第１駆動条件から、ゲート抵抗Ｒ２よりも抵抗値が大きいゲート抵抗Ｒ３を用いた第２駆動条件に切り替わり、スイッチング速度が小さくなる。この結果、ｔ_Ｃ以降の半導体スイッチング素子Ｑ１のスイッチング速度が低減するのでサージ電圧を低減することができる。

　なお、閾値電圧（Ｖ_ＣＥＴＨ）は、ゲート駆動条件の切替時点ｔ_Ｂ，ｔ_Ｃが適切切替時点ｔ_４に近づくように、ｔ_ｄ１，ｔ_ｄ２等の各部の遅延時間を考慮して設定される。

　図８は、本実施の形態１に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の別の波形例を示す図である。図７の波形と図８の波形との相違点は、図８の波形では、期間ｔ_１～ｔ_Ｃにおいて、スイッチＳ２だけでなくスイッチＳ３もオンに切り替えられる点である。これにより、期間ｔ_１～ｔ_Ｃの第１駆動条件のオフゲート抵抗値は、ゲート抵抗Ｒ２，Ｒ３の合成抵抗の抵抗値（＝Ｒ２×Ｒ３／（Ｒ２＋Ｒ３））となり、ｔ_Ｃ以降の第２ゲート駆動条件のオフゲート抵抗値は、ゲート抵抗Ｒ２，Ｒ３の合成抵抗の抵抗値（＝Ｒ３）となる。ゲート抵抗Ｒ２，Ｒ３の抵抗値によらず、Ｒ２×Ｒ３／（Ｒ２＋Ｒ３）＜Ｒ３が成り立つ。このため、図８の駆動によれば、ゲート抵抗Ｒ２，Ｒ３の抵抗値の大小関係に関わらず、第１駆動条件と第２駆動条件との切り替えを行うことができ、サージ電圧を低減することができる。

　図９は、本実施の形態１に係る駆動回路の駆動による、半導体スイッチング素子Ｑ１のターンオフ動作時の実測波形を示す図である。なお、半導体スイッチング素子Ｑ１はＩＧＢＴであり、電源Ｖ１の電圧は４０５Ｖであり、半導体スイッチング素子Ｑ１の出力電流（Ｉ_Ｃ）は７００Ａである。

　図９に示すように、出力電圧（Ｖ_ＣＥ）が、ターンオフ動作開始時点ｔ_１から電源Ｖ１の電圧の１０％（＝４０．５Ｖ）となる時点までの期間は４７０ｎｓとなっている。そして、出力電圧（Ｖ_ＣＥ）が、電源Ｖ１の電圧の１０％（＝４０．５Ｖ）となる時点から電源Ｖ１の電圧（＝４０５Ｖ）となる時点までの立ち上がり時間は９０ｎｓとなっており、図５の第１関連回路の当該立ち上がり時間の約１／２に短縮している。

　ここで、このような短縮を第２関連回路で行おうとしても、上述したように、アナログコンパレータＣＭの伝搬遅延時間が比較的長いため、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が、電源Ｖ１の電圧に達する前に、ゲート駆動条件を切り替えることができない。これに対して本実施の形態１では、図９に示すように、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が、電源Ｖ１の電圧と同じ４５０Ｖに達する直前に、ゲート駆動条件を切り替えることができる。

　出力電圧（Ｖ_ＣＥ）の立ち上がり時間が半減することにより、その時間内の半導体スイッチング素子Ｑ１のスイッチング損失も半減する。また出力電流（Ｉ_Ｃ）が立ち下がる際に生じる図９のサージ電圧は１３５Ｖ（＝５４０－４０５）で、図５の第１関連回路のサージ電圧である１９５Ｖ（＝６１５－４２０）よりも減少している。

　＜実施の形態１のまとめ＞
　以上のような本実施の形態１に係る半導体スイッチング素子駆動回路によれば、アナログコンパレータではなく、アナログコンパレータよりも伝搬遅延時間が短い論理回路を備える。このような構成によれば、ゲート駆動条件の切替時点を適切な切替時点に近づけることができるので、スイッチング損失の低減及び期間ｔｄ（ｏｆｆ）の短縮を実現しつつ、サージ電圧の低減を実現することができる。そして、ディスクリートタイプの高速コンパレータを含む半導体スイッチング素子駆動回路よりも低コスト化、及び、小型化が期待できる。

　＜実施の形態２＞
　図１０は、本実施の形態２に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態２に係る駆動回路は、実施の形態１の構成（図６）に対して、ゲート抵抗Ｒ３の代わりに、定電流源Ｉ１を備える。ここで、ターンオフ動作中のうち半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が一定となるミラー期間中のゲート電圧（Ｖ_ＧＥ）をＶ_{ＧＥ－Ｍｉｌｌｅｒ}とする。定電流源Ｉ１の吸い込み電流＜Ｖ_{ＧＥ－Ｍｉｌｌｅｒ}／Ｒ２という条件を満たすように図１０の回路を構成すれば、図７の動作と同様の動作を行うことができる。このため、ｔ_Ｃ以降の半導体スイッチング素子Ｑ１のスイッチング速度が低減するので、実施の形態１と同様の効果が得られる。

　なお、以上に説明した本実施の形態２に係る駆動回路は、ゲート抵抗Ｒ３を定電流源Ｉ１に代えたが、これに限ったものではなく、ゲート抵抗Ｒ２及びゲート抵抗Ｒ３の少なくともいずれか１つを定電流源に代えてもよい。

　＜実施の形態３＞
　図１１は、本実施の形態３に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態３に係る駆動回路の構成は、実施の形態１の構成（図６）に、高精度電源Ｖ２を加えた構成と同様である。高精度電源Ｖ２は、出力電圧検出部２の論理回路Ｕ１に、ばらつき及び変動を抑えた電圧を供給する。高精度電源Ｖ２が論理回路Ｕ１に供給する電圧は、例えば、温度特性が良いバンドギャップリファレンス、及び、トリミングの少なくともいずれか１つによって生成される。

　このような本実施の形態３によれば、論理回路Ｕ１の電源電圧のばらつきや変動に起因する、論理回路Ｕ１の閾値電圧のばらつきが低減するため、ゲート駆動条件の切替時点のばらつきを抑制することができる。

　＜実施の形態４＞
　図１２は、本実施の形態４に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態４に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態４に係る駆動回路の構成は、実施の形態１の構成（図６）に、コンデンサＣ１と、クランプダイオードＣＤとを加えた構成と同様である。コンデンサＣ１は、出力電圧検出部２の論理回路Ｕ１の入力部に接続され、ローパスフィルタとして機能する。このような本実施の形態４によれば、ローパスフィルタによって、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）に侵入する外来ノイズによるゲート駆動条件の切替時点の変動を減少できる。

　クランプダイオードＣＤは、出力電圧検出部２の論理回路Ｕ１の入力部に接続され、論理回路Ｕ１の入力信号を、論理回路Ｕ１の電源電圧（ＶＣＣ）と、クランプダイオードＣＤの順方向電圧（ＶＦ）との和に制限する。

　図１３は、本実施の形態４に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図である。なお、この図１３に示されるように、ローパスフィルタによって論理回路Ｕ１の出力の遅延（ｔ_ｄ１）が増加する。これに対しては、ゲート駆動条件を切り替えるための図１３の閾値電圧（Ｖ_ＣＥＴＨ）を、実施の形態１の図７の閾値電圧（Ｖ_ＣＥＴＨ）よりも下げることにより、図１３の切替時点ｔ_Ｂ，ｔ_Ｃを、実施の形態１の図７の切替時点ｔ_Ｂ，ｔ_Ｃと実質的に同じにしている。

　なお上述したように、閾値電圧（Ｖ_ＣＥＴＨ）は、分圧抵抗Ｒ４，Ｒ５の抵抗値と、論理回路Ｕ１の入力信号の閾値電圧とによって決まる。閾値電圧（Ｖ_ＣＥＴＨ）を下げるために分圧抵抗Ｒ４，Ｒ５の抵抗値を変更すると、半導体スイッチング素子Ｑ１がオフ状態になる際に、論理回路Ｕ１に電源電圧（ＶＣＣ）を超える入力電圧が印加される可能性がある。これに対して本実施の形態４によれば、クランプダイオードＣＤによって、そのような入力電圧が論理回路Ｕ１に印加されることを抑制することができる。

　＜実施の形態５＞
　図１４は、本実施の形態５に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態５に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態５に係る駆動回路の構成は、実施の形態１の構成（図６）に、スピードアップコンデンサＣ２を加えた構成と同様である。スピードアップコンデンサＣ２は、ゲート抵抗Ｒ２と並列接続されている。

　ここで、スピードアップコンデンサＣ２は、図７のターンオフ動作開始時点から出力電圧急上昇開始時点までの期間ｔ_１～ｔ_３を短縮及び調整することができる。ゲート抵抗Ｒ２は、図７の出力電圧急上昇期間ｔ_３～ｔ_４を短縮及び調整することができる。ゲート抵抗Ｒ３は、図７のｔ_４以降の出力電流下降期間を短縮及び調整することができる。このように本実施の形態５によれば、これら期間を個別に調整することができる。

　＜実施の形態６＞
　図１５は、本実施の形態６に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態６に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態６に係る駆動回路の構成は、実施の形態１の構成（図６）のうち、コントロール部１に、半導体スイッチング素子Ｑ１のゲート電圧をモニタするゲートセンス機能を加えた構成と同様である。なお図１５には図示しないが、本実施の形態６に係るコントロール部１には、ゲート電圧を急減させるゲートシンク機能も追加されている。

　コントロール部１は、半導体スイッチング素子Ｑ１のゲート駆動条件が第１ゲート駆動条件から第２ゲート駆動条件に切り替えられた後に、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が、閾値電圧（Ｖ_{ＧＥＳＩＮＫ}）以下であるか否かを判定する。そして、コントロール部１は、ゲート電圧（Ｖ_ＧＥ）が、閾値電圧（Ｖ_{ＧＥＳＩＮＫ}）以下であると判定した場合に、半導体スイッチング素子Ｑ１へのゲートシンク機能を実行する。

　図１６は、本実施の形態６に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図であり、図７に対応する図である。図１７は、本実施の形態６に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の別の波形例を示す図であり、図８に対応する図である。

　ｔ_Ｄは、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）がゲートシンク機能の閾値電圧（Ｖ_{ＧＥＳＩＮＫ}）に達する時点である。図１６及び図１７のいずれの動作においても、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が予め定められた閾値電圧（Ｖ_{ＧＥＳＩＮＫ}）以下になるｔ_Ｄ以降において、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が急減している。このように、コントロール部１は、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）を急減させるゲートシンク機能を有している。図１６及び図１７の例では、コントロール部１が、スイッチＳ２及びスイッチＳ３をオンし、接地電位をゲート抵抗Ｒ２，Ｒ３を介して半導体スイッチング素子Ｑ１のゲートに電気的に接続することにより、ゲートシンク機能が実行される。

　図１８は、本実施の形態６に係る駆動回路の駆動による、半導体スイッチング素子Ｑ１のターンオフ動作時の実測波形を示す図である。なお、半導体スイッチング素子Ｑ１はＩＧＢＴであり、電源Ｖ１の電圧は４００Ｖであり、半導体スイッチング素子Ｑ１の出力電流（Ｉ_Ｃ）は７００Ａである。

　図１８に示すように、出力電圧（Ｖ_ＣＥ）が１７０Ｖを超えると、論理回路Ｕ１の出力信号が反転するように分圧抵抗Ｒ４，Ｒ５の分圧比が調整されており、時点ｔ_Ｃにて半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）は２６０Ｖになっている。論理回路Ｕ１とコントロール部１とを高速ＣＭＯＳロジックで構成した場合の実測波形では、ｔ_Ａからｔ_Ｃまでの遅れ時間は約１５ｎｓ程度となっている。

　図１８では、ｔ_Ｃでゲート駆動条件が切り替えられたことにより、ｔ_Ｃ直後に半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）の波形にピークが生じている。これは、ゲート駆動条件が切り替えられたことにより、ゲート放電電流が急激に減少し、半導体スイッチング素子駆動回路と半導体スイッチング素子Ｑ１との間の寄生インダクタンスに誘導電圧が発生したためである。

　また図１８では、ｔ_Ｄで本実施の形態６に係る駆動回路のゲートシンク機能が実行され、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が急減している。

　一般に、直列接続された半導体スイッチング素子を含むＨブリッジや３相インバータ等では、上述したように、一方のターンオフ動作が開始されてから一定の期間（ｔ_ｄｅａｄ）であるデッドタイムが経過した後に、他方のターンオン動作が開始される。本実施の形態６によれば、ターンオフ動作終盤において、ゲート電圧（Ｖ_ＧＥ）を速やかに低減させることができるので、実施の形態１よりもデッドタイムを短縮することができる。

　＜実施の形態７＞
　図１９は、本実施の形態７に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態７に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態７に係る駆動回路の構成は、実施の形態１の構成（図６）のうち、コントロール部１にタイマ１ａを加えた構成と同様である。なお、タイマ１ａは、コントロール部１の外部に設けられてもよい。

　図２０は、本実施の形態７に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図であり、図７に対応する図である。図２１は、本実施の形態７に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の別の波形例を示す図であり、図８に対応する図である。ｔ_Ｅは、タイマ１ａのカウントが終了する時点である。

　タイマ１ａは、半導体スイッチング素子Ｑ１のゲート駆動条件が第１ゲート駆動条件から第２ゲート駆動条件に切り替えられた切替時点ｔ_Ｂ，ｔ_Ｃからカウントを開始する。そして、タイマ１ａは、半導体スイッチング素子Ｑ１の出力電流（Ｉ_Ｃ）がゼロになる時点ｔ_５またはそれ以降の時点でカウントを終了する。これを実現するために本実施の形態７では、タイマ１ａは、切替時点ｔ_Ｂ，ｔ_Ｃから出力電流（Ｉ_Ｃ）がゼロになる時点ｔ_５までの期間以上に予め定められた期間（ｔ_Ｂ，ｔ_Ｃ～ｔ_Ｅ）をカウントする。予め定められた期間（ｔ_Ｂ，ｔ_Ｃ～ｔ_Ｅ）は、例えば実機測定またはシミュレーションによって設定される。

　コントロール部１は、タイマ１ａがカウントを終了する時点ｔ_Ｅで、実施の形態６と同様に、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）を急減させるゲートシンク機能を実行する。

　以上のような本実施の形態７によれば、実施の形態６と同様に、ターンオフ動作終盤において、ゲート電圧（Ｖ_ＧＥ）を速やかに低減させることができるので、実施の形態１よりもデッドタイムを短縮することができる。

　＜実施の形態８＞
　図２２は、本実施の形態８に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態８に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態８に係る駆動回路の構成は、実施の形態６の構成（図１５）のうち、出力電圧検出部２にスイッチＳ４（遮断回路）を加えた構成と同様である。なお、スイッチＳ４は、出力電圧検出部２の外部に設けられてもよい。

　スイッチＳ４は、半導体スイッチング素子Ｑ１のターンオフ動作が開始してから、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が予め定められた閾値以下となるまでの期間を除いて、論理回路Ｕ１への分圧の入力を遮断する。スイッチＳ４の遮断は、コントロール部１によって制御される。

　図２３は、本実施の形態８に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図であり、図７に対応する図である。図２４は、本実施の形態８に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の別の波形例を示す図であり、図８に対応する図である。

　スイッチＳ４は、半導体スイッチング素子Ｑ１のターンオフ動作開始時点ｔ_１から、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が予め定められた閾値電圧（Ｖ_{ＧＥＳＩＮＫ}）以下に低減する時点ｔ_Ｄまでの期間のみ、論理回路Ｕ１に信号を入力する。

　以上のような本実施の形態８によれば、電源Ｖ１の電圧が低い場合に生じる可能性がある、論理回路Ｕ１へのＨｉｇｈとＬｏｗとの閾値電圧の間の禁止電圧の入力を抑制することができるので、電源Ｖ１の電圧幅が広くても安定な動作を行うことができる。

　＜実施の形態９＞
　図２５は、本実施の形態９に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態９に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態９に係る駆動回路の構成は、実施の形態１の構成（図６）のうち、出力電圧検出部２にスイッチＳ４（遮断回路）を加えた構成と同様である。なお、スイッチＳ４は、出力電圧検出部２の外部に設けられてもよい。

　スイッチＳ４は、半導体スイッチング素子Ｑ１のターンオフ動作が開始してから、半導体スイッチング素子Ｑ１のゲート駆動条件が第１ゲート駆動条件から第２ゲート駆動条件に切り替えられるまでの期間を除いて、論理回路Ｕ１への分圧の入力を遮断する。スイッチＳ４の遮断は、コントロール部１によって制御される。

　図２６は、本実施の形態９に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図であり、図７に対応する図である。図２７は、本実施の形態９に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の別の波形例を示す図であり、図８に対応する図である。

　図２６及び図２７の例では、スイッチＳ４は、半導体スイッチング素子Ｑ１のターンオフ動作開始時点ｔ_１から、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が閾値電圧（Ｖ_ＣＥＴＨ）を超える時点を経て、論理回路Ｕ１の出力信号が反転する時点ｔ_Ｂまでの期間のみ、論理回路Ｕ１に信号を入力する。なお、スイッチＳ４は、半導体スイッチング素子Ｑ１のターンオフ動作開始時点ｔ_１から、スイッチＳ２及びスイッチＳ３が切り替えられる時点ｔ_Ｃまでの期間のみ、論理回路Ｕ１に信号を入力してもよい。

　図２８は、本実施の形態９に係る駆動回路での、半導体スイッチング素子Ｑ１のターンオフ動作時の実測波形を示す図である。なお、半導体スイッチング素子Ｑ１はＩＧＢＴであり、電源Ｖ１の電圧は３０Ｖであり、半導体スイッチング素子Ｑ１の出力電流（Ｉ_Ｃ）は３００Ａである。出力電圧（Ｖ_ＣＥ）が２１０Ｖを超えた場合に論理回路Ｕ１の出力が反転するように、分圧抵抗Ｒ４，Ｒ５の分圧比は調整されている。

　この図２８では、論理回路Ｕ１の入力信号（Ｓｉｇｎａｌ　Ｆｅｄ　ｔｏ　Ｕ１）の測定結果が示されている。図２８の例では、スイッチＳ４は、上記説明した期間よりもさらに広い期間を除いて、論理回路Ｕ１への入力が遮断されている。具体的には、スイッチＳ４は、ｔ_Ａからｔ_Ｃまでの期間のみ、論理回路Ｕ１に信号を入力している。

　以上のような本実施の形態９によれば、電源Ｖ１の電圧が低い場合に生じる可能性がある、論理回路Ｕ１へのＨｉｇｈとＬｏｗとの閾値電圧の間の禁止電圧の入力を抑制することができるので、電源Ｖ１の電圧幅が広くても安定な動作を行うことができる。また、実施の形態８と異なり、コントロール部１の、半導体スイッチング素子Ｑ１のゲート電圧をモニタするゲートセンス機能（回路）が不要となる。

　＜実施の形態１０＞
　図２９は、本実施の形態１０に係る半導体スイッチング素子駆動回路の構成を示す回路図である。以下、本実施の形態１０に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態１０に係る駆動回路は、実施の形態１の構成（図６）に対して、実施の形態３と同様の高精度電源Ｖ２と、実施の形態５と同様のスピードアップコンデンサＣ２と、実施の形態９と同様のスイッチＳ４とを加え、実施の形態６と同様にコントロール部１にゲートセンス機能（回路）及びゲートシンク機能（回路）を加えた構成と同様である。

　図３０は、本実施の形態１０に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の波形例を示す図であり、図７に対応する図である。図３１は、本実施の形態１０に係る駆動回路の駆動による半導体スイッチング素子Ｑ１のターンオフ動作時の別の波形例を示す図であり、図８に対応する図である。

　コントロール部１のゲートセンス機能及びゲートシンク機能により、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が予め定められた閾値電圧（Ｖ_{ＧＥＳＩＮＫ}）以下になるｔ_Ｄ以降において、半導体スイッチング素子Ｑ１のゲート電圧（Ｖ_ＧＥ）が急減している。また、スイッチＳ４により、半導体スイッチング素子Ｑ１のターンオフ動作開始時点ｔ_１から、半導体スイッチング素子Ｑ１の出力電圧（Ｖ_ＣＥ）が閾値電圧（Ｖ_ＣＥＴＨ）を超える時点を経て、論理回路Ｕ１の出力信号が反転する時点ｔ_Ｂまでの期間のみ、論理回路Ｕ１に信号が入力される。

　以上のような本実施の形態１０に係る構成によれば、実施の形態１，３，５，６，９で説明した効果と同様の効果を得ることができる。

　＜実施の形態１１＞
　図３２は、本実施の形態１１に係る半導体装置の構成を示す回路図である。以下、本実施の形態１１に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

　本実施の形態１１に係る半導体装置は、複数の半導体スイッチング素子Ｑ１～Ｑ６と、複数のダイオードＤ１～Ｄ６と、複数のゲート駆動回路１１～１６とを備える。図３２の複数の半導体スイッチング素子Ｑ１～Ｑ６のそれぞれは、実施の形態１～１０の半導体スイッチング素子Ｑ１である。図３２の複数のダイオードＤ１～Ｄ６のそれぞれは、実施の形態１～１０のダイオードＤ１である。図３２の複数のゲート駆動回路１１～１６のそれぞれは、実施の形態１～１０の半導体スイッチング素子駆動回路である。なお、図３２では、ゲート駆動回路１１が実施の形態１０の半導体スイッチング素子駆動回路である例が示されているが、これに限ったものはない。

　図３２の例では、複数の半導体スイッチング素子Ｑ１～Ｑ６は、３相モータ等の駆動に用いる３相インバータを構成しているが、これに限ったものではなく、例えば、Ｈブリッジを構成してもよい。

　複数のゲート駆動回路１１～１６は、実施の形態１～１０の半導体スイッチング素子駆動回路と同様に、複数の半導体スイッチング素子Ｑ１～Ｑ６をそれぞれ駆動する。

　以上のような本実施の形態１１によれば、半導体スイッチング素子Ｑ１～Ｑ６のターンオフ動作中の遅れ時間（期間ｔｄ（ｏｆｆ））、ひいてはインバータ動作時のデッドタイムの低減が可能となるので、インバータの実効出力電圧を高めることができる。

　また半導体スイッチング素子Ｑ１～のターンオフ動作時に生じるサージ電圧とスイッチング損失とのトレードオフ特性を改善することができるので、インバータの損失低減化と高耐圧化とを実現することができる。また、ディスクリートタイプの高速コンパレータを含むゲート駆動回路を備える半導体装置よりも低コスト化、及び、小型化が期待できる。

　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

　上記した説明は、すべての態様において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。

　１　コントロール部、１ａ　タイマ、１１～１６　ゲート駆動回路、Ｃ１　コンデンサ、Ｃ２　スピードアップコンデンサ、ＣＤ　クランプダイオード、Ｓ１～Ｓ４　スイッチ、Ｒ１～Ｒ３　ゲート抵抗、Ｒ４，Ｒ５　分圧抵抗、Ｑ１～Ｑ６　半導体スイッチング素子、Ｕ１　論理回路、Ｖ２　高精度電源。

Claims

　半導体スイッチング素子を駆動する半導体スイッチング素子駆動回路であって、
　前記半導体スイッチング素子の出力電圧の分圧を生成する分圧抵抗と、
　前記分圧に基づいて出力信号のレベルを反転する論理回路と、
　前記論理回路からの前記出力信号に基づいて、ターンオフ動作中の前記半導体スイッチング素子のゲート駆動条件を、前記半導体スイッチング素子のスイッチング速度が第１スイッチング速度である第１ゲート駆動条件から、前記スイッチング速度が前記第１スイッチング速度よりも小さい第２スイッチング速度である第２ゲート駆動条件に切り替える切替回路と
を備える、半導体スイッチング素子駆動回路。
　請求項１に記載の半導体スイッチング素子駆動回路であって、
　バンドギャップリファレンス、及び、トリミングの少なくともいずれか１つによって生成された電圧を、前記論理回路に供給する電源をさらに備える、半導体スイッチング素子駆動回路。
　請求項１または請求項２に記載の半導体スイッチング素子駆動回路であって、
　前記論理回路と前記分圧抵抗との間に接続されたローパスフィルタ及びクランプダイオードをさらに備える、半導体スイッチング素子駆動回路。
　請求項１から請求項３のいずれか１項に記載の半導体スイッチング素子駆動回路であって、
　前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件である場合に、前記半導体スイッチング素子のゲートと電気的に接続される第１抵抗と、
　前記半導体スイッチング素子のゲート駆動条件が前記第２ゲート駆動条件である場合に、前記半導体スイッチング素子のゲートと電気的に接続される第２抵抗と、
　前記第１抵抗と並列接続されたスピードアップコンデンサと
をさらに備える、半導体スイッチング素子駆動回路。
　請求項１から請求項４のいずれか１項に記載の半導体スイッチング素子駆動回路であって、
　前記切替回路は、
　前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件から前記第２ゲート駆動条件に切り替えられた後に、前記半導体スイッチング素子のゲート電圧が予め定められた閾値以下である場合に、前記半導体スイッチング素子へのゲートシンク機能を実行する、半導体スイッチング素子駆動回路。
　請求項１から請求項４のいずれか１項に記載の半導体スイッチング素子駆動回路であって、
　前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件から前記第２ゲート駆動条件に切り替えられた時点から、前記半導体スイッチング素子の出力電流がゼロになる時点までの期間以上に予め定められた期間をカウントするタイマをさらに備え、
　前記切替回路は、
　前記タイマがカウントを終了する時点で、前記半導体スイッチング素子へのゲートシンク機能を実行する、半導体スイッチング素子駆動回路。
　請求項５に記載の半導体スイッチング素子駆動回路であって、
　前記半導体スイッチング素子のターンオフ動作が開始してから、前記半導体スイッチング素子のゲート電圧が前記予め定められた閾値以下となるまでの期間を除いて、前記論理回路への前記分圧の入力を遮断する遮断回路をさらに備える、半導体スイッチング素子駆動回路。
　請求項１から請求項４のいずれか１項に記載の半導体スイッチング素子駆動回路であって、
　前記半導体スイッチング素子のターンオフ動作が開始してから、前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件から前記第２ゲート駆動条件に切り替えられるまでの期間を除いて、前記論理回路への前記分圧の入力を遮断する遮断回路をさらに備える、半導体スイッチング素子駆動回路。
　請求項１に記載の半導体スイッチング素子駆動回路であって、
　バンドギャップリファレンス、及び、トリミングの少なくともいずれか１つによって生成された電圧を、前記論理回路に供給する電源と、
　前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件である場合に、前記半導体スイッチング素子のゲートと電気的に接続される第１抵抗と、
　前記半導体スイッチング素子のゲート駆動条件が前記第２ゲート駆動条件である場合に、前記半導体スイッチング素子のゲートと電気的に接続される第２抵抗と、
　前記第１抵抗と並列接続されたスピードアップコンデンサと、
　前記半導体スイッチング素子のターンオフ動作が開始してから、前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件から前記第２ゲート駆動条件に切り替えられるまでの期間を除いて、前記論理回路への前記分圧の入力を遮断する遮断回路と
をさらに備え、
　前記切替回路は、
　前記半導体スイッチング素子のゲート駆動条件が前記第１ゲート駆動条件から前記第２ゲート駆動条件に切り替えられた後に、前記半導体スイッチング素子のゲート電圧が予め定められた閾値以下である場合に、前記半導体スイッチング素子へのゲートシンク機能を実行する、半導体スイッチング素子駆動回路。
　請求項１から請求項９のいずれか１項に記載の半導体スイッチング素子駆動回路であって、
　前記半導体スイッチング素子は、ＩＧＢＴ、または、炭化珪素を含むＭＯＳＦＥＴを含む、半導体スイッチング素子駆動回路。
　それぞれが請求項１に記載の半導体スイッチング素子である複数の半導体スイッチング素子と、
　それぞれが請求項１に記載の半導体スイッチング素子駆動回路である複数のゲート駆動回路と
を備え、
　前記複数のゲート駆動回路は、前記複数の半導体スイッチング素子をそれぞれ駆動する、半導体装置。