WO2015181682A1

WO2015181682A1 - アナログ／デジタル変換回路、半導体装置、及び電子機器

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Publication number: WO2015181682A1
Application number: PCT/IB2015/053703
Authority: WO
Inventors: 池田隆之; 黒川義元
Original assignee: 株式会社半導体エネルギー研究所
Priority date: 2014-05-28
Filing date: 2015-05-20
Publication date: 2015-12-03
Also published as: JPWO2015181682A1

Abstract

容量素子が占める面積を縮小できる、新規な構成のアナログ／デジタル変換回路を提供すること。トランジスタと、比較回路と、制御回路と、再分配回路と、を有するアナログ／デジタル変換回路であって、再分配回路は、複数の容量素子を有し、比較回路の第１入力端子は、基準電位と電気的に接続され、比較回路の第２入力端子は、トランジスタの第１端子と電気的に接続され、比較回路の出力端子は、制御回路と電気的に接続され、制御回路の出力端子は、複数の配線のいずれか一を介して、複数の容量素子の電極の一方と電気的に接続され、複数の容量素子の他方の電極は、比較回路の第２入力端子と電気的に接続される。また、トランジスタのチャネル形成領域となる半導体層は、酸化物半導体を有する半導体層とする。

Description

アナログ／デジタル変換回路、半導体装置、及び電子機器

本発明の一態様は、アナログ／デジタル変換回路、及び該アナログ／デジタル変換回路を具備する半導体装置に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

比較的高速なアナログ／デジタル変換回路として逐次比較型のアナログ／デジタル変換回路が知られている（特許文献１参照）。また、逐次比較型のアナログ／デジタル変換回路であって、容量素子列を多段に設けることにより全容量値を低減したアナログ／デジタル変換回路が知られている（特許文献２参照）。

特開平６−１７７７６５号公報特開２００２−３１４４１９号公報

本発明の一態様は、新規な構成のアナログ／デジタル変換回路を提供することを課題の一とする。

または、本発明の一態様は、容量素子が占める面積を縮小できる、新規な構成のアナログ／デジタル変換回路を提供することを課題の一とする。または、本発明の一態様は、高速駆動を可能とした、新規な構成のアナログ／デジタル変換回路を提供することを課題の一とする。または、本発明の一態様は、イメージセンサの読み出し回路に適した、新規な構成のアナログ／デジタル変換回路を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。

本発明の一態様は、トランジスタと、比較回路と、制御回路と、再分配回路と、を有するアナログ／デジタル変換回路であって、再分配回路は、複数の容量素子を有し、比較回路の第１入力端子は、基準電位と電気的に接続され、比較回路の第２入力端子は、トランジスタの第１端子と電気的に接続され、比較回路の出力端子は、制御回路と電気的に接続され、制御回路の出力端子は、複数の配線のいずれか一を介して、複数の容量素子の電極の一方と電気的に接続され、複数の容量素子の少なくとも一の他方の電極は、比較回路の第２入力端子と電気的に接続される。トランジスタの半導体層は、酸化物半導体を有する。トランジスタの第２端子は、入力電位を与えるノードと電気的に接続される。

上記において、制御回路の出力端子は、入力電位のアナログ信号を変換したデジタル信号を出力する機能を有する。

上記において、アナログ／デジタル変換回路のデジタル信号のビット数がｎ（ｎは２以上の自然数）であるとき、再分配回路が有する複数の容量素子は、第１の容量値を有する容量素子を（ｎ＋１）個と、第２の容量値を有する容量素子を（ｎ−１）個と、を有する構成とすることができる。第１の容量値は、再分配回路が有する最小単位の容量値とすることができる。第２の容量値は、第１の容量値の概略２倍の容量値とすることができる。

上記において、制御回路の出力端子は、スイッチを介さずに、再分配回路に接続される構成とすることができる。

本発明の一態様により、新規な構成のアナログ／デジタル変換回路を提供することができる。

または、本発明の一態様により、容量素子が占める面積を縮小できる、新規な構成のアナログ／デジタル変換回路を提供することができる。または、本発明の一態様では、高速駆動を可能とした、新規な構成のアナログ／デジタル変換回路を提供することができる。または、本発明の一態様では、イメージセンサの読み出し回路に適した、新規な構成のアナログ／デジタル変換回路を提供することができる。または、本発明の一態様では、該アナログ／デジタル変換回路を具備する半導体装置を提供することができる。または、本発明の一態様では、新規な半導体装置を提供することができる。

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

本発明の一形態に係る回路図。トランジスタとのＶＤ−ＩＤ特性図。トランジスタとのＶＤ−ＩＤ特性図。トランジスタの温度特性を示すグラフ。本発明の一形態に係る回路図。本発明の一形態に係る回路図。本発明の一形態に係る回路図。本発明の一形態に係る回路図。本発明の一形態に係る回路図。本発明の一形態に係る４ビットコードを概念的に示した図。本発明の一形態に係るブロック図。トランジスタの断面図。トランジスタの上面図及び断面図。トランジスタの断面図。トランジスタの断面図。半導体装置の作製工程を示すフローチャート図及び斜視模式図。半導体装置を用いた電子機器。本発明の一形態に係る回路の動作を説明するタイミングチャート図。本発明の一形態に係る回路の動作を説明するタイミングチャート図。イメージセンサの画素の回路図。イメージセンサの動作を説明するタイミングチャート図。イメージセンサの画素の構成を示す図。イメージセンサの画素の回路図。イメージセンサの画素の動作を説明するタイミングチャート図。メモリセルの回路図及びタイミングチャート図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１端子と表記し、ソースとドレインとの他方を第２端子と表記する場合がある。

また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、アナログ／デジタル変換回路の回路構成、該アナログ／デジタル変換回路の動作、該アナログ／デジタル変換回路を具備する半導体装置、及び該半導体装置の動作について説明する。なおアナログ／デジタル変換回路は、半導体特性を利用するため、該アナログ／デジタル変換回を半導体装置という場合がある。

まず図１では本発明の一態様である、アナログ／デジタル変換回路の一例を示す回路図について示し、説明する。

図１に示すアナログ／デジタル変換回路ＡＤＣは、比較回路１１０、制御回路１１１、トランジスタ１１２、再分配回路１１３を有する。再分配回路１１３は、複数の容量素子が配列した構成を有する。

アナログ／デジタル変換回路ＡＤＣは、アナログ信号をデジタル信号に変換する機能を有する回路である。

トランジスタ１１２の端子の一方は、入力電位Ｖｉｎを与えるノード２０に電気的に接続される。トランジスタ１１２のゲートは、トランジスタ１１２のオン、オフを制御する電位を与えるノード２１に電気的に接続される。トランジスタ１１２の端子の他方は、ノード２２に電気的に接続される。入力電位Ｖｉｎはアナログ信号である。

比較回路１１０の第１入力端子は、基準電位Ｖｒｅｆに電気的に接続され、比較回路１１０の第２入力端子は、ノード２２に電気的に接続される。比較回路１１０の出力端子は、制御回路１１１に電気的に接続される。

比較回路１１０は、ノード２２の電位と、基準電位Ｖｒｅｆとを比較し、該比較した結果に応じた信号をノード２３の信号として出力する機能を有する回路である。例えば、ノード２２の電位が基準電位Ｖｒｅｆより大きければ、比較回路１１０はノード２３に高電位側の電源電位（以下、本明細書等において、ハイの電位という。”Ｈｉｇｈ”、Ｈ電位、Ｈレベルの電位、Ｖｄｄという場合もある。）を出力することができる。ノード２３の信号は、デジタル信号である。

例えば、比較回路１１０は、オペアンプ回路を用いて構成することができる。または、比較回路１１０は、インバータ回路を用いて構成することができる。インバータ回路を用いる場合、Ｖｒｅｆはインバータ回路の閾値電圧に相当する。プロセスばらつきにより、インバータの閾値電圧が異なる場合は、再分配回路の初期設定値を閾値電圧に合わせて変更し、再分配回路の出力範囲の中間の電位が閾値電圧に対応するように設定することで、広い範囲でＡ／Ｄ変換することができる。初期設定値はデジタルデータで与えることが出来るので、当該デジタルデータを記憶しておけば、調整のためにＤ／Ａ変換を行う必要がない。比較回路１１０にインバータ回路を用いる場合、比較回路１１０にオペアンプ回路を用いる場合と比べて高速でＡ／Ｄ変換を行うことができ、消費電力を小さくすることができる。特に、イメージセンサやメモリの読み出し回路等のように、カラム毎に並列にアナログ／デジタル変換回路ＡＤＣを配置する場合に適している。各アナログ／デジタル変換回路ＡＤＣは変換したデジタルデータを保持するためのフリップフロップ回路の他に、初期設定値を保存するフリップフロップ回路または不揮発メモリを備えることができる。これにより各アナログ／デジタル変換回路ＡＤＣは独立した初期設定値を持つことができる。初期設定値は、アナログ／デジタル変換回路ＡＤＣの入力電位として種々の電位を与え、当該入力電位に対して所望のデジタル値が読み出されるかどうかを外部コンピュータなどによって自動的に判定することで決定することができる。また、初期設定値は、例えばＪＴＡＧ回路によって、初期設定値を保存するフリップフロップ回路または不揮発性メモリに書き込むことが出来る。また、比較回路１１０をイメージセンサもしくはメモリの読み出し回路として用いる場合、画素もしくはメモリセルからのデータ読み出しは１度で済むため、繰り返しの読み出しの必要はなく、短時間で済むので、消費電力の低減に有効である。

制御回路１１１の出力端子は、ノード２４に電気的に接続される。制御回路１１１の出力端子は、入力電位Ｖｉｎのアナログ信号を変換した、デジタル信号を出力する端子である。

また、制御回路１１１の出力端子は、再分配回路１１３に電気的に接続される。制御回路１１１の出力信号は、デジタル信号のビット数に応じた複数の配線によって再分配回路１１３に与えられる。各配線は、ハイ又はローのいずれかの電位を再分配回路１１３に与える機能を有する。そのため、制御回路１１１の出力端子は、スイッチを介さずに該複数の配線だけを介して、再分配回路１１３に接続される構成とすることができる。

制御回路１１１は、入力電位Ｖｉｎのアナログ信号を変換した、デジタル信号を出力する機能を有する。制御回路１１１は、ノード２３から入力される信号に応じて、デジタル信号（以下、デジタル信号Ｄ）の各ビットを決定し、該デジタル信号Ｄを一時的に保存する機能を有する。制御回路１１１は、該デジタル信号を反転した信号（以下、反転デジタル信号ＤＢ）を出力する機能を有する。制御回路１１１は、アナログ／デジタル変換に用いる反転デジタル信号ＤＢを再分配回路１１３に出力する機能を有する。

制御回路１１１は、フリップフロップ回路又は組み合わせ回路等、複数の論理回路を有する構成とすることができる。該フリップフロップ回路又は組み合わせ回路等の出力が、複数の配線を介して、再分配回路１１３に直接与えられる構成とすることができる。また、フリップフロップ回路は、スイッチトキャパシタ回路と、インバータ回路と、だけで構成してもよい。

再分配回路１１３は、デジタル信号のビット数に応じた複数の容量素子を有する。複数の容量素子の電極の一方は、複数の配線のいずれか一を介して、制御回路１１１の出力端子に接続される。複数の容量素子の少なくとも一の電極の他方は、ノード２２を介して、比較回路１１０の第２入力端子に接続される。

デジタル信号のビット数がｎ（ｎは２以上の自然数）である場合において、再分配回路１１３は、容量値Ｃを有する容量素子Ｃ１を（ｎ＋１）個と、容量値２Ｃを有する容量素子Ｃ２を（ｎ−１）個と、を組み合わせた、複数の容量素子で構成する。これにより、再分配回路１１３の容量素子が占める面積を縮小することができる。なお、容量値２Ｃは、容量値Ｃの概略２倍の容量値である。ここで概略とは、１０％の誤差を許容できるものとする。

再分配回路１１３が有する（ｎ＋１）個の容量素子Ｃ１のうち、ｎ個の容量素子Ｃ１の一方の電極は、それぞれ、複数の配線のいずれか一を介して、制御回路１１１の出力端子に電気的に接続される。該ｎ個の容量素子Ｃ１の一方の電極には、制御回路１１１で得られるデジタル信号Ｄを反転した反転デジタル信号ＤＢが与えられる。図１のノード２６乃至ノード２８等に、反転デジタル信号ＤＢが与えられる。また、ノード２４に、デジタル信号Ｄが与えられる。

図１に示す、本発明の一態様であるアナログ／デジタル変換回路ＡＤＣではトランジスタ１１２の半導体層は、酸化物半導体を有する構成とする。本実施の一態様のトランジスタ１１２に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタともいう）を用いることで、オフ時のリーク電流（以下、オフ電流ともいう）が極めて小さいトランジスタとすることができる。トランジスタ１１２はスイッチとしての機能を有する。トランジスタ１１２をＯＳトランジスタとする構成とすることで、オフ時のリーク電流が極めて小さいトランジスタをスイッチとして用いることができる。

一方、ＭＯＳ技術、及びＬＳＩ技術の分野において、スイッチとしてよく利用されているチャネル領域にシリコン（Ｓｉ）を用いたトランジスタ（以下、Ｓｉトランジスタ）は、オフ時にリーク電流が発生することが知られている。

サンプルモードで容量素子に充電された電荷は、トランジスタ１１２をオフにすることでノード２２に保持される。ノード２２に保持される電荷は、再分配モードで最終変換ステップが実行されるまで保持され続ける。

本実施の一態様は、トランジスタ１１２にＯＳトランジスタを用いる構成とする。該構成とすることで、トランジスタ１１２にＳｉトランジスタを用いる場合と比べて、ノード２２に保持される電荷の変動量を大幅に低減することができる。その結果、アナログ／デジタル変換回路ＡＤＣに用いる容量素子の最小単位の容量値を小さくすることができる。ここで最小単位の容量値は、ばらつきの影響や寄生容量を無視することができる最小の容量値を表す。もし仮に、トランジスタ１１２にＳｉトランジスタを用いる場合は、リーク電流が発生しても問題がないように、容量素子の最小単位の容量値を大きくしなければならない。

なおサンプルモードは、複数の容量素子に入力電位Ｖｉｎに応じた電位が充電されるモードである。ホールドモードは、充電によって複数の容量素子に蓄えられた電荷を保持するモードである。再分配モードは、複数の容量素子に蓄えられた電荷を再分配することで、電荷に基づく電位を昇降させ、基準電位との大小関係を基にしてデジタル信号への変換を行うモードである。

本実施の一態様のアナログ／デジタル変換回路ＡＤＣは、再分配回路１１３が有する容量素子の容量値を足し合わせた全体の容量値を、小さくすることができる。そのため、再分配回路１１３の容量素子が占める面積を縮小することができる。その結果、レイアウトの自由度を増すことができる。

また本実施の一態様のアナログ／デジタル変換回路ＡＤＣは、アナログ／デジタル変換回路ＡＤＣの大部分を占めていた、再分配回路１１３の容量素子が占める面積を小さくすることができる。そのため、アナログ／デジタル変換回路ＡＤＣを、前段の回路のカラム毎に並列に配置することが可能となる。またアナログ／デジタル変換回路ＡＤＣは、再分配回路１１３が有する容量素子の容量値を足し合わせた全体の容量値を小さくすることができるので、負荷が小さくなり、高速駆動が可能となる。

ここで、オフ電流が小さいとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。

またトランジスタ１１２はより確実にオフになるように、ゲートであるノード２１の電位変化を大きくすることが好ましい。特に再分配モードでトランジスタ１１２のソース電位またはドレイン電位が昇降する際においてもトランジスタ１１２が確実にオフになるように、ゲートであるノード２１の電位変化を大きくすることが好ましい。この場合、トランジスタ１１２では、ゲートとソース間、あるいはゲートとドレイン間で高い電圧が印加されることになるため、耐圧性に優れていることが求められる。

上述したように、本実施の形態のトランジスタ１１２には、ＯＳトランジスタを用いる。ＯＳトランジスタは、Ｓｉトランジスタと比較し、バンドギャップが１乃至２ｅＶ程度高いため、アバランシェブレークダウンが起こりにくく、電界に対する電気的な耐圧性が高い。そのため、トランジスタ１１２をＯＳトランジスタとすることで、アナログ／デジタル変換回路ＡＤＣを耐圧性に優れたものとすることができる。

具体例を挙げて説明するため、図２にＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図、図３（Ａ）にゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図、及び図３（Ｂ）にゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図を示す。図２では、ＯＳトランジスタのドレイン耐圧について説明するため、ＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図２では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での高電圧に対する耐性を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。

図３に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図３（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図について示す。また図３（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図について示す。図３（Ａ）では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での高電圧に対する耐性を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、図３（Ａ）のＯＳトランジスタでは０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ、７．９４Ｖと変化させ、図３（Ｂ）のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させている。

図３（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図２、図３（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタと比べて高電圧に対する耐性が高い。そのためＯＳトランジスタは絶縁破壊を起こしにくく、ＯＳトランジスタを有するアナログ／デジタル変換回路ではトランジスタの不良を少なくすることができる。

ＯＳトランジスタはＳｉトランジスタと積層して設けることができるため、パストランジスタロジックＰＴＬをさらなる回路面積の小型化するのに好適である。またＯＳトランジスタ同士を積層して設けることもでき、パストランジスタロジックＰＴＬをさらなる回路面積の小型化するのに好適である。

また図１では、トランジスタ１１２をバックゲートを有さない構成として説明したが、バックゲートを有する構成とすることもできる。トランジスタ１１２がバックゲートを有する構成とすることにより、バックゲートに与える制御信号によって閾値電圧の制御を行うことができる。

また、ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図４（ａ）にＯＳトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、図４（ｂ）にＳｉトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、示す。なお図４（ａ）、（ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気的特性の測定結果を示している。なおドレイン電圧Ｖ_Ｄは１Ｖとしている。

なお図４（ａ）に示すＯＳトランジスタの電気的特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。また図４（ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。

なおＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウエハから作製したものである。

図４（ａ）及び（ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ_Ｏ）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図４（ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

図４（ａ）及び（ｂ）のグラフから、ＯＳトランジスタでアナログ／デジタル変換回路ＡＤＣを構成することで、１５０℃以上の温度下においても、動作させることができる。そのため、ＯＳトランジスタで構成されるアナログ／デジタル変換回路ＡＤＣの耐熱性を優れたものとすることができる。

次いで図５乃至図９では、アナログ／デジタル変換回路ＡＤＣのより具体的な回路構成、並びに該アナログ／デジタル変換回路の動作について説明する。図５乃至図９では、アナログ／デジタル変換回路ＡＤＣが４ビットのアナログ／デジタル変換回路の例を示す。

ビット数がｎの場合、最上位ビットは「ｂｉｔ（ｎ−１）」と示し、次のビットは「ｂｉｔ（ｎ−２）」と示す。最下位ビットは「ｂｉｔ０」と示す。４ビットの場合、最上位ビットは「ｂｉｔ３」と示し、次のビットは「ｂｉｔ２」と示し、その次のビットは「ｂｉｔ１」と示す。最下位ビットは「ｂｉｔ０」と示す。また、出力Ｄ又は反転出力ＤＢは、２進数表記の４ビットコードで「ｂｉｔ３　ｂｉｔ２　ｂｉｔ１　ｂｉｔ０」と表す。例えば、４ビットコードで「１０００」と表すことができる。

図５は、図１に対し、再分配回路１１３及び該再分配回路１１３に電気的に接続される配線の構成を、より具体的に再分配回路１１４及び該再分配回路１１４に電気的に接続される配線に変更したものである。それ以外の構成については、図１と同様である。そのため以下では、主に、再分配回路１１４及び該再分配回路１１４に電気的に接続される配線に関して、説明する。

再分配回路１１４は、容量値Ｃを有する容量素子Ｃ１を（ｎ＋１）個、すなわち図５では５個と、容量値２Ｃを有する容量素子Ｃ２を（ｎ−１）個、すなわち図５では３個を組み合わせた構成を用いる。容量値Ｃは、再分配回路１１４が有する最小単位の容量値とする。再分配回路１１４は、容量値Ｃを有する容量素子Ｃ１ａ、容量素子Ｃ１ｂ、容量素子Ｃ１ｃ、容量素子Ｃ１ｄ、及び容量素子Ｃ１ｅを有し、容量値２Ｃを有する容量素子Ｃ２ａ、容量素子Ｃ２ｂ、及び容量素子Ｃ２ｃを有する。容量素子Ｃ２ａ、容量素子Ｃ２ｂ、及び容量素子Ｃ２ｃを電気的に直列、容量素子Ｃ１ａ、容量素子Ｃ１ｂ、容量素子Ｃ１ｃ、容量素子Ｃ１ｄ、及び容量素子Ｃ１ｅを電気的に並列になるように接続する。容量素子Ｃ１ａの電極の他方は、ノード２２を介して、比較回路１１０の第２入力端子に電気的に接続される。容量素子Ｃ１ａの電極の他方と、容量素子Ｃ１ｂの電極の他方との間には容量素子Ｃ２ａが電気的に接続され、容量素子Ｃ１ｂの電極の他方と、容量素子Ｃ１ｃの電極の他方との間には容量素子Ｃ２ｂが電気的に接続され、容量素子Ｃ１ｃの電極の他方と、容量素子Ｃ１ｄの電極の他方との間には容量素子Ｃ２ｃが電気的に接続される。容量素子Ｃ１ｄの電極の他方と、容量素子Ｃ１ｅの電極の他方とは電気的に接続される。容量素子Ｃ１ａの下部電極は、ノード３１が与えられる配線を介して、制御回路１１１の第２出力端子に電気的に接続される。容量素子Ｃ１ｂの下部電極は、ノード３２が与えられる配線を介して、制御回路１１１の第２出力端子に電気的に接続される。容量素子Ｃ１ｃの下部電極は、ノード３３が与えられる配線を介して、制御回路１１１の第２出力端子に電気的に接続される。容量素子Ｃ１ｄの下部電極は、ノード３４が与えられる配線を介して、制御回路１１１の第２出力端子に電気的に接続される。容量素子Ｃ１ｅの下部電極は、ノード２５に電気的に接続される。ノード２５には、固定電位が与えられる。例えば、ノード２５には、接地電位等の低電位側の電源電位（以下、本明細書等において、ローの電位という。”Ｌｏｗ”、Ｌ電位、Ｌレベルの電位という場合もある。）が与えられる。このように容量素子列を多段に設ける構成により、複数の容量素子にバイナリー加重された容量値（Ｃ、Ｃ／２、Ｃ／４、（略）、Ｃ／２^ｎ−１）を有する容量素子を用いる場合と比較して、全容量値を低減させることができる。

次いで図６乃至図９では、４ビットのアナログ／デジタル変換回路ＡＤＣの動作について示し、説明する。また図６乃至図９では、説明のため、制御回路１１１から再分配回路１１３にデジタル信号を伝送する配線をビットごとに分けて示している。

図６に第１のステップを示す。第１のステップでは、サンプルモードが行われる。第１のステップでは、トランジスタ１１２をオンにする電位が、トランジスタ１１２のゲートに電気的に接続されるノード２１に与えられる。ノード２０からトランジスタ１１２の端子の一方を介してトランジスタの端子の他方へ入力電位Ｖｉｎが与えられ、トランジスタの端子の他方に電気的に接続されるノード２２に入力電位Ｖｉｎが与えられる。第１のステップでは、再分配回路１１３が有する複数の容量素子に入力電位Ｖｉｎに応じた電位が充電される。第１のステップでは、制御回路１１１の出力端子から出力される反転デジタル信号ＤＢを初期状態に設定する。初期状態への設定は、ノード２３の信号以外の信号に従って行う。例えば、初期状態への設定は、比較回路１１０の基準電位Ｖｒｅｆに従って行う。初期状態に設定することにより、制御回路１１１から再分配回路１１３には、ノード３１乃至ノード３４等を介して、基準電位Ｖｒｅｆに従った反転デジタル信号ＤＢが出力される。

例えば、比較回路の基準電位Ｖｒｅｆが、高電位側の電源電位と低電位側の電源電位の中間電位である場合を説明する。この場合、比較回路の基準電位Ｖｒｅｆに従った反転デジタル信号「ＤＢ：ｓｅｔＲ」は、４ビットコードで「１０００」となる。「１０００」のデジタル信号に基づいて、ノード３１にはハイの電位（Ｖｄｄという場合もある。）が与えられ、ノード３２、ノード３３、及びノード３４にはローの電位が与えられる。すなわち、最上位ビットに対応する容量素子Ｃ１ａの電極の一方にハイの電位が与えられ、それ以外の容量素子Ｃ１ｂ、容量素子Ｃ１ｃ、容量素子Ｃ１ｄ、の電極の一方にローの電位が与えられる。ローの電位として、例えば接地電位を用いることができる。

次いで図７に第２のステップを示す。第２のステップでは、ホールドモードが行われる。第２のステップでは、トランジスタ１１２をオフにする電位が、トランジスタ１１２のゲートに電気的に接続されるノード２１に与えられる。トランジスタ１１２の端子の他方に電気的に接続されるノード２２には、第１のステップの充電によって複数の容量素子に蓄えられた電荷Ｑが保持される。例えば、再分配回路１１３が有する複数の容量素子の全容量値が「２Ｃ」である場合、ノード２２には、電荷Ｑ＝２ＣＶｉｎ−ＣＶｄｄが保持される。

次いで図８、図９に第３のステップを示す。第３のステップでは、再分配モードが行われる。第３のステップにおいて、トランジスタ１１２のゲートに電気的に接続されるノード２１には、トランジスタ１１２をオフする電位が与えられる。トランジスタ１１２の端子の他方に電気的に接続されるノード２２には、第２のステップで保持された電荷Ｑがそのまま保持される。

図８に第３のステップ（１）を示す。第３のステップ（１）では、制御回路１１１の出力端子は、第１のセット信号に応じた反転デジタル信号ＤＢを出力する機能を有する。図８では、第１のセット信号に応じた反転デジタル信号ＤＢを「ＤＢ：ｓｅｔ１」と示す。例えば、複数の容量素子のうち、最上位ビットに対応する容量素子の電極の一方にハイの電位が与えられ、それ以外の容量素子の電極の一方にローの電位が与えられる。例えば、「ＤＢ：ｓｅｔ１」は、４ビットコードで「１０００」と設定することができる。この「１０００」のデジタル信号に基づいて、ノード３１にはハイの電位が与えられ、ノード３２、ノード３３、及びノード３４にはローの電位が与えられる。すなわち、最上位ビットに対応する容量素子Ｃ１ａの電極の一方にハイの電位が与えられ、それ以外の容量素子Ｃ１ｂ、容量素子Ｃ１ｃ、容量素子Ｃ１ｄ、の電極の一方にローの電位が与えられる。このとき、再分配回路１１３が有する容量素子の電極の他方に電気的に接続されるノード２２の電位Ｖ２２（ｓｅｔ１）は、第１のセット信号、入力電位Ｖｉｎ、比較回路１１０の基準電位Ｖｒｅｆ等に基づいた電位Ｖ２２（ｓｅｔ１）となる。例えば、ノード２２の電位Ｖ２２（ｓｅｔ１）は、「Ｖ２２（ｓｅｔ１）＝Ｖｉｎ」となる。ノード２２の電位Ｖ２２（ｓｅｔ１）が比較回路１１０に入力され、比較回路１１０の基準電位Ｖｒｅｆと比較され、比較回路１１０の出力が決定される。比較回路１１０の出力に応じて、制御回路１１１において、最上位ビットｂｉｔ（ｎ−１）（本例ではｂｉｔ３）が「１」又は「０」に決定される。図８では、この動作を「ｂｉｔ３＝［１／０］」と表す。Ｖ２２（ｓｅｔ１）が比較回路１１０の基準電位Ｖｒｅｆより大きければ、比較回路１１０の出力はハイとなり、最上位ビット（本例ではｂｉｔ３）は［１］に決まる。図８では、この動作を「Ｖｒｅｆ＜Ｖ２２　−　ｂｉｔ３＝［１］」と表す。Ｖ２２（ｓｅｔ１）が比較回路１１０の基準電位Ｖｒｅｆより小さければ、比較回路１１０の出力はローとなり、最上位ビット（ｂｉｔ３）は［０］に決まる。図８では、この動作を「Ｖｒｅｆ＞Ｖ２２　−　ｂｉｔ３＝［０］」と表す。第３のステップ（１）で決定されたデジタル信号Ｄの最上位ビット（本例ではｂｉｔ３）は、制御回路１１１が有するメモリ回路等に一時保存される。

図９に第３のステップ（２）を示す。第３のステップ（２）では、制御回路１１１の出力端子は、第２のセット信号に応じた反転デジタル信号ＤＢを出力する機能を有する。図９では、第２のセット信号に応じた反転デジタル信号ＤＢを「ＤＢ：ｓｅｔ２」と示す。第２のセット信号に応じた反転デジタル信号ＤＢの最上位ビットｂｉｔ（ｎ−１）（本例ではｂｉｔ３）は、第３のステップ（１）の結果に基づいて決定されている。例えば、第３のステップ（１）でデジタル信号Ｄの最上位ビット（本例ではｂｉｔ３）が「１」に決まった場合は、それを反転した反転デジタル信号ＤＢの最上位ビットは「０」となり、最上位ビットに対応する容量素子の電極の一方には、該反転デジタル信号ＤＢの最上位ビット「０」に応じたローの電位が与えられる。逆に、第３のステップ（１）でデジタル信号Ｄの最上位ビット（本例ではｂｉｔ３）が「０」に決まった場合は、それを反転した反転デジタル信号ＤＢの最上位ビットは「１」となり、最上位ビットに対応する容量素子の電極の一方には、該反転デジタル信号ＤＢの最上位ビット「１」に応したハイの電位が与えられる。

第３のステップ（２）では、例えば、複数の容量素子のうち、最上位ビットの次のビット（本例ではｂｉｔ２）に対応する容量素子の電極の一方にハイの電位が与えられ、それより下位のビットに対応する容量素子の電極の他方にローの電位が与えられる。例えば、「ＤＢ：ｓｅｔ２」は、４ビットコードで「１１００」又は「０１００」と設定することができる。例えば、第３のステップ（１）でデジタル信号Ｄの最上位ビット（本例ではｂｉｔ３）が「１」に決まった場合は、「ＤＢ：ｓｅｔ２」は、「０１００」と設定することができる。この「０１００」のデジタル信号に基づいて、ノード３１にはローの電位が与えられ、ノード３２にはハイの電位が与えられ、ノード３３、及びノード３４にはローの電位が与えられる。すなわち、容量素子Ｃ１ａの電極の一方にローの電位が与えられ、容量素子Ｃ１ｂの電極の一方にハイの電位が与えられ、容量素子Ｃ１ｃ、及び容量素子Ｃ１ｄの電極の一方にローの電位が与えられる。逆に、第３のステップ（１）でデジタル信号Ｄの最上位ビット（ｂｉｔ３）が「０」に決まった場合は、「ＤＢ：ｓｅｔ２」は、「１１００」と設定することができる。この「１１００」のデジタル信号に基づいて、ノード３１、及びノード３２にはハイの電位が与えられ、ノード３３、及びノード３４にはローの電位が与えられる。すなわち、容量素子Ｃ１ａ、及び容量素子Ｃ１ｂの電極の一方にハイの電位が与えられ、容量素子Ｃ１ｃ、及び容量素子Ｃ１ｄの電極の一方にローの電位が与えられる。このとき、再分配回路１１３が有する容量素子の電極の他方に電気的に接続されるノード２２の電位は、第２のセット信号、入力電位Ｖｉｎ、比較回路１１０の基準電位Ｖｒｅｆ等に基づいた電位Ｖ２２（ｓｅｔ２）となる。例えば、「ＤＢ：ｓｅｔ２＝１１００」の場合、ノード２２の電位Ｖ２２（ｓｅｔ２）は、「Ｖ２２（ｓｅｔ２）＝Ｖｉｎ＋Ｖｄｄ／４」となる。例えば、「ＤＢ：ｓｅｔ２＝０１００」の場合、ノード２２の電位Ｖ２２（ｓｅｔ２）は、「Ｖ２２（ｓｅｔ２）＝Ｖｉｎ−Ｖｄｄ／４」となる。ノード２２の電位Ｖ２２（ｓｅｔ２）が比較回路１１０に入力され、比較回路１１０の基準電位Ｖｒｅｆと比較され、比較回路１１０の出力が決定される。比較回路１１０の出力に応じて、制御回路１１１において、最上位ビットの次のビット（本例ではｂｉｔ２）が「１」又は「０」に決定される。図９では、この動作を「ｂｉｔ２＝［１／０］」と表す。Ｖ２２（ｓｅｔ２）が比較回路１１０の基準電位Ｖｒｅｆより大きければ、比較回路１１０の出力はハイとなり、ｂｉｔ２は［１］に決まる。図９では、この動作を「Ｖｒｅｆ＜Ｖ２２　−　ｂｉｔ２＝［１］」と表す。Ｖ２２（ｓｅｔ２）が比較回路１１０の基準電位Ｖｒｅｆより小さければ、比較回路１１０の出力はローとなり、デジタル信号Ｄのｂｉｔ２は［０］に決まる。図９では、この動作を「Ｖｒｅｆ＞Ｖ２２　−　ｂｉｔ２＝［０］」と表す。第３のステップ（２）で決定されたデジタル信号Ｄのｂｉｔ２は、制御回路１１１が有するメモリ回路等に一時保存される。

同様の方法で、制御回路１１１の出力端子から次のセット信号が出力され、ノード２２の電位Ｖ２２が比較回路１１０の基準電位Ｖｒｅｆと比較され、比較回路１１０の出力が決定される。そして制御回路１１１において、デジタル信号Ｄの次のビット（本例ではｂｉｔ１）が保存される。アナログ／デジタル変換の動作は、このような方法で最下位ビット（ｂｉｔ０）が決定されるまで継続される。デジタル信号Ｄの最下位ビット（ｂｉｔ０）が決定されると、デジタル信号Ｄの全てのビットが決定され、アナログ／デジタル変換の動作は終了する。

図１０は、図５乃至図９で説明した動作を繰り返すことにより、最終的に得られる４ビットコードを概念的に示したものである。図１０に示す４ビットコードは、反転デジタル信号ＤＢを示したものである。図１０に示すように、第１のセット信号に応じた反転デジタル信号「ＤＢ：ｓｅｔ１」に基づいてｂｉｔ３が決定され、次に第２のセット信号に応じた反転デジタル信号「ＤＢ：ｓｅｔ２」に基づいてｂｉｔ２が決定され、次に第３のセット信号に応じた反転デジタル信号「ＤＢ：ｓｅｔ３」に基づいてｂｉｔ１が決定され、次に第４のセット信号に応じた反転デジタル信号「ＤＢ：ｓｅｔ４」に基づいてｂｉｔ０が決定される。最終的に、図１０の１１５に示す４ビットコードのいずれか一が得られる。１１５に示す４ビットコードは反転デジタル信号ＤＢである。この反転デジタル信号ＤＢを反転した信号が、デジタル信号Ｄに対応する。

このようにして、アナログ／デジタル変換回路ＡＤＣのデジタル信号Ｄが決定され、アナログ／デジタル変換データとして制御回路１１１の出力端子からノード２４へ出力される。

図１８は、図５乃至図９で説明したアナログ／デジタル変換回路ＡＤＣの動作を示すタイミングチャートである。図１８には、ノード２１、ノード２３、ノード３１乃至ノード３４の電位変化の例を示す。

期間Ｔ１は、上で説明したサンプルモード（第１のステップ）に対応する期間である。期間Ｔ２は、ホールドモード（第２のステップ）に対応する期間である。期間Ｔ３乃至期間Ｔ７は、再分配モード（第３のステップ）に対応する期間である。

期間Ｔ３は、上で説明したデジタル信号Ｄのｂｉｔ３が決定される期間であり、期間Ｔ４は、デジタル信号Ｄのｂｉｔ２が決定される期間であり、期間Ｔ５は、デジタル信号Ｄのｂｉｔ１が決定される期間であり、期間Ｔ６は、デジタル信号Ｄのｂｉｔ０が決定される期間である。期間Ｔ７は、４ビットコードのデジタル信号Ｄが決定され、出力が行われる期間である。

上述したとおり、期間Ｔ１において、トランジスタ１１２をオンにする電位がノード２１に与えられ、入力電位Ｖｉｎに応じた電荷がアナログ／デジタル変換回路ＡＤＣに充電される。

期間Ｔ２において、トランジスタ１１２をオフにする電位がノード２１に与えられ、入力電位Ｖｉｎに応じた電荷が保存される。

期間Ｔ３において、ノード３１乃至ノード３４に反転デジタル信号「ＤＢ：ｓｅｔ１」に応じた電位（本例では「１０００」）が与えられ、それに応じて比較回路１１０の出力が決定され、デジタル信号Ｄのｂｉｔ３が決定される。この期間Ｔ３における比較回路１１０の出力に応じて決定されるデジタル信号Ｄのｂｉｔ３の反転信号（反転デジタル信号ＤＢのｂｉｔ３）に応じた電位が、ノード３１に、それ以降の期間Ｔ４乃至期間Ｔ７において与えられる。

期間Ｔ４において、ノード３１乃至ノード３４に反転デジタル信号「ＤＢ：ｓｅｔ２」に応じた電位が与えられ、デジタル信号Ｄのｂｉｔ２が決定され、その反転信号（反転デジタル信号ＤＢのｂｉｔ２）に応じた電位が、ノード３２に、それ以降の期間において与えられる。

期間Ｔ５において、ノード３１乃至ノード３４に反転デジタル信号「ＤＢ：ｓｅｔ３」に応じた電位が与えられ、デジタル信号Ｄのｂｉｔ１が決定され、その反転信号（反転デジタル信号ＤＢのｂｉｔ１）に応じた電位が、ノード３３に、それ以降の期間において与えられる。

期間Ｔ６において、ノード３１乃至ノード３４に反転デジタル信号「ＤＢ：ｓｅｔ４」に応じた電位が与えられ、デジタル信号Ｄのｂｉｔ０が決定され、その反転信号（反転デジタル信号ＤＢのｂｉｔ０）に応じた電位が、ノード３４に、それ以降の期間において与えられる。

図１９は、上述したタイミングチャートの具体例である。図１９では、期間Ｔ３において比較回路の出力に対応するノード２３の電位がハイと決定され、それに応じてそれ以降の期間において、ノード３１にローの電位が与えられる。期間Ｔ４において比較回路の出力に対応するノード２３の電位がローと決定され、それに応じてそれ以降の期間において、ノード３２にハイの電位が与えられる。期間Ｔ５において比較回路の出力に対応するノード２３の電位がローと決定され、それに応じてそれ以降の期間において、ノード３３にハイの電位が与えられる。期間Ｔ５において比較回路の出力に対応するノード２３の電位がハイと決定され、それに応じてそれ以降の期間において、ノード３４にローの電位が与えられる。

このようにして、アナログ／デジタル変換回路ＡＤＣのデジタル信号Ｄが決定され、期間Ｔ７において、アナログ／デジタル変換データとして出力される。

また、図６に示す第１のステップにおいて、比較回路の基準電位Ｖｒｅｆが、高電位側の電源電位と低電位側の電源電位の中間電位にある場合を例に説明したが、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣの動作は、これに限定されない。例えば、比較回路の基準電位Ｖｒｅｆが、低電位側の電源電位にある場合は、比較回路の基準電位Ｖｒｅｆに応じたデジタル信号の反転出力「ＤＢ：ｓｅｔＲ」は、４ビットコードで「１１１１」となり、このデジタル信号に基づいて、ノード３１、ノード３２、ノード３３、及びノード３４にはハイの電位が与えられる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣを複数有する半導体装置について、以下に説明する。複数のアナログ／デジタル変換回路ＡＤＣ有する半導体装置おいて、製造ばらつきの影響で複数のアナログ／デジタル変換回路ＡＤＣ間の特性にばらつきが生じる場合がある。その場合、例えば、図６に示す第１のステップにおける「ＤＢ：ｓｅｔＲ」の値を別に設定し、複数のアナログ／デジタル変換回路ＡＤＣ間の特性ばらつきを補正することができる。例えば、ビット数に応じた数のフリップフロップ回路を制御回路に追加することにより、「ＤＢ：ｓｅｔＲ」の値を別に設定し、補正することができる。この補正は、アナログ／デジタル変換回路ＡＤＣを１つ有する半導体装置においても行うことができる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣをイメージセンサの読み出し回路に用いる場合について、以下に説明する。

図１１に、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣを有するイメージセンサのブロック図を示す。イメージセンサは、画素部３００と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、を有する。回路３０１は、ロードライバとしての機能を有する。回路３０２は、電流原を含む回路である。回路３０３は、読み出し回路としての機能を有し、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣを用いることができる。回路３０４は、カラムドライバとしての機能を有する。

画素部３００は、複数の画素を有し、各画素には、選択トランジスタ、フォトダイオード、転送トランジスタ、増幅トランジスタ等が設けられている。回路３０１は、複数の画素の各行を選択する機能を有する。回路３０１で画素部３００の各画素が選択され、各画素から照度に応じた大きさの電流が出力される。各画素から出力された電流が、回路３０２で電圧に変換され、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣに相当する回路３０３に入力される。回路３０４は、アナログ／デジタル変換回路ＡＤＣに相当する回路３０３の出力を選択し、外部又は後段の回路へ出力する機能を有する。

上記において各画素から出力される電流の大きさは、各画素に設けられたフォトダイオード、及びトランジスタの大きさに応じて決定される。しかしながら、イメージセンサの画素の大きさには制限があるため、各画素に設けることができるフォトダイオード、トランジスタの大きさには制限がある。すなわち、各画素から出力される電流の大きさには制限がある。したがって、アナログ／デジタル変換回路ＡＤＣの入力に必要とされる入力電位の大きさは小さい方が好ましい。

本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、入力電位Ｖｉｎが入力される複数の容量素子の全体の容量値を小さくすることができる。よって、出力電流の大きさを大きくできないイメージセンサの読み出し回路に適したものとすることができる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、入力電位Ｖｉｎが入力される複数の容量素子の全体の容量値を小さくすることができる。よって、出力電流の大きさを大きくできないイメージセンサの読み出し回路に適したものとすることができる。

以上、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、スイッチとしての機能を有するトランジスタにＯＳトランジスタを用いることで、複数の容量素子の全体の容量値を小さくすることができる。よって、アナログ／デジタル変換回路ＡＤＣが占める面積を縮小することができると共に、アナログ／デジタル変換回路ＡＤＣの高速駆動を可能とすることができる。また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、耐熱性及び耐圧性に優れ、低消費電力化に優れたものとすることができる。また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、レイアウトの自由度を増したものとすることができる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、入力電位Ｖｉｎが入力される複数の容量素子の全体の容量値を小さくすることができる。よって、出力電流を大きくできないイメージセンサの読み出し回路に適したものとすることができる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、複数の容量素子に、容量値Ｃを有する容量素子Ｃ１を（ｎ＋１）個と、容量値２Ｃを有する容量素子Ｃ２を（ｎ−１）個と、を用いることで、さらに容量素子が占める面積を縮小することができる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、サンプルモード及びホールドモードにおいて用いる容量素子と、再分配モードにおいて用いる容量素子とが兼用されている構成とすることができる。これにより、容量素子が兼用されていない場合と比較して、アナログ／デジタル変換回路ＡＤＣに設ける容量素子の全容量値を小さくすることができる。

また、本実施の形態で説明したアナログ／デジタル変換回路ＡＤＣは、スイッチを介さずに、制御回路の出力端子が、再分配回路に接続される構成とすることができる。スイッチを介した場合、スイッチに接続される高電位を与える電源または低電位を与える電源が別途必要となることがある。本実施の形態で説明した構成では、スイッチを介さずに、制御回路の出力端子が再分配回路に接続されるため、スイッチに接続される電源を不要とすることができる。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したトランジスタの半導体層に用いる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

　例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

　半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化のための熱処理を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。

　なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加えることが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

　このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

　また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、または８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。

次いで酸化物半導体の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、開示する発明の一態様に係るアナログ／デジタル変換回路、及び該アナログ／デジタル変換回路を具備する半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、半導体装置とは別の基板上に配置された駆動回路、電源回路等を含む場合がある。

図１２乃至図１５に、発明の一態様に係るアナログ／デジタル変換回路、及び該アナログ／デジタル変換回路を具備する半導体装置が有するトランジスタの断面構造の一部を、一例として示す。なお本実施の形態では、トランジスタとして、酸化物半導体を半導体層に用いたトランジスタを基板上に形成する場合を例示している。

なお、酸化物半導体を用いるトランジスタの場合、シリコンを用いるトランジスタと比べて、アナログ／デジタル変換回路ＡＤＣが占める面積を縮小できると共に、アナログ／デジタル変換回路ＡＤＣの高速駆動を可能とし、かつ、耐熱性及び耐圧性に優れたアナログ／デジタル変換回路ＡＤＣ、及び該アナログ／デジタル変換回路を具備する半導体装置とすることができる。

図１２（ａ）では、基板８２０にｎチャネル型のトランジスタ８００が形成されている。図１２（ａ）では、一例として、コプレナー（ｃｏｐｌａｎａｒ）型のトランジスタ構造について示している。

トランジスタ８００は、基板８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。

基板８２０は、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ基板などを用いることができる。

導電膜８３２及び導電膜８３３、並びに導電膜８３４は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。導電膜８３２及び導電膜８３３、並びに導電膜８３４は、単層構造としてもよいし、積層構造としてもよい。

ゲート絶縁膜８３１には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜８３１は上記材料の積層であってもよい。

なお図１２（ａ）では、コプレナー型のトランジスタ構造について示したが、図１２（ｂ）に示すトランジスタ８０１のように、スタガ（ｓｔａｇｇｅｒｅｄ）型のトランジスタ構造とすることもできる。

図１２（ｂ）においてトランジスタ８０１は、基板８２０上に、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、導電膜８３２及び導電膜８３３上の、酸化物半導体を含む半導体膜８３０と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。

なお上記実施の形態で説明したバックゲート電極を設けるトランジスタの場合には、図１２（ａ）及び図１２（ｂ）に示す構造に対して各々図１２（ｃ）及び図１２（ｄ）に示す構造とすればよい。具体的には、酸化物半導体を含む半導体膜８３０に重畳する位置における基板８２０側に、絶縁膜８９１を介してバックゲート電極として機能する導電膜８９２を設け、導電膜８３４とは別の電位を印加する構成とすればよい。

なお図１２（ａ）のトランジスタ構造をＦＩＮ型のトランジスタ構造とする場合には、図１３（ａ）及び図１３（ｂ）に示す上面図及び断面図に示す構造とすればよい。図１３（ｂ）は、図１３（ａ）における一点鎖線Ｌ１−Ｌ２、及び一点鎖線Ｗ１−Ｗ２での断面図である。

図１３（ａ）及び図１３（ｂ）に示すトランジスタ８００ＦＩＮは、基板８２０上に、酸化物半導体を含む半導体膜８３０と、酸化物半導体を含む半導体膜８３０上のソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。

なお絶縁膜８９１については、ゲート絶縁膜８３１で列挙した材料を選択して用いればよい。また導電膜８９２については、導電膜８３２及び導電膜８３３、並びに導電膜８３４で列挙した材料を選択して用いればよい。

また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ８００の構成例を、図１４（ａ）、（ｂ）に示す。

図１４（ａ）に示すトランジスタ８０２は、基板８２０の上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極として機能する導電膜８３４と、を有する。

そして、トランジスタ８０２では、半導体膜８３０として、酸化物半導体膜８３０ａ乃至酸化物半導体膜８３０ｃが、基板８２０側から順に積層されている。

そして、酸化物半導体膜８３０ａ及び酸化物半導体膜８３０ｃは、酸化物半導体膜８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体膜８３０ｃは、図１４（ｂ）に示すトランジスタ８０３のように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

また、基板８２０上に設けるトランジスタの構造としては、図１２（ａ）、（ｂ）に示すトップゲート構造に限らず、ボトムゲート構造のトランジスタとすることもできる。図１５（ａ）では、一例として、逆コプレナー（ｉｎｖｅｒｔｅｄ　ｃｏｐｌａｎａｒ）型のトランジスタ構造について示している。

トランジスタ８０４は、基板８２０上に、ゲート電極として機能する導電膜８３４と、導電膜８３４上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、導電膜８３２及び導電膜８３３上の半導体膜８３０と、を有する。

なお図１５（ａ）では、逆コプレナー型のトランジスタ構造について示したが、図１５（ｂ）に示すトランジスタ８０５のように、逆スタガ（ｉｎｖｅｒｔｅｄ　ｓｔａｇｇｅｒｅｄ）型のトランジスタ構造とすることもできる。

トランジスタ８０５は、基板８２０上に、ゲート電極として機能する導電膜８３４と、導電膜８３４上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上の、半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、を有する。

（実施の形態４）
本実施の形態では、実施の形態１で説明したアナログ／デジタル変換回路ＡＤＣを具備する半導体装置がイメージセンサである構成において、イメージセンサが有する各画素の回路構成及びその動作について、説明する。図２０（Ａ）、（Ｂ）に、各画素の回路構成を示す。

図２０（Ａ）に示す回路は、フォトダイオード６０、トランジスタ５２、トランジスタ５４、トランジスタ５５およびトランジスタ５６を含んだ構成となっている。

フォトダイオード６０のアノードは配線１３１６に接続され、カソードはトランジスタ５２のソースまたはドレインの一方と接続される。トランジスタ５２のソースまたはドレインの他方は電荷蓄積部（ＦＤ）と接続され、ゲートは配線１３１２（ＴＸ）と接続される。トランジスタ５４のソースまたはドレインの一方は配線１３１４（ＧＮＤ）と接続され、ソースまたはドレインの他方はトランジスタ５６のソースまたはドレインの一方と接続され、ゲートは電荷蓄積部（ＦＤ）と接続される。トランジスタ５５のソースまたはドレインの一方は電荷蓄積部（ＦＤ）と接続され、ソースまたはドレインの他方は配線１３１７と接続され、ゲートは配線１３１１（ＲＳ）と接続される。トランジスタ５６のソースまたはドレインの他方は配線１３１５（ＯＵＴ）と接続され、ゲートは配線１３１３（ＳＥ）に接続される。なお、上記接続は全て電気的な接続とする。

なお、配線１３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。ここで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも、０ボルトであるとは限らないものとする。

フォトダイオード６０は受光素子であり、画素回路に入射した光に応じた電流を生成する機能を有することができる。トランジスタ５２は、フォトダイオード６０による電荷蓄積部（ＦＤ）への電荷蓄積を制御する機能を有することができる。トランジスタ５４は、電荷蓄積部（ＦＤ）の電位に応じた信号を出力する動作を行う機能を有することができる。トランジスタ５６は、電荷蓄積部（ＦＤ）の電位のリセットする動作を行う機能を有することができる。トランジスタ５６は、読み出し時に画素回路の選択を制御する動作を行う機能を有することができる。

なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、フォトダイオード６０が受ける光の量に応じて変化する電荷を保持する。

なお、トランジスタ５４とトランジスタ５５とは、配線１３１５と配線１３１４との間で、直列接続されていればよい。したがって、配線１３１４、トランジスタ５４、トランジスタ５５、配線１３１５の順で並んでもよいし、配線１３１４、トランジスタ５５、トランジスタ５４、配線１３１５の順で並んでもよい。

配線１３１１（ＲＳ）は、トランジスタ５５を制御するための信号線としての機能を有することができる。配線１３１２（ＴＸ）は、トランジスタ５２を制御するための信号線としての機能を有することができる。配線１３１３（ＳＥ）は、トランジスタ５６を制御するための信号線としての機能を有することができる。配線１３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線としての機能を有することができる。配線１３１５（ＯＵＴ）は、トランジスタ５４から出力される信号を読み出すための信号線としての機能を有することができる。配線１３１６はフォトダイオード６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号線としての機能を有することができ、図２０（Ａ）の回路においては低電位線である。また、配線１３１７は電荷蓄積部（ＦＤ）の電位をリセットするための信号線としての機能を有することができ、図２０（Ａ）の回路においては高電位線である。

また、各画素の回路構成は、図２０（Ｂ）に示す構成であってもよい。図２０（Ｂ）に示す回路は、図２０（Ａ）に示す回路と構成要素は同じであるが、フォトダイオード６０のアノードがトランジスタ５２のソースまたはドレインの一方と電気的に接続され、フォトダイオード６０のカソードが配線１３１６と電気的に接続される点で異なる。この場合、配線１３１６はフォトダイオード６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号線としての機能を有し、図２０（Ｂ）の回路においては高電位線となる。また、配線１３１７は低電位線となる。

次に、図２０（Ａ）、（Ｂ）に示す各素子の構成について説明する。

フォトダイオード６０には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成された素子を用いることができる。

トランジスタ５２、トランジスタ５４、トランジスタ５５、およびトランジスタ５６は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性を示す特徴を有している。

特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ５２およびトランジスタ５５のリーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を用いたトランジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止することができる。

また、トランジスタ５４およびトランジスタ５６においても、リーク電流が大きいと、配線１３１４または配線１３１５に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい。

図２０（Ａ）の回路の動作の一例について図２１（Ａ）に示すタイミングチャートを用いて説明する。

図２１（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図に示す信号１７０１は配線１３１１（ＲＳ）の電位、信号１７０２は配線１３１２（ＴＸ）の電位、信号１７０３は配線１３１３（ＳＥ）の電位、信号１７０４は電荷蓄積部（ＦＤ）の電位、信号１７０５は配線１３１５（ＯＵＴ）の電位に相当する。なお、配線１３１６の電位は常時”Ｌｏｗ”、配線１３１７の電位は常時”Ｈｉｇｈ”とする。

時刻Ａにおいて、配線１３１１の電位（信号１７０１）を”Ｈｉｇｈ”、配線１３１２の電位（信号１７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号１７０４）は配線１３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線１３１５の電位（信号１７０５）は、”Ｈｉｇｈ”にプリチャージしておく。

時刻Ｂにおいて、配線１３１１の電位（信号１７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード６０には逆方向バイアスが印加されるため、逆方向電流により、配電荷蓄積部（ＦＤ）（信号１７０４）が低下し始める。フォトダイオード６０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて電荷蓄積部（ＦＤ）の電位（信号１７０４）の低下速度は変化する。すなわち、フォトダイオード６０に照射する光の量に応じて、トランジスタ５４のソースとドレイン間のチャネル抵抗が変化する。

時刻Ｃにおいて、配線１３１２の電位（信号１７０２）を”Ｌｏｗ”とすると蓄積動作が終了し、電荷蓄積部（ＦＤ）の電位（信号１７０４）は一定となる。ここで、当該電位は、蓄積動作中にフォトダイオード６０が生成した電荷量により決まる。すなわち、フォトダイオード６０に照射されていた光の量に応じて変化する。また、トランジスタ５２およびトランジスタ５５は、酸化膜半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積部（ＦＤ）の電位を一定に保つことが可能である。

なお、配線１３１２の電位（信号１７０２）を”Ｌｏｗ”とする際に、配線１３１２と電荷蓄積部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中にフォトダイオード６０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トランジスタ５２のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、トランジスタ５４のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。

時刻Ｄに、配線１３１３の電位（信号１７０３）を”Ｈｉｇｈ”にすると、トランジスタ５６が導通して選択動作が開始され、配線１３１４と配線１３１５が、トランジスタ５４とトランジスタ５５とを介して導通する。そして、配線１３１５の電位（信号１７０５）は、低下していく。なお、配線１３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、配線１３１５の電位（信号１７０５）が低下する速さは、トランジスタ５４のソースとドレイン間の電流に依存する。すなわち、蓄積動作中にフォトダイオード６０に照射されている光の量に応じて変化する。

時刻Ｅにおいて、配線１３１３の電位（信号１７０３）を”Ｌｏｗ”にすると、トランジスタ５６が遮断されて選択動作は終了し、配線１３１５の電位（信号１７０５）は、一定値となる。ここで、一定値となる値は、フォトダイオード６０に照射されていた光の量に応じて変化する。したがって、配線１３１５の電位を取得することで、蓄積動作中にフォトダイオード６０に照射されていた光の量を知ることができる。

より具体的には、フォトダイオード６０に照射されている光が強いと、電荷蓄積部（ＦＤ）の電位、すなわちトランジスタ５４のゲート電圧は低下する。そのため、トランジスタ５４のソース−ドレイン間に流れる電流は小さくなり、配線１３１５の電位（信号１７０５）はゆっくりと低下する。したがって、配線１３１５からは比較的高い電位を読み出すことができる。

逆に、フォトダイオード６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、すなわち、トランジスタ５４のゲート電圧は高くなる。そのため、トランジスタ５４のソース−ドレイン間に流れる電流は大きくなり、配線１３１５の電位（信号１７０５）は速く低下する。したがって、配線１３１５からは比較的低い電位を読み出すことができる。

次に、図２０（Ｂ）の回路の動作の例について図２１（Ｂ）に示すタイミングチャートを用いて説明する。なお、配線１３１６の電位は常時”Ｈｉｇｈ”、配線１３１７の電位は常時”Ｌｏｗ”とする。

時刻Ａにおいて、配線１３１１の電位（信号１７０１）を”Ｈｉｇｈ”、配線１３１２の電位（信号１７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号１７０４）は配線１３１７の電位（”Ｌｏｗ”）に初期化され、リセット動作が開始される。なお、配線１３１５の電位（信号１７０５）は、”Ｈｉｇｈ”にプリチャージしておく。

時刻Ｂにおいて、配線１３１１の電位（信号１７０１）を”Ｌｏｗ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード６０には逆方向バイアスが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号１７０４）が上昇し始める。

時刻Ｃ以降の動作は、図２１（Ａ）のタイミングチャートの説明を参照することができ、時刻Ｅにおいて、配線１３１５の電位を取得することで、蓄積動作中にフォトダイオード６０に照射されていた光の量を知ることができる。

本実施の形態で示したイメージセンサの読み出し回路として、先の実施の形態で説明したアナログ／デジタル変換回路ＡＤＣを用いることができる。本実施の形態において、配線１３１３（ＳＥ）の電位に対応する信号１７０３が”Ｈｉｇｈ”の間に、先の実施の形態で説明した一連のアナログ／デジタル変換回路ＡＤＣの動作を行うことができる。

本実施の形態の構成により、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れたイメージセンサが実現される。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態１で説明したアナログ／デジタル変換回路ＡＤＣを具備する半導体装置がイメージセンサである構成において、イメージセンサが有する各画素の回路構成、及びその動作について説明する。

本実施の形態では、イメージセンサが有する１つの画素１１１１を複数の副画素１１１２で構成し、それぞれの副画素１１１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる構成について、説明する。

［画素１１１１の構成例］
図２２（Ａ）は、カラー画像を取得するための画素１１１１の一例を示す平面図である。図２２（Ａ）に示す画素１１１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設けられた副画素１１１２（以下、「副画素１１１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過するカラーフィルタが設けられた副画素１１１２（以下、「副画素１１１２Ｇ」ともいう）及び青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素１１１２（以下、「副画素１１１２Ｂ」ともいう）を有する。副画素１１１２は、フォトセンサとして機能できる。

副画素１１１２（副画素１１１２Ｒ、副画素１１１２Ｇ、及び副画素１１１２Ｂ）は、配線１３１、配線１４１、配線１４４、配線１４６、配線１３５と電気的に接続される。また、副画素１１１２Ｒ、副画素１１１２Ｇ、及び副画素１１１２Ｂは、それぞれが独立した配線１３７に接続している。また、本明細書等において、例えばｎ行目の画素１１１１に接続された配線１４４及び配線１４６を、それぞれ配線１４４［ｎ］及び配線１４６［ｎ］と記載する。また、例えばｍ列目の画素１１１１に接続された配線１３７を、配線１３７［ｍ］と記載する。なお、図２２（Ａ）において、ｍ列目の画素１１１１が有する副画素１１１２Ｒに接続する配線１３７を［ｍ］Ｒ、副画素１１１２Ｇに接続する配線１３７を配線１３７［ｍ］Ｇ、及び副画素１１１２Ｂに接続する配線１３７を配線１３７［ｍ］Ｂと記載している。副画素１１１２は、上記配線を介して周辺回路と電気的に接続される。

また、本実施の形態に示すイメージセンサは、隣接する画素１１１１の、同じ波長帯域を透過するカラーフィルタが設けられた副画素１１１２がスイッチを介して接続する構成を有する。図２２（Ｂ）に、ｎ行（ｎは１以上ｐ以下の自然数）ｍ列（ｍは１以上ｑ以下の自然数）に配置された画素１１１１が有する副画素１１１２と、該画素に隣接するｎ＋１行ｍ列に配置された画素１１１１が有する副画素１１１２の接続例を示す。図２２（Ｂ）において、ｎ行ｍ列に配置された副画素１１１２Ｒと、ｎ＋１行ｍ列に配置された副画素１１１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素１１１２Ｇと、ｎ＋１行ｍ列に配置された副画素１１１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素１１１２Ｂと、ｎ＋１行ｍ列に配置された副画素１１１２Ｂがスイッチ２０３を介して接続されている。

なお、副画素１１１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素１１１１に３種類の異なる波長帯域の光を検出する副画素１１１２を設けることで、フルカラー画像を取得することができる。

また、例えば、図２２（Ａ）において、赤の波長帯域を検出する副画素１１１２、緑の波長帯域を検出する副画素１１１２、および青の波長帯域を検出する副画素１１１２の画素数比（または受光面積比）は、必ずしも１：１：１である必要は無い。画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。

なお、画素１１１１に設ける副画素１１１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素１１１２を２つ以上設けることで、冗長性を高め、イメージセンサの信頼性を高めることができる。

また、フィルタとして可視光の波長以下の波長を有する光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出するイメージセンサを実現することができる。また、フィルタとして可視光の波長以上の波長を有する光を吸収または反射して、紫外光を透過するＵＶ（ＵＶ：Ｕｌｔｒａ　Ｖｉｏｌｅｔ）フィルタを用いることで、紫外光を検出するイメージセンサを実現することができる。また、フィルタとして、放射線を紫外光や可視光に変換するシンチレータを用いることで、イメージセンサをＸ線やγ線などを検出する放射線検出器として機能させることもできる。

また、フィルタ６０２としてＮＤ（ＮＤ：Ｎｅｕｔｒａｌ　Ｄｅｎｓｉｔｙ）フィルター（減光フィルター）を用いると、光電変換素子（受光素子）に多大な光量の光が入射した時に生じる、出力が飽和する現象（以下、「出力飽和」ともいう。）を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。

［副画素１１１２の回路構成例］
次に、図２３の回路図を用いて、副画素１１１２の具体的な回路構成例について説明する。図２３に、ｎ行目の画素１１１１が有する副画素１１１２［ｎ］と、ｎ＋１行目の画素１１１１が有する副画素１１１２［ｎ＋１］が、トランジスタ１２９を介して電気的に接続する回路構成例を示す。トランジスタ１２９は、スイッチ２０１、スイッチ２０２、またはスイッチ２０３として機能できる。

具体的には、ｎ行目の画素１１１１が有する副画素１１１２［ｎ］は、フォトダイオードＰＤ［ｎ］（光電変換素子）、トランジスタ１２１、トランジスタ１２３、およびトランジスタ１２４を含んで構成される。また、ｎ＋１行目の画素１１１１が有する副画素１１１２［ｎ＋１］は、フォトダイオードＰＤ［ｎ＋１］、トランジスタ１２５、トランジスタ１２７、およびトランジスタ１２８を含んで構成される。

本実施の形態では、トランジスタ１２１乃至トランジスタ１２９としてｎチャネル型のトランジスタを用いる場合を例示する。よって、トランジスタ１２１乃至トランジスタ１２９では、ゲートに供給される信号がＨ電位の時にソースとドレインとの間が導通状態（オン状態）となり、Ｌ電位の時に非導通状態（オフ状態）となる。

ただし、本発明の一態様はこれに限定されず、トランジスタ１２１乃至トランジスタ１２９としてｐチャネル型のトランジスタを用いることもできる。また、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを適宜組み合わせて用いることもできる。

図２３の回路図において、フォトダイオードＰＤ［ｎ］のアノードまたはカソードの一方は、電位ＶＰを供給可能な配線１３１と電気的に接続される。また、フォトダイオードＰＤ［ｎ］のアノードまたはカソードの他方と、トランジスタ１２１のソースまたはドレインの一方と、トランジスタ１２２のソースまたはドレインの一方は、ノードＮＤ［ｎ］に電気的に接続される。また、トランジスタ１２２のソースまたはドレインの他方は、電位ＶＲを供給可能な配線１３３と電気的に接続され、トランジスタ１２２のゲートは電位ＰＲを供給可能な配線１４１と電気的に接続される。また、トランジスタ１２１のソースまたはドレインの他方とトランジスタ１２３のゲートは、ノードＦＤ［ｎ］に電気的に接続され、トランジスタ１２１のゲートは電位ＴＸを供給可能な配線１４４［ｎ］と電気的に接続される。また、トランジスタ１２３のソースまたはドレインの一方は、電位ＶＯを供給可能な配線１３５に電気的に接続され、トランジスタ１２３のソースまたはドレインの他方は、トランジスタ１２４のソースまたはドレインの一方と電気的に接続される。また、トランジスタ１２４のソースまたはドレインの他方は、配線１３７［ｍ］と電気的に接続され、トランジスタ１２４のゲートは電位ＳＥＬを供給可能な配線１４６［ｎ］と電気的に接続される。また、トランジスタ１２９のソースまたはドレインの一方は、ノードＮＤ［ｎ］に電気的に接続され、トランジスタ１２９のゲートは電位ＰＡを供給可能な配線１４２と電気的に接続される。

また、フォトダイオードＰＤ［ｎ＋１］のアノードまたはカソードの一方は、電位ＶＰを供給可能な配線１３１と電気的に接続される。また、フォトダイオードＰＤ［ｎ＋１］のアノードまたはカソードの他方と、トランジスタ１２５のソースまたはドレインの一方と、トランジスタ１２６のソースまたはドレインの一方は、ノードＮＤ［ｎ＋１］に電気的に接続される。また、トランジスタ１２６のソースまたはドレインの他方は、電位ＶＲを供給可能な配線１３３と電気的に接続され、トランジスタ１２６のゲートは電位ＰＲを供給可能な配線１３７［ｍ］と電気的に接続される。また、トランジスタ１２５のソースまたはドレインの他方とトランジスタ１２７のゲートは、ノードＦＤ［ｎ＋１］に電気的に接続され、トランジスタ１２５のゲートは電位ＴＸを供給可能な配線１４４［ｎ＋１］と電気的に接続される。また、トランジスタ１２７のソースまたはドレインの一方は、電位ＶＯを供給可能な配線１３６に電気的に接続され、トランジスタ１２７のソースまたはドレインの他方は、トランジスタ１２８のソースまたはドレインの一方と電気的に接続される。また、トランジスタ１２８のソースまたはドレインの他方は、配線１３７［ｍ］と電気的に接続され、トランジスタ１２８のゲートは電位ＳＥＬを供給可能な配線１４６［ｎ＋１］と電気的に接続される。また、トランジスタ１２９のソースまたはドレインの他方は、ノードＮＤ［ｎ＋１］に電気的に接続される。

また、図２３では配線１３１及び配線１３２を分けて記載しているが、１本の共通配線としてもよい。また、図２３では配線１４１及び配線１４３を分けて記載しているが、１本の共通配線としてもよい。また、図２３では配線１３５及び配線１３６を分けて記載しているが、１本の共通配線としてもよい。

＜動作例＞
次に、図２４を用いて、イメージセンサをグローバルシャッタ方式で行う撮像動作の一例を説明する。全ての副画素１１１２において、リセット動作及び蓄積動作を一括で行い、読み出し動作を順次行うことで、グローバルシャッタ方式による撮像を行うことができる。ここでは、副画素１１１２の動作例を、副画素１１１２［ｎ］及び副画素１１１２［ｎ＋１］を用いて説明する。

図２４は副画素１１１２の動作を説明するタイミングチャートである。なお、本実施の形態に示すタイミングチャートでは、駆動方法を分かりやすく説明するため、前述した配線およびノードには、特に明示する場合を除いてＨ電位またはＬ電位が与えられるものとする。

グローバルシャッタ方式を用いることで、全ての画素１１１１の蓄積動作を同一期間内に行うことができる。したがって、ローリングシャッタ方式を用いた場合のように、蓄積動作を行う期間が異なることによる撮像画像の歪みが生じない。なお、グローバルシャッタ方式を用いた場合のフレーム間隔を期間２３０１として図２４に示す。期間２３０１は、リセット動作、蓄積動作、全行の画素の読み出し動作に要する時間の和となる。

本動作例では、電位ＰＡをＬ電位として、トランジスタ１２９をオフ状態とした場合の撮像動作について説明する。電位ＰＡをＬ電位とすることで、副画素１１１２［ｎ］及び副画素１１１２［ｎ＋１］をそれぞれ独立して動作させることができる。また、電位ＶＲをＨ電位とし、電位ＶＰおよび電位ＶＯをＬ電位とする。また、電位ＳＥＬ［ｎ］および電位ＳＥＬ［ｎ＋１］をＬ電位とする。

［リセット動作］
まず、時刻Ｓ１において、電位ＰＲ、および電位ＴＸの電位をＨ電位とする。するとトランジスタ１２１、トランジスタ１２２がオン状態となり、ノードＮＤ［ｎ］、およびノードＦＤ［ｎ］がＨ電位となる。また、トランジスタ１２５、トランジスタ１２６がオン状態となり、ノードＮＤ［ｎ＋１］、およびノードＦＤ［ｎ＋１］がＨ電位となる。この動作により、ノードＦＤ［ｎ］およびノードＦＤ［ｎ＋１］に保持されている電荷量がリセットされる。時刻Ｓ１乃至時刻Ｓ２までの期間を「リセット期間」ともいう。また、リセット期間中の動作を「リセット動作」ともいう。

なお、図示していないが、リセット期間においてイメージセンサが有する全てのノードＦＤ［ｎ］およびノードＦＤ［ｎ＋１］がリセットされる。

［蓄積動作］
次いで、時刻Ｓ２において、電位ＰＲをＬ電位とする。電位ＴＸはＨ電位のままとする。また、時刻Ｓ２において、フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］には、逆方向バイアスが印加されている。フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］に逆方向バイアスが印加されている状態で、フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］に光が入射すると、フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］が有する電極の他方から一方に向かって電流が流れる。この時の電流量は光の強度に従って変化する。すなわち、フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］に入射する光の強度が高いほど上記電流量は多くなり、ノードＦＤ［ｎ］およびノードＦＤ［ｎ＋１］からの電荷の流出も多くなる。逆に、フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］に入射する光の強度が低いほど上記電流量は少なくなり、フォトダイオードＰＤ［ｎ］およびフォトダイオードＰＤ［ｎ＋１］からの電荷の流出も少なくなる。よって、ノードＦＤ［ｎ］およびノードＦＤ［ｎ＋１］の電位は、光の強度が高いほど変化が大きく、光の強度が低いほど変化が小さい。

次いで、時刻Ｓ３において、電位ＴＸをＬ電位とする。すると、トランジスタ１２１及びトランジスタ１２５はオフ状態となる。トランジスタ１２１及びトランジスタ１２５をオフ状態とすることで、ノードＦＤ［ｎ］およびノードＦＤ［ｎ＋１］からフォトダイオード２０７への電荷の移動が止まり、ノードＦＤ［ｎ］およびノードＦＤ［ｎ＋１］の電位が決定される。時刻Ｓ２乃至時刻Ｓ３までの期間を「露光期間」ともいう。本動作例における露光期間を期間２３１１として図２４に示す。また、露光期間中の動作を「蓄積動作」ともいう。

［読み出し動作］
次いで、時刻Ｓ４において、配線１４６［ｎ］に供給する電位ＳＥＬをＨ電位とする。ここでは、ｎが１の場合（１行目の場合）について説明する。なお、配線１４６［ｎ］にＨ電位を供給する直前に、配線１３７［ｍ］の電位がＨ電位になるようにプリチャージしておく。配線１４６［ｎ］に供給する電位ＳＥＬをＨ電位とすると、トランジスタ１２４がオン状態となり、ノードＦＤ［ｎ］の電位に応じた速度で配線１３７［ｍ］の電位が低下する。時刻Ｓ５において配線１４６［ｎ］に供給する電位ＳＥＬをＬ電位とすると、トランジスタ１２４がオフ状態となり、配線１３７［ｍ］の電位が決定される。この時の配線１３７［ｍ］の電位を測定することで、副画素１１１２［ｎ］の受光量を算出することができる。

次に、時刻Ｓ５において、配線１４６［ｎ＋１］（ここでは、２行目の配線１４６）に供給する電位ＳＥＬをＨ電位とする。なお、配線１４６［ｎ＋１］に供給する電位をＨ電位とする直前に、配線１３７［ｍ］の電位がＨ電位になるようにプリチャージしておく。配線１４６［ｎ＋１］に供給する電位ＳＥＬをＨ電位とすると、トランジスタ１２８がオン状態となり、ノードＦＤ［ｎ＋１］の電位に応じた速度で配線１３７［ｍ］の電位が低下する。時刻Ｓ６において配線１４６［ｎ＋１］に供給する電位ＳＥＬをＬ電位とすると、トランジスタ１２８がオフ状態となり、配線１３７［ｍ］の電位が決定される。この時の配線１３７［ｍ］の電位を測定することで、副画素１１１２［ｎ＋１］の受光量を算出することができる。

このようにして、時刻Ｓ６の後も、３行目から順に配線１３７［ｍ］の電位を測定することで、ｎ行目及びｎ＋１行目の配線１３７［ｍ］の電位を取得することができる。１行目乃至ｐ行目の配線１３７［ｍ］の電位を測定することによって、イメージセンサが有する画素１１１１それぞれの受光量を取得することができる。すなわち、イメージセンサにより撮像された被写体の画像データを取得することができる。例えば、時刻Ｓ４乃至時刻Ｓ５までの期間など、各行毎に受光量を取得する期間を「読み出し期間」ともいう。また、読み出し期間中の動作を「読み出し動作」ともいう。なお、読み出し動作を行うタイミングは適宜決めることができる。なお、ｎ行目に接続された、１列目からｑ列目の配線１３７の電位の測定は、１列目から順に行ってもよいし、１列目からｑ列目までを同時に行ってもよいし、複数列単位で行ってもよい。

本実施の形態で示したイメージセンサの読み出し回路として、先の実施の形態で説明したアナログ／デジタル変換回路ＡＤＣを用いることができる。本実施の形態において、配線１４６［ｎ］又は配線１４６［ｎ＋１］に供給する電位ＳＥＬがＨ電位の間に、先の実施の形態で説明した一連のアナログ／デジタル変換回路ＡＤＣの動作を行うことができる。

なお、グローバルシャッタ方式では、リセット動作及び蓄積動作を全画素で一斉に行うため、全ての列の画素において、一斉に電位ＴＸ及び電位ＰＲの電位を変化させればよい。

蓄積動作が終了してから読み出し動作が開始されるまでの期間は、各行の画素のノードＦＤに電荷が保持されるため、当該期間を電荷保持期間ともいう。グローバルシャッタ方式では、リセット動作と蓄積動作を全画素で一斉に行うため、露光期間が終了するタイミングは全画素で同じとなる。しかし、各行の画素について順次読み出し動作を行うため、電荷保持期間が各行の画素によって異なる。例えば、１行目の画素の電荷保持期間は、時刻Ｓ３からＳ４までの期間であるが、２行目の画素の電荷保持期間は、時刻Ｓ３から時刻Ｓ５までの期間である。このように、読み出し動作は各行毎に行うため、読み出し期間が開始されるタイミングは各行毎に異なる。よって、最終行の画素における電荷保持期間が最長となる。

階調数が画一的な画像を撮像すると、理想的には全ての画素において同じ高さの電位を有する出力信号が得られる。しかし、電荷保持期間の長さが行毎に異なる場合、各行の画素のノードＦＤに蓄積されている電荷が時間の経過と共にリークしてしまうと、画素の出力信号の電位が行毎に異なってしまい、行毎にその階調数が変化した画像データが得られてしまう。

そこで、トランジスタ１２１及びトランジスタ１２５にオフ電流が著しく低いトランジスタを用いることが好ましい。トランジスタ１２１及びトランジスタ１２５にオフ電流が著しく低いトランジスタを用いることで、グローバルシャッタ方式を用いて撮像を行っても、電荷保持期間が異なることに起因するノードＦＤ［ｎ］及びノードＦＤ［ｎ＋１］の電位変化を小さく抑えることができる。すなわち、グローバルシャッタ方式を用いて撮像を行っても、電荷保持期間が異なることに起因する画像データの階調の変化を小さく抑え、撮像された画像の品質を向上させることができる。

図２３に示した回路構成を用いて、グローバルシャッタ方式を用いて撮像動作を行う場合、ｎ行目の画像データと、ｎ＋１行目の画像データが混合する可能性がある。よって、トランジスタ１２９にオフ電流が著しく低いトランジスタを用いることが好ましい。トランジスタ１２９にオフ電流が著しく低いトランジスタを用いることによって、当該画像データの混合を抑制できる。

本発明の一態様によれば、撮像された画像の品質を向上することができる。

（実施の形態６）
本実施の形態では、実施の形態１で説明したアナログ／デジタル変換回路ＡＤＣを具備する半導体装置がメモリセルを有する構成において、メモリセルの回路構成及びその動作について、図２５を参照して説明する。

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。

図２５（ａ）は、メモリセル３１００の一例を示す回路図である。

図２５（ａ）に示すメモリセル３１００では、トランジスタ３１１１と、トランジスタ３１１２と、容量素子３１１４と、を示している。なおメモリセル３１００は、図２５（ａ）では、図示を省略しているが、実際にはマトリクス状に複数設けられている。

トランジスタ３１１１は、ゲートに、書き込みワード線ＷＷＬが接続される。また、トランジスタ３１１１は、ソース及びドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ３１１１は、ソース及びドレインの他方に、フローティングノードＦＮが接続される。

トランジスタ３１１２は、ゲートに、フローティングノードＦＮが接続される。また、トランジスタ３１１２は、ソース及びドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ３１１２は、ソース及びドレインの他方に、電源線ＳＬが接続される。

容量素子３１１４は、一方の電極に、フローティングノードＦＮが接続される。また、容量素子３１１４は、他方の電極に、読み出しワード線ＲＷＬが接続される。

書き込みワード線ＷＷＬには、ワード信号が与えられる。

ワード信号は、ビット線ＢＬの電圧をフローティングノードＦＮに与えるために、トランジスタ３１１１を導通状態とする信号である。

なお本明細書において、書き込みワード線ＷＷＬに与えられるワード信号を制御することで、フローティングノードＦＮの電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制御することで、ビット線ＢＬの電圧が、フローティングノードＦＮの電位に応じた電圧となることを、メモリセルからのデータを読み出す、という。

ビット線ＢＬには、多値のデータが与えられる。またビット線ＢＬには、データを読み出すための、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}及び初期化電圧Ｖ_{ｉｎｉｔｉａｌ}が与えられる。

多値のデータは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。

プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}は、データを読み出すために、ビット線ＢＬに与えられる電圧である。また、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられた後、ビット線ＢＬは電気的に浮遊状態となる。

なお本明細書において電気的に浮遊状態とは、信号を与える配線、あるいは電位を与える配線と電気的に接続しておらず、絶縁している状態のことである。

初期化電圧Ｖ_{ｉｎｉｔｉａｌ}は、ビット線ＢＬの電圧を初期化するために、与えられる電圧である。

読み出しワード線ＲＷＬには、読み出し信号が与えられる。

読み出し信号は、メモリセルからデータを選択的に読み出すために、容量素子３１１４の他方の電極に与えられる信号である。

フローティングノードＦＮは、容量素子３１１４の一方の電極、トランジスタ３１１１のソース及びドレインの他方の電極、及びトランジスタ３１１２のゲートを接続する配線上のいずれかのノードに相当する。

なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上のいずれかの箇所のことである。

なおフローティングノードＦＮの電位は、ビット線ＢＬに与えられる、多値のデータに基づく電位である。また、フローティングノードＦＮは、トランジスタ３１１１を非導通状態とすることで、電気的に浮遊状態である。そのため、読み出しワード線ＲＷＬに与えられる読み出し信号の電圧を変化させた場合、フローティングノードＦＮの電位は、元の電位に読み出し信号の電圧の変化分が加わった電位となる。この電位の変化は、読み出しワード線ＲＷＬに与えられる読み出し信号が変化することで生じる、容量素子３１１４の容量結合によるものである。

電源線ＳＬには、ビット線ＢＬに与えられるプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}よりも低いディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられる。

電源線ＳＬに与えられるディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}は、ビット線ＢＬに与えられるプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}を、トランジスタ３１１２を介した放電により変化させる電圧である。

トランジスタ３１１１は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。なおトランジスタ３１１１は、第１のトランジスタともいう。また、トランジスタ３１１１は、ｎチャネル型のトランジスタとして、説明を行うものとする。

なおトランジスタ３１１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。このようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。

図２５（ａ）に示すメモリセル３１００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。

トランジスタ３１１１は、オフ電流が少ないトランジスタとし、非導通状態を保持することで、メモリセル３１００を不揮発性のメモリとすることができる。よって、一旦、メモリセル３１００に書き込まれたデータは、再度、トランジスタ３１１１を導通状態とするまで、フローティングノードＦＮに保持し続けることができる。

トランジスタ３１１２は、フローティングノードＦＮの電位に従って、ソースとドレインとの間に電流Ｉｄを流す機能を有する。なお、図２５（ａ）に示すメモリセル３１００の構成で、トランジスタ３１１２のソースとドレインとの間に流れる電流Ｉｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ３１１２は、第２のトランジスタともいう。また、トランジスタ３１１２は、ｐチャネル型のトランジスタとして、説明を行うものとする。

なおトランジスタ３１１２には、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。言うまでもなく、閾値電圧のばらつきは小さければ小さいほど好ましいが、前述したチャネルが単結晶シリコンで形成されているトランジスタであっても、閾値電圧の差が２０ｍＶ程度残りうる。

次いで、図２５（ａ）に示すメモリセル３１００の動作を説明し、本実施の形態の構成とすることによる作用及び効果について説明する。

図２５（ｂ）に示すタイミングチャート図は、図２５（ａ）で示した書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、及び電源線ＳＬに与えられる各信号の変化について示すものである。

図２５（ｂ）に示すタイミングチャート図では、初期状態である期間Ｒ０、ビット線ＢＬの電位をプリチャージする期間Ｒ１、データを読み出すためにビット線ＢＬの放電を行う期間Ｒ２、を示している。

図２５（ｂ）に示す期間Ｒ０では、まずビット線ＢＬの電位の初期化を行う。このとき、書き込みワード線ＷＷＬは、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電位が保持される。またビット線ＢＬは、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}が与えられる。また、電源線ＳＬは、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられる。

なお図２５（ｂ）では、多値のデータの一例として、２ビットのデータ、すなわち４値のデータを示している。具体的に図２５（ｂ）では、４値のデータ（Ｖ_００、Ｖ_０１、Ｖ_１０、Ｖ_１１）を示しており、４段階の電位で表すことができる。

次いで図２５（ｂ）に示す期間Ｒ１では、ビット線ＢＬの電位をプリチャージする。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、前の期間に引き続き、Ｈレベルの電位が与えられる。また、フローティングノードＦＮは、前の期間に引き続き、多値のデータに対応する電位が保持される。またビット線ＢＬは、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられる。また、電源線ＳＬは、前の期間に引き続き、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}よりも低い、Ｌレベルの電位が与えられる。

このとき、ビット線ＢＬは、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられた後、電気的に浮遊状態となる。すなわち、ビット線ＢＬは、電荷の充電又は放電により電位の変動が生じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにすることで実現することができる。

次いで図２５（ｂ）に示す期間Ｒ２では、データを読み出すためにビット線ＢＬの放電を行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｌレベルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電位がそれぞれ低下する。またビット線ＢＬは、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}がフローティングノードＦＮの電位に従って低下する。また、電源線ＳＬは、前の期間に引き続き、ディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が与えられる。

読み出しワード線ＲＷＬの電位の変化に従って、フローティングノードＦＮの電位は、低下する。この電位の低下は、フローティングノードＦＮが電気的に浮遊状態であるためであり、フローティングノードＦＮに接続された容量素子３１１４による容量結合により、生じるものである。

フローティングノードＦＮの電位の低下は、トランジスタ３１１２のゲートの電位の低下でもある。トランジスタ３１１２は、ｐチャネル型のトランジスタであり、ゲートの電位の低下に従って、ゲートとソースとの間の電圧（ゲートソース間電圧：Ｖｇｓ）の絶対値が大きくなる。このＶｇｓの上昇に従ってトランジスタ３１１２では、ソースとドレインとの間に電流Ｉｄが流れる。

トランジスタ３１１２に電流Ｉｄが流れることで、ビット線ＢＬの電荷が電源線ＳＬに放電される。トランジスタ３１１２のソースにあたるビット線ＢＬの電位は、放電により低下する。ビット線ＢＬの電位が低下することで、トランジスタ３１１２のＶｇｓが徐々に小さくなる。

期間Ｒ２で流れる電流Ｉｄは、Ｖｇｓがトランジスタ３１１２の閾値電圧となる値で流れなくなる。そのため、ビット線ＢＬは、電位の低下が進行し、トランジスタ３１１２のＶｇｓが閾値電圧となった時点で放電が完了し、定電位となる。このときのビット線ＢＬの電位は、概ねフローティングノードＦＮの電位から閾値電圧をひいた値として得られる。

つまり放電により変化するビット線ＢＬの電位は、フローティングノードＦＮの電位の高低を反映した形で得ることができる。この電位の違いａを多値のデータの判定に用いることで、メモリセル３１００に書き込まれた多値のデータを読み出すことができる。

本実施の形態で示したメモリセルの読み出し回路として、先の実施の形態で説明したアナログ／デジタル変換回路ＡＤＣを用いることができる。本実施の形態において、配線ＲＷＬに供給する電位がＬ電位の間（期間Ｒ２）に、先の実施の形態で説明した一連のアナログ／デジタル変換回路ＡＤＣの動作を行うことができる。

本実施の形態の構成によると、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことができる。

本実施の形態の構成により、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れた半導体装置が実現される。また、メモリの読み出し回路として用いる場合、メモリセルからのデータ読み出しは１度で済むため、繰り返しの読み出しの必要はなく、短時間で済むので、消費電力の低減に有効である。

以上、本実施の形態に示す構成は、他の実旆の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明したアナログ／デジタル変換回路を具備する半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１６、図１７を用いて説明する。

図１６（ａ）では上述の実施の形態で説明したアナログ／デジタル変換回路を具備する半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態３の図１２乃至図１５に示すようなトランジスタで構成されるアナログ／デジタル変換回路を具備する半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１６（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減させることができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明したアナログ／デジタル変換回路を具備する半導体装置を含む構成とすることができる。そのため、アナログ／デジタル変換回路ＡＤＣが占める面積を縮小できると共に、アナログ／デジタル変換回路ＡＤＣの高速駆動を可能とし、高電圧を印加した際の耐圧性に優れ、且つ高温環境下における電気特性に優れた該半導体装置を有する電子部品を実現することができる。言い換えれば該電子部品は、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れた電子部品である。

また、完成した電子部品の斜視模式図を図１６（ｂ）に示す。図１６（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１６（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１７（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、上述の半導体装置を有する電子部品が設けられている。そのため、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れた携帯型の情報端末が実現される。また、第１の表示部９０３ａ、第２の表示部９０３ｂは、先の実施の形態に示したイメージセンサを有する構成とすることができる。例えばタッチセンサとして、先の実施の形態に示したイメージセンサを用いることができる。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１７（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１７（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１７（ａ）に示す携帯型の情報端末は、図１７（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１７（ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１７（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１７（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１７（ｂ）は、電子ペーパーを実装した電子書籍端末であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、上述の半導体装置を有する電子部品が設けられている。そのため、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れた電子書籍端末が実現される。また、表示部９１３、表示部９１４は、先の実施の形態に示したイメージセンサを有する構成とすることができる。例えばタッチセンサとして、失の実施の形態に示したイメージセンサを用いることができる。

図１７（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、上述の半導体装置を有する電子部品が搭載されている。そのため、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れたテレビジョン装置が実現される。また、表示部９２２は、先の実施の形態に示したイメージセンサを有する構成とすることができる。例えばタッチセンサとして、先の実施の形態に示したイメージセンサを用いることができる。

図１７（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、上述の半導体装置を有する電子部品が設けられている。そのため、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れたスマートフォンが実現される。また、表示部９３１は、先の実施の形態に示したイメージセンサを有する構成とすることができる。例えばタッチセンサとして、先の実施の形態に示したイメージセンサを用いることができる。

図１７（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、上述の半導体装置を有する電子部品が設けられている。そのため、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れたデジタルカメラが実現される。また、表示部９４２は、先の実施の形態に示したイメージセンサを有する構成とすることができる。例えばタッチセンサとして、先の実施の形態に示したイメージセンサを用いることができる。

以上のように、本実施の形態に示す電子機器には、本実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、サイズを縮小できると共に、高速駆動を可能とし、電気的な耐圧性に優れ、高温での電気特性に優れた電子機器が実現される。

２０　　ノード
２１　　ノード
２２　　ノード
２３　　ノード
２４　　ノード
２５　　ノード
２６　　ノード
２８　　ノード
３１　　ノード
３２　　ノード
３３　　ノード
３４　　ノード
５２　　トランジスタ
５４　　トランジスタ
５５　　トランジスタ
５６　　トランジスタ
６０　　フォトダイオード
１１０　　比較回路
１１１　　制御回路
１１２　　トランジスタ
１１３　　再分配回路
１１４　　再分配回路
１２１　　トランジスタ
１２２　　トランジスタ
１２３　　トランジスタ
１２４　　トランジスタ
１２５　　トランジスタ
１２６　　トランジスタ
１２７　　トランジスタ
１２８　　トランジスタ
１２９　　トランジスタ
１３１　　配線
１３２　　配線
１３３　　配線
１３５　　配線
１３６　　配線
１３７　　配線
１４１　　配線
１４２　　配線
１４３　　配線
１４４　　配線
１４６　　配線
２０１　　スイッチ
２０２　　スイッチ
２０３　　スイッチ
２０７　　フォトダイオード
３００　　画素部
３０１　　回路
３０２　　回路
３０３　　回路
３０４　　回路
６０２　　フィルタ
７００　　電子部品
７０１　　リード
７０２　　プリント基板
７０３　　半導体装置
７０４　　実装基板
８００　　トランジスタ
８０１　　トランジスタ
８０２　　トランジスタ
８０３　　トランジスタ
８０４　　トランジスタ
８０５　　トランジスタ
８２０　　基板
８３０　　半導体膜
８３０ａ　　酸化物半導体膜
８３０ｂ　　酸化物半導体膜
８３０ｃ　　酸化物半導体膜
８３１　　ゲート絶縁膜
８３２　　導電膜
８３３　　導電膜
８３４　　導電膜
８９１　　絶縁膜
８９２　　導電膜
９０１　　筐体
９０２　　筐体
９０３ａ　　表示部
９０３ｂ　　表示部
９０４　　選択ボタン
９０５　　キーボード
９１１　　筐体
９１２　　筐体
９１３　　表示部
９１４　　表示部
９１５　　軸部
９１６　　電源
９１７　　操作キー
９１８　　スピーカー
９２１　　筐体
９２２　　表示部
９２３　　スタンド
９２４　　リモコン操作機
９３０　　本体
９３１　　表示部
９３２　　スピーカー
９３３　　マイク
９３４　　操作ボタン
９４１　　本体
９４２　　表示部
９４３　　操作スイッチ
１１１１　　画素
１１１２　　副画素
１１１２Ｂ　　副画素
１１１２Ｇ　　副画素
１１１２Ｒ　　副画素
１３１１　　配線
１３１２　　配線
１３１３　　配線
１３１４　　配線
１３１５　　配線
１３１６　　配線
１３１７　　配線
１７０１　　信号
１７０２　　信号
１７０３　　信号
１７０４　　信号
１７０５　　信号
２３０１　　期間
２３１１　　期間
３１００　　メモリセル
３１１１　　トランジスタ
３１１２　　トランジスタ
３１１４　　容量素子
ＡＤＣ　　アナログ／デジタル変換回路

Claims

　トランジスタと、
　比較回路と、
　制御回路と、
　再分配回路と、
　を有するアナログ／デジタル変換回路であって、
　前記再分配回路は、複数の容量素子を有し、
　前記比較回路の第１入力端子は、基準電位と電気的に接続され、
　前記比較回路の第２入力端子は、前記トランジスタの第１端子と電気的に接続され、
　前記比較回路の出力端子は、前記制御回路と電気的に接続され、
　前記制御回路の出力端子は、複数の配線のいずれか一を介して、前記複数の容量素子の電極の一方と電気的に接続され、
　前記複数の容量素子の少なくとも一つの他方の電極は、前記比較回路の第２入力端子と電気的に接続され、
　前記トランジスタの半導体層は、酸化物半導体を有することを特徴とするアナログ／デジタル変換回路。
　請求項１において、
　前記制御回路の出力端子は、スイッチを介さずに、前記再分配回路と電気的に接続されることを特徴とするアナログ／デジタル変換回路。
　請求項１において、
　デジタル信号のビット数はｎ（ｎは２以上の自然数）であり、
　前記複数の容量素子は、
　第１の容量値を有する容量素子を（ｎ＋１）個と、
　第２の容量値を有する容量素子を（ｎ−１）個と、
　を有し、
　前記第２の容量値は、前記第１の容量値の概略２倍の容量値であることを特徴とするアナログ／デジタル変換回路。
　請求項３において、
　前記制御回路の出力端子は、スイッチを介さずに、前記再分配回路と電気的に接続されることを特徴とするアナログ／デジタル変換回路。
　請求項１において、
　前記トランジスタの第２端子は、入力電位を与えるノードと電気的に接続されることを特徴とするアナログ／デジタル変換回路。
　請求項１乃至請求項５のいずれか一において、
　前記制御回路の出力端子は、入力電位のアナログ信号を変換したデジタル信号を出力する機能を有することを特徴とするアナログ／デジタル変換回路。
　請求項１乃至請求項５のいずれか一に記載のアナログ／デジタル変換回路と、フォトダイオードを有する画素と、を具備することを特徴とする半導体装置。
　請求項１乃至請求項５のいずれか一に記載のアナログ／デジタル変換回路と、メモリセルと、を具備することを特徴とする半導体装置。
　請求項７に記載の半導体装置と、表示部と、を具備することを特徴とする電子機器。
　請求項８に記載の半導体装置と、表示部と、を具備することを特徴とする電子機器。