WO2011111127A1 - 逐次比較型ａｄ変換器、移動体無線装置 - Google Patents

逐次比較型ａｄ変換器、移動体無線装置 Download PDF

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WO2011111127A1
WO2011111127A1 PCT/JP2010/005606 JP2010005606W WO2011111127A1 WO 2011111127 A1 WO2011111127 A1 WO 2011111127A1 JP 2010005606 W JP2010005606 W JP 2010005606W WO 2011111127 A1 WO2011111127 A1 WO 2011111127A1
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capacitors
voltage
converter
capacitor
sampling
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PCT/JP2010/005606
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English (en)
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松本秋憲
崎山史朗
徳永祐介
桑原一郎
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パナソニック株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
    • H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
    • H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
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    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors

Definitions

  • the present invention relates to an AD converter that converts an analog signal into a digital code, and more particularly to a successive approximation AD converter.
  • FIG. 14 shows the configuration of the successive approximation AD converter described in Non-Patent Document 1.
  • This successive approximation AD converter converts an analog signal Vin into a 6-bit digital code (six bit values D95 to D90), and includes six capacitors 95 to 90 and six inverters.
  • a supply switching unit 901, a comparator 902, and a control unit 903 are provided.
  • One ends of the capacitors 95 to 90 are connected to the sampling node Ns9.
  • the capacitance value of the capacitor 90 is C 0
  • the capacitance values of the capacitors 91, 92, 93, 94, and 95 are 2C 0 , 4C 0 , 8C 0 , 16C 0 , and 32C 0 , respectively.
  • the supply switching unit 901 supplies one of the reference voltage Vref and the ground voltage Vss to the other ends of the capacitors 95 to 90 as control voltages V95 to V90 in response to control by the control unit 903.
  • the comparator 902 compares the analog voltage V901 with the comparison voltage Vx.
  • the control unit 903 controls the sampling switch SW9 and the supply switching unit 901 and determines the bit values D95 to D90 in synchronization with the sampling clock fs and the internal clock fck.
  • control unit 903 sets the control voltage V95 to the reference voltage Vref, sets the control voltages V94 to V90 to the ground voltage Vss, and changes the sampling switch SW9 from the off state to the on state. Switch.
  • control unit 903 switches the sampling switch SW9 from the on state to the off state in synchronization with the falling edge of the sampling clock fs.
  • control unit 903 selects the bit value D95 (MSB: most significant bit value) among the bit values D95 to D90 as the bit value to be processed (hereinafter referred to as the bit value Di).
  • i 95 to 90.
  • control unit 903 determines whether the analog voltage V901 is lower than the comparison voltage Vx based on the comparison result by the comparator 902. If the analog voltage V901 is lower than the comparison voltage Vx, the process proceeds to step ST905; otherwise, the process proceeds to step ST906.
  • control unit 903 determines the bit value Di to be “0” in synchronization with the rising edge of the internal clock fck. In addition, the control unit 903 synchronizes with the falling edge of the internal clock fck, and the control voltage corresponding to the bit value next to the bit value Di among the control voltages V95 to V90 (hereinafter referred to as control voltage Vi-1). Is switched from the ground voltage Vss to the reference voltage Vref. For example, when the bit value Di is the bit value D95, the control unit 903 switches the control voltage V94 corresponding to the bit value D94 from the ground voltage Vss to the reference voltage Vref. Next, the control unit 903 selects a bit value next to the bit value Di among the bit values D95 to D90 as a bit value to be processed. Next, the process proceeds to step ST907.
  • control unit 903 determines the bit value Di to be “1” in synchronization with the rising edge of the internal clock fck. In addition, the control unit 903 synchronizes with the falling edge of the internal clock fck, and outputs a control voltage (hereinafter referred to as control voltage Vi) corresponding to the bit value Di among the control voltages V95 to V90 from the reference voltage Vref to the ground voltage. While switching to Vss, the control voltage Vi-1 is switched from the ground voltage Vss to the reference voltage Vref. Then, the control unit 903 selects the bit value next to the bit value Di from the bit values D95 to D90 as the bit value to be processed. Next, the process proceeds to step ST907.
  • control unit 903 determines whether or not the bit value Di is the bit value D90 (LSB: least significant bit value). When the bit value Di is not the bit value D90, the process proceeds to step ST904, and when the bit value Di is the bit value D90, the process proceeds to step ST908.
  • control unit 903 determines whether or not the analog voltage V901 is lower than the comparison voltage Vx based on the comparison result by the comparator 902. If the analog voltage V901 is lower than the comparison voltage Vx, the process proceeds to step ST909; otherwise, the process proceeds to step ST910.
  • control unit 903 determines bit value D90 to be “0” in synchronization with the rising edge of internal clock fck (ST909).
  • control section 903 determines bit value D90 to be “1” in synchronization with the rising edge of internal clock fck (ST910).
  • the capacity 900 corresponds to the combined capacity of the capacity 93 to 90.
  • the capacitance value of the capacitor 95 is “2C”
  • the capacitance value of the capacitor 94 can be expressed as “C”
  • the capacitance value of the capacitor 900 can be approximately expressed as “C”.
  • step ST903 as shown in FIG. 16A, the reference voltage Vref is applied to the other end of the capacitor 95, and the ground voltage Vss is applied to the other ends of the capacitors 94 and 900.
  • the control voltage V95 applied to the other end of the capacitor 95 is switched from the reference voltage Vref to the ground voltage Vss and applied to the other end of the capacitor 94.
  • the control voltage V94 is switched from the ground voltage Vss to the reference voltage Vref. In this case, as shown in FIG.
  • the charges Q1, Q2, and Q3 move in the capacitors 94, 900, and 95, respectively, and the charges are redistributed in the capacitors 94, 95, and 900, respectively.
  • the charge Q1 that moves in the capacitor 94 to which the reference voltage Vref is applied after the control voltage is switched corresponds to the charge consumed by the charge redistribution.
  • the analog voltage V901 before switching the control voltage is “V (k)”
  • V (k + 1) the charge Q1 is expressed by the following equation: Become.
  • the first term on the right side of the above equation means that the charge of “C ⁇ Vref” has moved from the power supply to the ground by switching the control voltage, and the second term on the right side corresponds to the amount of change in the analog voltage V901. This means that the charge has moved. That is, the charge of “C ⁇ Vref” is consumed every time step ST906 is executed.
  • an object of the present invention is to provide a successive approximation AD converter capable of reducing power consumption.
  • the successive approximation type AD converter converts the first and second analog signals whose voltage values change complementarily to a digital code composed of n + 1 (n ⁇ 2) bit values.
  • a converter n second up capacitances and n second downs each having one end connected to a second sampling node and having a binary weighted capacitance value, respectively And a second supply switching unit that supplies one of the ground voltage and the power supply voltage to the other ends of the n second up capacitors and the n second down capacitors.
  • a capacitive DA converter ; first and second sampling switches for sampling the first and second analog signals to the first and second sampling nodes, respectively, during a sampling period; and a first sampling node at the first sampling node.
  • a comparator for comparing one analog voltage with the second analog voltage at the second sampling node, and the other end of the n first up capacitors and the n second up capacitors in the sampling period.
  • the power supply voltage is applied to the other ends of the n first down capacitors and the n second down capacitors.
  • the first and second supply switching units are controlled so that the n + 1 bit values are determined in order from the most significant bit value, so that the least significant bit of the n + 1 bit values is determined.
  • the n + 1 bits according to the comparison result by the comparator
  • the bit value corresponding to the bit determination period is determined among the values, and the comparison result by the comparator is used in each of the n bit determination periods so that the first and second analog voltages are asymptotic to each other.
  • a control unit that controls the first and second supply switching units.
  • the capacitor array is divided into an up capacitor array (n up capacitors) and a down capacitor array (n down capacitors).
  • the power consumption in the first and second capacitor DA converters can be reduced by individually controlling the up capacitor array and the down capacitor array. As a result, the power consumption of the successive approximation AD converter can be reduced.
  • the control unit is configured so that the n number of bits are determined when the first analog voltage is lower than the second analog voltage in each of the n number of bit determination periods.
  • the first up capacitance and the n second down capacitances are supplied with the power supply voltage and the ground voltage to the first up capacitance and the second down capacitance corresponding to the bit determination period, respectively.
  • the n first down capacitances and the n second up capacitances are controlled.
  • the first and second supply switching units are controlled so that the ground voltage and the power supply voltage are supplied to the first down capacitor and the second up capacitor corresponding to the bit determination period, respectively. It may be.
  • the first capacitor DA converter further includes a first input capacitor connected between the first sampling node and a ground node to which the ground voltage is applied, and the second capacitor DA.
  • the converter may further include a second input capacitor connected between the second sampling node and the ground node.
  • Each of the first and second capacitor DA converters further includes a first and a second coupling capacitor, and one end of the first coupling capacitor has the n first up capacitors and the n capacitors.
  • the first down capacitors the p first up capacitors corresponding to the upper p bits of the digital code, one end of the p first down capacitors, and the first sampling node, respectively.
  • each of the q first up capacitors and the q first down capacitors is connected to one end of the q first up capacitors and the q first down capacitors via the first coupling capacitor.
  • the first sun One end of the second coupling capacitor is connected to a ring node, and one end of the second coupling capacitor corresponds to the upper p bits of the digital code among the n second up capacitors and the n second down capacitors.
  • One end of the up capacitor and the q second down capacitors may be connected to the second sampling node via the second coupling capacitor.
  • the successive approximation AD converter includes a plurality of first correction capacitors each having one end connected to the other end of the first coupling capacitor, the other ends of the plurality of first correction capacitors, and the above-described one.
  • a first capacitance correction unit that switches a connection state with a ground node to which a ground voltage is applied; a plurality of second correction capacitors each having one end connected to the other end of the second coupling capacitor; A second capacitance correction unit that switches a connection state between the other end of the second correction capacitance and the ground node.
  • the successive approximation AD converter includes a plurality of first offset adjustment capacitors each having one end connected to the other end of the first coupling capacitor, and the other ends of the plurality of first offset adjustment capacitors.
  • a first offset adjustment unit that supplies one of the ground voltage and the power supply voltage to each other; a plurality of second offset adjustment capacitors each having one end connected to the other end of the second coupling capacitor;
  • a second offset adjustment unit that supplies either the ground voltage or the power supply voltage to the other end of the plurality of second offset adjustment capacitors may be further included.
  • the successive approximation type AD converter is a successive approximation type AD converter that converts an analog signal into a digital code including n + 1 (n ⁇ 2) bit values.
  • N up capacitors and n down capacitors each having one end connected to the sampling node and having binary weighted capacitance values, and grounded to the other ends of the n up capacitors and the n down capacitors
  • a capacitor DA converter including a supply switching unit that supplies one of a voltage and a power supply voltage; a sampling switch that samples the analog signal to the sampling node during a sampling period; a comparison voltage; and an analog voltage at the sampling node; And the n number of up-converters in the sampling period.
  • the supply switching unit is controlled so that the ground voltage is supplied to the other end of the capacitor and the power supply voltage is supplied to the other end of the n down capacitors, and the n + 1 bit values are the most significant bits.
  • a bit value corresponding to the bit determination period is determined among the n + 1 bit values in accordance with the comparison result by the comparator, and the analog voltage is asymptotic to the comparison voltage.
  • a control unit that controls the supply switching unit according to the comparison result by the comparator in each of the n bit determination periods.
  • the capacitor array is divided into an up capacitor array (n up capacitors) and a down capacitor array (n down capacitors), and the up capacitor array and the down capacitor array are divided.
  • the power consumption of the successive approximation AD converter can be reduced.
  • FIG. 3 is a diagram illustrating a configuration example of a successive approximation AD converter according to the first embodiment.
  • movement of the successive approximation type AD converter shown in FIG. The figure which shows the specific example of operation
  • FIG. 1 The figure which shows the structural example of the modification 1 of the successive approximation type AD converter shown in FIG.
  • FIG. 6 is a diagram illustrating a configuration example of a successive approximation AD converter according to a second embodiment.
  • movement of the successive approximation type AD converter shown in FIG. The figure which shows the structural example of the modification 1 of the successive approximation type AD converter shown in FIG.
  • FIG. 1 shows a configuration example of a successive approximation AD converter 1 according to the first embodiment.
  • the successive approximation AD converter 1 includes capacitive DA converters 101p and 101n, sampling switches SWp and SWn, a comparator 102, and a control unit 103.
  • One end of the up capacitors 15up to 11up is connected to the sampling node Nsp.
  • the capacity values of the up capacities 15up to 11up are weighted binary. For example, when the capacitance value of the up-capacitor 11up and C 0, up capacity 12up, 13up, 14up, the capacitance value of 15up, respectively, the 2C 0, 4C 0, 8C 0 , 16C 0.
  • the up capacities 15up to 11up respectively correspond to the bit values D5 to D1 excluding the bit value D0 (LSB: least significant bit value).
  • the down capacitors 15dp to 11dp have the same configuration as the up capacitors 15up to 11up.
  • the supply switching unit 100p receives either the ground voltage Vss (for example, 0 V) or the power supply voltage Vdd (for example, 1 V) at the other end of the up capacitors 15up to 11up and the down capacitors 15dp to 11dp. Supply either one.
  • inverters 16u-16u and inverters 16d-16d use either one of ground voltage Vss or power supply voltage Vss as control voltages Vup5-Vup1 and control voltages Vdp5-Vdp1, and increase capacity 15up Are supplied to the other end of ⁇ 11up and the other end of down capacitance 15dp ⁇ 11dp, respectively.
  • the inverters 16u to 16u and the inverters 16d to 16d are responsive to control by the control unit 103 to either the ground voltage Vss or the power supply voltage Vdd, the control voltages Vun5 to Vun1, and the control voltage Vdn5. Are supplied to the other ends of the up capacitors 15un to 11un and the other ends of the down capacitors 15dn to 11dn, respectively.
  • Sampling switches SWp and SWn are provided for sampling analog signals Vinp and Vinn to sampling nodes Nsp and Nsn, respectively. Each of the sampling switches SWp and SWn switches between an on state and an off state in response to control by the control unit 103.
  • the comparator 102 compares the analog voltage Vp at the sampling node Nsp with the analog voltage Vn at the sampling node Nsn. For example, the output of the comparator 102 is at a low level when the analog voltage Vp is lower than the analog voltage Vn, and is at a high level when the analog voltage Vp is not lower than the analog voltage Vn.
  • the control unit 103 controls the sampling switches SWp and SWn and the supply switching units 100p and 100n and determines the bit values D5 to D0 in synchronization with the sampling clock fs and the internal clock fck. For example, as shown in FIG. 3, six pulses of the internal clock fck are generated within one cycle of the sampling clock fs (specifically, the low level period of the sampling clock fs).
  • the sampling period Ps is defined by a high level period (a period from the rising edge to the falling edge) of the sampling clock fs.
  • the least significant bit determination period P0 is defined by the fifth falling edge of the internal clock fck and the rising edge of the sampling clock fs.
  • the bit determination periods P5 to P1 and the least significant bit determination period P0 correspond to the bit values D5 to D1 and the bit value D0 (the least significant bit value), respectively.
  • the control unit 103 supplies the ground voltage Vss to the other ends of the up capacitors 15up to 11up and the up capacitors 15un to 11un, and supplies the power supply voltage to the other ends of the down capacitors 15dp to 11dp and the down capacitors 15dn to 11dn.
  • the supply switching units 100p and 100n are controlled so that Vdd is supplied.
  • control unit 103 determines that the bit values D5 to D0 are sequentially determined from the bit value D5 (MSB: most significant bit value) in each of the bit determination periods P5 to P1 and the least significant bit determination period P0. A bit value corresponding to the bit determination period is determined from the bit values D5 to D0 according to the comparison result by the comparator 102.
  • control unit 103 controls the supply switching units 100p and 100n according to the comparison result by the comparator 102 in each of the bit determination periods P5 to P1 so that the analog voltages Vp and Vn are asymptotic to each other. More specifically, in each of the bit determination periods P5 to P1, when the analog voltage Vp is lower than the analog voltage Vn, the control unit 103 sets the bit determination period of the up capacitors 15up to 11up and the down capacitors 15dn to 11dn.
  • ⁇ ST101 First, when the sampling period Ps is started, the control unit 103 sets the control voltages Vup5 to Vup1 and the control voltages Vun5 to Vun1 to the ground voltage Vss, and sets the control voltages Vdp5 to Vdp1 and the control voltages Vdn5 to Vdn1 to the power supply voltage Vdd.
  • the sampling switches SWp and SWn are switched from the off state to the on state.
  • control unit 103 determines whether or not the bit value Di is the bit value D0 (least significant bit value). If the bit value Di is not the bit value D0, the process proceeds to step ST104. If the bit value Di is the bit value D0, the process proceeds to step ST107.
  • bit determination period Pi the control unit 103 determines whether the analog voltage Vp is lower than the analog voltage Vn based on the comparison result by the comparator 102. Determine whether or not. If the analog voltage Vp is lower than the analog voltage Vn, the process proceeds to step ST105. Otherwise, the process proceeds to step ST106.
  • control unit 103 determines the bit value Di to be “0”. In addition, the control unit 103 switches the control voltage corresponding to the bit determination period Pi (hereinafter referred to as the control voltage Vupi) from the ground voltage Vss to the power supply voltage Vdd among the control voltages Vup5 to Vup1, and the control voltages Vdn5 to Vdn1. Of these, the control voltage (hereinafter referred to as control voltage Vdni) corresponding to the bit determination period Pi is switched from the power supply voltage Vdd to the ground voltage Vss. Next, the control unit 103 selects the bit value next to the bit value Di among the bit values D5 to D0 as the next processing target. Next, the process proceeds to step ST103.
  • control unit 103 determines the bit value Di to be “1”. In addition, the control unit 103 switches the control voltage (hereinafter referred to as control voltage Vdpi) corresponding to the bit determination period Pi from the control voltages Vdp5 to Vdp1 from the power supply voltage Vdd to the ground voltage Vss, and the control voltages Vun5 to Vun1. Among them, the control voltage (hereinafter referred to as control voltage Vuni) corresponding to the bit determination period Pi is switched from the ground voltage Vss to the power supply voltage Vdd. Next, the control unit 103 selects the bit value next to the bit value Di among the bit values D5 to D0 as the next processing target. Next, the process proceeds to step ST103.
  • step ST107 When it is determined in step ST103 that the bit value Di is the bit value D0 (least significant bit value), the control unit 103 performs comparison by the comparator 102 in the least significant bit determination period P0 corresponding to the bit value D0. Based on the result, it is determined whether or not the analog voltage Vp is lower than the analog voltage Vn. If the analog voltage Vp is lower than the analog voltage Vn, the process proceeds to step ST108; otherwise, the process proceeds to step ST109.
  • control unit 103 determines bit value D0 to be “0” (ST108). On the other hand, when analog voltage Vp is not lower than analog voltage Vn, control unit 103 determines bit value D0 to be “1” (ST109).
  • a bit determination period P5 corresponding to the bit value D5 (most significant bit value) (for example, a period from the falling edge of the sampling clock fs to the first falling edge of the internal clock fck)
  • the control unit 103 determines the bit value D5 to be “1” in synchronization with the first rising edge of the internal clock fck.
  • the control unit 103 switches the control voltage Vdp5 corresponding to the bit determination period P5 from the power supply voltage Vdd to the ground voltage Vss and enters the bit determination period P5.
  • the corresponding control voltage Vun5 is switched from the ground voltage Vss to the power supply voltage Vdd.
  • the analog voltage Vp decreases and the analog voltage Vn increases.
  • the control unit 103 sets the internal clock fck. In synchronization with the second rising edge, the bit value D4 is determined to be “1”.
  • the control unit 103 switches the control voltage Vdp4 corresponding to the bit determination period P4 from the power supply voltage Vdd to the ground voltage Vss and enters the bit determination period P4.
  • the corresponding control voltage Vun4 is switched from the ground voltage Vss to the power supply voltage Vdd.
  • the control unit 103 sets the bit values D3 and D2 in synchronization with the third and fourth rising edges of the internal clock fck. Set to “0”.
  • the control unit 103 synchronizes the control voltages Vup3 and Vup2 corresponding to the bit determination periods P3 and P2 from the ground voltage Vss to the power supply voltage Vdd in synchronization with the third and fourth falling edges of the internal clock fck.
  • the control voltages Vdn3 and Vdn2 corresponding to the bit determination periods P3 and P2 are switched from the power supply voltage Vdd to the ground voltage Vss.
  • the analog voltage Vp increases and the analog voltage Vn decreases.
  • the control unit 103 determines the bit value D1 to be “1” in synchronization with the fifth rising edge of the internal clock fck.
  • the control unit 103 switches the control voltage Vdp1 corresponding to the bit determination period P1 from the power supply voltage Vdd to the ground voltage Vss and enters the bit determination period P1.
  • the corresponding control voltage Vun1 is switched from the ground voltage Vss to the power supply voltage Vdd.
  • the control unit 103 performs the internal clock fck.
  • the bit value D0 is determined to be “1” in synchronization with the sixth rising edge.
  • up capacitors 15u and 14u correspond to up capacitors 15up and 14up
  • up capacitor 10u corresponds to a combined capacitor of up capacitors 13up to 11up
  • down capacitors 15d and 14d have down capacitors 15dp.
  • 14 dp the down capacitance 10 d corresponds to the combined capacitance of the down capacitances 13 dp to 11 dp.
  • the capacitance values of the capacitors 15u and 15d are “C”
  • the capacitance values of the capacitors 14u and 14d can be expressed as “C / 2”
  • the capacitance values of the capacitors 10u and 10d are approximately “C / 2”. Can express.
  • step ST102 as shown in FIG. 4A, the ground voltage Vss is applied to the other ends of the up capacitors 15u, 14u, 10u, and the power supply voltage Vdd is applied to the other ends of the down capacitors 15d, 14d, 10d. Applied.
  • step ST106 the control voltage applied to the other end of the down capacitor 15d is switched from the power supply voltage Vdd to the ground voltage Vss. In this case, as shown in FIG.
  • the charges Q1, Q2,..., Q6 move in the up capacitors 15u, 14u, 10u and the down capacitors 15d, 14d, 10d, respectively, and the up capacitors 15u, 14u, 10u, and down
  • the charges are redistributed in the capacitors 15d, 14d, and 10d.
  • the charges Q5 and Q6 that move through the down capacitors 14d and 10d to which the power supply voltage Vdd is applied after the control voltage is switched correspond to the charges consumed by the charge redistribution.
  • the analog voltage Vp before switching the control voltage is “V (k)” and the analog voltage Vp after switching the control voltage is “V (k + 1)”
  • the charges Q5 and Q6 are given by It can be expressed as follows.
  • the amount of charge transfer in step ST106 (the amount of charge transfer in the capacitive DA converter 101p) is less than the amount of charge transfer in the conventional successive approximation AD converter (ST906) (smaller by “C ⁇ Vdd”). I understand that.
  • the amount of charge transfer in step ST105 (the amount of charge transfer in the capacitive DA converter 101n) is also smaller than the amount of charge transfer in the conventional successive approximation AD converter (ST906).
  • the capacity array of the capacity DA converter 101p is divided into an up capacity array (up capacity 15up to 11up) and a down capacity array (down capacity 15dp to 11dp), and the up capacity array and the down capacity array are individually provided.
  • the power consumption in the capacitive DA converter 101p can be reduced.
  • the power consumption in the capacitive DA converter 101n can be reduced.
  • the power consumption of the successive approximation AD converter 1 can be reduced.
  • the impedance of the power supply voltage is the lowest inside the semiconductor integrated circuit. Therefore, by applying the power supply voltage Vdd to the other ends of the up capacitors 15up to 11up and the up capacitors 15un to 11un, other voltages having higher impedance than the power supply voltage Vdd are supplied to the up capacitors 15up to 11up and the up capacitors 15un to 11un.
  • the settling time can be shortened compared with the case where the voltage is applied to the other end.
  • the successive approximation AD converter 1a shown in FIG. 5 includes capacitive DA converters 201p and 201n instead of the capacitive DA converters 101p and 101n shown in FIG.
  • Capacitance DA converters 201p and 201n include input capacitors 21p and 21n, respectively, in addition to the configurations of the capacity DA converters 101p and 101n shown in FIG.
  • Input capacitor 21p is connected between sampling node Nsp and a ground node (a node to which ground voltage Vss is applied), and input capacitor 21n is connected between sampling node Nsn and the ground node.
  • the input range of the successive approximation AD converter 1a can be adjusted.
  • the input range of the successive approximation AD converter 1 shown in FIG. More specifically, if the capacitance values of the input capacitors 21p and 21n are “128C 0 ”, the input range of the successive approximation AD converter 1a is 62 / (62 + 128) times the input range of the successive approximation AD converter 1.
  • the input range of the successive approximation AD converter 1a can be within the linear range of a sampling buffer (not shown) provided in the preceding stage of the successive approximation AD converter 1a.
  • the successive approximation AD converter 1b shown in FIG. 6 includes series-parallel type capacitive DA converters 301p and 301n instead of the capacitive DA converters 101p and 101n shown in FIG.
  • the successive approximation AD converter 1b further includes correction capacitance arrays 311p and 311n and capacitance correction units 312p and 312n.
  • Other configurations are the same as those of the successive approximation AD converter 1 shown in FIG.
  • Capacitance DA converters 301p and 301n include coupling capacitors 30p and 30n, respectively, in addition to the configurations of the capacity DA converters 101p and 101n shown in FIG.
  • the p up capacitors 15up and 14up and the p down capacitors 15dp and 14dp correspond to the upper p bits (here, bit values D5 and D4) of the digital code, respectively, and q up capacitors 13up to 11up.
  • the q down capacitors 13dp to 11dp correspond to lower q bits (here, bit values D3, D2, and D1) excluding the least significant bit of the digital code.
  • the p up capacitors 15un and 14un and the p down capacitors 15dn and 14dn correspond to the upper p bits (here, bit values D5 and D4) of the digital code, respectively, and q up capacitors 13un to 11un.
  • the q down capacitors 13dn to 11dn correspond to lower q bits (here, bit values D3, D2, D1) excluding the least significant bit of the digital code.
  • Capacitance DA converters 301p and 301n may further include input capacitors 21p and 21n shown in FIG.
  • the correction capacitor array 311p is composed of a plurality (four in this case) of correction capacitors 31 to 31. One end of the correction capacitors 31 to 31 constituting the correction capacitor array 311p is connected to the other end of the coupling capacitor 30p.
  • the capacitance correction unit 312p switches the connection state between the other end of the correction capacitors 31 to 31 constituting the correction capacitor array 311p and the ground node (a node to which the ground voltage Vss is applied).
  • the capacitance correction unit 312p includes a plurality (four in this case) of switches SW3 to SW3 respectively connected between the other ends of the correction capacitors 31 to 31 constituting the correction capacitor array 311p and the ground node.
  • the correction capacitor array 311n is composed of a plurality (here, four) of correction capacitors 31 to 31. One end of the correction capacitors 31 to 31 constituting the correction capacitor array 311n is connected to the other end of the coupling capacitor 30n.
  • the capacitance correction unit 312n switches the connection state between the other ends of the correction capacitors 31 to 31 constituting the correction capacitor array 311n and the ground node.
  • the capacitance correction unit 312n includes a plurality (four in this case) of switches SW3 to SW3 respectively connected between the other ends of the correction capacitors 31 to 31 constituting the correction capacitor array 311n and the ground node.
  • the unit capacitance of the upper capacitance array (up capacitance 15up, 14up and down capacitance 15dp, 14dp) is “C u1 ”, the parasitic capacitance added to the common electrode of the upper capacitance array is “C p1 ”, and the lower capacitance array
  • the unit capacitance (up capacitance 13up to 11up and down capacitance 13dp to 11dp) is “C u2 ”,
  • the capacitance value of the coupling capacitor 30p is “C a ”
  • the capacitance value of the equivalent capacitor including the upper capacitor array and the coupling capacitor 30p is “C eq1 ”
  • the equivalent capacitor including the coupling capacitor 30p and the lower capacitor array is When the capacitance value is “C eq2 ”, the following equation is obtained.
  • ” indicates that the upper capacitor array and the coupling capacitor 30p (or the coupling capacitor 30p and the lower capacitor array) are connected in series.
  • Equation 10 substituting Equation 10 and Equation 12 into Equation 13 gives the following equation.
  • Equation 7 substituting Equation 7 and Equation 8 into Equation 15 gives the following equation.
  • the capacitance value C a of the coupling capacitance 30p is 1 / ⁇ 2 q (C u2 / C u1 ) ⁇ 1 ⁇ times the total capacitance value C T2 of the lower capacitance array, the voltage of the lower capacitance array The fluctuation can be equivalently converted into the voltage fluctuation of the sampling node Nsp via the coupling capacitor 30p, and the linearity of the capacitor DA converter 301p can be maintained.
  • the capacitance value C a of the coupling capacitance 30p is q Regardless of the value, it is always “2C 0 ”.
  • the connection state of the correction capacitor array 311p is controlled by the capacitor correction unit 312p so that the equation (18) is satisfied.
  • the linearity of the capacitive DA converter 301n can be maintained by the same principle as this. As a result, the linearity of the successive approximation AD converter 1b can be improved.
  • the successive approximation AD converter 1b may not include the correction capacitor arrays 311p and 311n and the capacitor correction units 312p and 312n.
  • the successive approximation AD converter 1c shown in FIG. 7 includes offset adjustment capacitor arrays 401p and 401n and offset adjustment units 402p and 402n in addition to the configuration of the successive approximation AD converter 1 shown in FIG. .
  • the offset adjustment capacitor array 401p is composed of a plurality (three in this case) of offset adjustment capacitors 41 to 41. One ends of the offset adjustment capacitors 41 to 41 constituting the offset adjustment capacitor array 401p are connected to the sampling node Nsp.
  • the offset adjustment unit 402p supplies either the ground voltage Vss or the power supply voltage Vdd to the other ends of the offset adjustment capacitors 41 to 41 constituting the offset capacitor array 401p in response to external control.
  • the offset adjustment unit 402p includes a plurality (three in this case) of inverters 42 to 42.
  • Inverters 42 to 42 respectively supply either one of ground voltage Vss or power supply voltage Vdd to the other ends of offset adjustment capacitors 41 to 41 as offset control voltages Vop1 to Vop3 in response to external control.
  • the inverters 42 to 42 respectively switch the offset control voltages Vop1 to Vop3 from the ground voltage Vss to the power supply voltage Vdd (or from the power supply voltage Vdd to the ground voltage Vss) immediately after sampling in response to external control. Any one of the operations that does not change the offset voltages Vop1 to Vop3 is executed.
  • the offset adjustment capacitor array 401n is composed of a plurality (three in this case) of offset adjustment capacitors 41 to 41. One end of the offset adjustment capacitors 41 to 41 constituting the offset capacitor array 401n is connected to the sampling node Nsn.
  • the offset adjustment unit 402n supplies either the ground voltage Vss or the power supply voltage Vdd to the other ends of the offset adjustment capacitors 41 to 41 constituting the offset capacitor array 401n.
  • the offset adjustment unit 402n includes a plurality (three in this case) of inverters 42 to 42. Inverters 42 to 42 respectively supply one of ground voltage Vss and power supply voltage Vdd to the other ends of offset adjustment capacitors 41 to 41 as offset control voltages Von1 to Von3 in response to external control.
  • each of the inverters 42 to 42 switches the offset control voltages Von1 to Von3 from the ground voltage Vss to the power supply voltage Vdd (or from the power supply voltage Vdd to the ground voltage Vss) in response to external control immediately after sampling. Any one of the operations that does not change the offset voltages Von1 to Von3 is executed.
  • the offset of the comparator 102 can be adjusted (for example, “0”), and as a result, the offset of the successive approximation AD converter 1c is adjusted (for example, “0”). ”).
  • the offset adjustment capacitor arrays 401p and 401n and the offset adjustment units 402p and 402n may be used for mismatch correction of weighted capacitors (up and down capacitors) included in the capacitor DA converters 101p and 101n.
  • the capacitance values of the offset adjustment capacitors 41 to 41 constituting the offset adjustment capacitor arrays 401p and 401n may all be the same or may be weighted.
  • successive approximation AD converter 1c may include the capacitive DA converters 201p and 201n shown in FIG. 5 instead of the capacitive DA converters 101p and 101n.
  • the successive approximation AD converter 1d shown in FIG. 8 replaces the correction capacitor arrays 311p and 311n and the capacitor correction units 312p and 312n shown in FIG. 6 with offset adjustment capacitor arrays 401p and 401n and offset adjustment units 402p and 402n. Is provided. Other configurations are the same as those of the successive approximation AD converter 1b shown in FIG. One end of the offset adjustment capacitors 41 to 41 constituting the offset adjustment capacitor array 401p is connected to the sampling node Nsp, and one end of the offset adjustment capacitors 41 to 41 constituting the offset adjustment capacitor array 401n is connected to the sampling node Nsn. .
  • the offset of the comparator 102 can be adjusted (for example, “0”), and as a result, the offset of the successive approximation AD converter 1c is adjusted (for example, “0”). Can).
  • the offset adjustment capacitor arrays 401p and 401n and the offset adjustment units 402p and 402n may be used for mismatch correction of the weighted capacitors (up capacitor and down capacitor) included in the capacitor DA converters 301p and 301n, or a coupling capacitor. It may be used for correcting the capacitance values of 30p and 30n.
  • the successive approximation AD converter 1d includes the correction capacitor arrays 311p and 311n shown in FIG.
  • capacitance correction units 312p and 312n may be further provided.
  • FIG. 9 shows a configuration example of the successive approximation AD converter 2 according to the second embodiment.
  • the successive approximation AD converter 2 includes a capacitive DA converter 101, a sampling switch SWs, a comparator 202, and a control unit 203.
  • One ends of the up capacitors 15u to 11u and the down capacitors 15d to 11d are connected to the sampling node Ns.
  • the supply switching unit 100 supplies either the ground voltage Vss or the power supply voltage Vdd to the other ends of the up capacitors 15u to 11u and the down capacitors 15d to 11d.
  • the inverters 16u to 16u and the inverters 16d to 16d are responsive to control by the control unit 203 to either the ground voltage Vss or the power supply voltage Vdd, the control voltages Vu5 to Vu1, and the control voltage Vd5.
  • To Vd1 are supplied to the other ends of the up capacitors 15u to 11u and the other ends of the down capacitors 15d to 11d, respectively.
  • sampling switch SWs is provided for sampling the analog signal Vin to the sampling node Ns.
  • Sampling switch SWs switches between an on state and an off state in response to control by control unit 203.
  • the comparator 202 compares the comparison voltage Va (for example, 0.5 V) with the analog voltage V101 at the sampling node Ns. For example, the output of the comparator 202 is at a low level when the analog voltage V101 is lower than the comparison voltage Va, and is at a high level when the analog voltage V101 is not lower than the comparison voltage Va.
  • Va for example, 0.5 V
  • the control unit 203 controls the sampling switch SWs and the supply switching unit 100 and determines the bit values D5 to D0 in synchronization with the sampling clock fs and the internal clock fck.
  • control unit 203 is configured such that the ground voltage Vss is supplied to the other ends of the up capacitors 15u to 11u and the power supply voltage Vdd is supplied to the other ends of the down capacitors 15d to 11d.
  • the supply switching unit 100 is controlled.
  • the control unit 203 also determines the bit determination periods P5 to P1 and the least significant bit determination period P0 (see FIG. 3) so that the bit values D5 to D0 are sequentially determined from the bit value D5 (MSB: most significant bit value). ), The bit value corresponding to the bit determination period is determined from the bit values D5 to D0 according to the comparison result by the comparator 202.
  • control unit 203 controls the supply switching unit 100 according to the comparison result by the comparator 202 in each of the bit determination periods P5 to P1 (see FIG. 3) so that the analog voltage V101 gradually approaches the comparison voltage Va. To do. More specifically, in each of the bit determination periods P5 to P1, when the analog voltage V101 is lower than the comparison voltage Va, the control unit 203 sets the up capacity corresponding to the bit determination period among the up capacity 15u to 11u. When the supply switching unit 100 is controlled so that the power supply voltage Vdd is supplied to the other end, and the analog voltage V101 is not lower than the comparison voltage Va, it corresponds to the bit determination period of the down capacitors 15d to 11d. The supply switching unit 100 is controlled so that the ground voltage Vss is supplied to the other end of the down capacitor.
  • ⁇ ST201 First, when the sampling period Ps is started, the control unit 203 sets the control voltages Vu5 to Vu1 to the ground voltage Vss, sets the control voltages Vd5 to Vd1 to the power supply voltage Vdd, and turns the sampling switch SWs on from the off state. Switch to state.
  • control unit 203 determines whether or not the bit value Di is the bit value D0 (least significant bit value). When the bit value Di is not the bit value D0, the process proceeds to step ST204, and when the bit value Di is the bit value D0, the process proceeds to step ST207.
  • bit determination period Pi the control unit 203 determines whether the analog voltage V101 is lower than the comparison voltage Va based on the comparison result by the comparator 202. Determine whether or not. If the analog voltage V101 is lower than the comparison voltage Va, the process proceeds to step ST205, and if not, the process proceeds to step ST206.
  • control unit 203 determines the bit value Di to be “0”. Further, the control unit 203 switches the control voltage (hereinafter referred to as control voltage Vui) corresponding to the bit determination period Pi among the control voltages Vu5 to Vu1 from the ground voltage Vss to the power supply voltage Vdd. Next, the control unit 103 selects the bit value next to the bit value Di among the bit values D5 to D0 as the next processing target. Next, the process proceeds to step ST203.
  • control unit 203 determines the bit value Di to be “1”. Further, the control unit 203 switches the control voltage (hereinafter referred to as control voltage Vdi) corresponding to the bit determination period Pi from the control voltages Vd5 to Vd1 from the power supply voltage Vdd to the ground voltage Vss. Next, the control unit 203 selects the bit value next to the bit value Di from the bit values D5 to D0 as the next processing target. Next, the process proceeds to step ST203.
  • step ST207 when it is determined in step ST203 that the bit value Di is the bit value D0 (least significant bit value), the control unit 203 performs comparison by the comparator 202 in the least significant bit determination period P0 corresponding to the bit value D0. Based on the result, it is determined whether or not the analog voltage V101 is lower than the comparison voltage Va. If the analog voltage V101 is lower than the comparison voltage Va, the process proceeds to step ST208, and if not, the process proceeds to step ST209.
  • control unit 203 determines bit value D0 to be “0” (ST208). On the other hand, when analog voltage V101 is not lower than comparison voltage Va, control unit 203 determines bit value D0 to be “1” (ST209).
  • the capacity array of the capacity DA converter 101 is divided into the up capacity array (up capacity 15u to 11u) and the down capacity array (down capacity 15d to 11d), and the up capacity array and the down capacity array are individually provided.
  • the power consumption in the capacitive DA converter 101 can be reduced.
  • the power consumption of the successive approximation AD converter 2 can be reduced.
  • the impedance of the power supply voltage is the lowest inside the semiconductor integrated circuit. Therefore, by applying the power supply voltage Vdd to the other ends of the up capacitors 15u to 11u, the settling time can be made longer than in the case where another voltage having a higher impedance than the power supply voltage Vdd is applied to the other ends of the up capacitors 15u to 11u. Can be shortened.
  • the successive approximation AD converter 2a shown in FIG. 11 includes a capacitive DA converter 201 instead of the capacitive DA converter 101 shown in FIG.
  • Other configurations are the same as those of the successive approximation AD converter 2 shown in FIG.
  • the capacitor DA converter 201 has an input capacitor 21 connected between the sampling node Ns and the ground node (a node to which the ground voltage Vss is applied) in addition to the configuration of the capacitor DA converter 101 shown in FIG. Including. With this configuration, the input range of the successive approximation AD converter 2a can be made narrower than the input range of the successive approximation AD converter 2 shown in FIG.
  • the input range of the successive approximation AD converter 2 a can be set to 62 / (62 + 128) times the input range of the successive approximation AD converter 2.
  • the input range of the successive approximation type AD converter 2a can be kept within the linear range of a sampling buffer (not shown) provided in the preceding stage of the successive approximation type AD converter 2a.
  • the successive approximation AD converter 2b shown in FIG. 12 includes an offset adjustment capacitor array 401 and an offset adjustment unit 402 in addition to the configuration of the successive approximation AD converter 2 shown in FIG.
  • the offset adjustment capacitor array 401 includes a plurality (three in this case) of offset adjustment capacitors 41 to 41. One ends of the offset adjustment capacitors 41 to 41 are connected to the sampling node Ns.
  • the offset adjustment unit 402 supplies one of the ground voltage Vss and the power supply voltage Vdd to the other ends of the offset adjustment capacitors 41 to 41 in response to external control.
  • the offset adjustment unit 42 includes a plurality of (here, three) inverters 42 to 42.
  • Inverters 42 to 42 respectively supply either one of ground voltage Vss or power supply voltage Vdd to the other ends of offset adjustment capacitors 41 to 41 as offset control voltages Vop1 to Vop3 in response to external control.
  • the inverters 42 to 42 respectively switch the offset control voltages Vop1 to Vop3 from the ground voltage Vss to the power supply voltage Vdd (or from the power supply voltage Vdd to the ground voltage Vss) immediately after sampling in response to external control. Any one of the operations that does not change the offset voltages Vop1 to Vop3 is executed.
  • the offset of the comparator 202 can be adjusted (for example, “0”), and as a result, the offset of the successive approximation AD converter 2b is adjusted (for example, “0”). Can). Further, the offset adjustment capacitor array 401 and the offset adjustment unit 402 may be used for mismatch correction of the weighted capacitors (up capacitor and down capacitor) included in the capacitor DA converter 101.
  • the successive approximation AD converters 1, 1a, 1b, 1c, and 1d are applicable to mobile radio apparatuses.
  • the mobile radio apparatus shown in FIG. 13 includes an antenna 51 (receiving unit), a low noise amplifier (LNA) 52, a gain amplifier 53, a buffer amplifier 54, a digital signal, in addition to the successive approximation AD converter 1. And a processing circuit (DSP) 55.
  • LNA low noise amplifier
  • DSP processing circuit
  • the antenna 51 receives a radio signal and outputs a pair of analog signals Vinp and Vinn (weak analog signals).
  • the low noise amplifier 52 amplifies the analog signals Vinp and Vinn with as little noise as possible.
  • the gain amplifier 53 further amplifies the analog signals Vinp and Vinn amplified by the low noise amplifier 52.
  • the buffer amplifier 54 converts the output impedance to the successive approximation AD converter 1.
  • the successive approximation AD converter 1 converts the analog signals Vinp and Vinn supplied from the antenna 51 via the low noise amplifier 52, the gain amplifier 53, and the buffer amplifier 54 into digital codes.
  • the digital signal processing circuit 55 processes the digital code obtained by the successive approximation AD converter 1.
  • the power consumption of the mobile radio apparatus can be reduced by applying the successive approximation AD converter capable of reducing the power consumption to the mobile radio apparatus.
  • the lifetime of the battery mounted in the mobile radio apparatus can be extended, and the mobile radio apparatus can be used for a long time.
  • the successive approximation AD converters 2, 2a, 2b are also applicable to mobile radio apparatuses.
  • the antenna 301 receives a radio signal and outputs a single analog signal, and the successive approximation AD converter 2. Converts a single analog signal supplied from the antenna 301 via the low noise amplifier 302, the gain amplifier 303, and the buffer amplifier 304 into a digital code.
  • the successive approximation AD converter described above can reduce power consumption, it is useful for products that require reduced power consumption (for example, mobile radio devices).

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

　サンプリングスイッチ(SWp,SWn)は、サンプリング期間において、アナログ信号(Vinp,Vinn)をサンプリングノード(Nsp,Nsn)にそれぞれサンプリングする。制御部(103)は、サンプリング期間において、アップ容量(15up～11up,15un～11un)に接地電圧(Vss)が供給されるとともにダウン容量(15dp～11dp,15dn～11dn)に電源電圧(Vdd)が供給されるように、供給切替部(100p,100n)を制御する。また、制御部(103)は、アナログ電圧(Vp,Vn)が互いに漸近するように、最下位ビット値(D0)を除くビット値(D5～D1)にそれぞれ対応するビット決定期間の各々において比較器(102)の比較結果に応じて供給切替部(100p,100n)を制御する。

Description

逐次比較型ＡＤ変換器、移動体無線装置
　この発明は、アナログ信号をデジタルコードに変換するＡＤ変換器に関し、さらに詳しくは、逐次比較型ＡＤ変換器に関する。
　現在、比較的簡素な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高く、且つ、中位の変換速度と中位の変換精度が実現できる製造用途の広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている（例えば、特許文献１や非特許文献１など）。
　図１４は、非特許文献１に記載された逐次比較型ＡＤ変換器の構成を示す。この逐次比較型ＡＤ変換器は、アナログ信号Ｖｉｎを６ビットのデジタルコード（６個のビット値Ｄ９５～Ｄ９０）に変換するものであり、６個の容量９５～９０と、６個のインバータからなる供給切替部９０１と、比較器９０２と、制御部９０３とを備える。容量９５～９０の一端は、サンプリングノードＮｓ９に接続される。容量９０の容量値をＣ０とすると、容量９１，９２，９３，９４，９５の容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０，１６Ｃ０，３２Ｃ０となる。供給切替部９０１は、制御部９０３による制御に応答して、基準電圧Ｖｒｅｆおよび接地電圧Ｖｓｓのいずれか一方を、制御電圧Ｖ９５～Ｖ９０として容量９５～９０の他端に供給する。比較器９０２は、アナログ電圧Ｖ９０１と比較電圧Ｖｘとを比較する。制御部９０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷ９および供給切替部９０１の制御やビット値Ｄ９５～Ｄ９０の決定を実行する。
　次に、図１５を参照して、従来の逐次比較型ＡＤ変換器による動作について説明する。
　　《ＳＴ９０１》
　制御部９０３は、サンプリングクロックｆｓの立ち上がりエッジに同期して、制御電圧Ｖ９５を基準電圧Ｖｒｅｆに設定するとともに制御電圧Ｖ９４～Ｖ９０を接地電圧Ｖｓｓに設定し、サンプリングスイッチＳＷ９をオフ状態からオン状態に切り替える。
　　《ＳＴ９０２》
　次に、制御部９０３は、サンプリングクロックｆｓの立ち下がりエッジに同期して、サンプリングスイッチＳＷ９をオン状態からオフ状態に切り替える。
　　《ＳＴ９０３》
　次に、制御部９０３は、ビット値Ｄ９５～Ｄ９０のうちビット値Ｄ９５（ＭＳＢ：最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝９５～９０ である。
　　《ＳＴ９０４》
　次に、制御部９０３は、比較器９０２による比較結果に基づいて、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低いか否かを判定する。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合には、ステップＳＴ９０５へ進み、そうでない場合には、ステップＳＴ９０６へ進む。
　　《ＳＴ９０５》
　アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄｉを“０”に決定する。また、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５～Ｖ９０のうちビット値Ｄｉの次のビット値に対応する制御電圧（以下、制御電圧Ｖｉ－１と表記）を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。例えば、ビット値Ｄｉがビット値Ｄ９５である場合、制御部９０３は、ビット値Ｄ９４に対応する制御電圧Ｖ９４を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。次に、制御部９０３は、ビット値Ｄ９５～Ｄ９０のうちビット値Ｄｉの次のビット値を処理対象のビット値として選択する。次に、ステップＳＴ９０７へ進む。
　　《ＳＴ９０６》
　一方、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄｉを“１”に決定する。また、制御部９０３は、内部クロックｆｃｋの立ち下がりエッジに同期して、制御電圧Ｖ９５～Ｖ９０のうちビット値Ｄｉに対応する制御電圧（以下、制御電圧Ｖｉと表記）を基準電圧Ｖｒｅｆから接地電圧Ｖｓｓに切り替えるとともに、制御電圧Ｖｉ－１を接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替える。そして、制御部９０３は、ビット値Ｄ９５～Ｄ９０のうちビット値Ｄｉの次のビット値を処理対象のビット値として選択する。次に、ステップＳＴ９０７へ進む。
　　《ＳＴ９０７》
　次に、制御部９０３は、ビット値Ｄｉがビット値Ｄ９０（ＬＳＢ：最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ９０ではない場合には、ステップＳＴ９０４へ進み、ビット値Ｄｉがビット値Ｄ９０である場合には、ステップＳＴ９０８へ進む。
　　《ＳＴ９０８》
　次に、制御部９０３は、比較器９０２による比較結果に基づいてアナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低いか否かを判定する。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合には、ステップＳＴ９０９へ進み、そうでない場合には、ステップＳＴ９１０へ進む。
　　《ＳＴ９０９，ＳＴ９１０》
　アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低い場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄ９０を“０”に決定する（ＳＴ９０９）。一方、アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、制御部９０３は、内部クロックｆｃｋの立ち上がりエッジに同期して、ビット値Ｄ９０を“１”に決定する（ＳＴ９１０）。
特開２００７－１４２８６３号公報
M. Van. Elzakker et al., "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC," ISSCC Dig. Tech. Papers, pp.244-245, Feb. 2008.
　ここで、図１６（ａ），図１６（ｂ）を参照して、図１４に示した逐次比較型ＡＤ変換器における電荷移動について説明する。図中、容量９００は、容量９３～９０の合成容量に相当する。また、容量９５の容量値を“２Ｃ”とすると、容量９４の容量値は“Ｃ”と表現でき、容量９００の容量値は“Ｃ”と近似的に表現できる。
　ステップＳＴ９０３では、図１６（ａ）のように、容量９５の他端には、基準電圧Ｖｒｅｆが印加され、容量９４，９００の他端には、接地電圧Ｖｓｓが印加されている。アナログ電圧Ｖ９０１が比較電圧Ｖｘよりも低くない場合、ステップＳＴ９０６において、容量９５の他端に印加された制御電圧Ｖ９５は、基準電圧Ｖｒｅｆから接地電圧Ｖｓｓに切り替えられ、容量９４の他端に印加された制御電圧Ｖ９４は、接地電圧Ｖｓｓから基準電圧Ｖｒｅｆに切り替えられる。この場合、図１６（ｂ）のように、容量９４，９００，９５において電荷Ｑ１，Ｑ２，Ｑ３がそれぞれ移動し、容量９４，９５，９００において電荷が再分配される。また、制御電圧が切り替えられた後に基準電圧Ｖｒｅｆが印加される容量９４（すなわち、電荷の供給源に接続される容量９４）を移動する電荷Ｑ１は、電荷再分配によって消費される電荷に相当する。ここで、制御電圧を切り替える前のアナログ電圧Ｖ９０１を“Ｖ（ｋ）”とし、制御電圧を切り替えた後のアナログ電圧Ｖ９０１を“Ｖ（ｋ＋１）”とすると、電荷Ｑ１は、次式のようになる。
Figure JPOXMLDOC01-appb-M000001
　上式の右辺第１項は、制御電圧の切り替えによって“Ｃ・Ｖｒｅｆ”の電荷が電源から接地に移動したことを意味しており、右辺第２項は、アナログ電圧Ｖ９０１の変化量に応じた電荷が移動したことを意味している。すなわち、ステップＳＴ９０６が実行される毎に“Ｃ・Ｖｒｅｆ”の電荷が消費されることになる。
　以上のように、従来の逐次比較型ＡＤ変換器では、制御電圧の切り替えによって電源から接地に電荷が移動してしまうので、逐次比較型ＡＤ変換器の消費電力を低減することが困難であった。
　そこで、この発明は、消費電力を低減可能な逐次比較型ＡＤ変換器を提供することを目的とする。
　この発明の１つの局面に従うと、逐次比較型ＡＤ変換器は、電圧値が互いに相補的に変化する第１および第２のアナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、それぞれの一端が第１のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第１アップ容量およびｎ個の第１ダウン容量と、上記ｎ個の第１アップ容量および上記ｎ個の第１ダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する第１の供給切替部とを含む第１の容量ＤＡ変換器と、それぞれの一端が第２のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第２アップ容量およびｎ個の第２ダウン容量と、上記ｎ個の第２アップ容量および上記ｎ個の第２ダウン容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第２の供給切替部とを含む第２の容量ＤＡ変換器と、サンプリング期間において上記第１および第２のアナログ信号を上記第１および第２のサンプリングノードにそれぞれサンプリングする第１および第２のサンプリングスイッチと、上記第１のサンプリングノードにおける第１のアナログ電圧と上記第２のサンプリングノードにおける第２のアナログ電圧とを比較する比較器と、上記サンプリング期間において、上記ｎ個の第１アップ容量および上記ｎ個の第２アップ容量の他端に上記接地電圧が供給されるとともに上記ｎ個の第１ダウン容量および上記ｎ個の第２ダウン容量の他端に上記電源電圧が供給されるように上記第１および第２の供給切替部を制御し、上記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、上記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および上記最下位ビット値に対応する最下位ビット決定期間の各々において、上記比較器による比較結果に応じて上記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、上記第１および第２のアナログ電圧が互いに漸近するように、上記ｎ個のビット決定期間の各々において、上記比較器による比較結果に応じて上記第１および第２の供給切替部を制御する制御部とを備える。
　上記逐次比較型ＡＤ変換器では、第１および第２の容量ＤＡ変換器の各々において容量アレイをアップ容量アレイ（ｎ個のアップ容量）とダウン容量アレイ（ｎ個のダウン容量）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、第１および第２の容量ＤＡ変換器における消費電力を低減できる。その結果、逐次比較型ＡＤ変換器の消費電力を低減できる。
　なお、上記逐次比較型ＡＤ変換器において、上記制御部は、上記ｎ個のビット決定期間の各々において、上記第１のアナログ電圧が上記第２のアナログ電圧よりも低い場合には、上記ｎ個の第１アップ容量および上記ｎ個の第２ダウン容量のうちそのビット決定期間に対応する第１アップ容量および第２ダウン容量に上記電源電圧および上記接地電圧がそれぞれ供給されるように上記第１および第２の供給切替部を制御し、上記第１のアナログ電圧が上記第２のアナログ電圧よりも低くない場合には、上記ｎ個の第１ダウン容量および上記ｎ個の第２アップ容量のうちそのビット決定期間に対応する第１ダウン容量および第２アップ容量に上記接地電圧および上記電源電圧がそれぞれ供給されるように上記第１および第２の供給切替部を制御しても良い。
　また、上記第１の容量ＤＡ変換器は、上記第１のサンプリングノードと上記接地電圧が印加される接地ノードとの間に接続された第１の入力容量をさらに含み、上記第２の容量ＤＡ変換器は、上記第２のサンプリングノードと上記接地ノードとの間に接続された第２の入力容量をさらに含んでいても良い。このように構成することにより、逐次比較型ＡＤ変換器の入力レンジを調整することができる。
　なお、上記第１および第２の容量ＤＡ変換器は、それぞれ、第１および第２の結合容量をさらに含み、上記第１の結合容量の一端は、上記ｎ個の第１アップ容量および上記ｎ個の第１ダウン容量のうち上記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第１アップ容量およびｐ個の第１ダウン容量の一端と上記第１のサンプリングノードとに接続され、上記第１の結合容量の他端は、上記ｎ個の第１アップ容量および上記ｎ個の第１ダウン容量のうち上記デジタルコードの最下位ビットを除く下位ｑビット（ｐ＋ｑ＝ｎ）にそれぞれ対応するｑ個の第１アップ容量およびｑ個の第１ダウン容量の一端に接続され、上記ｑ個の第１アップ容量および上記ｑ個の第１ダウン容量の一端は、上記第１の結合容量を介して上記第１のサンプリングノードに接続されており、上記第２の結合容量の一端は、上記ｎ個の第２アップ容量および上記ｎ個の第２ダウン容量のうち上記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第２アップ容量およびｐ個の第２ダウン容量の一端と上記第２のサンプリングノードとに接続され、上記第２の結合容量の他端は、上記ｎ個の第２アップ容量および上記ｎ個の第２ダウン容量のうち上記デジタルコードの最下位ビットを除く下位ｑビットにそれぞれ対応するｑ個の第２アップ容量およびｑ個の第２ダウン容量の一端に接続され、上記ｑ個の第２アップ容量および上記ｑ個の第２ダウン容量の一端は、上記第２の結合容量を介して上記第２のサンプリングノードに接続されていても良い。このように構成することにより、第１および第２の容量ＤＡ変換器の実装面積を削減できる。
　なお、上記逐次比較型ＡＤ変換器は、それぞれの一端が上記第１の結合容量の他端に接続された複数の第１の補正容量と、上記複数の第１の補正容量の他端と上記接地電圧が印加された接地ノードとの接続状態を切り替える第１の容量補正部と、それぞれの一端が上記第２の結合容量の他端に接続された複数の第２の補正容量と、上記複数の第２の補正容量の他端と上記接地ノードとの接続状態を切り替える第２の容量補正部とをさらに備えていても良い。このように構成することにより、第１および第２の容量ＤＡ変換器の線形性を保つことができ、逐次比較型ＡＤ変換器の線形性を改善できる。
　または、上記逐次比較型ＡＤ変換器は、それぞれの一端が上記第１の結合容量の他端に接続された複数の第１のオフセット調整容量と、上記複数の第１のオフセット調整容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第１のオフセット調整部と、それぞれの一端が上記第２の結合容量の他端に接続された複数の第２のオフセット調整容量と、上記複数の第２のオフセット調整容量の他端に上記接地電圧および上記電源電圧のいずれか一方を供給する第２のオフセット調整部とをさらに備えていても良い。このように構成することにより、比較器のオフセットを調整することができ、その結果、逐次比較型ＡＤ変換器のオフセットを調整できる。
　この発明のもう１つの局面に従うと、逐次比較型ＡＤ変換器は、アナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、それぞれの一端がサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個のアップ容量およびｎ個のダウン容量と、上記ｎ個のアップ容量および上記ｎ個のダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する供給切替部とを含む容量ＤＡ変換器と、サンプリング期間において上記アナログ信号を上記サンプリングノードにサンプリングするサンプリングスイッチと、比較電圧と上記サンプリングノードにおけるアナログ電圧とを比較する比較器と、上記サンプリング期間において、上記ｎ個のアップ容量の他端に上記接地電圧が供給されるとともに上記ｎ個のダウン容量の他端に上記電源電圧が供給されるように上記供給切替部を制御し、上記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、上記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および上記最下位ビット値に対応する最下位ビット決定期間の各々において、上記比較器による比較結果に応じて上記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、上記アナログ電圧が上記比較電圧に漸近するように、上記ｎ個のビット決定期間の各々において、上記比較器による比較結果に応じて上記供給切替部を制御する制御部とを備える。
　上記逐次比較型ＡＤ変換器では、容量ＤＡ変換器において容量アレイをアップ容量アレイ（ｎ個のアップ容量）とダウン容量アレイ（ｎ個のダウン容量）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量ＤＡ変換器における消費電力を低減できる。その結果、逐次比較型ＡＤ変換器の消費電力を低減できる。
　以上のように、逐次比較型ＡＤ変換器の消費電力を低減できる。
実施形態１による逐次比較型ＡＤ変換器の構成例を示す図。 図１に示した逐次比較型ＡＤ変換器の動作について説明するための図。 図１に示した逐次比較型ＡＤ変換器の動作の具体例を示す図。 電荷移動について説明するための図。 図１に示した逐次比較型ＡＤ変換器の変形例１の構成例を示す図。 図１に示した逐次比較型ＡＤ変換器の変形例２の構成例を示す図。 図１に示した逐次比較型ＡＤ変換器の変形例３の構成例を示す図。 図１に示した逐次比較型ＡＤ変換器の変形例４の構成例を示す図。 実施形態２による逐次比較型ＡＤ変換器の構成例を示す図。 図９に示した逐次比較型ＡＤ変換器の動作について説明するための図。 図９に示した逐次比較型ＡＤ変換器の変形例１の構成例を示す図。 図９に示した逐次比較型ＡＤ変換器の変形例２の構成例を示す図。 移動体無線装置の構成例を示す図。 従来の逐次比較型ＡＤ変換器の構成例を示す図。 従来の逐次比較型ＡＤ変換器の動作について説明するための図。 電荷移動について説明するための図。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（実施形態１）
　図１は、実施形態１による逐次比較型ＡＤ変換器１の構成例を示す。逐次比較型ＡＤ変換器１は、電圧値が互いに相補的に変化するアナログ信号Ｖｉｎｐ，Ｖｉｎｎをｎ＋１個（ｎ≧２、ここでは、ｎ＝５）のビット値Ｄ５～Ｄ０からなるデジタルコードに変換する。逐次比較型ＡＤ変換器１は、容量ＤＡ変換器１０１ｐ，１０１ｎと、サンプリングスイッチＳＷｐ，ＳＷｎと、比較器１０２と、制御部１０３とを備える。
　　〔容量ＤＡ変換器〕
　容量ＤＡ変換器１０１ｐは、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕｐ～１１ｕｐと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄｐ～１１ｄｐと、供給切替部１００ｐとを含む。アップ容量１５ｕｐ～１１ｕｐの一端は、サンプリングノードＮｓｐに接続される。アップ容量１５ｕｐ～１１ｕｐの容量値は、バイナリに重み付けされている。例えば、アップ容量１１ｕｐの容量値をＣ０とすると、アップ容量１２ｕｐ，１３ｕｐ，１４ｕｐ，１５ｕｐの容量値は、それぞれ、２Ｃ０，４Ｃ０，８Ｃ０，１６Ｃ０となる。また、アップ容量１５ｕｐ～１１ｕｐは、それぞれ、ビット値Ｄ０（ＬＳＢ：最下位ビット値）を除くビット値Ｄ５～Ｄ１にそれぞれ対応している。ダウン容量１５ｄｐ～１１ｄｐは、アップ容量１５ｕｐ～１１ｕｐと同様の構成を有している。供給切替部１００ｐは、制御部１０３による制御に応答して、アップ容量１５ｕｐ～１１ｕｐおよびダウン容量１５ｄｐ～１１ｄｐの他端に接地電圧Ｖｓｓ（例えば、０Ｖ）および電源電圧Ｖｄｄ（例えば、１Ｖ）のいずれか一方を供給する。ここでは、供給切替部１００ｐは、ｎ個（ここでは、ｎ＝５）のインバータ１６ｕ～１６ｕと、ｎ個（ここでは、ｎ＝５）のインバータ１６ｄ～１６ｄとを含む。インバータ１６ｕ～１６ｕおよびインバータ１６ｄ～１６ｄは、制御部１０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｓｓのいずれか一方を、制御電圧Ｖｕｐ５～Ｖｕｐ１および制御電圧Ｖｄｐ５～Ｖｄｐ１として、アップ容量１５ｕｐ～１１ｕｐの他端およびダウン容量１５ｄｐ～１１ｄｐの他端にそれぞれ供給する。
　容量ＤＡ変換器１０１ｎは、容量ＤＡ変換器１０１ｐと同様の構成を有しており、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕｎ～１１ｕｎと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄｎ～１１ｄｎと、供給切替部１００ｎとを含む。アップ容量１５ｕｎ～１１ｕｎおよびダウン容量１５ｄｎ～１１ｄｎの一端は、サンプリングノードＮｓｎに接続される。供給切替部１００ｎは、制御部１０３による制御に応答して、アップ容量１５ｕｎ～１１ｕｎおよびダウン容量１５ｄｎ～１１ｄｎの他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。容量ＤＡ変換器１０１ｎでは、インバータ１６ｕ～１６ｕおよびインバータ１６ｄ～１６ｄは、制御部１０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、制御電圧Ｖｕｎ５～Ｖｕｎ１および制御電圧Ｖｄｎ５～Ｖｄｎ１として、アップ容量１５ｕｎ～１１ｕｎの他端およびダウン容量１５ｄｎ～１１ｄｎの他端にそれぞれ供給する。
　　〔サンプリングスイッチ〕
　サンプリングスイッチＳＷｐ，ＳＷｎは、アナログ信号Ｖｉｎｐ，ＶｉｎｎをサンプリングノードＮｓｐ，Ｎｓｎにそれぞれサンプリングするために設けられている。サンプリングスイッチＳＷｐ，ＳＷｎの各々は、制御部１０３による制御に応答して、オン状態とオフ状態とを切り替える。
　　〔比較器〕
　比較器１０２は、サンプリングノードＮｓｐにおけるアナログ電圧ＶｐとサンプリングノードＮｓｎにおけるアナログ電圧Ｖｎとを比較する。例えば、比較器１０２の出力は、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合にはローレベルになり、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合にはハイレベルになる。
　　〔制御部〕
　制御部１０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷｐ，ＳＷｎおよび供給切替部１００ｐ，１００ｎの制御や、ビット値Ｄ５～Ｄ０の決定を実行する。例えば、図３のように、サンプリングクロックｆｓの１周期内（詳しくは、サンプリングクロックｆｓのローレベル期間）において内部クロックｆｃｋの６個のパルスが発生する。ここでは、サンプリング期間Ｐｓは、サンプリングクロックｆｓのハイレベル期間（立ち上がりエッジから立ち下がりエッジまでの期間）によって規定される。ｎ個（ここでは、ｎ＝５）のビット決定期間Ｐ５～Ｐ１は、サンプリングクロックｆｓの立ち下がりエッジおよび内部クロックｆｃｋの第１番目～第５番目の立ち下がりエッジによって規定される。最下位ビット決定期間Ｐ０は、内部クロックｆｃｋの第５番目の立ち下がりエッジおよびサンプリングクロックｆｓの立ち上がりエッジによって規定される。また、ビット決定期間Ｐ５～Ｐ１および最下位ビット決定期間Ｐ０は、それぞれ、ビット値Ｄ５～Ｄ１およびビット値Ｄ０（最下位ビット値）に対応する。
　制御部１０３は、サンプリング期間Ｐｓにおいて、アップ容量１５ｕｐ～１１ｕｐおよびアップ容量１５ｕｎ～１１ｕｎの他端に接地電圧Ｖｓｓが供給されるとともにダウン容量１５ｄｐ～１１ｄｐおよびダウン容量１５ｄｎ～１１ｄｎの他端に電源電圧Ｖｄｄが供給されるように、供給切替部１００ｐ，１００ｎを制御する。
　また、制御部１０３は、ビット値Ｄ５～Ｄ０がビット値Ｄ５（ＭＳＢ：最上位ビット値）から順番に決定されるように、ビット決定期間Ｐ５～Ｐ１および最下位ビット決定期間Ｐ０の各々において、比較器１０２による比較結果に応じてビット値Ｄ５～Ｄ０のうちそのビット決定期間に対応するビット値を決定する。
　さらに、制御部１０３は、アナログ電圧Ｖｐ，Ｖｎが互いに漸近するように、ビット決定期間Ｐ５～Ｐ１の各々において、比較器１０２による比較結果に応じて供給切替部１００ｐ，１００ｎを制御する。詳しく説明すると、ビット決定期間Ｐ５～Ｐ１の各々において、制御部１０３は、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、アップ容量１５ｕｐ～１１ｕｐおよびダウン容量１５ｄｎ～１１ｄｎのうちそのビット決定期間に対応するアップ容量およびダウン容量の他端に電源電圧Ｖｄｄおよび接地電圧Ｖｓｓがそれぞれ供給されるように、供給切替部１００ｐ，１００ｎを制御し、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合には、ダウン容量１５ｄｐ～１１ｄｐおよびアップ容量１５ｕｎ～１１ｕｎのうちそのビット決定期間に対応するダウン容量およびアップ容量の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄがそれぞれ供給されるように、供給切替部１００ｐ，１００ｎを制御する。
　　〔動作〕
　次に、図２を参照して、逐次比較型ＡＤ変換器１による動作について説明する。
　　　《ＳＴ１０１》
　まず、制御部１０３は、サンプリング期間Ｐｓが開始されると、制御電圧Ｖｕｐ５～Ｖｕｐ１および制御電圧Ｖｕｎ５～Ｖｕｎ１を接地電圧Ｖｓｓに設定するとともに制御電圧Ｖｄｐ５～Ｖｄｐ１および制御電圧Ｖｄｎ５～Ｖｄｎ１を電源電圧Ｖｄｄに設定し、サンプリングスイッチＳＷｐ，ＳＷｎをオフ状態からオン状態に切り替える。
　　　《ＳＴ１０２》
　次に、制御部１０３は、サンプリング期間Ｐｓが終了すると、サンプリングスイッチＳＷｐ，ＳＷｎをオン状態からオフ状態に切り替える。また、制御部１０３は、６個のビット値Ｄ５～Ｄ０のうちビット値Ｄ５（最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝５～０ である。
　　　《ＳＴ１０３》
　次に、制御部１０３は、ビット値Ｄｉがビット値Ｄ０（最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ０ではない場合には、ステップＳＴ１０４へ進み、ビット値Ｄｉがビット値Ｄ０である場合には、ステップＳＴ１０７へ進む。
　　　《ＳＴ１０４》
　次に、ビット値Ｄｉに対応するビット決定期間（以下、ビット決定期間Ｐｉと表記）において、制御部１０３は、比較器１０２による比較結果に基づいて、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低いか否かを判定する。アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、ステップＳＴ１０５へ進み、そうでない場合には、ステップＳＴ１０６へ進む。
　　　《ＳＴ１０５》
　アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合、制御部１０３は、ビット値Ｄｉを“０”に決定する。また、制御部１０３は、制御電圧Ｖｕｐ５～Ｖｕｐ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｐｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替えるとともに、制御電圧Ｖｄｎ５～Ｖｄｎ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｎｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。次に、制御部１０３は、ビット値Ｄ５～Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ１０３へ進む。
　　　《ＳＴ１０６》
　一方、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、制御部１０３は、ビット値Ｄｉを“１”に決定する。また、制御部１０３は、制御電圧Ｖｄｐ５～Ｖｄｐ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｐｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともに、制御電圧Ｖｕｎ５～Ｖｕｎ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｎｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。次に、制御部１０３は、ビット値Ｄ５～Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ１０３へ進む。
　　　《ＳＴ１０７》
　また、ステップＳＴ１０３においてビット値Ｄｉがビット値Ｄ０（最下位ビット値）であると判定された場合、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０において、制御部１０３は、比較器１０２による比較結果に基づいて、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低いか否かを判定する。アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合には、ステップＳＴ１０８へ進み、そうでない場合には、ステップＳＴ１０９へ進む。
　　　《ＳＴ１０８，ＳＴ１０９》
　アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低い場合、制御部１０３は、ビット値Ｄ０を“０”に決定する（ＳＴ１０８）。一方、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、制御部１０３は、ビット値Ｄ０を“１”に決定する（ＳＴ１０９）。
　　〔具体例〕
　次に、図３を参照して、逐次比較型ＡＤ変換器１による動作について具体例を挙げて説明する。
　サンプリング期間Ｐｓが経過した後、ビット値Ｄ５（最上位ビット値）に対応するビット決定期間Ｐ５（例えば、サンプリングクロックｆｓの立ち下がりエッジから内部クロックｆｃｋの第１番目の立ち下がりエッジまでの期間）において、制御部１０３は、内部クロックｆｃｋの第１番目の立ち上がりエッジに同期して、ビット値Ｄ５を“１”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第１番目の立ち下がりエッジに同期して、ビット決定期間Ｐ５に対応する制御電圧Ｖｄｐ５を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともにビット決定期間Ｐ５に対応する制御電圧Ｖｕｎ５を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。これにより、アナログ電圧Ｖｐが降下するとともにアナログ電圧Ｖｎが上昇する。
　次に、ビット値Ｄ４に対応するビット決定期間Ｐ４（例えば、内部クロックｆｃｋの第１番目の立ち下がりエッジから第２番目の立ち下がりエッジまでの期間）において、制御部１０３は、内部クロックｆｃｋの第２番目の立ち上がりエッジに同期して、ビット値Ｄ４を“１”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第２番目の立ち下がりエッジに同期して、ビット決定期間Ｐ４に対応する制御電圧Ｖｄｐ４を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともにビット決定期間Ｐ４に対応する制御電圧Ｖｕｎ４を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。これにより、アナログ電圧Ｖｐが降下するとともにアナログ電圧Ｖｎが上昇する。
　次に、ビット値Ｄ３，Ｄ２にそれぞれ対応するビット決定期間Ｐ３，Ｐ２において、制御部１０３は、内部クロックｆｃｋの第３番目および第４番目の立ち上がりエッジに同期して、ビット値Ｄ３，Ｄ２を“０”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第３番目および第４番目の立ち下がりエッジに同期して、ビット決定期間Ｐ３，Ｐ２に対応する制御電圧Ｖｕｐ３，Ｖｕｐ２を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替えるとともにビット決定期間Ｐ３，Ｐ２に対応する制御電圧Ｖｄｎ３，Ｖｄｎ２を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。これにより、アナログ電圧Ｖｐが上昇するとともにアナログ電圧Ｖｎが降下する。
　次に、ビット値Ｄ１に対応するビット決定期間Ｐ１において、制御部１０３は、内部クロックｆｃｋの第５番目の立ち上がりエッジに同期して、ビット値Ｄ１を“１”に決定する。次に、制御部１０３は、内部クロックｆｃｋの第５番目の立ち下がりエッジに同期して、ビット決定期間Ｐ１に対応する制御電圧Ｖｄｐ１を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えるとともにビット決定期間Ｐ１に対応する制御電圧Ｖｕｎ１を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。
　次に、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０（例えば、内部クロックｆｃｋの第５番目の立ち下がりエッジからサンプリングクロックｆｓの立ち上がりエッジまでの期間）において、制御部１０３は、内部クロックｆｃｋの第６番目の立ち上がりエッジに同期して、ビット値Ｄ０を“１”に決定する。
　　〔電荷移動〕
　次に、図４（ａ），図４（ｂ）を参照して、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎにおける電荷移動について説明する。ここでは、容量ＤＡ変換器１０１ｐを例に挙げて説明する。なお、図中、アップ容量１５ｕ，１４ｕは、それぞれ、アップ容量１５ｕｐ，１４ｕｐに相当し、アップ容量１０ｕは、アップ容量１３ｕｐ～１１ｕｐの合成容量に相当し、ダウン容量１５ｄ，１４ｄは、ダウン容量１５ｄｐ，１４ｄｐに相当し、ダウン容量１０ｄは、ダウン容量１３ｄｐ～１１ｄｐの合成容量に相当する。また、容量１５ｕ，１５ｄの容量値を“Ｃ”とすると、容量１４ｕ，１４ｄの容量値は“Ｃ／２”と表現でき、容量１０ｕ，１０ｄの容量値は“Ｃ／２”と近似的に表現できる。
　ステップＳＴ１０２では、図４（ａ）のように、アップ容量１５ｕ，１４ｕ，１０ｕの他端には、接地電圧Ｖｓｓが印加され、ダウン容量１５ｄ，１４ｄ，１０ｄの他端には、電源電圧Ｖｄｄが印加される。次に、アナログ電圧Ｖｐがアナログ電圧Ｖｎよりも低くない場合、ステップＳＴ１０６において、ダウン容量１５ｄの他端に印加される制御電圧は、電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替えられる。この場合、図４（ｂ）のように、アップ容量１５ｕ，１４ｕ，１０ｕおよびダウン容量１５ｄ，１４ｄ，１０ｄにおいて電荷Ｑ１，Ｑ２，…，Ｑ６がそれぞれ移動し、アップ容量１５ｕ，１４ｕ，１０ｕおよびダウン容量１５ｄ，１４ｄ，１０ｄにおいて電荷が再分配される。また、制御電圧が切り替えられた後に電源電圧Ｖｄｄが印加されるダウン容量１４ｄ，１０ｄを移動する電荷Ｑ５，Ｑ６は、電荷再分配によって消費される電荷に相当する。ここで、制御電圧を切り替える前のアナログ電圧Ｖｐを“Ｖ（ｋ）”とし、制御電圧を切り替えた後のアナログ電圧Ｖｐを“Ｖ（ｋ＋１）”とすると、電荷Ｑ５，Ｑ６は、次式のように表現できる。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　また、電荷Ｑ５，Ｑ６の和は、次式のように表現できる。
Figure JPOXMLDOC01-appb-M000004
　上式より、ステップＳＴ１０６における電荷移動量（容量ＤＡ変換器１０１ｐにおける電荷移動量）は、従来の逐次比較型ＡＤ変換器（ＳＴ９０６）における電荷移動量よりも少ない（“Ｃ・Ｖｄｄ”だけ少ない）ことがわかる。これと同様に、ステップＳＴ１０５における電荷移動量（容量ＤＡ変換器１０１ｎにおける電荷移動量）も、従来の逐次比較型ＡＤ変換器（ＳＴ９０６）における電荷移動量よりも少ない。
　以上のように、容量ＤＡ変換器１０１ｐの容量アレイをアップ容量アレイ（アップ容量１５ｕｐ～１１ｕｐ）とダウン容量アレイ（ダウン容量１５ｄｐ～１１ｄｐ）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量ＤＡ変換器１０１ｐにおける消費電力を低減できる。これと同様の原理により、容量ＤＡ変換器１０１ｎにおける消費電力も低減できる。その結果、逐次比較型ＡＤ変換器１の消費電力を低減できる。
　また、一般的に、半導体集積回路の内部では、電源電圧のインピーダンスが最も低い。したがって、電源電圧Ｖｄｄをアップ容量１５ｕｐ～１１ｕｐおよびアップ容量１５ｕｎ～１１ｕｎの他端に印加することにより、電源電圧Ｖｄｄよりもインピーダンスが高い他の電圧をアップ容量１５ｕｐ～１１ｕｐおよびアップ容量１５ｕｎ～１１ｕｎの他端に印加する場合よりも、セトリング時間を短縮できる。
　（実施形態１の変形例１）
　図５に示した逐次比較型ＡＤ変換器１ａは、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、容量ＤＡ変換器２０１ｐ，２０１ｎを備える。その他の構成は、図１に示した逐次比較型ＤＡ変換器１の構成と同様である。容量ＤＡ変換器２０１ｐ，２０１ｎは、それぞれ、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎの構成に加えて、入力容量２１ｐ，２１ｎを含む。入力容量２１ｐは、サンプリングノードＮｓｐと接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に接続され、入力容量２１ｎは、サンプリングノードＮｓｎと接地ノードとの間に接続される。このように構成することにより、逐次比較型ＡＤ変換器１ａの入力レンジを調整することができる。例えば、図１に示した逐次比較型ＡＤ変換器１の入力レンジよりも狭くすることができる。具体的に説明すると、入力容量２１ｐ，２１ｎの容量値を“１２８Ｃ０”とすると、逐次比較型ＡＤ変換器１ａの入力レンジを逐次比較型ＡＤ変換器１の入力レンジの６２／（６２＋１２８）倍に設定できる。これにより、例えば、逐次比較型ＡＤ変換器１ａの入力レンジを逐次比較型ＡＤ変換器１ａの前段に設けられるサンプリングバッファ（図示せず）の線形レンジ内に収めることができる。
　（実施形態１の変形例２）
　図６に示した逐次比較型ＡＤ変換器１ｂは、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、直並列型の容量ＤＡ変換器３０１ｐ，３０１ｎを備える。また、逐次比較型ＡＤ変換器１ｂは、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎをさらに備える。その他の構成は、図１に示した逐次比較型ＡＤ変換器１の構成と同様である。
　　〔容量ＤＡ変換器〕
　容量ＤＡ変換器３０１ｐ，３０１ｎは、それぞれ、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎの構成に加えて、結合容量３０ｐ，３０ｎを含む。
　結合容量３０ｐの一端は、ｐ個（ここでは、ｐ＝２）のアップ容量１５ｕｐ，１４ｕｐおよびｐ個（ここでは、ｐ＝２）のダウン容量１５ｄｐ，１４ｄｐの一端とサンプリングノードＮｓｐとに接続される。結合容量３０ｐの他端は、ｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）個のアップ容量１３ｕｐ～１１ｕｐおよびｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）のダウン容量１３ｄｐ～１１ｄｐの一端に接続される。すなわち、アップ容量１３ｕｐ～１１ｕｐおよびダウン容量１３ｄｐ～１１ｄｐの一端は、結合容量３０ｐを介してサンプリングノードＮｓｐに接続されている。なお、ｐ個のアップ容量１５ｕｐ，１４ｕｐおよびｐ個のダウン容量１５ｄｐ，１４ｄｐは、デジタルコードの上位ｐビット（ここでは、ビット値Ｄ５，Ｄ４）にそれぞれ対応し、ｑ個のアップ容量１３ｕｐ～１１ｕｐおよびｑ個のダウン容量１３ｄｐ～１１ｄｐは、デジタルコードの最下位ビットを除く下位ｑビット（ここでは、ビット値Ｄ３，Ｄ２，Ｄ１）にそれぞれ対応している。
　結合容量３０ｎの一端は、ｐ個（ここでは、ｐ＝２）のアップ容量１５ｕｎ，１４ｕｎおよびｐ個（ここでは、ｐ＝２）のダウン容量１５ｄｎ，１４ｄｎの一端とサンプリングノードＮｓｎとに接続される。結合容量３０ｎの他端は、ｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）個のアップ容量１３ｕｎ～１１ｕｎおよびｑ個（ｐ＋ｑ＝ｎ、ここでは、ｑ＝３）のダウン容量１３ｄｎ～１１ｄｎの一端に接続される。すなわち、アップ容量１３ｕｎ～１１ｕｎおよびダウン容量１３ｄｎ～１１ｄｎの一端は、結合容量３０ｎを介してサンプリングノードＮｓｎに接続されている。なお、ｐ個のアップ容量１５ｕｎ，１４ｕｎおよびｐ個のダウン容量１５ｄｎ，１４ｄｎは、デジタルコードの上位ｐビット（ここでは、ビット値Ｄ５，Ｄ４）にそれぞれ対応し、ｑ個のアップ容量１３ｕｎ～１１ｕｎおよびｑ個のダウン容量１３ｄｎ～１１ｄｎは、デジタルコードの最下位ビットを除く下位ｑビット（ここでは、ビット値Ｄ３，Ｄ２，Ｄ１）にそれぞれ対応している。
　以上のように、直並列型の容量アレイを用いて容量ＤＡ変換器３０１ｐ，３０１ｎを構成することにより、直列型の容量アレイを用いて容量ＤＡ変換器を構成する場合（例えば、図１に示した容量ＤＡ変換器１０１ｐ，１０１ｎ）よりも、容量ＤＡ変換器の実装面積を削減できる。例えば、アップ容量１１ｕｐおよびダウン容量１１ｄｐの容量値を“Ｃ０”とすると、アップ容量１５ｕｐおよびダウン容量１５ｄｎの容量値を“２Ｃ０”とし、アップ容量１４ｕｐおよびダウン容量１４ｄｎの容量値を“Ｃ０”とすることができる。なお、容量ＤＡ変換器３０１ｐ，３０１ｎは、それぞれ、図５に示した入力容量２１ｐ，２１ｎをさらに含んでいても良い。
　　〔補正容量アレイ，容量補正部〕
　補正容量アレイ３１１ｐは、複数（ここでは、４個）の補正容量３１～３１によって構成される。補正容量アレイ３１１ｐを構成する補正容量３１～３１の一端は、結合容量３０ｐの他端に接続される。容量補正部３１２ｐは、補正容量アレイ３１１ｐを構成する補正容量３１～３１の他端と接地ノード（接地電圧Ｖｓｓが印加されるノード）との接続状態を切り替える。例えば、容量補正部３１２ｐは、補正容量アレイ３１１ｐを構成する補正容量３１～３１の他端と接地ノードとの間にそれぞれ接続された複数（ここでは、４個）のスイッチＳＷ３～ＳＷ３を含む。
　補正容量アレイ３１１ｎは、複数（ここでは、４個）の補正容量３１～３１によって構成される。補正容量アレイ３１１ｎを構成する補正容量３１～３１の一端は、結合容量３０ｎの他端に接続される。容量補正部３１２ｎは、補正容量アレイ３１１ｎを構成する補正容量３１～３１の他端と接地ノードとの接続状態を切り替える。例えば、容量補正部３１２ｎは、補正容量アレイ３１１ｎを構成する補正容量３１～３１の他端と接地ノードとの間にそれぞれ接続された複数（ここでは、４個）のスイッチＳＷ３～ＳＷ３を含む。
　　〔結合容量の設計および容量補正〕
　次に、結合容量３０ｐ，３０ｎの設計と、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎを用いた容量補正について説明する。ここでは、容量ＤＡ変換器３０１ｐを例に挙げて説明する。
　まず、上位容量アレイ（アップ容量１５ｕｐ，１４ｕｐおよびダウン容量１５ｄｐ，１４ｄｐ）の単位容量を“Ｃｕ１”とし、上位容量アレイの共通電極に付加された寄生容量を“Ｃｐ１”とし、下位容量アレイ（アップ容量１３ｕｐ～１１ｕｐおよびダウン容量１３ｄｐ～１１ｄｐ）の単位容量を“Ｃｕ２”とし、下位容量アレイの共通電極に付加された寄生容量を“Ｃｐ２”とし、補正容量アレイ３１１ｐの容量値（補正容量３１～３１のうち他端に接地ノードが接続された補正容量の合計容量値）を“Ｃｔｒｉｍ”とすると、上位容量アレイの合計容量値“ＣＴ１”および下位容量アレイの合計容量値“ＣＴ２”は、次式のようになる。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
　また、結合容量３０ｐの容量値を“Ｃａ”とし、上位容量アレイと結合容量３０ｐとを含む等価容量の容量値を“Ｃｅｑ１”とし、結合容量３０ｐと下位容量アレイとを含む等価容量の容量値を“Ｃｅｑ２”とすると、次式のようになる。なお、次式において、“||”は、上位容量アレイと結合容量３０ｐ（または、結合容量３０ｐと下位容量アレイ）が互いに直列に接続されていることを示している。
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
　さらに、上位容量アレイの単位電荷量（Ｃｕ１・Ｖｄｄ）に対する電圧変動（サンプリングノードＮｓｐの電圧変動）を“ΔＶ１”とすると、次式のようになる。
Figure JPOXMLDOC01-appb-M000009
　この電圧変動ΔＶ１を下位容量アレイの単位容量で生じる電圧変動ΔＶ１’に換算すると、次式のようになる。
Figure JPOXMLDOC01-appb-M000010
　一方、下位容量アレイの単位電荷量（Ｃｕ２・Ｖｄｄ）に対する電圧変動を“ΔＶ２”とすると、次式のようになる。
Figure JPOXMLDOC01-appb-M000011
　この電圧変動ΔＶ２を上位容量アレイに現れる電圧変動ΔＶ２’（サンプリングノードＮｓｐの電圧変動）に換算すると、次式のようになる。
Figure JPOXMLDOC01-appb-M000012
　ここで、電圧変動ΔＶ１’および電圧変動ΔＶ２’は互いに等しいので、次式の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000013
　次に、数１０の式および数１２の式を数１３の式に代入すると、次式のようになる。
　上式を整理すると、次式のようになる。
Figure JPOXMLDOC01-appb-M000015
　次に、数７の式および数８の式を数１５の式に代入すると、次式のようになる。
Figure JPOXMLDOC01-appb-M000016
　上式を整理して、結合容量３０ｐの容量値Ｃａについて解くと、次式のようになる。
Figure JPOXMLDOC01-appb-M000017
　上式より、結合容量３０ｐの容量値Ｃａを下位容量アレイの合計容量値ＣＴ２の１／｛２ｑ（Ｃｕ２／Ｃｕ１）－１｝倍に設計することにより、下位容量アレイの電圧変動を、結合容量３０ｐを介して、サンプリングノードＮｓｐの電圧変動に等価に換算でき、容量ＤＡ変換器３０１ｐの線形性を保つことができる。
　特に、上位容量アレイの単位容量と下位容量アレイの単位容量とを互いに等しい値に設計する場合（Ｃｕ１＝Ｃｕ２＝Ｃ０の場合）、次式のようになる。
Figure JPOXMLDOC01-appb-M000018
　具体的に説明すると、ｑ＝１～５の場合、次式のようになる（図６の例は、ｑ＝３の場合に相当する）。
Figure JPOXMLDOC01-appb-M000019
　ここで、下位容量アレイの寄生容量Ｃｐ２が十分小さく“０”とみなせ、且つ、補正容量アレイの容量値Ｃｔｒｉｍが“０”である場合、結合容量３０ｐの容量値Ｃａは、ｑの値によらず常に“２Ｃ０”となる。ただし、実際には、上位容量アレイおよび下位容量アレイの各々には寄生容量が付加されるので、数１８の式が成り立つように容量補正部３１２ｐによって補正容量アレイ３１１ｐの接続状態を制御して下位容量アレイの合計容量値ＣＴ２を補正することにより、容量ＤＡ変換器３０１ｐの線形性を保つことができる。また、これと同様の原理により、容量ＤＡ変換器３０１ｎの線形性を保つことができる。その結果、逐次比較型ＡＤ変換器１ｂの線形性を改善できる。
　なお、逐次比較型ＡＤ変換器１ｂは、補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎを備えていなくても良い。
　（実施形態１の変形例３）
　図７に示した逐次比較型ＡＤ変換器１ｃは、図１に示した逐次比較型ＡＤ変換器１の構成に加えて、オフセット調整容量アレイ４０１ｐ，４０１ｎと、オフセット調整部４０２ｐ，４０２ｎとを備える。
　オフセット調整容量アレイ４０１ｐは、複数（ここでは、３個）のオフセット調整容量４１～４１によって構成される。オフセット調整容量アレイ４０１ｐを構成するオフセット調整容量４１～４１の一端は、サンプリングノードＮｓｐに接続される。オフセット調整部４０２ｐは、外部制御に応答して、オフセット容量アレイ４０１ｐを構成するオフセット調整容量４１～４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４０２ｐは、複数（ここでは、３個）のインバータ４２～４２を含む。インバータ４２～４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｐ１～Ｖｏｐ３としてオフセット調整容量４１～４１の他端に供給する。例えば、インバータ４２～４２は、それぞれ、サンプリング直後に、外部制御に応答して、オフセット制御電圧Ｖｏｐ１～Ｖｏｐ３を接地電圧Ｖｓｓから電源電圧Ｖｄｄへ（または、電源電圧Ｖｄｄから接地電圧Ｖｓｓへ）切り替える動作およびオフセット電圧Ｖｏｐ１～Ｖｏｐ３を変化させない動作のいずれか１つを実行する。
　オフセット調整容量アレイ４０１ｎは、複数（ここでは、３個）のオフセット調整容量４１～４１によって構成される。オフセット容量アレイ４０１ｎを構成するオフセット調整容量４１～４１の一端は、サンプリングノードＮｓｎに接続される。オフセット調整部４０２ｎは、外部制御に応答して、オフセット容量アレイ４０１ｎを構成するオフセット調整容量４１～４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４０２ｎは、複数（ここでは、３個）のインバータ４２～４２を含む。インバータ４２～４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｎ１～Ｖｏｎ３としてオフセット調整容量４１～４１の他端に供給する。例えば、インバータ４２～４２は、それぞれ、サンプリング直後に、外部制御に応答して、オフセット制御電圧Ｖｏｎ１～Ｖｏｎ３を接地電圧Ｖｓｓから電源電圧Ｖｄｄへ（または、電源電圧Ｖｄｄから接地電圧Ｖｓｓへ）切り替える動作およびオフセット電圧Ｖｏｎ１～Ｖｏｎ３を変化させない動作のいずれか１つを実行する。
　以上のように構成することにより、比較器１０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器１ｃのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎは、容量ＤＡ変換器１０１ｐ，１０１ｎに含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良い。
　なお、オフセット調整容量アレイ４０１ｐ，４０１ｎを構成するオフセット調整容量４１～４１の容量値は、全て同一であっても良いし、重み付けされていても良い。
　また、逐次比較型ＡＤ変換器１ｃは、容量ＤＡ変換器１０１ｐ，１０１ｎに代えて、図５に示した容量ＤＡ変換器２０１ｐ，２０１ｎを備えていても良い。
　（実施形態１の変形例４）
　図８に示した逐次比較型ＡＤ変換器１ｄは、図６に示した補正容量アレイ３１１ｐ，３１１ｎおよび容量補正部３１２ｐ，３１２ｎに代えて、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎを備える。その他の構成は、図６に示した逐次比較型ＡＤ変換器１ｂの構成と同様である。オフセット調整容量アレイ４０１ｐを構成するオフセット調整容量４１～４１の一端は、サンプリングノードＮｓｐに接続され、オフセット調整容量アレイ４０１ｎの構成するオフセット調整容量４１～４１の一端は、サンプリングノードＮｓｎに接続される。このように構成することにより、比較器１０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器１ｃのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１ｐ，４０１ｎおよびオフセット調整部４０２ｐ，４０２ｎは、容量ＤＡ変換器３０１ｐ，３０１ｎに含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良いし、結合容量３０ｐ，３０ｎの容量値の補正に利用されても良い。
　なお、逐次比較型ＡＤ変換器１ｄは、図６に示した補正容量アレイ３１１ｐ，３１１ｎ
および容量補正部３１２ｐ，３１２ｎをさらに備えていても良い。
　（実施形態２）
　図９は、実施形態２による逐次比較型ＡＤ変換器２の構成例を示す。逐次比較型ＡＤ変換器２は、アナログ信号Ｖｉｎをｎ＋１個（ｎ≧２、ここでは、ｎ＝５）のビット値Ｄ５～Ｄ０からなるデジタルコードに変換する。逐次比較型ＡＤ変換器２は、容量ＤＡ変換器１０１と、サンプリングスイッチＳＷｓと、比較器２０２と、制御部２０３とを備える。
　　〔容量ＤＡ変換器〕
　容量ＤＡ変換器１０１は、図１に示した容量ＤＡ変換器１０１ｐと同様の構成を有しており、ｎ個（ここでは、ｎ＝５）のアップ容量１５ｕ～１１ｕと、ｎ個（ここでは、ｎ＝５）のダウン容量１５ｄ～１１ｄと、供給切替部１００とを含む。アップ容量１５ｕ～１１ｕおよびダウン容量１５ｄ～１１ｄの一端は、サンプリングノードＮｓに接続される。供給切替部１００は、制御部２０３による制御に応答して、アップ容量１５ｕ～１１ｕおよびダウン容量１５ｄ～１１ｄの他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。容量ＤＡ変換器１０１では、インバータ１６ｕ～１６ｕおよびインバータ１６ｄ～１６ｄは、制御部２０３による制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、制御電圧Ｖｕ５～Ｖｕ１および制御電圧Ｖｄ５～Ｖｄ１として、アップ容量１５ｕ～１１ｕの他端およびダウン容量１５ｄ～１１ｄの他端にそれぞれ供給する。
　　〔サンプリングスイッチ〕
　サンプリングスイッチＳＷｓは、アナログ信号ＶｉｎをサンプリングノードＮｓにサンプリングするために設けられている。サンプリングスイッチＳＷｓは、制御部２０３による制御に応答して、オン状態とオフ状態とを切り替える。
　　〔比較器〕
　比較器２０２は、比較電圧Ｖａ（例えば、０．５Ｖ）とサンプリングノードＮｓにおけるアナログ電圧Ｖ１０１とを比較する。例えば、比較器２０２の出力は、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合にはローレベルになり、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合にはハイレベルになる。
　　〔制御部〕
　制御部２０３は、サンプリングクロックｆｓおよび内部クロックｆｃｋに同期して、サンプリングスイッチＳＷｓおよび供給切替部１００の制御や、ビット値Ｄ５～Ｄ０の決定を実行する。
　制御部２０３は、サンプリング期間Ｐｓ（図３参照）において、アップ容量１５ｕ～１１ｕの他端に接地電圧Ｖｓｓが供給されるとともにダウン容量１５ｄ～１１ｄの他端に電源電圧Ｖｄｄが供給されるように、供給切替部１００を制御する。
　また、制御部２０３は、ビット値Ｄ５～Ｄ０がビット値Ｄ５（ＭＳＢ：最上位ビット値）から順番に決定されるように、ビット決定期間Ｐ５～Ｐ１および最下位ビット決定期間Ｐ０（図３参照）の各々において、比較器２０２による比較結果に応じてビット値Ｄ５～Ｄ０のうちそのビット決定期間に対応するビット値を決定する。
　さらに、制御部２０３は、アナログ電圧Ｖ１０１が比較電圧Ｖａに漸近するように、ビット決定期間Ｐ５～Ｐ１（図３参照）の各々において、比較器２０２による比較結果に応じて供給切替部１００を制御する。詳しく説明すると、ビット決定期間Ｐ５～Ｐ１の各々において、制御部２０３は、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、アップ容量１５ｕ～１１ｕのうちそのビット決定期間に対応するアップ容量の他端に電源電圧Ｖｄｄが供給されるように、供給切替部１００を制御し、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合には、ダウン容量１５ｄ～１１ｄのうちそのビット決定期間に対応するダウン容量の他端に接地電圧Ｖｓｓが供給されるように、供給切替部１００を制御する。
　　〔動作〕
　次に、図１０を参照して、逐次比較型ＡＤ変換器２による動作について説明する。
　　　《ＳＴ２０１》
　まず、制御部２０３は、サンプリング期間Ｐｓが開始されると、制御電圧Ｖｕ５～Ｖｕ１を接地電圧Ｖｓｓに設定するとともに制御電圧Ｖｄ５～Ｖｄ１を電源電圧Ｖｄｄに設定し、サンプリングスイッチＳＷｓをオフ状態からオン状態に切り替える。
　　　《ＳＴ２０２》
　次に、制御部２０３は、サンプリング期間Ｐｓが経過すると、サンプリングスイッチＳＷｓをオン状態からオフ状態に切り替える。また、制御部２０３は、６個のビット値Ｄ５～Ｄ０のうちビット値Ｄ５（最上位ビット値）を処理対象のビット値（以下、ビット値Ｄｉと表記）として選択する。ここでは、ｉ＝５～０ である。
　　　《ＳＴ２０３》
　次に、制御部２０３は、ビット値Ｄｉがビット値Ｄ０（最下位ビット値）であるか否かを判定する。ビット値Ｄｉがビット値Ｄ０ではない場合には、ステップＳＴ２０４へ進み、ビット値Ｄｉがビット値Ｄ０である場合には、ステップＳＴ２０７へ進む。
　　　《ＳＴ２０４》
　次に、ビット値Ｄｉに対応するビット決定期間（以下、ビット決定期間Ｐｉと表記）において、制御部２０３は、比較器２０２による比較結果に基づいて、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低いか否かを判定する。アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、ステップＳＴ２０５へ進み、そうでない場合には、ステップＳＴ２０６へ進む。
　　　《ＳＴ２０５》
　アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合、制御部２０３は、ビット値Ｄｉを“０”に決定する。また、制御部２０３は、制御電圧Ｖｕ５～Ｖｕ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｕｉと表記）を接地電圧Ｖｓｓから電源電圧Ｖｄｄに切り替える。次に、制御部１０３は、ビット値Ｄ５～Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ２０３へ進む。
　　　《ＳＴ２０６》
　一方、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合、制御部２０３は、ビット値Ｄｉを“１”に決定する。また、制御部２０３は、制御電圧Ｖｄ５～Ｖｄ１のうちビット決定期間Ｐｉに対応する制御電圧（以下、制御電圧Ｖｄｉと表記）を電源電圧Ｖｄｄから接地電圧Ｖｓｓに切り替える。次に、制御部２０３は、ビット値Ｄ５～Ｄ０のうちビット値Ｄｉの次のビット値を次の処理対象として選択する。次に、ステップＳＴ２０３へ進む。
　　　《ＳＴ２０７》
　また、ステップＳＴ２０３においてビット値Ｄｉがビット値Ｄ０（最下位ビット値）であると判定された場合、ビット値Ｄ０に対応する最下位ビット決定期間Ｐ０において、制御部２０３は、比較器２０２による比較結果に基づいて、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低いか否かを判定する。アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合には、ステップＳＴ２０８へ進み、そうでない場合には、ステップＳＴ２０９へ進む。
　　　《ＳＴ２０８，ＳＴ２０９》
　アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低い場合、制御部２０３は、ビット値Ｄ０を“０”に決定する（ＳＴ２０８）。一方、アナログ電圧Ｖ１０１が比較電圧Ｖａよりも低くない場合、制御部２０３は、ビット値Ｄ０を“１”に決定する（ＳＴ２０９）。
　以上のように、容量ＤＡ変換器１０１の容量アレイをアップ容量アレイ（アップ容量１５ｕ～１１ｕ）とダウン容量アレイ（ダウン容量１５ｄ～１１ｄ）とに分割し、アップ容量アレイおよびダウン容量アレイを個別に制御することにより、容量ＤＡ変換器１０１における消費電力を低減できる。その結果、逐次比較型ＡＤ変換器２の消費電力を低減できる。
　また、一般的に、半導体集積回路の内部では、電源電圧のインピーダンスが最も低い。したがって、電源電圧Ｖｄｄをアップ容量１５ｕ～１１ｕの他端に印加することにより、電源電圧Ｖｄｄよりもインピーダンスが高い他の電圧をアップ容量１５ｕ～１１ｕの他端に印加する場合よりも、セトリング時間を短縮できる。
　（実施形態２の変形例１）
　図１１に示した逐次比較型ＡＤ変換器２ａは、図９に示した容量ＤＡ変換器１０１に代えて、容量ＤＡ変換器２０１を備える。その他の構成は、図９に示した逐次比較型ＡＤ変換器２の構成と同様である。容量ＤＡ変換器２０１は、図９に示した容量ＤＡ変換器１０１の構成に加えて、サンプリングノードＮｓと接地ノード（接地電圧Ｖｓｓが印加されるノード）との間に接続された入力容量２１を含む。このように構成することにより、逐次比較型ＡＤ変換器２ａの入力レンジを図９に示した逐次比較型ＡＤ変換器２の入力レンジよりも狭くすることができる。例えば、入力容量２１の容量値を“１２８Ｃ０”とすると、逐次比較型ＡＤ変換器２ａの入力レンジを逐次比較型ＡＤ変換器２の入力レンジの６２／（６２＋１２８）倍に設定できる。これにより、例えば、逐次比較型ＡＤ変換器２ａの入力レンジを逐次比較型ＡＤ変換器２ａの前段に設けられるサンプリングバッファ（図示せず）の線形レンジ内に収めることができる。
　（実施形態２の変形例２）
　図１２に示した逐次比較型ＡＤ変換器２ｂは、図９に示した逐次比較型ＡＤ変換器２の構成に加えて、オフセット調整容量アレイ４０１と、オフセット調整部４０２とを備える。オフセット調整容量アレイ４０１は、複数（ここでは、３個）のオフセット調整容量４１～４１によって構成される。オフセット調整容量４１～４１の一端は、サンプリングノードＮｓに接続される。オフセット調整部４０２は、外部制御に応答して、オフセット調整容量４１～４１の他端に接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を供給する。例えば、オフセット調整部４２は、複数（ここでは、３個）のインバータ４２～４２を含む。インバータ４２～４２は、それぞれ、外部制御に応答して、接地電圧Ｖｓｓおよび電源電圧Ｖｄｄのいずれか一方を、オフセット制御電圧Ｖｏｐ１～Ｖｏｐ３としてオフセット調整容量４１～４１の他端に供給する。例えば、インバータ４２～４２は、それぞれ、サンプリング直後に、外部制御に応答して、オフセット制御電圧Ｖｏｐ１～Ｖｏｐ３を接地電圧Ｖｓｓから電源電圧Ｖｄｄへ（または、電源電圧Ｖｄｄから接地電圧Ｖｓｓへ）切り替える動作およびオフセット電圧Ｖｏｐ１～Ｖｏｐ３を変化させない動作のいずれか１つを実行する。このように構成することにより、比較器２０２のオフセットを調整する（例えば、“０”にする）ことができ、その結果、逐次比較型ＡＤ変換器２ｂのオフセットを調整する（例えば、“０”にする）ことができる。また、オフセット調整容量アレイ４０１およびオフセット調整部４０２は、容量ＤＡ変換器１０１に含まれる重み付け容量（アップ容量およびダウン容量）のミスマッチ補正に利用されても良い。
　（移動体無線装置）
　図１３のように、逐次比較型ＡＤ変換器１，１ａ，１ｂ，１ｃ，１ｄは、移動体無線装置に適用可能である。図１３に示した移動体無線装置は、逐次比較型ＡＤ変換器１の他に、アンテナ５１（受信部）と、ローノイズアンプ（ＬＮＡ）５２と、ゲインアンプ５３と、バッファアンプ５４と、デジタル信号処理回路（ＤＳＰ）５５とを備える。
　アンテナ５１は、無線信号を受信して一対のアナログ信号Ｖｉｎｐ，Ｖｉｎｎ（微弱なアナログ信号）を出力する。ローノイズアンプ５２は、できる限りノイズを付加せずにアナログ信号Ｖｉｎｐ，Ｖｉｎｎを増幅する。ゲインアンプ５３は、ローノイズアンプ５２によって増幅されたアナログ信号Ｖｉｎｐ，Ｖｉｎｎをさらに増幅する。バッファアンプ５４は、逐次比較型ＡＤ変換器１への出力インピーダンスを変換する。逐次比較型ＡＤ変換器１は、アンテナ５１からローノイズアンプ５２，ゲインアンプ５３，およびバッファアンプ５４を経由して供給されたアナログ信号Ｖｉｎｐ，Ｖｉｎｎをデジタルコードに変換する。デジタル信号処理回路５５は、逐次比較型ＡＤ変換器１によって得られたデジタルコードを処理する。
　以上のように、消費電力を低減可能な逐次比較型ＡＤ変換器を移動体無線装置に適用することにより、移動体無線装置の消費電力を低減できる。これにより、移動体無線装置に搭載された電池の寿命を延ばすことができ、移動体無線装置を長時間使用することができる。
　なお、逐次比較型ＡＤ変換器２，２ａ，２ｂも、移動体無線装置に適用可能である。例えば、逐次比較型ＡＤ変換器２を図１３に示した移動体無線装置に適用する場合、アンテナ３０１は、無線信号を受信して単一のアナログ信号を出力し、逐次比較型ＡＤ変換器２は、アンテナ３０１からローノイズアンプ３０２，ゲインアンプ３０３，およびバッファアンプ３０４を経由して供給された単一のアナログ信号をデジタルコードに変換する。
　以上説明したように、上述の逐次比較型ＡＤ変換器は、消費電力を低減できるので、消費電力の低減化が要求される製品（例えば、移動体無線装置）などに有用である
１，１ａ，１ｂ，１ｃ，１ｄ，２，２ａ，２ｂ　　逐次比較型ＡＤ変換器
１０１ｐ，１０１ｎ，１０１　　容量ＤＡ変換器
１５ｕｐ～１１ｕｐ，１５ｕｎ～１１ｕｎ，１５ｕ～１１ｕ　　アップ容量
１５ｄｐ～１１ｄｐ，１５ｄｎ～１１ｄｎ，１５ｄ～１１ｄ　　ダウン容量
１００ｐ，１００ｎ，１００　　供給切替部
ＳＷｐ，ＳＷｎ，ＳＷｓ　　サンプリングスイッチ
１０２　　比較器
１０３　　制御部
２０１ｐ，２０１ｎ，２０１　　容量ＤＡ変換器
２１ｐ，２１ｎ，２１　　入力容量
３０１ｐ，３０１ｎ　　容量ＤＡ変換器
３０ｐ，３０ｎ　　結合容量
３１１ｐ，３１１ｎ　　補正容量アレイ
３１　　補正容量
３１２ｐ，３１２ｎ　　容量補正部
４０１ｐ，４０１ｎ，４０１　　オフセット調整容量アレイ
４１　　オフセット調整容量
４０２ｐ，４０２ｎ，４０２　　オフセット調整部

Claims (11)

  1. 　電圧値が互いに相補的に変化する第１および第２のアナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、
    　それぞれの一端が第１のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第１アップ容量およびｎ個の第１ダウン容量と、前記ｎ個の第１アップ容量および前記ｎ個の第１ダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する第１の供給切替部とを含む第１の容量ＤＡ変換器と、
    　それぞれの一端が第２のサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個の第２アップ容量およびｎ個の第２ダウン容量と、前記ｎ個の第２アップ容量および前記ｎ個の第２ダウン容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第２の供給切替部とを含む第２の容量ＤＡ変換器と、
    　サンプリング期間において前記第１および第２のアナログ信号を前記第１および第２のサンプリングノードにそれぞれサンプリングする第１および第２のサンプリングスイッチと、
    　前記第１のサンプリングノードにおける第１のアナログ電圧と前記第２のサンプリングノードにおける第２のアナログ電圧とを比較する比較器と、
    　前記サンプリング期間において、前記ｎ個の第１アップ容量および前記ｎ個の第２アップ容量の他端に前記接地電圧が供給されるとともに前記ｎ個の第１ダウン容量および前記ｎ個の第２ダウン容量の他端に前記電源電圧が供給されるように、前記第１および第２の供給切替部を制御し、前記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、前記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および前記最下位ビット値に対応する最下位ビット決定期間の各々において、前記比較器による比較結果に応じて前記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、前記第１および第２のアナログ電圧が互いに漸近するように、前記ｎ個のビット決定期間の各々において、前記比較器による比較結果に応じて前記第１および第２の供給切替部を制御する制御部とを備える
    ことを特徴とする逐次比較型ＡＤ変換器。
  2. 　請求項１において、
    　前記制御部は、前記ｎ個のビット決定期間の各々において、前記第１のアナログ電圧が前記第２のアナログ電圧よりも低い場合には、前記ｎ個の第１アップ容量および前記ｎ個の第２ダウン容量のうち当該ビット決定期間に対応する第１アップ容量および第２ダウン容量に前記電源電圧および前記接地電圧がそれぞれ供給されるように前記第１および第２の供給切替部を制御し、前記第１のアナログ電圧が前記第２のアナログ電圧よりも低くない場合には、前記ｎ個の第１ダウン容量および前記ｎ個の第２アップ容量のうち当該ビット決定期間に対応する第１ダウン容量および第２アップ容量に前記接地電圧および前記電源電圧がそれぞれ供給されるように前記第１および第２の供給切替部を制御する
    ことを特徴とする逐次比較型ＡＤ変換器。
  3. 　請求項１において、
    　前記第１の容量ＤＡ変換器は、前記第１のサンプリングノードと前記接地電圧が印加される接地ノードとの間に接続された第１の入力容量をさらに含み、
    　前記第２の容量ＤＡ変換器は、前記第２のサンプリングノードと前記接地ノードとの間に接続された第２の入力容量をさらに含む
    ことを特徴とする逐次比較型ＡＤ変換器。
  4. 　請求項１において、
    　前記第１および第２の容量ＤＡ変換器は、それぞれ、第１および第２の結合容量をさらに含み、
    　前記第１の結合容量の一端は、前記ｎ個の第１アップ容量および前記ｎ個の第１ダウン容量のうち前記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第１アップ容量およびｐ個の第１ダウン容量の一端と前記第１のサンプリングノードとに接続され、
    　前記第１の結合容量の他端は、前記ｎ個の第１アップ容量および前記ｎ個の第１ダウン容量のうち前記デジタルコードの最下位ビットを除く下位ｑビット（ｐ＋ｑ＝ｎ）にそれぞれ対応するｑ個の第１アップ容量およびｑ個の第１ダウン容量の一端に接続され、
    　前記ｑ個の第１アップ容量および前記ｑ個の第１ダウン容量の一端は、前記第１の結合容量を介して前記第１のサンプリングノードに接続されており、
    　前記第２の結合容量の一端は、前記ｎ個の第２アップ容量および前記ｎ個の第２ダウン容量のうち前記デジタルコードの上位ｐビットにそれぞれ対応するｐ個の第２アップ容量およびｐ個の第２ダウン容量の一端と前記第２のサンプリングノードとに接続され、
    　前記第２の結合容量の他端は、前記ｎ個の第２アップ容量および前記ｎ個の第２ダウン容量のうち前記デジタルコードの最下位ビットを除く下位ｑビットにそれぞれ対応するｑ個の第２アップ容量およびｑ個の第２ダウン容量の一端に接続され、
    　前記ｑ個の第２アップ容量および前記ｑ個の第２ダウン容量の一端は、前記第２の結合容量を介して前記第２のサンプリングノードに接続されている
    ことを特徴とする逐次比較型ＡＤ変換器。
  5. 　請求項４において、
    　それぞれの一端が前記第１の結合容量の他端に接続された複数の第１の補正容量と、
    　前記複数の第１の補正容量の他端と前記接地電圧が印加された接地ノードとの接続状態を切り替える第１の容量補正部と、
    　それぞれの一端が前記第２の結合容量の他端に接続された複数の第２の補正容量と、
    　前記複数の第２の補正容量の他端と前記接地ノードとの接続状態を切り替える第２の容量補正部とをさらに備える
    ことを特徴とする逐次比較型ＡＤ変換器。
  6. 　請求項４において、
    　それぞれの一端が前記第１の結合容量の他端に接続された複数の第１のオフセット調整容量と、
    　前記複数の第１のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第１のオフセット調整部と、
    　それぞれの一端が前記第２の結合容量の他端に接続された複数の第２のオフセット調整容量と、
    　前記複数の第２のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第２のオフセット調整部とをさらに備える
    ことを特徴とする逐次比較型ＡＤ変換器。
  7. 　請求項１において、
    　それぞれの一端が前記第１のサンプリングノードに接続された複数の第１のオフセット調整容量と、
    　前記複数の第１のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第１のオフセット調整部と、
    　それぞれの一端が前記第２のサンプリングノードに接続された複数の第２のオフセット調整容量と、
    　前記複数の第２のオフセット調整容量の他端に前記接地電圧および前記電源電圧のいずれか一方を供給する第２のオフセット調整部とをさらに備える
    ことを特徴とする逐次比較型ＡＤ変換器。
  8. 　無線信号を受信して当該無線信号に応じた第１および第２のアナログ信号を出力する受信部と、
    　前記受信部からの第１および第２のアナログ信号をデジタルコードに変換する請求項１～７のいずれか１項に記載の逐次比較型ＡＤ変換器と、
    　前記逐次比較型ＡＤ変換器によって得られたデジタルコードを処理するデジタル信号処理部とを備える
    ことを特徴とする移動体無線装置。
  9. 　アナログ信号をｎ＋１個（ｎ≧２）のビット値からなるデジタルコードに変換する逐次比較型ＡＤ変換器であって、
    　それぞれの一端がサンプリングノードに接続されるとともにバイナリに重み付けされた容量値をそれぞれ有するｎ個のアップ容量およびｎ個のダウン容量と、前記ｎ個のアップ容量および前記ｎ個のダウン容量の他端に接地電圧および電源電圧のいずれか一方を供給する供給切替部とを含む容量ＤＡ変換器と、
    　サンプリング期間において前記アナログ信号を前記サンプリングノードにサンプリングするサンプリングスイッチと、
    　比較電圧と前記サンプリングノードにおけるアナログ電圧とを比較する比較器と、
    　前記サンプリング期間において、前記ｎ個のアップ容量の他端に前記接地電圧が供給されるとともに前記ｎ個のダウン容量の他端に前記電源電圧が供給されるように前記供給切替部を制御し、前記ｎ＋１個のビット値が最上位ビット値から順番に決定されるように、前記ｎ＋１個のビット値のうち最下位ビット値を除くｎ個のビット値にそれぞれ対応するｎ個のビット決定期間および前記最下位ビット値に対応する最下位ビット決定期間の各々において、前記比較器による比較結果に応じて前記ｎ＋１個のビット値のうち当該ビット決定期間に対応するビット値を決定するとともに、前記アナログ電圧が前記比較電圧に漸近するように、前記ｎ個のビット決定期間の各々において、前記比較器による比較結果に応じて前記供給切替部を制御する制御部とを備える
    ことを特徴とする逐次比較型ＡＤ変換器。
  10. 　請求項９において、
    　前記制御部は、前記ｎ個のビット決定期間の各々において、前記アナログ電圧が前記比較電圧よりも低い場合には、前記ｎ個のアップ容量のうち当該ビット決定期間に対応するアップ容量に前記電源電圧が供給されるように前記供給切替部を制御し、前記アナログ電圧が前記比較電圧よりも低くない場合には、前記ｎ個のダウン容量のうち当該ビット決定期間に対応するダウン容量に前記接地電圧が供給されるように前記供給切替部を制御する
    ことを特徴とする逐次比較型ＡＤ変換器。
  11. 　無線信号を受信して当該無線信号に応じたアナログ信号を出力する受信部と、
    　前記受信部からのアナログ信号をデジタルコードに変換する請求項９または１０に記載の逐次比較型ＡＤ変換器と、
    　前記逐次比較型ＡＤ変換器によって得られたデジタルコードを処理するデジタル信号処理部とを備える
    ことを特徴とする移動体無線装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074979A (ja) * 2010-09-29 2012-04-12 Fujitsu Ltd 逐次比較ａ／ｄ変換器
WO2015181682A1 (ja) * 2014-05-28 2015-12-03 株式会社半導体エネルギー研究所 アナログ／デジタル変換回路、半導体装置、及び電子機器
WO2017158996A1 (ja) * 2016-03-16 2017-09-21 ソニー株式会社 アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9071388B2 (en) 2012-08-03 2015-06-30 Entropic Communications, LLC. Switchable diplexer with physical layout to provide improved isolation
JP5743986B2 (ja) * 2012-09-10 2015-07-01 株式会社東芝 半導体集積回路およびイメージセンサ
US9197239B2 (en) * 2014-01-08 2015-11-24 Maxlinear, Inc. Method and system for analog-to-digital converter with near-constant common mode voltage
CN104852741B (zh) * 2014-02-13 2018-04-17 财团法人成大研究发展基金会 非同步逐渐逼近式模拟至数字转换器
US9300316B2 (en) 2014-02-28 2016-03-29 Qualcomm Incorporated Voltage doubling circuit for an analog to digital converter (ADC)
JP6287433B2 (ja) * 2014-03-25 2018-03-07 セイコーエプソン株式会社 逐次比較型アナログ−デジタル変換器、物理量検出センサー、電子機器及び移動体並びに逐次比較型アナログ−デジタル変換方法
JP6455063B2 (ja) * 2014-10-15 2019-01-23 セイコーエプソン株式会社 ドライバー及び電子機器
JP6767715B2 (ja) * 2015-05-27 2020-10-14 パナソニックＩｐマネジメント株式会社 Ａｄ変換器
WO2017158677A1 (ja) * 2016-03-14 2017-09-21 オリンパス株式会社 Ａｄ変換器およびイメージセンサ
JPWO2017158678A1 (ja) 2016-03-14 2019-01-17 オリンパス株式会社 Ａｄ変換器およびイメージセンサ
WO2017168502A1 (ja) 2016-03-28 2017-10-05 オリンパス株式会社 Ａｄ変換器およびイメージセンサ
KR101972689B1 (ko) * 2016-10-25 2019-04-25 선전 구딕스 테크놀로지 컴퍼니, 리미티드 Dac 커패시터 어레이 및 아날로그-디지털 컨버터, 아날로그-디지털 컨버터 전력 소비를 감소하는 방법
WO2018108260A1 (en) 2016-12-14 2018-06-21 Widex A/S A hearing assistive device with a divided power supply voltage as voltage reference
EP3340654A1 (en) 2016-12-20 2018-06-27 Widex A/S Integrated circuit component for a hearing assistive device
KR102654276B1 (ko) * 2017-02-13 2024-04-04 에스케이하이닉스 주식회사 아날로그-디지털 변환기 및 이를 이용한 반도체 장치
JP7159634B2 (ja) * 2018-06-18 2022-10-25 株式会社ソシオネクスト コンパレータ及びａｄ変換器
KR102682129B1 (ko) * 2018-12-20 2024-07-09 삼성전자주식회사 Adc, 집적 회로, 및 센서 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311144A (ja) * 2005-04-27 2006-11-09 Sanyo Electric Co Ltd デジタルアナログ変換器、およびそれを用いた逐次比較型アナログデジタル変換器
JP2007049637A (ja) * 2005-08-12 2007-02-22 Fujitsu Ltd 逐次比較型ａｄ変換器。

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5581252A (en) * 1994-10-13 1996-12-03 Linear Technology Corporation Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters
US6667707B2 (en) * 2002-05-02 2003-12-23 Analog Devices, Inc. Analog-to-digital converter with the ability to asynchronously sample signals without bias or reference voltage power consumption
JP3839027B2 (ja) * 2004-04-09 2006-11-01 Ｎｅｃエレクトロニクス株式会社 Ａｄ変換器
JP4690105B2 (ja) * 2005-04-26 2011-06-01 パナソニック株式会社 逐次比較型ａ／ｄコンバータ
US7432844B2 (en) * 2006-12-04 2008-10-07 Analog Devices, Inc. Differential input successive approximation analog to digital converter with common mode rejection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311144A (ja) * 2005-04-27 2006-11-09 Sanyo Electric Co Ltd デジタルアナログ変換器、およびそれを用いた逐次比較型アナログデジタル変換器
JP2007049637A (ja) * 2005-08-12 2007-02-22 Fujitsu Ltd 逐次比較型ａｄ変換器。

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074979A (ja) * 2010-09-29 2012-04-12 Fujitsu Ltd 逐次比較ａ／ｄ変換器
WO2015181682A1 (ja) * 2014-05-28 2015-12-03 株式会社半導体エネルギー研究所 アナログ／デジタル変換回路、半導体装置、及び電子機器
WO2017158996A1 (ja) * 2016-03-16 2017-09-21 ソニー株式会社 アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法
US10505558B2 (en) 2016-03-16 2019-12-10 Sony Corporation Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter

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