WO2017158677A1 - Ａｄ変換器およびイメージセンサ - Google Patents

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WO2017158677A1
WO2017158677A1 PCT/JP2016/057956 JP2016057956W WO2017158677A1 WO 2017158677 A1 WO2017158677 A1 WO 2017158677A1 JP 2016057956 W JP2016057956 W JP 2016057956W WO 2017158677 A1 WO2017158677 A1 WO 2017158677A1
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dac
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雅人 大澤
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オリンパス株式会社
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Definitions

  • the present invention relates to an AD converter and an image sensor.
  • Patent Document 1 discloses a conventional CMOS image sensor having a fully differential AD converter.
  • This CMOS image sensor has a pixel array, a column signal holding circuit, a multiplexer, a gain block, an ADC, and the like.
  • the gain block converts the single-ended signal held in the column signal holding circuit into a fully differential signal and amplifies the signal output from the pixel array.
  • the gain block drives the sampling capacitor of the fully differential AD converter.
  • the gain block in the conventional CMOS image sensor requires an operational amplifier, a feedback capacitor, and a sampling capacitor. For this reason, a chip area increases.
  • An object of the present invention is to provide an AD converter and an image sensor that can reduce the chip area.
  • the AD converter includes a first DAC circuit, a second DAC circuit, a comparison circuit, a control circuit, and a control switch.
  • the first DAC circuit includes a plurality of first capacitors weighted by capacitance values.
  • the second DAC circuit includes a plurality of second capacitors weighted with capacitance values.
  • the comparison circuit is connected to a first output node of the first DAC circuit and a second output node of the second DAC circuit, and potentials of the first output node and the second output node Compare
  • the control circuit controls the first DAC circuit and the second DAC circuit according to a comparison result of the comparison circuit.
  • the control switch controls on and off of a connection between a first input node of the first DAC circuit and a second input node of the second DAC circuit.
  • At least one of the comparison circuit and the control circuit may include at least one first transistor.
  • At least one of the first DAC circuit and the second DAC circuit may include at least one second transistor.
  • the breakdown voltage of the first transistor may be lower than the breakdown voltage of the second transistor.
  • the AD converter may further include a clip circuit.
  • the clip circuit is connected to at least one of the first input node and the second input node, and the voltage input to the first DAC circuit and the second DAC circuit is expressed as You may control so that it may become in the range of the rated voltage of a said 1st transistor.
  • the video signal generation circuit is one of a first input node of the first DAC circuit and a second input node of the second DAC circuit. It may be connected to one.
  • the video signal generation circuit generates a video signal.
  • An offset signal generation circuit may be connected to a node different from the node to which the video signal generation circuit is connected among the first input node and the second input node.
  • the offset signal generation circuit generates an offset signal.
  • the AD converter may further include a reference potential generation circuit.
  • the reference potential generation circuit may detect an intermediate potential and output the detected intermediate potential as a reference potential to the first output node and the second output node. The intermediate potential may be between the potential of the video signal and the potential of the offset signal.
  • the potential of the offset signal may be changeable according to the magnitude of the potential of the video signal.
  • a reference signal generation circuit may be connected to the first input node and the second input node.
  • the reference signal generation circuit generates a reference signal.
  • the potential of the reference signal may be changeable according to the magnitude of the potential of the video signal.
  • the image sensor may include the AD converter and a video signal generation circuit that generates a video signal.
  • the video signal generation circuit may include a plurality of pixels and a plurality of column circuits.
  • the plurality of pixels may be arranged in a matrix.
  • the plurality of column circuits may be arranged for each column of the plurality of pixels.
  • One AD converter may be arranged corresponding to each of the plurality of column circuits.
  • the image sensor may include the AD converter and a video signal generation circuit that generates a video signal.
  • the video signal generation circuit may include a plurality of pixels and a plurality of column circuits.
  • the plurality of pixels may be arranged in a matrix.
  • the plurality of column circuits may be arranged for each column of the plurality of pixels.
  • One AD converter may be arranged corresponding to each of the plurality of subgroups, or one AD converter may be arranged corresponding to the plurality of column circuits.
  • the subgroup may include two or more of the plurality of column circuits.
  • the AD converter and the image sensor can reduce the chip area.
  • 1 is a block diagram illustrating an overall configuration of an image sensor according to a first embodiment of the present invention. It is a circuit diagram which shows the structure of the AD converter of the 1st Embodiment of this invention. It is a timing chart which shows operation
  • FIG. 1 shows the overall configuration of the image sensor IMG.
  • the image sensor IMG includes an imaging unit PIX, a timing generator TG, a column processing unit COLS, and an AD converter ADC.
  • the imaging unit PIX has a plurality of pixels P arranged in a matrix. In FIG. 1, some of the plurality of pixels P are omitted. When each pixel P is distinguished, the pixel P is described together with the row number m and the column number n. m is 1 or more and n is an arbitrary integer of 2 or more. The pixel P arranged in i row and j column is a pixel P [i, j]. i is an integer of 2 or more and m or less. j is an integer of 2 or more and n or less.
  • the imaging unit PIX includes m ⁇ n pixels P [1,1] to P [m, n].
  • N vertical signal lines VL ⁇ 1> to VL ⁇ n> are arranged in the column direction.
  • Pixels P [1,1] to P [m, n] are connected to vertical signal lines VL ⁇ 1> to VL ⁇ n> in units of columns. That is, the pixels P [1, j] to P [m, j] in the j-th column are connected to the vertical signal line VL ⁇ j>.
  • the pixel P outputs a voltage signal corresponding to the light incident on each pixel P to the column processing unit COLS.
  • the pixel P has a photodiode and accumulates a signal corresponding to the light incident on the pixel P in the photodiode.
  • the pixel P outputs a voltage signal based on the signal accumulated in the photodiode to the column processing unit COLS.
  • the column processing unit COLS has a plurality of column circuits COL arranged for each column of the plurality of pixels P. In FIG. 1, some of the plurality of column circuits COL are omitted. When each column circuit COL is distinguished, the column circuit COL is described together with the column number n.
  • the column circuit COL arranged in the j column is a column circuit COL ⁇ j>.
  • the column processing unit COLS includes n column circuits COL ⁇ 1> to COL ⁇ n>.
  • the column circuits COL ⁇ 1> to COL ⁇ n> are arranged for each of the vertical signal lines VL ⁇ 1> to VL ⁇ n>.
  • the j-th column circuit COL ⁇ j> is connected to the vertical signal line VL ⁇ j>.
  • Signals output from the pixels P [1, j] to P [m, j] in the j-th column are input to the column circuit COL ⁇ j> in the j-th column.
  • the column circuits COL ⁇ 1> to COL ⁇ n> are connected to the AD converter ADC via the horizontal signal line HL.
  • the column circuits COL ⁇ 1> to COL ⁇ n> cancel reset noise included in the voltage signals output from the pixels P [1,1] to P [m, n]. Accordingly, the column circuits COL ⁇ 1> to COL ⁇ n> generate the video signal VSIG and output the video signal VSIG to the AD converter ADC.
  • the AD converter ADC is connected to the horizontal signal line HL.
  • the AD converter ADC converts the video signal VSIG (analog signal) output from the column circuits COL ⁇ 1> to COL ⁇ n> into a digital signal.
  • the timing generator TG is connected to the imaging unit PIX, the column processing unit COLS, and the AD converter ADC by a signal line (not shown).
  • the timing generator TG supplies signals necessary for controlling the image sensor IMG to each unit.
  • the video signal VSIG is a signal based on the reference signal VREF, and the amplitude of the video signal VSIG is VPIX.
  • the video signal VSIG is represented by Expression (1).
  • the video signal VSIG has a negative polarity.
  • VSIG VREF ⁇ VPIX (1)
  • VPIX_SAT is the saturation (maximum) voltage of VPIX.
  • VSIG VREF-0 (2)
  • VSIG VREF ⁇ VPIX_SAT (3)
  • the video signal VSIG has a negative polarity.
  • the video signal VSIG may have a positive polarity.
  • the column circuits COL ⁇ 1> to COL ⁇ n> constitute a video signal generation circuit that generates the video signal VSIG.
  • one AD converter ADC is arranged corresponding to a plurality of column circuits COL ⁇ 1> to COL ⁇ n>. That is, the plurality of column circuits COL ⁇ 1> to COL ⁇ n> are electrically connected to one AD converter ADC.
  • the imaging unit PIX is composed of a high voltage transistor. Since it is necessary to process the video signals (about 2.5V to 1.5V) output from the pixels P [1, 1] to P [m, n], the column processing unit COLS is also composed of high voltage transistors. Yes.
  • the image sensor IMG includes the AD converter ADC, the plurality of pixels P, and the plurality of column circuits COL.
  • the plurality of pixels P are arranged in a matrix.
  • the plurality of column circuits COL are arranged for each column of the plurality of pixels P.
  • One AD converter ADC is arranged corresponding to the plurality of column circuits COL.
  • FIG. 2 shows the configuration of the AD converter ADC.
  • the AD converter ADC includes at least a DAC (Digital to Analog Converter) circuit CDACP (first DAC circuit), a DAC circuit CDACN (second DAC circuit), a comparison circuit CMP, a control circuit SARLOGIC, and a clover switch.
  • SW_CB control switch.
  • the DAC circuit CDACP has a plurality of DAC capacitors C2P to C8P (first capacitors) weighted by capacitance values.
  • the DAC circuit CDACN has a plurality of DAC capacitors C2N to C8N (second capacitors) weighted by capacitance values.
  • the comparison circuit CMP is connected to the node VIP (first output node) of the DAC circuit CDACP and the node VIN (second output node) of the DAC circuit CDACN, and compares the potentials of the node VIP and the node VIN.
  • the control circuit SARLOGIC controls the DAC circuit CDACP and the DAC circuit CDACN according to the comparison result of the comparison circuit CMP.
  • the crowbar switch SW_CB controls on and off of the connection between the node VSP (first input node) of the DAC circuit CDACP and the node VSN (second input node) of the DAC circuit CDACN.
  • the AD converter ADC includes a DAC circuit CDACP, a DAC circuit CDACN, a comparison circuit CMP, a control circuit SARLOGIC, a crowbar switch SW_CB, a reference signal generation circuit REF_GEN, and an offset signal generation circuit OFST_GEN. And have.
  • the DAC circuit CDACP includes DAC capacitors C1P to C8P, switches SW1P to SW8P, a clamp switch SWCLP, a sample switch SW_SMPLP, and a reference signal input switch SW_REFP.
  • the sample switch SW_SMPLP has a first terminal and a second terminal.
  • a first terminal of the sample switch SW_SMPLP is connected to the video signal generation circuit SIG_GEN.
  • the second terminal of the sample switch SW_SMPLP is connected to the node VSP.
  • the state of the sample switch SW_SMPLP switches between on and off.
  • the sample switch SW_SMPLP is on, the first terminal and the second terminal of the sample switch SW_SMPLP are electrically connected.
  • the video signal VSIG from the video signal generation circuit SIG_GEN is input to the node VSP.
  • the sample switch SW_SMPLP is off, the first terminal and the second terminal of the sample switch SW_SMPLP are in a high impedance state.
  • the state of the sample switch SW_SMPLP is controlled by a control signal SMPLP.
  • the control signal SMPLP is “H (High)”, the sample switch SW_SMPLP is on.
  • the control signal SMPLP is “L (Low)”, the sample switch SW_SMPLP is off.
  • the sample switch SW_SMPLP samples the video signal VSIG from the video signal generation circuit SIG_GEN.
  • the switches SW1P to SW8P have a first terminal S1, a second terminal S2, and a third terminal D.
  • the first terminals S1 of the switches SW1P to SW8P are connected to the node VSP.
  • the second terminals S2 of the switches SW1P to SW8P are connected to the ground GND.
  • the third terminals D of the switches SW1P to SW8P are connected to the DAC capacitors C1P to C8P.
  • the states of the switches SW1P to SW8P are switched between the first state and the second state. When the switches SW1P to SW8P are in the first state, the first terminal S1 of the switches SW1P to SW8P and the third terminal D of the switches SW1P to SW8P are electrically connected.
  • the video signal VSIG from the video signal generation circuit SIG_GEN is input to the DAC capacitors C1P to C8P.
  • the switches SW1P to SW8P are in the second state, the second terminal S2 of the switches SW1P to SW8P and the third terminal D of the switches SW1P to SW8P are electrically connected.
  • the states of the switches SW2P to SW8P are controlled by bits D [2] to D [8] of the AD conversion result.
  • the bits D [2] to D [8] are “H”
  • the switches SW2P to SW8P are in the first state.
  • the bits D [2] to D [8] are “L”
  • the switches SW2P to SW8P are in the second state.
  • a control signal which is always “H” is input to the switch SW1P. For this reason, the switch SW1P is kept in the first state.
  • the DAC capacitors C1P to C8P have a first terminal and a second terminal.
  • the first terminals of the DAC capacitors C1P to C8P are connected to the third terminals D of the switches SW1P to SW8P.
  • the second terminals of the DAC capacitors C1P to C8P are connected to the node VIP.
  • the DAC capacitors C1P to C8P hold the video signal VSIG sampled by the sample switch SW_SMPLP.
  • the clamp switch SWCLP has a first terminal and a second terminal.
  • a first terminal of the clamp switch SWCLP is connected to an in-phase signal generation circuit (not shown).
  • a second terminal of the clamp switch SWCLP is connected to the node VIP.
  • the state of the clamp switch SWCLP switches between on and off.
  • the clamp switch SWCLP is on, the first terminal and the second terminal of the clamp switch SWCLP are electrically connected.
  • the in-phase signal VCM from the in-phase signal generation circuit is input to the node VIP.
  • the clamp switch SWCLP is off, the first terminal and the second terminal of the clamp switch SWCLP are in a high impedance state.
  • the state of the clamp switch SWCLP is controlled by a control signal CLP.
  • the control signal CLP is “H”
  • the clamp switch SWCLP is on.
  • the clamp switch SWCLP is “L”
  • the clamp switch SWCLP inputs the in-phase signal VCM to the node VIP.
  • the reference signal input switch SW_REFP has a first terminal and a second terminal.
  • the first terminal of the reference signal input switch SW_REFP is connected to the reference signal generation circuit REF_GEN.
  • a second terminal of the reference signal input switch SW_REFP is connected to the node VSP.
  • the state of the reference signal input switch SW_REFP is switched between on and off.
  • the reference signal input switch SW_REFP is on, the first terminal and the second terminal of the reference signal input switch SW_REFP are electrically connected.
  • the reference signal VREF from the reference signal generation circuit REF_GEN is input to the node VSP.
  • the reference signal input switch SW_REFP is off, the first terminal and the second terminal of the reference signal input switch SW_REFP are in a high impedance state.
  • the state of the reference signal input switch SW_REFP is controlled by the control signal REF_EN.
  • the control signal REF_EN is “H”
  • the reference signal input switch SW_REFP is on.
  • the control signal REF_EN is “L”
  • the reference signal input switch SW_REFP is off.
  • the reference signal input switch SW_REFP inputs the reference signal VREF to the node VSP.
  • the DAC circuit CDACN includes DAC capacitors C1N to C8N, switches SW1N to SW8N, a clamp switch SWCLN, a sample switch SW_SMPLN, and a reference signal input switch SW_REFN.
  • the sample switch SW_SMPLN has a first terminal and a second terminal.
  • the first terminal of the sample switch SW_SMPLN is connected to the offset signal generation circuit OFST_GEN.
  • a second terminal of the sample switch SW_SMPLN is connected to the node VSN.
  • the state of the sample switch SW_SMPLN switches between on and off.
  • the sample switch SW_SMPLN is on, the first terminal and the second terminal of the sample switch SW_SMPLN are electrically connected.
  • the offset signal VOFST from the offset signal generation circuit OFST_GEN is input to the node VSN.
  • the sample switch SW_SMPLN is off, the first terminal and the second terminal of the sample switch SW_SMPLN are in a high impedance state.
  • the state of the sample switch SW_SMPLN is controlled by a control signal SMPLN.
  • SMPLN When the control signal SMPLN is “H”, the sample switch SW_SMPLN is on.
  • the control signal SMPLN is “L”, the sample switch SW_SMPLN is off.
  • the sample switch SW_SMPLN samples the offset signal VOFST from the offset signal generation circuit OFST_GEN.
  • the switches SW1N to SW8N have a first terminal S1, a second terminal S2, and a third terminal D.
  • the first terminals S1 of the switches SW1N to SW8N are connected to the node VSN.
  • the second terminals S2 of the switches SW1N to SW8N are connected to the ground GND.
  • the third terminals D of the switches SW1N to SW8N are connected to the DAC capacitors C1N to C8N.
  • the states of the switches SW1N to SW8N are switched between the first state and the second state. When the switches SW1N to SW8N are in the first state, the first terminal S1 of the switches SW1N to SW8N and the third terminal D of the switches SW1N to SW8N are electrically connected.
  • the offset signal VOFST from the offset signal generation circuit OFST_GEN is input to the DAC capacitors C1N to C8N.
  • the switches SW1N to SW8N are in the second state, the second terminal S2 of the switches SW1N to SW8N and the third terminal D of the switches SW1N to SW8N are electrically connected.
  • the charges accumulated in the DAC capacitors C1N to C8N change.
  • the states of the switches SW2N to SW8N are controlled by bits / D [2] to / D [8] of the AD conversion result.
  • the bits / D [2] to / D [8] are “H”, the switches SW2N to SW8N are in the first state.
  • the DAC capacitors C1N to C8N have a first terminal and a second terminal.
  • the first terminals of the DAC capacitors C1N to C8N are connected to the third terminals D of the switches SW1N to SW8N.
  • the second terminals of the DAC capacitors C1N to C8N are connected to the node VIN.
  • the DAC capacitors C1N to C8N hold the offset signal VOFST sampled by the sample switch SW_SMPLN.
  • the clamp switch SWCLN has a first terminal and a second terminal.
  • a first terminal of the clamp switch SWCLN is connected to an in-phase signal generation circuit (not shown).
  • the second terminal of the clamp switch SWCLN is connected to the node VIN.
  • the state of the clamp switch SWCLN switches between on and off.
  • the clamp switch SWCLN is on, the first terminal and the second terminal of the clamp switch SWCLN are electrically connected.
  • the in-phase signal VCM from the in-phase signal generation circuit is input to the node VIN.
  • the clamp switch SWCLN is off, the first terminal and the second terminal of the clamp switch SWCLN are in a high impedance state.
  • the state of the clamp switch SWCLN is controlled by a control signal CLP.
  • the control signal CLP is “H”
  • the clamp switch SWCLN is on.
  • the clamp switch SWCLN is off.
  • the clamp switch SWCLN inputs the in-phase signal VCM to the node VIN.
  • the reference signal input switch SW_REFN has a first terminal and a second terminal. A first terminal of the reference signal input switch SW_REFN is connected to the reference signal generation circuit REF_GEN. A second terminal of the reference signal input switch SW_REFN is connected to the node VSN. The state of the reference signal input switch SW_REFN is switched between on and off. When the reference signal input switch SW_REFN is on, the first terminal and the second terminal of the reference signal input switch SW_REFN are electrically connected. At this time, the reference signal VREF from the reference signal generation circuit REF_GEN is input to the node VSN. When the reference signal input switch SW_REFN is off, the first terminal and the second terminal of the reference signal input switch SW_REFN are in a high impedance state.
  • the state of the reference signal input switch SW_REFN is controlled by the control signal REF_EN.
  • the control signal REF_EN is “H”
  • the reference signal input switch SW_REFN is on.
  • the control signal REF_EN is “L”
  • the reference signal input switch SW_REFN is off.
  • the reference signal input switch SW_REFN inputs the reference signal VREF to the node VSN.
  • the capacitance values of the DAC capacitors C2P to C8P and the DAC capacitors C2N to C8N are weighted.
  • the capacity value of each DAC capacity is represented by the code of each DAC capacity.
  • Capacitance values of the DAC capacitors C2P to C8P and the DAC capacitors C2N to C8N are expressed by Expression (4).
  • the DAC capacitor C1P and the DAC capacitor C1N are capacitors having properties as dummy capacitors. Capacitance values of the DAC capacitor C1P and the DAC capacitor C1N are expressed by Expression (5).
  • the DAC capacitance C1P and the DAC capacitance C1N are necessary for setting the total value of the capacitances of the DAC circuit CDACP and the DAC circuit CDACN to C.
  • C is represented by equation (6).
  • C C / 2 1 + C / 2 2 .. + C / 2 7 + C / 2 7 (6)
  • the DAC capacitor C1P and the DAC capacitor C1N having properties as dummy capacitors are not essential requirements for the configuration of the AD converter ADC.
  • the DAC capacitor C1P and the DAC capacitor C1N are elements necessary for simplifying the description to be described later and for realizing a highly accurate AD converter in an actual design. For this reason, in each embodiment of the present invention, the DAC capacitor C1P and the DAC capacitor C1N are described.
  • the DAC circuit CDACP and the DAC circuit CDACN perform a sampling operation and an AD conversion operation.
  • the sampling operation charges corresponding to the video signal VSIG input to the DAC circuit CDACP are sampled in each of the DAC capacitors C1P to C8P.
  • the sampling operation charges corresponding to the offset signal VOFST input to the DAC circuit CDACN are sampled in each of the DAC capacitors C1N to C8N.
  • AD conversion operation AD conversion is sequentially performed based on the charge sampled in each of the DAC capacitors C1P to C8P or the DAC capacitors C1N to C8N by the sampling operation.
  • the video signal generation circuit SIG_GEN is connected to one of the node VSP of the DAC circuit CDACP and the node VSN of the DAC circuit CDACN.
  • the video signal generation circuit SIG_GEN generates a video signal VSIG.
  • the offset signal generation circuit OFST_GEN is connected to a node different from the node to which the video signal generation circuit SIG_GEN is connected among the nodes VSP and VSN.
  • the offset signal generation circuit OFST_GEN generates an offset signal VOFST.
  • the video signal generation circuit SIG_GEN is connected to the node VSP via the sample switch SW_SMPLP, and the offset signal generation circuit OFST_GEN is connected to the node VSN via the sample switch SW_SMPLN.
  • the reference signal generation circuit REF_GEN is connected to the node VSP of the DAC circuit CDACP and the node VSN of the DAC circuit CDACN.
  • the reference signal generation circuit REF_GEN generates a reference signal VREF.
  • the DAC circuit CDACP is connected to the video signal generation circuit SIG_GEN and the reference signal generation circuit REF_GEN.
  • the DAC circuit CDACN is connected to the offset signal generation circuit OFST_GEN and the reference signal generation circuit REF_GEN.
  • the video signal VSIG generated by the video signal generation circuit SIG_GEN is supplied to the node VSP.
  • the video signal generation circuit SIG_GEN includes the imaging unit PIX and the column processing unit COLS illustrated in FIG.
  • the offset signal VOFST generated by the offset signal generation circuit OFST_GEN is supplied to the node VSN.
  • the reference signal VREF generated by the reference signal generation circuit REF_GEN is supplied to the node VSP and the node VSN.
  • the crowbar switch SW_CB has a first terminal and a second terminal.
  • the first terminal of the crowbar switch SW_CB is connected to the node VSP of the DAC circuit CDACP.
  • the second terminal of the crowbar switch SW_CB is connected to the node VSN of the DAC circuit CDACN.
  • the state of the crowbar switch SW_CB switches between on and off.
  • the first terminal and the second terminal of the crowbar switch SW_CB are electrically connected. At this time, fully differential signals are generated at the node VIP and the node VIN in accordance with changes in the potentials of the node VSP and the node VSN.
  • the crowbar switch SW_CB When the crowbar switch SW_CB is off, the first terminal and the second terminal of the crowbar switch SW_CB are in a high impedance state.
  • the state of the crowbar switch SW_CB is controlled by the control signal CB.
  • the control signal CB When the control signal CB is “H”, the crowbar switch SW_CB is on.
  • the control signal CB is “L”, the crowbar switch SW_CB is off.
  • the crowbar switch SW_CB After the sampling of the video signal VSIG and the offset signal VOFST is finished, the crowbar switch SW_CB connects the node VSP of the DAC circuit CDACP and the node VSN of the DAC circuit CDACN.
  • the node VSP is connected to the second terminal of the sample switch SW_SMPLP, the second terminal of the reference signal input switch SW_REFP, the first terminal of the crowbar switch SW_CB, and the first terminal S1 of the switches SW1P to SW8P. ing.
  • the node VSP is an arbitrary position on a signal line electrically connected to these.
  • the node VSN is connected to the second terminal of the sample switch SW_SMPLN, the second terminal of the reference signal input switch SW_REFN, the second terminal of the crowbar switch SW_CB, and the first terminal S1 of the switches SW1N to SW8N. ing.
  • the node VSN is an arbitrary position on a signal line electrically connected to these.
  • the node VIP is connected to the second terminals of the DAC capacitors C1P to CPN, the second terminal of the clamp switch SWCLP, and the first input terminal of the comparison circuit CMP.
  • the node VIP is an arbitrary position on the signal line electrically connected to these.
  • the node VIN is connected to the second terminals of the DAC capacitors C1N to C8N, the second terminal of the clamp switch SWCLN, and the second input terminal of the comparison circuit CMP.
  • the node VIN is an arbitrary position on a signal line electrically connected to these.
  • the comparison circuit CMP includes a first input terminal (non-inverting input terminal), a second input terminal (inverting input terminal), a first output terminal (inverting output terminal), and a second output terminal (non-inverting). Output terminal).
  • the first input terminal of the comparison circuit CMP is connected to the node VIP.
  • a potential based on the video signal VSIG, the reference signal VREF, and the in-phase signal VCM is input to the first input terminal of the comparison circuit CMP.
  • the second input terminal of the comparison circuit CMP is connected to the node VIN.
  • a potential based on the offset signal VOFST, the reference signal VREF, and the in-phase signal VCM is input to the second input terminal of the comparison circuit CMP.
  • the first output terminal and the second output terminal of the comparison circuit CMP are connected to the control circuit SARLOGIC.
  • the comparison circuit CMP compares the potential of the node VIP with the potential of the node VIN.
  • the comparison circuit CMP outputs a signal VON based on the comparison result from the first output terminal, and outputs a signal VOP based on the comparison result from the second output terminal.
  • the control circuit SARLOGIC has a first input terminal, a second input terminal, a first output terminal, and a second output terminal.
  • the first input terminal of the control circuit SARLOGIC is connected to the first output terminal of the comparison circuit CMP.
  • the second input terminal of the control circuit SARLOGIC is connected to the second output terminal of the comparison circuit CMP.
  • the signal VON is input to the first input terminal of the control circuit SARLOGIC, and the signal VOP is input to the second input terminal of the control circuit SARLOGIC.
  • the control circuit SARLOGIC generates a digital signal D [8: 1] and a digital signal / D [8: 1] as AD conversion results based on the signal VOP and the signal VON from the comparison circuit CMP.
  • the control circuit SARLOGIC outputs the digital signal D [8: 1] from the first output terminal, and outputs the digital signal / D [8: 1] from the second output terminal.
  • the AD converter ADC is an 8-bit output AD converter, but is not limited to this example. The number of output bits of the AD converter ADC can be arbitrarily set.
  • the bits D [2] to D [8] constituting the digital signal D [8: 1] are output to the switches SW2P to SW8P of the DAC circuit CDACP.
  • the control circuit SARLOGIC controls the DAC circuit CDACP by outputting the bits D [2] to D [8] to the switches SW2P to SW8P.
  • Bits / D [2] to / D [8] constituting digital signal / D [8: 1] are output to switches SW2N to SW8N of DAC circuit CDACN.
  • the control circuit SARLOGIC controls the DAC circuit CDACN by outputting the bits / D [2] to / D [8] to the switches SW2N to SW8N.
  • Bits D [1] and bits / D [1] constituting digital signal D [8: 1] are not used for controlling DAC circuit CDACP and DAC circuit CDACN.
  • FIG. 3 shows signals relating to the operation of the AD converter ADC.
  • a control signal SMPLP a control signal SMPLN, a control signal CLP, a control signal CB, and a control signal REF_EN are shown.
  • the digital signal D [8: 1] and the digital signal / D [8: 1] are shown in hexadecimal.
  • the potentials of the node VSP, the node VSN, the node VIP, and the node VIN are shown.
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level.
  • FIG. 3 shows operations in the periods T1 to T12 and the period T12a.
  • the operation in the period T1 to T12 is a basic sequence.
  • the AD converter ADC repeats the basic sequence for each AD conversion operation of the sampled signal.
  • the period T12a is a period in which AD conversion one sample before is completed.
  • the operation in the period T12a is equivalent to the operation in the period T12.
  • the period T1 is a period for sampling a signal input to the AD converter ADC.
  • the first terminal S1 and the third terminal D of the switches SW1P to SW8P and the switches SW1N to SW8N are connected.
  • the switch SW_SMPLP, the switch SW_SMPLN, the clamp switch SWCLP, and the clamp switch SWCLN are turned on.
  • the switch SW_SMPLP is turned on, the video signal VSIG is input to the node VSP.
  • the switch SW_SMPLN is turned on, the offset signal VOFST is input to the node VSN. Thereby, the video signal VSIG and the offset signal VOFST are sampled.
  • the clamp switch SWCLP and the clamp switch SWCLN are turned on, the in-phase signal VCM is input to the node VIP and the node VIN.
  • the period T2 is a period for converting the single end signal input to the AD converter ADC into a fully differential signal. This conversion is realized by turning on the crowbar switch SW_CB after the switch SW_SMPLP, the switch SW_SMPLN, the clamp switch SWCLP, and the clamp switch SWCLN are turned off.
  • the switch SW_SMPLP is turned off, the input of the video signal VSIG is stopped.
  • the switch SW_SMPLN is turned off, the input of the offset signal VOFST is stopped.
  • the clamp switch SWCLP and the clamp switch SWCLN are turned off, the input of the in-phase signal VCM is stopped.
  • the crowbar switch SW_CB is turned off, and the reference signal input switch SW_REFP and the reference signal input switch SW_REFN are turned on.
  • the reference signal VREF is input to the node VIP and the node VIN.
  • the potentials of the node VSP and the node VSN are shifted upward by (1/2) VREF.
  • VREF is the potential of the reference signal VREF.
  • the potential of the node VIP is expressed by equation (11), and the potential of the node VIN is expressed by equation (12).
  • VIP ⁇ VSIG + VCM + (1/2) VREF (11)
  • VIN ⁇ VOFST + VCM + (1/2) VREF (12)
  • the period T4 to the period T12 correspond to the comparison period from the MSB to the LSB of the AD converter ADC.
  • the comparison circuit CMP compares the potentials of the node VIP and the node VIN. By this comparison, the logic of the most significant bit of the AD conversion result is determined. As a result, the state of the switch arranged on the node side having the higher potential among the node VIP and the node VIN is switched. In the example illustrated in FIG. 3, since the potential of the node VIN is higher than the potential of the node VIP in the period T4, the bit / D [8] is switched from “H” to “L”. Bit D [8] is kept at “H”.
  • the digital signal / D [8: 1] expressed in hexadecimal changes from FF (11111111) to 7F (01111111).
  • the switch SW8N controlled by the bit / D [8] is switched to a state where the second terminal S2 and the third terminal D are connected. For this reason, the electric charge accumulated in each of the DAC capacitors C1N to C8N changes. As a result, the potential of the node VIN is decreased by (1/2) VREF.
  • the comparison circuit CMP compares the potentials of the node VIP and the node VIN in the period T5. By this comparison, the logic of the second bit from the top of the AD conversion result is determined. Since the potential of the node VIN is higher than the potential of the node VIP in the period T5, the bit / D [7] is switched from “H” to “L”. In the period T6, the digital signal / D [8: 1] changes from 7F (01111111) to 3F (00111111). As the state of the switch SW7N controlled by the bit / D [7] changes, the potential of the node VIN decreases by (1/2 2 ) VREF.
  • the third to eighth bits from the top of the AD conversion result are determined in the period T6 to the period T11.
  • the amount of decrease in the potential of the node VIP or the node VIN that occurs after the determination of the Nth bit from the AD conversion result is (1/2 N ) VREF.
  • the bit / D [6] Since the potential of the node VIN is higher than the potential of the node VIP in the period T6, the bit / D [6] is switched from “H” to “L”. In the period T7, the digital signal / D [8: 1] changes from 3F (00111111) to 1F (00011111). As the state of the switch SW6N controlled by the bit / D [6] changes, the potential of the node VIN decreases by (1/2 3 ) VREF.
  • the bit D [5] Since the potential of the node VIP is higher than the potential of the node VIN in the period T7, the bit D [5] is switched from “H” to “L”. In the period T8, the digital signal D [8: 1] changes from FF (11111111) to EF (11101111). As the state of the switch SW5P controlled by the bit D [5] changes, the potential of the node VIP decreases by (1/2 4 ) VREF.
  • the bit D [4] Since the potential of the node VIP is higher than the potential of the node VIN in the period T8, the bit D [4] is switched from “H” to “L”. In the period T9, the digital signal D [8: 1] changes from EF (11101111) to E7 (11100111). As the state of the switch SW4P controlled by the bit D [4] changes, the potential of the node VIP decreases by (1/2 5 ) VREF.
  • the bit / D [3] Since the potential of the node VIN is higher than the potential of the node VIP in the period T9, the bit / D [3] is switched from “H” to “L”. In the period T10, the digital signal / D [8: 1] changes from 1F (00011111) to 1B (00011011). As the state of the switch SW3N controlled by the bit / D [3] changes, the potential of the node VIN decreases by (1/2 6 ) VREF.
  • the bit D [2] Since the potential of the node VIP is higher than the potential of the node VIN in the period T10, the bit D [2] is switched from “H” to “L”. In the period T11, the digital signal D [8: 1] changes from E7 (11100111) to E5 (11100101). As the state of the switch SW2P controlled by the bit D [2] changes, the potential of the node VIP decreases by (1/2 7 ) VREF.
  • the bit / D [1] is switched from “H” to “L”.
  • the digital signal / D [8: 1] changes from 1B (00011011) to 1A (00011010).
  • bit D [1] or bit / D [1] changes in period T12.
  • bit signal lines are not connected to the switches SW1P and SW1N.
  • the DAC capacitor C1P and the DAC capacitor C1N are not controlled by this determination result. That is, in the period T11, the least significant bit is determined, but the switch is not switched.
  • the digital signal D [8: 1] thus obtained is used in an external signal processing system.
  • At least one of the potential of the offset signal VOFST and the potential of the reference signal VREF may be changeable according to the magnitude of the potential of the video signal VSIG. That is, the offset signal generation circuit OFST_GEN may have a function of varying the voltage value of the offset signal VOFST in accordance with the amplitude of the video signal VSIG. The reference signal generation circuit REF_GEN may have a function of changing the voltage value of the reference signal VREF in accordance with the amplitude of the video signal VSIG. Only one of the potential of the offset signal VOFST and the potential of the reference signal VREF may be changeable.
  • FIG. 4 shows the video signal VSIG and the full scale of the AD converter ADC.
  • the full scale of the AD converter ADC is an input voltage range in which the AD converter ADC can perform AD conversion.
  • the vertical axis represents voltage.
  • Lines L1 and L2 indicate the video signal VSIG input to the AD converter ADC.
  • Lines L3, L4, and L5 indicate the video signal VSIG after the conversion from the single end signal to the fully differential signal and the application of the offset signal VOFST.
  • a line L1 indicates the video signal VSIG having an amplitude of VREF.
  • a line L2 indicates the video signal VSIG having an amplitude of (1/2) VREF.
  • a line L3 indicates a single-end notation of the video signal VSIG when the video signal VSIG indicated by the line L1 is converted into a fully differential signal and the potential of the offset signal VOFST is ( ⁇ 1 ⁇ 2) VREF.
  • a line L4 indicates the video signal VSIG when the video signal VSIG indicated by the line L2 is converted into a fully differential signal and the potential of the offset signal VOFST is ( ⁇ 1 ⁇ 2) VREF.
  • a line L5 indicates the video signal VSIG when the video signal VSIG indicated by the line L2 is converted into a fully differential signal and the potential of the offset signal VOFST is ( ⁇ 3/4) VREF.
  • a range R1 and a range R2 indicate the full scale of the AD converter ADC.
  • the range R1 corresponds to the case where the potential of the reference signal VREF is (1/2) VREF.
  • the full scale of the AD converter ADC is a size from ( ⁇ 1 ⁇ 2) VREF to (1 ⁇ 2) VREF, that is, VREF.
  • a range obtained by dividing the range R1 into 256 equal parts, that is, (1/256) VREF corresponds to 1LSB.
  • the number that equally divides the range R1 is based on the number of DAC capacities. Since each of the DAC circuits CDACP and DAC circuitry CDACN has eight DAC capacity, the number of which is 2 8 256 to evenly divide the range R1.
  • the range R2 corresponds to the case where the potential of the reference signal VREF is (1/4) VREF.
  • the full scale of the AD converter ADC is a size from ( ⁇ 1/4) VREF to (1/4) VREF, that is, (1/2) VREF.
  • a range obtained by dividing the range R2 into 256 equal parts, that is, (1/512) VREF corresponds to 1LSB.
  • the range of 1LSB in the range R2 is smaller than the range of 1LSB in the range R1.
  • the resolution of the AD converter ADC in the range R2 is higher than the resolution of the AD converter ADC in the range R1.
  • the resolution of the AD converter ADC in the range R2 is twice the resolution of the AD converter ADC in the range R1.
  • the AD converter ADC can AD-convert the video signal with substantially the same resolution as when the programmable gain amplifier amplifies the video signal twice.
  • the AD converter ADC can AD convert the entire range of the input voltage.
  • the video signal VSIG is represented by the line L4 and the full scale of the AD converter ADC is set to the range R2
  • the AD converter ADC outputs the signal included in the range from (1/4) VREF to 0. Signals included in the range from (1/4) VREF to (1/2) VREF cannot be AD converted.
  • the potential of the offset signal VOFST is set to ( ⁇ 3/4) VREF, the entire range of the input voltage is included in the range R2, as indicated by the line L5.
  • the AD converter ADC can AD-convert the entire range of the input voltage with high accuracy.
  • the AD converter according to each aspect of the present invention may not include at least one of the reference signal generation circuit REF_GEN and the offset signal generation circuit OFST_GEN.
  • the first DAC circuit and the second DAC circuit in the AD converter of each aspect of the present invention may not have a configuration other than the DAC capacity.
  • the signal that is input to the AD converter according to each aspect of the present invention and that is an AD conversion target may be a signal other than a video signal.
  • the image sensor of each aspect of the present invention may not have a configuration other than a plurality of pixels, a plurality of column circuits, and an AD converter.
  • the crowbar switch SW_CB connects the node VSP of the DAC circuit CDACP and the node VSN of the DAC circuit CDACN.
  • the AD converter ADC functions as a fully differential AD converter.
  • the gain block in the conventional CMOS image sensor is unnecessary. For this reason, the AD converter ADC can reduce the chip area. As a result, the AD converter ADC can reduce power consumption.
  • the AD conversion target voltage can be changed to match the full scale of the AD converter ADC. Since the potential of the reference signal VREF can be changed, the full scale and resolution of the AD converter ADC can be changed.
  • the AD converter ADC effectively uses the range of input voltages that can be AD converted and performs AD conversion with high resolution. be able to.
  • the image sensor IMG can be reduced in size and power consumption.
  • FIG. 5 shows the overall configuration of the image sensor IMGa.
  • the configuration shown in FIG. 5 will be described while referring to differences from the configuration shown in FIG.
  • the image sensor IMGa has a plurality of AD converter ADCs.
  • Each of the plurality of column circuits COL is included in any one of the plurality of subgroups SG1 to SGp.
  • p is an integer of 2 or more.
  • the number of the plurality of subgroups SG1 to SGp is smaller than the number of columns of the plurality of pixels P.
  • One subgroup includes two or more of the plurality of column circuits COL.
  • the subgroup SG1 includes column circuits COL ⁇ 1> to COL ⁇ k> from the first column to the kth column.
  • k is an integer of 2 or more.
  • One AD converter ADC is arranged corresponding to each of the plurality of subgroups SG1 to SGp. In the example shown in FIG.
  • p subgroups and p AD converter ADCs are arranged. That is, one AD converter ADC is arranged for each subgroup. Two or more column circuits COL included in one subgroup are electrically connected to one AD converter ADC.
  • the configuration shown in FIG. 5 is the same as the configuration shown in FIG.
  • the image sensor IMGa In the image sensor IMGa, a plurality of AD converter ADCs arranged for each subgroup can perform AD conversion in parallel. For this reason, the image sensor IMGa can perform imaging at higher speed.
  • FIG. 6 shows the overall configuration of the image sensor IMGb. The difference between the configuration shown in FIG. 6 and the configuration shown in FIG. 1 will be described.
  • the image sensor IMGb has a plurality of AD converter ADCs.
  • One AD converter ADC is arranged corresponding to each of the plurality of column circuits COL. That is, each of the plurality of column circuits COL is electrically connected to one AD converter ADC.
  • FIG. 6 the configuration shown in FIG. 6 is the same as the configuration shown in FIG.
  • a plurality of AD converter ADCs arranged corresponding to each of the plurality of column circuits COL can perform AD conversion in parallel. For this reason, the image sensor IMGb can perform imaging at higher speed.
  • FIG. 7 shows the overall configuration of the image sensor IMGc. The difference between the configuration shown in FIG. 7 and the configuration shown in FIG. 1 will be described.
  • the image sensor IMGc has two AD converters ADC1 and ADC2.
  • the AD converter ADC1 and the AD converter ADC2 are connected to the horizontal signal line HL.
  • the configurations of the AD converter ADC1 and the AD converter ADC2 are the same as the configuration of the AD converter ADC shown in FIG.
  • the AD converter ADC1 performs a sampling operation in parallel with the AD conversion operation by the AD converter ADC2, and the AD converter ADC1 performs an AD conversion operation in parallel with the sampling operation by the AD converter ADC2.
  • the charge corresponding to the input signal of the AD converter ADC1 or the AD converter ADC2, that is, the video signal VSIG is sampled in each of the plurality of DAC capacitors C1P to C8P or DAC capacitors C1N to C8N.
  • the AD converter ADC1 and the AD converter ADC2 alternately perform the sampling operation and the AD conversion operation.
  • the AD converter ADC2 When the AD converter ADC1 performs an AD conversion operation, the AD converter ADC2 performs a sampling operation. The AD converter ADC2 performs an AD conversion operation following the sampling operation. When the AD converter ADC2 performs an AD conversion operation, the AD converter ADC1 performs a sampling operation. The AD converter ADC1 performs an AD conversion operation following the sampling operation.
  • the sampling operation (period T1 in FIG. 3), an input signal of the AD converter ADC1 or AD converter ADC2, that is, a charge corresponding to the video signal VSIG is sampled in each of the plurality of DAC capacitors C1P to C8P or DAC capacitors C1N to C8N.
  • the In the AD conversion operation (period T2 to period T11 in FIG.
  • AD conversion is sequentially performed based on the charges sampled in each of the plurality of DAC capacitors C1P to C8P or DAC capacitors C1N to C8N by the sampling operation.
  • the configuration shown in FIG. 7 is the same as the configuration shown in FIG.
  • the image sensor IMGc can perform AD conversion at a higher speed as compared with the case where one AD converter ADC performs AD conversion.
  • FIG. 8 shows the configuration of the AD converter ADCa. The difference between the configuration shown in FIG. 8 and the configuration shown in FIG. 2 will be described.
  • the internal configurations of the DAC circuit CDACP and the DAC circuit CDACN are omitted for convenience.
  • the AD converter ADCa includes an in-phase signal generation circuit CM_GEN (reference potential generation circuit) and a clip circuit CLIP in addition to the blocks constituting the AD converter ADC of the first embodiment.
  • the comparison circuit CMP and the control circuit SARLOGIC in the AD converter ADC of the first embodiment are changed to a comparison circuit CMPa and a control circuit SARLOGICa, respectively.
  • the in-phase signal generation circuit CM_GEN includes a capacitor CAP, a capacitor CAN, a switch SWAP, a switch SWAN, and a buffer circuit BUF.
  • the capacitor CAP and the capacitor CAN have a first terminal and a second terminal.
  • the first terminals of the capacitor CAP and the capacitor CAN are connected to the ground GND.
  • a second terminal of the capacitor CAP is connected to the switch SWAP.
  • a second terminal of the capacitor CAN is connected to the switch SWAN.
  • the capacitance values of the capacitance CAP and the capacitance CAN are the same (CCM).
  • the switch SWAP has a first terminal S1, a second terminal S2, and a third terminal D.
  • the first terminal S1 of the switch SWAP is connected to the node VSP.
  • the second terminal S2 of the switch SWAP is connected to the buffer circuit BUF.
  • the third terminal D of the switch SWAP is connected to the second terminal of the capacitor CAP.
  • the state of the switch SWAP is switched between the first state and the second state.
  • the switch SWAP is in the first state, the first terminal S1 of the switch SWAP and the third terminal D of the switch SWAP are electrically connected.
  • the video signal VSIG from the video signal generation circuit SIG_GEN is input to the capacitor CAP.
  • the switch SWAP When the switch SWAP is in the second state, the second terminal S2 of the switch SWAP and the third terminal D of the switch SWAP are electrically connected. At this time, the voltage of the video signal VSIG held in the capacitor CAP is output to the buffer circuit BUF.
  • the state of the switch SWAP is controlled by the control signal CM_EN.
  • the control signal CM_EN When the control signal CM_EN is “H”, the switch SWAP is in the first state.
  • the control signal CM_EN When the control signal CM_EN is “L”, the switch SWAP is in the second state.
  • the switch SWAN has a first terminal S1, a second terminal S2, and a third terminal D.
  • the first terminal S1 of the switch SWAN is connected to the node VSN.
  • the second terminal S2 of the switch SWAN is connected to the buffer circuit BUF.
  • the third terminal D of the switch SWAN is connected to the second terminal of the capacitor CAN.
  • the state of the switch SWAN switches between the first state and the second state.
  • the switch SWAN is in the first state, the first terminal S1 of the switch SWAN and the third terminal D of the switch SWAN are electrically connected.
  • the offset signal VOFST from the offset signal generation circuit OFST_GEN is input to the capacitor CAN.
  • the switch SWAN When the switch SWAN is in the second state, the second terminal S2 of the switch SWAN and the third terminal D of the switch SWAN are electrically connected. At this time, the voltage of the offset signal VOFST held in the capacitor CAN is output to the buffer circuit BUF.
  • the state of the switch SWAN is controlled by a control signal CM_EN.
  • the control signal CM_EN When the control signal CM_EN is “H”, the switch SWAN is in the first state.
  • the control signal CM_EN When the control signal CM_EN is “L”, the switch SWAN is in the second state.
  • the buffer circuit BUF has an input terminal and an output terminal.
  • the input terminal of the buffer circuit BUF is connected to the second terminal S2 of the switch SWAP and the second terminal S2 of the switch SWAN.
  • the output terminal of the buffer circuit BUF is connected to the first terminal of the clamp switch SWCLP and the first terminal of the clamp switch SWCLN.
  • the buffer circuit BUF outputs a signal input to the input terminal as an in-phase signal VCM.
  • the in-phase signal generation circuit CM_GEN detects the intermediate potential, and outputs the detected intermediate potential as the reference potential (in-phase signal VCM) to the node VIP of the DAC circuit CDACP and the node VSN of the DAC circuit CDACN. To do.
  • the intermediate potential is intermediate between the potential of the video signal VSIG and the potential of the offset signal VOFST.
  • the AD converter ADCa includes both a low breakdown voltage transistor (first transistor) and a high breakdown voltage transistor (second transistor).
  • the low breakdown voltage transistor can be finely processed instead of having a lower maximum rated voltage than the high breakdown voltage transistor.
  • the low breakdown voltage transistor has a feature that the parasitic capacitance when forming the transistor is smaller than that of the high breakdown voltage transistor.
  • At least one of the comparison circuit CMPa and the control circuit SARLOGICa includes at least one first transistor. At least one of the DAC circuit CDACP and the DAC circuit includes at least one second transistor. The breakdown voltage of the first transistor is lower than the breakdown voltage of the second transistor.
  • the AD converter ADC has a clip circuit CLIP. The clip circuit CLIP is connected to at least one of the node VSP and the node VSN, and the voltage input to the DAC circuit CDACP and the DAC circuit CDACN is set so that the voltage falls within the rated voltage range of the first transistor. Control.
  • the switch SW_SMPLP is a second transistor.
  • the switch SW_SMPLN is a second transistor.
  • the clip circuit CLIP is a protection circuit for preventing an excessive voltage or an excessive voltage from being input to the DAC circuit CDACP and the DAC circuit CDACN.
  • the excessive voltage is a voltage that is equal to or higher than the maximum rated voltage of the first transistor.
  • the undervoltage is a voltage equal to or lower than the minimum rated voltage of the first transistor.
  • VSS_MIN is a minimum rated voltage that can be input to a transistor manufactured by a low breakdown voltage process.
  • VDD_MAX is a maximum rated voltage that can be input to a transistor manufactured by a low withstand voltage process.
  • VSS_MIN ⁇ VIP ⁇ VDD_MAX (13)
  • VSS_MIN ⁇ VIN ⁇ VDD_MAX (14)
  • FIG. 9 shows signals relating to the operation of the AD converter ADCa.
  • a control signal CM_EN a control signal SMPLP, a control signal SMPLN, a control signal CLP, a control signal CB, and a control signal REF_EN are shown.
  • the digital signal D [8: 1] and the digital signal / D [8: 1] are shown in hexadecimal.
  • the potentials of the node VA, the node VB, the node VSP, the node VSN, the node VIP, and the node VIN are shown.
  • the node VA is a node where the second terminal of the capacitor CAP and the third terminal D of the switch SWAP are connected.
  • the node VB is a node where the second terminal of the capacitor CAN and the third terminal D of the switch SWAN are connected.
  • the horizontal axis indicates time, and the vertical axis indicates the signal level.
  • FIG. 3 shows operations in the periods T0 to T12 and the period T12a.
  • the operation in the period T0 to T12 is a basic sequence.
  • the AD converter ADCa repeats the basic sequence for each AD conversion operation of the sampled signal.
  • the period T12a is a period in which AD conversion one sample before is completed.
  • the operation in the period T12a is equivalent to the operation in the period T12.
  • the period T0 is a period for detecting an in-phase input voltage of a signal input from the outside.
  • the control signal CM_EN becomes “H”, so that the first terminal S1 and the third terminal D of the switch SWAP and the switch SWAN are connected.
  • the video signal VSIG and the offset signal VOFST are sampled.
  • the charge based on the video signal VSIG is held in the capacitor CAP, and the charge based on the offset signal VOFST is held in the capacitor CAN.
  • the charge QA held in the capacitor CAP is represented by the equation (15).
  • the charge QB held in the capacitor CAN is expressed by the equation (16).
  • QA CCM ⁇ VSIG (15)
  • QB CCM ⁇ VOFST (16)
  • the period T1 is a period for sampling a signal input to the AD converter ADCa.
  • the control signal CM_EN becomes “L”, whereby the second terminal S2 and the third terminal D of the switch SWAP and the switch SWAN are connected.
  • the capacitor CAP and the capacitor CAN are connected to the buffer circuit BUF. Since the charge QA and the charge QB are stored, the voltage V appearing at the input terminal of the buffer circuit BUF is expressed by the equation (17).
  • the in-phase signal generation circuit CM_GEN outputs an intermediate potential between the potential of the video signal VSIG and the offset signal VOFST as the in-phase signal VCM.
  • the potential VCM of the in-phase signal VCM is expressed by the equation (18).
  • VCM (VSIG + VOFST) / 2 (18)
  • the first terminal S1 and the third terminal D of the switches SW1P to SW8P and the switches SW1N to SW8N are connected.
  • the switch SW_SMPLP, the switch SW_SMPLN, the clamp switch SWCLP, and the clamp switch SWCLN are turned on. This operation is the same as the operation described in the first embodiment.
  • the period T2 is a period for converting the single-ended signal input to the AD converter ADCa into a fully differential signal. This conversion is realized by turning on the crowbar switch SW_CB after the switch SW_SMPLP, the switch SW_SMPLN, the clamp switch SWCLP, and the clamp switch SWCLN are turned off. This operation is the same as the operation described in the first embodiment.
  • the potential of the node VIP is expressed by equation (9), and the potential of the node VIN is expressed by equation (10). Equations (9) and (10) are shown again.
  • VIP VCM- (1/2) (VSIG-VOFST) (9)
  • VIN VCM + (1/2) (VSIG ⁇ VOFST) (10)
  • Equation (11) and Equation (12) become Equation (19) and Equation (20), respectively.
  • the video signal VSIG is converted into a fully differential signal centered on the reference voltage (1/2) VREF.
  • VIP -(1/2) (VSIG-VOFST) + (1/2) VREF (19)
  • VIN + (1/2) (VSIG ⁇ VOFST) + (1/2) VREF (20)
  • the common-mode input voltage (intermediate voltage between the node VIP and the node VIN) of the signal input to the comparator CMP is expressed by the equation ( 11) and Expression (12) indicate that the input signal varies according to the magnitudes of the video signal VSIG and the offset signal VOFST. That is, the intermediate voltage between the node VIP and the node VIN derived from the equations (11) and (12) is expressed by the equation (21).
  • the intermediate voltage (VIP + VIN) / 2 varies by ( ⁇ 1/2) ⁇ (VSIG + VOFST).
  • the input voltage range that can be processed by the comparison circuit CMP needs to be set in consideration of variations in the common-mode signal VCM. That is, the input voltage range that can be processed by the comparison circuit CMP needs to be set to a wider range. For this reason, the power supply voltage of the comparison circuit CMP becomes higher.
  • the common-mode input voltage (intermediate voltage between the node VIP and the node VIN) of the signal input to the comparator CMP is expressed by Equation (19) and Equation (20) as follows: Regardless of the potential of the video signal VSIG and the offset signal VOFST, it is constant at (1/2) VREF. From (19) and (20), (VIP + VIN) / 2 is (1/2) VREF. Therefore, the input voltage range that can be signal-processed by the comparison circuit CMPa of the second embodiment can be set narrower than the input voltage range that can be signal-processed by the comparison circuit CMP of the first embodiment. That is, since the power supply voltage of the comparison circuit CMPa can be set lower, the power consumption of the comparison circuit CMPa is reduced.
  • the period T4 to the period T12 correspond to the comparison period from the MSB to the LSB of the AD converter. Since the operation of the AD converter ADCa during these periods is the same as the operation of the AD converter ADC of the first embodiment, the description thereof is omitted.
  • the AD converter ADCa may not have the clip circuit CLIP.
  • the AD converter ADC illustrated in FIG. 2 includes a low breakdown voltage transistor and a high breakdown voltage transistor, the AD converter ADC may include a clip circuit CLIP.
  • the AD converter ADCa can be applied in place of the AD converter ADC in the image sensor IMG (FIG. 1), the image sensor IMGa (FIG. 5), and the image sensor IMGb (FIG. 6).
  • the AD converter ADCa can be applied in place of the AD converter ADC1 and the AD converter ADC2 in the image sensor IMGc (FIG. 7).
  • the power consumption P of the digital circuit is expressed by equation (21).
  • f is the operating frequency of the digital circuit.
  • CP is the parasitic capacitance and load capacitance of the digital circuit.
  • V DD is a power supply voltage of the digital circuit.
  • the power consumption P of the digital circuit is proportional to the square of the power supply voltage V DD of the digital circuit. Therefore, the AD converter ADCa that can process the video signal VSIG having a large amplitude with a low voltage can operate with low power consumption.
  • P ⁇ f ⁇ C P ⁇ V DD 2 (21)
  • the function of the clip circuit CLIP avoids the breakdown of the low breakdown voltage transistor due to the excessive voltage or the excessive voltage output from the circuit configured by the high breakdown voltage transistor.
  • a circuit composed of low withstand voltage transistors can operate at a low voltage. Circuit constituted by the low voltage transistor, which is formed by the microfabrication, parasitic capacitance C P of the circuit is small. For this reason, the power consumption of the circuit is reduced. Therefore, the power consumption of the AD converter ADCa is reduced.
  • FIG. 10 shows a configuration of the AD converter ADCb. The difference between the configuration shown in FIG. 10 and the configuration shown in FIG. 8 will be described.
  • the internal configurations of the DAC circuit CDACP and the DAC circuit CDACN are omitted for convenience.
  • the in-phase signal generation circuit CM_GEN in the AD converter ADCa is changed to the in-phase signal generation circuit CM_GENa.
  • the in-phase signal generation circuit CM_GENa includes a resistor RAP, a resistor RAN, and a buffer circuit BUF.
  • the resistor RAP and the resistor RAN have a first terminal and a second terminal.
  • a first terminal of the resistor RAP is connected to the node VSP.
  • a first terminal of the resistor RAN is connected to the node VSN.
  • the second terminals of the resistor RAP and the resistor RAN are connected to the input terminal of the buffer circuit BUF.
  • the resistance values of the resistor RAP and the resistor RAN are the same.
  • the buffer circuit BUF is the same as the buffer circuit BUF in the in-phase signal generation circuit CM_GEN shown in FIG.
  • the in-phase signal generation circuit CM_GENa detects the intermediate potential and outputs the detected intermediate potential as the reference potential (in-phase signal VCM) to the node VIP of the DAC circuit CDACP and the node VSN of the DAC circuit CDACN. To do.
  • the intermediate potential is intermediate between the potential of the video signal VSIG and the potential of the offset signal VOFST.
  • the in-phase signal generation circuit CM_GENa receives the in-phase signal VCM. Output.
  • the operation in the period T0 in FIG. 9 for the in-phase signal generation circuit CM_GENa to generate the in-phase signal VCM is unnecessary. Therefore, the AD converter ADCb can perform AD conversion according to a sequence in which the portion of the period T0 is removed from the timing chart shown in FIG.
  • the AD converter ADCb may not have the clip circuit CLIP.
  • the AD converter ADCb can be applied in place of the AD converter ADC in the image sensor IMG (FIG. 1), the image sensor IMGa (FIG. 5), and the image sensor IMGb (FIG. 6).
  • the AD converter ADCb can be applied in place of the AD converter ADC1 and the AD converter ADC2 in the image sensor IMGc (FIG. 7).
  • the AD converter and the image sensor can reduce the chip area.

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Abstract

　ＡＤ変換器は、第１のＤＡＣ回路と、第２のＤＡＣ回路と、比較回路と、制御回路と、制御スイッチとを有する。前記比較回路は、前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する。前記制御スイッチは、前記第１のＤＡＣ回路の第１の入力ノードと前記第２のＤＡＣ回路の第２の入力ノードとの接続のオンおよびオフを制御する。

Description

ＡＤ変換器およびイメージセンサ
　本発明は、ＡＤ変換器およびイメージセンサに関する。
　全差動型のＡＤ変換器を有する従来技術のＣＭＯＳイメージセンサが特許文献１に開示されている。このＣＭＯＳイメージセンサは、ピクセルアレー、列信号保持回路、マルチプレクサ、ゲインブロック、およびＡＤＣ等を有する。ゲインブロックは、列信号保持回路に保持されたシングルエンド信号を全差動信号に変換し、かつピクセルアレーから出力された信号を増幅する。ゲインブロックは、全差動型のＡＤ変換器のサンプリング容量を駆動する。
米国特許第７０６８３１９号明細書
　しかしながら、従来技術のＣＭＯＳイメージセンサにおけるゲインブロックにはオペアンプ、帰還容量、およびサンプリング容量が必要である。このため、チップ面積が増大する。
　本発明は、チップ面積を小さくすることができるＡＤ変換器およびイメージセンサを提供することを目的とする。
　本発明の第１の態様によれば、ＡＤ変換器は、第１のＤＡＣ回路と、第２のＤＡＣ回路と、比較回路と、制御回路と、制御スイッチとを有する。前記第１のＤＡＣ回路は、容量値が重み付けされた複数の第１のキャパシタを有する。前記第２のＤＡＣ回路は、容量値が重み付けされた複数の第２のキャパシタを有する。前記比較回路は、前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する。前記制御スイッチは、前記第１のＤＡＣ回路の第１の入力ノードと前記第２のＤＡＣ回路の第２の入力ノードとの接続のオンおよびオフを制御する。
　本発明の第２の態様によれば、第１の態様において、前記比較回路および前記制御回路の少なくとも１つは、少なくとも１つの第１のトランジスタを含んでもよい。前記第１のＤＡＣ回路および前記第２のＤＡＣ回路の少なくとも１つは、少なくとも１つの第２のトランジスタを含んでもよい。前記第１のトランジスタの耐圧は、前記第２のトランジスタの耐圧よりも低くてもよい。前記ＡＤ変換器は、クリップ回路をさらに有してもよい。前記クリップ回路は、前記第１の入力ノードおよび前記第２の入力ノードの少なくとも１つに接続され、かつ前記第１のＤＡＣ回路および前記第２のＤＡＣ回路に入力される電圧を、当該電圧が前記第１のトランジスタの定格電圧の範囲内となるように制御してもよい。
　本発明の第３の態様によれば、第１の態様において、映像信号生成回路が前記第１のＤＡＣ回路の第１の入力ノードおよび前記第２のＤＡＣ回路の第２の入力ノードのいずれか１つに接続されてもよい。前記映像信号生成回路は、映像信号を生成する。オフセット信号生成回路が、前記第１の入力ノードおよび前記第２の入力ノードのうち前記映像信号生成回路が接続されたノードと異なるノードに接続されてもよい。前記オフセット信号生成回路は、オフセット信号を生成する。前記ＡＤ変換器は、基準電位生成回路をさらに有してもよい。前記基準電位生成回路は、中間電位を検出し、かつ検出された前記中間電位を前記第１の出力ノードおよび前記第２の出力ノードに基準電位として出力してもよい。前記中間電位は、前記映像信号の電位と前記オフセット信号の電位との中間であってもよい。
　本発明の第４の態様によれば、第３の態様において、前記オフセット信号の電位は、前記映像信号の電位の大きさに応じて変更可能であってもよい。
　本発明の第５の態様によれば、第３または第４の態様において、基準信号生成回路が前記第１の入力ノードおよび前記第２の入力ノードに接続されてもよい。前記基準信号生成回路は、基準信号を生成する。前記基準信号の電位は、前記映像信号の電位の大きさに応じて変更可能であってもよい。
　本発明の第６の態様によれば、イメージセンサは、前記ＡＤ変換器と、映像信号を生成する映像信号生成回路とを有してもよい。前記映像信号生成回路は、複数の画素と、複数の列回路とを有してもよい。前記複数の画素は、行列状に配置されてもよい。前記複数の列回路は、前記複数の画素の列毎に配置されてもよい。前記複数の前記列回路の各々に対応して１つの前記ＡＤ変換器が配置されてもよい。
　本発明の第７の態様によれば、イメージセンサは、前記ＡＤ変換器と、映像信号を生成する映像信号生成回路とを有してもよい。前記映像信号生成回路は、複数の画素と、複数の列回路とを有してもよい。前記複数の画素は、行列状に配置されてもよい。前記複数の列回路は、前記複数の画素の列毎に配置されてもよい。複数のサブグループの各々に対応して１つの前記ＡＤ変換器が配置され、または前記複数の列回路に対応して１つの前記ＡＤ変換器が配置されてもよい。前記サブグループは、前記複数の列回路のうち２つ以上を含んでもよい。
　上記の各態様によれば、ＡＤ変換器およびイメージセンサは、チップ面積を小さくすることができる。
本発明の第１の実施形態のイメージセンサの全体構成を示すブロック図である。 本発明の第１の実施形態のＡＤ変換器の構成を示す回路図である。 本発明の第１の実施形態のＡＤ変換器の動作を示すタイミングチャートである。 本発明の第１の実施形態における映像信号とＡＤ変換器のフルスケールとを示すグラフである。 本発明の第１の実施形態の第１の変形例のイメージセンサの全体構成を示すブロック図である。 本発明の第１の実施形態の第２の変形例のイメージセンサの全体構成を示すブロック図である。 本発明の第１の実施形態の第３の変形例のイメージセンサの全体構成を示すブロック図である。 本発明の第２の実施形態のＡＤ変換器の構成を示す回路図である。 本発明の第２の実施形態のＡＤ変換器の動作を示すタイミングチャートである。 本発明の第２の実施形態の変形例のＡＤ変換器の構成を示す回路図である。
　図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　図１を用いて、本発明の第１の実施形態のイメージセンサＩＭＧの全体構成について説明する。図１は、イメージセンサＩＭＧの全体構成を示している。図１に示すように、イメージセンサＩＭＧは、撮像部ＰＩＸと、タイミングジェネレータＴＧと、列処理部ＣＯＬＳと、ＡＤ変換器ＡＤＣとを有する。
　撮像部ＰＩＸは、行列状に配置された複数の画素Ｐを有する。図１において、複数の画素Ｐの一部は省略されている。各画素Ｐが区別される場合、画素Ｐは行番号ｍおよび列番号ｎと一緒に記載される。ｍは１以上、ｎは２以上の任意の整数である。ｉ行ｊ列に配置された画素Ｐは、画素Ｐ［ｉ，ｊ］である。ｉは２以上かつｍ以下の整数である。ｊは２以上かつｎ以下の整数である。撮像部ＰＩＸは、ｍ×ｎ個の画素Ｐ［１，１］～Ｐ［ｍ，ｎ］を有する。ｎ本の垂直信号線ＶＬ＜１＞～ＶＬ＜ｎ＞が列方向に配置されている。画素Ｐ［１，１］～Ｐ［ｍ，ｎ］は、列単位で垂直信号線ＶＬ＜１＞～ＶＬ＜ｎ＞に接続されている。つまり、ｊ列目の画素Ｐ［１，ｊ］～Ｐ［ｍ，ｊ］は、垂直信号線ＶＬ＜ｊ＞に接続されている。画素Ｐは、各画素Ｐに入射した光に応じた電圧信号を列処理部ＣＯＬＳに出力する。画素Ｐは、フォトダイオードを有し、かつ画素Ｐに入射した光に応じた信号をフォトダイオードに蓄積する。画素Ｐは、フォトダイオードに蓄積された信号に基づく電圧信号を列処理部ＣＯＬＳに出力する。
　列処理部ＣＯＬＳは、複数の画素Ｐの列毎に配置された複数の列回路ＣＯＬを有する。図１において、複数の列回路ＣＯＬの一部は省略されている。各列回路ＣＯＬが区別される場合、列回路ＣＯＬは列番号ｎと一緒に記載される。ｊ列に配置された列回路ＣＯＬは、列回路ＣＯＬ＜ｊ＞である。列処理部ＣＯＬＳは、ｎ個の列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞を有する。列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞は、垂直信号線ＶＬ＜１＞～ＶＬ＜ｎ＞毎に配置されている。ｊ列目の列回路ＣＯＬ＜ｊ＞は、垂直信号線ＶＬ＜ｊ＞に接続されている。ｊ列目の画素Ｐ［１，ｊ］～Ｐ［ｍ，ｊ］から出力された信号がｊ列目の列回路ＣＯＬ＜ｊ＞に入力される。列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞は、水平信号線ＨＬを介してＡＤ変換器ＡＤＣに接続されている。列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞は、画素Ｐ［１，１］～Ｐ［ｍ，ｎ］から出力された電圧信号に含まれるリセットノイズ等をキャンセルする。これによって、列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞は、映像信号ＶＳＩＧを生成し、かつ映像信号ＶＳＩＧをＡＤ変換器ＡＤＣに出力する。
　ＡＤ変換器ＡＤＣは、水平信号線ＨＬに接続されている。ＡＤ変換器ＡＤＣは、列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧ（アナログ信号）をデジタル信号に変換する。
　タイミングジェネレータＴＧは、図示しない信号線により、撮像部ＰＩＸと、列処理部ＣＯＬＳと、ＡＤ変換器ＡＤＣとに接続されている。タイミングジェネレータＴＧは、イメージセンサＩＭＧの制御に必要な信号を各部に供給する。
　映像信号ＶＳＩＧは、基準信号ＶＲＥＦを基準とする信号であり、かつ映像信号ＶＳＩＧの振幅はＶＰＩＸである。映像信号ＶＳＩＧは、式（１）により示される。映像信号ＶＳＩＧは、負の極性を有する。
　ＶＳＩＧ＝ＶＲＥＦ－ＶＰＩＸ　　・・・（１）
　例えば、画素Ｐからの信号が最小レベル（黒レベル）である場合、映像信号ＶＳＩＧは、式（２）により示される。一方、画素Ｐからの信号が最大レベル（飽和レベル）である場合、映像信号ＶＳＩＧは、式（３）により示される。式（３）において、ＶＰＩＸ＿ＳＡＴは、ＶＰＩＸの飽和（最大）電圧である。
　ＶＳＩＧ＝ＶＲＥＦ－０　　・・・（２）
　ＶＳＩＧ＝ＶＲＥＦ－ＶＰＩＸ＿ＳＡＴ　　・・・（３）
　上記の例において、映像信号ＶＳＩＧは負の極性を有する。しかし、映像信号ＶＳＩＧは正の極性を有してもよい。
　列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞は、映像信号ＶＳＩＧを生成する映像信号生成回路を構成する。図１において、複数の列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞に対応して１つのＡＤ変換器ＡＤＣが配置されている。つまり、複数の列回路ＣＯＬ＜１＞～ＣＯＬ＜ｎ＞は、１つのＡＤ変換器ＡＤＣに電気的に接続されている。
　画素Ｐ［１，１］～Ｐ［ｍ，ｎ］を駆動するために高い電圧（約３Ｖ）が必要である。このため、撮像部ＰＩＸは、高耐圧トランジスタで構成されている。画素Ｐ［１，１］～Ｐ［ｍ，ｎ］から出力される映像信号（約２．５Ｖ～１．５Ｖ）を処理する必要があるために列処理部ＣＯＬＳも高耐圧トランジスタで構成されている。
　上記のように、イメージセンサＩＭＧは、ＡＤ変換器ＡＤＣと、複数の画素Ｐと、複数の列回路ＣＯＬとを有する。複数の画素Ｐは、行列状に配置されている。複数の列回路ＣＯＬは、複数の画素Ｐの列毎に配置されている。複数の列回路ＣＯＬに対応して１つのＡＤ変換器ＡＤＣが配置されている。
　図２を用いて、ＡＤ変換器ＡＤＣの構成について説明する。図２は、ＡＤ変換器ＡＤＣの構成を示している。
　ＡＤ変換器ＡＤＣの概略構成について説明する。ＡＤ変換器ＡＤＣは、少なくとも、ＤＡＣ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）回路ＣＤＡＣＰ（第１のＤＡＣ回路）と、ＤＡＣ回路ＣＤＡＣＮ（第２のＤＡＣ回路）と、比較回路ＣＭＰと、制御回路ＳＡＲＬＯＧＩＣと、クローバースイッチＳＷ＿ＣＢ（制御スイッチ）とを有する。ＤＡＣ回路ＣＤＡＣＰは、容量値が重み付けされた複数のＤＡＣ容量Ｃ２Ｐ～Ｃ８Ｐ（第１のキャパシタ）を有する。ＤＡＣ回路ＣＤＡＣＮは、容量値が重み付けされた複数のＤＡＣ容量Ｃ２Ｎ～Ｃ８Ｎ（第２のキャパシタ）を有する。比較回路ＣＭＰは、ＤＡＣ回路ＣＤＡＣＰのノードＶＩＰ（第１の出力ノード）およびＤＡＣ回路ＣＤＡＣＮのノードＶＩＮ（第２の出力ノード）に接続され、かつノードＶＩＰおよびノードＶＩＮの電位を比較する。制御回路ＳＡＲＬＯＧＩＣは、比較回路ＣＭＰの比較結果に応じて、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮを制御する。クローバースイッチＳＷ＿ＣＢは、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰ（第１の入力ノード）とＤＡＣ回路ＣＤＡＣＮのノードＶＳＮ（第２の入力ノード）との接続のオンおよびオフを制御する。
　ＡＤ変換器ＡＤＣの詳細な構成について説明する。図２に示すように、ＡＤ変換器ＡＤＣは、ＤＡＣ回路ＣＤＡＣＰと、ＤＡＣ回路ＣＤＡＣＮと、比較回路ＣＭＰと、制御回路ＳＡＲＬＯＧＩＣと、クローバースイッチＳＷ＿ＣＢと、基準信号生成回路ＲＥＦ＿ＧＥＮと、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮとを有する。
　ＤＡＣ回路ＣＤＡＣＰは、ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐと、スイッチＳＷ１Ｐ～ＳＷ８Ｐと、クランプスイッチＳＷＣＬＰと、サンプルスイッチＳＷ＿ＳＭＰＬＰと、基準信号入力スイッチＳＷ＿ＲＥＦＰとを有する。
　サンプルスイッチＳＷ＿ＳＭＰＬＰは、第１の端子と第２の端子とを有する。サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子は、映像信号生成回路ＳＩＧ＿ＧＥＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＰの第２の端子は、ノードＶＳＰに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＰの状態は、オンとオフとの間で切り替わる。サンプルスイッチＳＷ＿ＳＭＰＬＰがオンであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子と第２の端子とが電気的に接続される。このとき、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧがノードＶＳＰに入力される。サンプルスイッチＳＷ＿ＳＭＰＬＰがオフであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子と第２の端子とが高インピーダンス状態になる。サンプルスイッチＳＷ＿ＳＭＰＬＰの状態は、制御信号ＳＭＰＬＰによって制御される。制御信号ＳＭＰＬＰが“Ｈ（Ｈｉｇｈ）”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＰはオンである。制御信号ＳＭＰＬＰが“Ｌ（Ｌｏｗ）”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＰはオフである。サンプルスイッチＳＷ＿ＳＭＰＬＰは、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧをサンプリングする。
　スイッチＳＷ１Ｐ～ＳＷ８Ｐは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷ１Ｐ～ＳＷ８Ｐの第１の端子Ｓ１は、ノードＶＳＰに接続されている。スイッチＳＷ１Ｐ～ＳＷ８Ｐの第２の端子Ｓ２は、グランドＧＮＤに接続されている。スイッチＳＷ１Ｐ～ＳＷ８Ｐの第３の端子Ｄは、ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐに接続されている。スイッチＳＷ１Ｐ～ＳＷ８Ｐの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷ１Ｐ～ＳＷ８Ｐが第１の状態であるとき、スイッチＳＷ１Ｐ～ＳＷ８Ｐの第１の端子Ｓ１とスイッチＳＷ１Ｐ～ＳＷ８Ｐの第３の端子Ｄとが電気的に接続される。このとき、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧがＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐに入力される。スイッチＳＷ１Ｐ～ＳＷ８Ｐが第２の状態であるとき、スイッチＳＷ１Ｐ～ＳＷ８Ｐの第２の端子Ｓ２とスイッチＳＷ１Ｐ～ＳＷ８Ｐの第３の端子Ｄとが電気的に接続される。スイッチＳＷ２Ｐ～ＳＷ８Ｐの状態は、ＡＤ変換結果のビットＤ［２］～Ｄ［８］によって制御される。ビットＤ［２］～Ｄ［８］が“Ｈ”である場合、スイッチＳＷ２Ｐ～ＳＷ８Ｐは第１の状態である。ビットＤ［２］～Ｄ［８］が“Ｌ”である場合、スイッチＳＷ２Ｐ～ＳＷ８Ｐは第２の状態である。スイッチＳＷ１Ｐには、常に“Ｈ”である制御信号が入力される。このため、スイッチＳＷ１Ｐは、第１の状態に保たれる。
　ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐは、第１の端子と第２の端子とを有する。ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐの第１の端子は、スイッチＳＷ１Ｐ～ＳＷ８Ｐの第３の端子Ｄに接続されている。ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐの第２の端子は、ノードＶＩＰに接続されている。ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐは、サンプルスイッチＳＷ＿ＳＭＰＬＰによってサンプリングされた映像信号ＶＳＩＧを保持する。
　クランプスイッチＳＷＣＬＰは、第１の端子と第２の端子とを有する。クランプスイッチＳＷＣＬＰの第１の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチＳＷＣＬＰの第２の端子は、ノードＶＩＰに接続されている。クランプスイッチＳＷＣＬＰの状態は、オンとオフとの間で切り替わる。クランプスイッチＳＷＣＬＰがオンであるとき、クランプスイッチＳＷＣＬＰの第１の端子と第２の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号ＶＣＭがノードＶＩＰに入力される。クランプスイッチＳＷＣＬＰがオフであるとき、クランプスイッチＳＷＣＬＰの第１の端子と第２の端子とが高インピーダンス状態になる。クランプスイッチＳＷＣＬＰの状態は、制御信号ＣＬＰによって制御される。制御信号ＣＬＰが“Ｈ”である場合、クランプスイッチＳＷＣＬＰはオンである。制御信号ＣＬＰが“Ｌ”である場合、クランプスイッチＳＷＣＬＰはオフである。クランプスイッチＳＷＣＬＰは、同相信号ＶＣＭをノードＶＩＰに入力する。
　基準信号入力スイッチＳＷ＿ＲＥＦＰは、第１の端子と第２の端子とを有する。基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子は、基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＰの第２の端子は、ノードＶＳＰに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＰの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチＳＷ＿ＲＥＦＰがオンであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子と第２の端子とが電気的に接続される。このとき、基準信号生成回路ＲＥＦ＿ＧＥＮからの基準信号ＶＲＥＦがノードＶＳＰに入力される。基準信号入力スイッチＳＷ＿ＲＥＦＰがオフであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子と第２の端子とが高インピーダンス状態になる。基準信号入力スイッチＳＷ＿ＲＥＦＰの状態は、制御信号ＲＥＦ＿ＥＮによって制御される。制御信号ＲＥＦ＿ＥＮが“Ｈ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＰはオンである。制御信号ＲＥＦ＿ＥＮが“Ｌ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＰはオフである。基準信号入力スイッチＳＷ＿ＲＥＦＰは、基準信号ＶＲＥＦをノードＶＳＰに入力する。
　ＤＡＣ回路ＣＤＡＣＮは、ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎと、スイッチＳＷ１Ｎ～ＳＷ８Ｎと、クランプスイッチＳＷＣＬＮと、サンプルスイッチＳＷ＿ＳＭＰＬＮと、基準信号入力スイッチＳＷ＿ＲＥＦＮとを有する。
　サンプルスイッチＳＷ＿ＳＭＰＬＮは、第１の端子と第２の端子とを有する。サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子は、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＮの第２の端子は、ノードＶＳＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＮの状態は、オンとオフとの間で切り替わる。サンプルスイッチＳＷ＿ＳＭＰＬＮがオンであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子と第２の端子とが電気的に接続される。このとき、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴがノードＶＳＮに入力される。サンプルスイッチＳＷ＿ＳＭＰＬＮがオフであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子と第２の端子とが高インピーダンス状態になる。サンプルスイッチＳＷ＿ＳＭＰＬＮの状態は、制御信号ＳＭＰＬＮによって制御される。制御信号ＳＭＰＬＮが“Ｈ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＮはオンである。制御信号ＳＭＰＬＮが“Ｌ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＮはオフである。サンプルスイッチＳＷ＿ＳＭＰＬＮは、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴをサンプリングする。
　スイッチＳＷ１Ｎ～ＳＷ８Ｎは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷ１Ｎ～ＳＷ８Ｎの第１の端子Ｓ１は、ノードＶＳＮに接続されている。スイッチＳＷ１Ｎ～ＳＷ８Ｎの第２の端子Ｓ２は、グランドＧＮＤに接続されている。スイッチＳＷ１Ｎ～ＳＷ８Ｎの第３の端子Ｄは、ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎに接続されている。スイッチＳＷ１Ｎ～ＳＷ８Ｎの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷ１Ｎ～ＳＷ８Ｎが第１の状態であるとき、スイッチＳＷ１Ｎ～ＳＷ８Ｎの第１の端子Ｓ１とスイッチＳＷ１Ｎ～ＳＷ８Ｎの第３の端子Ｄとが電気的に接続される。このとき、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴがＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎに入力される。スイッチＳＷ１Ｎ～ＳＷ８Ｎが第２の状態であるとき、スイッチＳＷ１Ｎ～ＳＷ８Ｎの第２の端子Ｓ２とスイッチＳＷ１Ｎ～ＳＷ８Ｎの第３の端子Ｄとが電気的に接続される。このとき、ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎに蓄積されている電荷が変化する。スイッチＳＷ２Ｎ～ＳＷ８Ｎの状態は、ＡＤ変換結果のビット／Ｄ［２］～／Ｄ［８］によって制御される。ビット／Ｄ［２］～／Ｄ［８］が“Ｈ”である場合、スイッチＳＷ２Ｎ～ＳＷ８Ｎは第１の状態である。ビット／Ｄ［２］～／Ｄ［８］が“Ｌ”である場合、スイッチＳＷ２Ｎ～ＳＷ８Ｎは第２の状態である。スイッチＳＷ１Ｎには、常に“Ｈ”である制御信号が入力される。このため、スイッチＳＷ１Ｎは、第１の状態に保たれる。
　ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎは、第１の端子と第２の端子とを有する。ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの第１の端子は、スイッチＳＷ１Ｎ～ＳＷ８Ｎの第３の端子Ｄに接続されている。ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの第２の端子は、ノードＶＩＮに接続されている。ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎは、サンプルスイッチＳＷ＿ＳＭＰＬＮによってサンプリングされたオフセット信号ＶＯＦＳＴを保持する。
　クランプスイッチＳＷＣＬＮは、第１の端子と第２の端子とを有する。クランプスイッチＳＷＣＬＮの第１の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチＳＷＣＬＮの第２の端子は、ノードＶＩＮに接続されている。クランプスイッチＳＷＣＬＮの状態は、オンとオフとの間で切り替わる。クランプスイッチＳＷＣＬＮがオンであるとき、クランプスイッチＳＷＣＬＮの第１の端子と第２の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号ＶＣＭがノードＶＩＮに入力される。クランプスイッチＳＷＣＬＮがオフであるとき、クランプスイッチＳＷＣＬＮの第１の端子と第２の端子とが高インピーダンス状態になる。クランプスイッチＳＷＣＬＮの状態は、制御信号ＣＬＰによって制御される。制御信号ＣＬＰが“Ｈ”である場合、クランプスイッチＳＷＣＬＮはオンである。制御信号ＣＬＰが“Ｌ”である場合、クランプスイッチＳＷＣＬＮはオフである。クランプスイッチＳＷＣＬＮは、同相信号ＶＣＭをノードＶＩＮに入力する。
　基準信号入力スイッチＳＷ＿ＲＥＦＮは、第１の端子と第２の端子とを有する。基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子は、基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＮの第２の端子は、ノードＶＳＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＮの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチＳＷ＿ＲＥＦＮがオンであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子と第２の端子とが電気的に接続される。このとき、基準信号生成回路ＲＥＦ＿ＧＥＮからの基準信号ＶＲＥＦがノードＶＳＮに入力される。基準信号入力スイッチＳＷ＿ＲＥＦＮがオフであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子と第２の端子とが高インピーダンス状態になる。基準信号入力スイッチＳＷ＿ＲＥＦＮの状態は、制御信号ＲＥＦ＿ＥＮによって制御される。制御信号ＲＥＦ＿ＥＮが“Ｈ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＮはオンである。制御信号ＲＥＦ＿ＥＮが“Ｌ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＮはオフである。基準信号入力スイッチＳＷ＿ＲＥＦＮは、基準信号ＶＲＥＦをノードＶＳＮに入力する。
　ＤＡＣ容量Ｃ２Ｐ～Ｃ８ＰおよびＤＡＣ容量Ｃ２Ｎ～Ｃ８Ｎの容量値は重み付けされている。説明の便宜のため、各ＤＡＣ容量の容量値は各ＤＡＣ容量の符号で表される。ＤＡＣ容量Ｃ２Ｐ～Ｃ８ＰおよびＤＡＣ容量Ｃ２Ｎ～Ｃ８Ｎの容量値は、式（４）により示される。
　Ｃ８Ｐ＝Ｃ８Ｎ＝Ｃ／２１、Ｃ７Ｐ＝Ｃ７Ｎ＝Ｃ／２２、・・・Ｃ２Ｐ＝Ｃ２Ｎ＝Ｃ／２７　　・・・（４）
　ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、ダミー容量としての性質を有する容量である。ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎの容量値は、式（５）により示される。
　Ｃ１Ｐ＝Ｃ１Ｎ＝Ｃ／２７　　・・・（５）
　ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの容量の合計値をＣにするために必要である。Ｃは、式（６）により示される。
　Ｃ＝Ｃ／２１＋Ｃ／２２・・＋Ｃ／２７＋Ｃ／２７　　・・・（６）
　ダミー容量としての性質を有するＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１ＮはＡＤ変換器ＡＤＣの構成に必須の要件ではない。しかし、ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、後述する説明を簡潔にするため、および実際の設計において高精度なＡＤ変換器を実現するためには必要な要素である。このため、本発明の各実施形態において、ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎを敢えて記載している。
　ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮは、サンプリング動作とＡＤ変換動作とを行う。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＰに入力される映像信号ＶＳＩＧに応じた電荷がＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐの各々にサンプリングされる。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＮに入力されるオフセット信号ＶＯＦＳＴに応じた電荷がＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの各々にサンプリングされる。ＡＤ変換動作において、サンプリング動作によりＤＡＣ容量Ｃ１Ｐ～Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。
　サンプリング動作において、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰに入力された映像信号ＶＳＩＧの電位と、ＤＡＣ回路ＣＤＡＣＰのノードＶＩＰの電位すなわち同相信号ＶＣＭの電位との電位差に基づく電荷がＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐにサンプリングされる。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに入力されたオフセット信号ＶＯＦＳＴの電位と、ＤＡＣ回路ＣＤＡＣＮのノードＶＩＮの電位すなわち同相信号ＶＣＭの電位との電位差に基づく電荷がＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎにサンプリングされる。
　映像信号生成回路ＳＩＧ＿ＧＥＮがＤＡＣ回路ＣＤＡＣＰのノードＶＳＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮのいずれか１つに接続される。映像信号生成回路ＳＩＧ＿ＧＥＮは、映像信号ＶＳＩＧを生成する。オフセット信号生成回路ＯＦＳＴ＿ＧＥＮが、ノードＶＳＰおよびノードＶＳＮのうち映像信号生成回路ＳＩＧ＿ＧＥＮが接続されたノードと異なるノードに接続される。オフセット信号生成回路ＯＦＳＴ＿ＧＥＮは、オフセット信号ＶＯＦＳＴを生成する。図２に示すＡＤ変換器ＡＤＣにおいて、映像信号生成回路ＳＩＧ＿ＧＥＮは、サンプルスイッチＳＷ＿ＳＭＰＬＰを介してノードＶＳＰに接続され、かつオフセット信号生成回路ＯＦＳＴ＿ＧＥＮは、サンプルスイッチＳＷ＿ＳＭＰＬＮを介してノードＶＳＮに接続される。
　基準信号生成回路ＲＥＦ＿ＧＥＮがＤＡＣ回路ＣＤＡＣＰのノードＶＳＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに接続される。基準信号生成回路ＲＥＦ＿ＧＥＮは、基準信号ＶＲＥＦを生成する。
　ＤＡＣ回路ＣＤＡＣＰは、映像信号生成回路ＳＩＧ＿ＧＥＮおよび基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。ＤＡＣ回路ＣＤＡＣＮは、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮおよび基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。映像信号生成回路ＳＩＧ＿ＧＥＮによって生成された映像信号ＶＳＩＧは、ノードＶＳＰに供給される。映像信号生成回路ＳＩＧ＿ＧＥＮは、図１に示す撮像部ＰＩＸと列処理部ＣＯＬＳとを有する。オフセット信号生成回路ＯＦＳＴ＿ＧＥＮによって生成されたオフセット信号ＶＯＦＳＴは、ノードＶＳＮに供給される。基準信号生成回路ＲＥＦ＿ＧＥＮによって生成された基準信号ＶＲＥＦはノードＶＳＰおよびノードＶＳＮに供給される。
　クローバースイッチＳＷ＿ＣＢは、第１の端子と第２の端子とを有する。クローバースイッチＳＷ＿ＣＢの第１の端子は、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰに接続されている。クローバースイッチＳＷ＿ＣＢの第２の端子は、ＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに接続されている。クローバースイッチＳＷ＿ＣＢの状態は、オンとオフとの間で切り替わる。クローバースイッチＳＷ＿ＣＢがオンであるとき、クローバースイッチＳＷ＿ＣＢの第１の端子と第２の端子とが電気的に接続される。このとき、ノードＶＳＰおよびノードＶＳＮの電位の変化に応じてノードＶＩＰおよびノードＶＩＮに全差動信号が生成される。クローバースイッチＳＷ＿ＣＢがオフであるとき、クローバースイッチＳＷ＿ＣＢの第１の端子と第２の端子とが高インピーダンス状態になる。クローバースイッチＳＷ＿ＣＢの状態は、制御信号ＣＢによって制御される。制御信号ＣＢが“Ｈ”である場合、クローバースイッチＳＷ＿ＣＢはオンである。制御信号ＣＢが“Ｌ”である場合、クローバースイッチＳＷ＿ＣＢはオフである。映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴのサンプリングが終了した後、クローバースイッチＳＷ＿ＣＢは、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰとＤＡＣ回路ＣＤＡＣＮのノードＶＳＮとを接続する。
　ノードＶＳＰは、サンプルスイッチＳＷ＿ＳＭＰＬＰの第２の端子と、基準信号入力スイッチＳＷ＿ＲＥＦＰの第２の端子と、クローバースイッチＳＷ＿ＣＢの第１の端子と、スイッチＳＷ１Ｐ～ＳＷ８Ｐの第１の端子Ｓ１とに接続されている。ノードＶＳＰは、これらに電気的に接続された信号線上の任意の位置である。ノードＶＳＮは、サンプルスイッチＳＷ＿ＳＭＰＬＮの第２の端子と、基準信号入力スイッチＳＷ＿ＲＥＦＮの第２の端子と、クローバースイッチＳＷ＿ＣＢの第２の端子と、スイッチＳＷ１Ｎ～ＳＷ８Ｎの第１の端子Ｓ１とに接続されている。ノードＶＳＮは、これらに電気的に接続された信号線上の任意の位置である。
　ノードＶＩＰは、ＤＡＣ容量Ｃ１Ｐ～ＣＰＮの第２の端子と、クランプスイッチＳＷＣＬＰの第２の端子と、比較回路ＣＭＰの第１の入力端子とに接続されている。ノードＶＩＰは、これらに電気的に接続された信号線上の任意の位置である。ノードＶＩＮは、ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの第２の端子と、クランプスイッチＳＷＣＬＮの第２の端子と、比較回路ＣＭＰの第２の入力端子とに接続されている。ノードＶＩＮは、これらに電気的に接続された信号線上の任意の位置である。
　比較回路ＣＭＰは、第１の入力端子（非反転入力端子）と、第２の入力端子（反転入力端子）と、第１の出力端子（反転出力端子）と、第２の出力端子（非反転出力端子）とを有する。比較回路ＣＭＰの第１の入力端子は、ノードＶＩＰに接続されている。映像信号ＶＳＩＧと基準信号ＶＲＥＦと同相信号ＶＣＭとに基づく電位が比較回路ＣＭＰの第１の入力端子に入力される。比較回路ＣＭＰの第２の入力端子は、ノードＶＩＮに接続されている。オフセット信号ＶＯＦＳＴと基準信号ＶＲＥＦと同相信号ＶＣＭとに基づく電位が比較回路ＣＭＰの第２の入力端子に入力される。比較回路ＣＭＰの第１の出力端子および第２の出力端子は、制御回路ＳＡＲＬＯＧＩＣに接続されている。比較回路ＣＭＰは、ノードＶＩＰの電位とノードＶＩＮの電位とを比較する。比較回路ＣＭＰは、比較結果に基づく信号ＶＯＮを第１の出力端子から出力し、かつ比較結果に基づく信号ＶＯＰを第２の出力端子から出力する。
　制御回路ＳＡＲＬＯＧＩＣは、第１の入力端子と、第２の入力端子と、第１の出力端子と、第２の出力端子とを有する。制御回路ＳＡＲＬＯＧＩＣの第１の入力端子は比較回路ＣＭＰの第１の出力端子に接続されている。制御回路ＳＡＲＬＯＧＩＣの第２の入力端子は比較回路ＣＭＰの第２の出力端子に接続されている。信号ＶＯＮが制御回路ＳＡＲＬＯＧＩＣの第１の入力端子に入力され、かつ信号ＶＯＰが制御回路ＳＡＲＬＯＧＩＣの第２の入力端子に入力される。制御回路ＳＡＲＬＯＧＩＣは、比較回路ＣＭＰからの信号ＶＯＰおよび信号ＶＯＮに基づいてＡＤ変換結果のデジタル信号Ｄ［８：１］およびデジタル信号／Ｄ［８：１］を生成する。制御回路ＳＡＲＬＯＧＩＣは、デジタル信号Ｄ［８：１］を第１の出力端子から出力し、かつデジタル信号／Ｄ［８：１］を第２の出力端子から出力する。ＡＤ変換器ＡＤＣは、８ビット出力のＡＤ変換器であるが、この例に限らない。ＡＤ変換器ＡＤＣの出力ビット数は、任意に設定され得る。
　デジタル信号Ｄ［８：１］を構成するビットＤ［２］～Ｄ［８］は、ＤＡＣ回路ＣＤＡＣＰのスイッチＳＷ２Ｐ～ＳＷ８Ｐに出力される。制御回路ＳＡＲＬＯＧＩＣは、ビットＤ［２］～Ｄ［８］をスイッチＳＷ２Ｐ～ＳＷ８Ｐに出力することにより、ＤＡＣ回路ＣＤＡＣＰを制御する。デジタル信号／Ｄ［８：１］を構成するビット／Ｄ［２］～／Ｄ［８］は、ＤＡＣ回路ＣＤＡＣＮのスイッチＳＷ２Ｎ～ＳＷ８Ｎに出力される。制御回路ＳＡＲＬＯＧＩＣは、ビット／Ｄ［２］～／Ｄ［８］をスイッチＳＷ２Ｎ～ＳＷ８Ｎに出力することにより、ＤＡＣ回路ＣＤＡＣＮを制御する。デジタル信号Ｄ［８：１］を構成するビットＤ［１］およびビット／Ｄ［１］は、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの制御に使用されない。
　図３を用いてＡＤ変換器ＡＤＣの動作について説明する。図３は、ＡＤ変換器ＡＤＣの動作に関する信号を示している。図３において、制御信号ＳＭＰＬＰと、制御信号ＳＭＰＬＮと、制御信号ＣＬＰと、制御信号ＣＢと、制御信号ＲＥＦ＿ＥＮとが示されている。図３において、デジタル信号Ｄ［８：１］と、デジタル信号／Ｄ［８：１］とが１６進数で示されている。図３において、ノードＶＳＰと、ノードＶＳＮと、ノードＶＩＰと、ノードＶＩＮとの各々の電位が示されている。図３において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
　図３において、期間Ｔ１～Ｔ１２および期間Ｔ１２ａにおける動作が示されている。期間Ｔ１～Ｔ１２における動作が基本シーケンスである。ＡＤ変換器ＡＤＣは、サンプリングされた信号のＡＤ変換動作毎に基本シーケンスを繰り返す。期間Ｔ１２ａは、１サンプル前のＡＤ変換が終了する期間である。期間Ｔ１２ａにおける動作は、期間Ｔ１２における動作と等価である。
　期間Ｔ１は、ＡＤ変換器ＡＤＣに入力される信号をサンプリングするための期間である。期間Ｔ１において、スイッチＳＷ１Ｐ～ＳＷ８ＰおよびスイッチＳＷ１Ｎ～ＳＷ８Ｎの第１の端子Ｓ１と第３の端子Ｄとが接続される。期間Ｔ１において、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオンになる。スイッチＳＷ＿ＳＭＰＬＰがオンになることにより、映像信号ＶＳＩＧがノードＶＳＰに入力される。スイッチＳＷ＿ＳＭＰＬＮがオンになることにより、オフセット信号ＶＯＦＳＴがノードＶＳＮに入力される。これによって、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴがサンプリングされる。クランプスイッチＳＷＣＬＰおよびクランプスイッチＳＷＣＬＮがオンになることにより、同相信号ＶＣＭがノードＶＩＰおよびノードＶＩＮに入力される。
　期間Ｔ１において、映像信号ＶＳＩＧおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐに保持され、かつオフセット信号ＶＯＦＳＴおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎに保持される。ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐに保持される電荷ＱＰは式（７）により示される。ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎにより保持される電荷ＱＮは式（８）により示される。説明の便宜のため、映像信号ＶＳＩＧの電位はＶＳＩＧと表され、かつオフセット信号ＶＯＦＳＴの電位はＶＯＦＳＴと表され、かつ同相信号ＶＣＭの電位はＶＣＭと表される。
　ＱＰ＝Ｃ（ＶＳＩＧ－ＶＣＭ）　　・・・（７）
　ＱＮ＝Ｃ（ＶＯＦＳＴ－ＶＣＭ）　　・・・（８）
　期間Ｔ２は、ＡＤ変換器ＡＤＣに入力されたシングルエンド信号を全差動信号に変換するための期間である。この変換は、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオフになった後、クローバースイッチＳＷ＿ＣＢがオンになることによって実現される。スイッチＳＷ＿ＳＭＰＬＰがオフになることにより、映像信号ＶＳＩＧの入力が停止される。スイッチＳＷ＿ＳＭＰＬＮがオフになることにより、オフセット信号ＶＯＦＳＴの入力が停止される。クランプスイッチＳＷＣＬＰおよびクランプスイッチＳＷＣＬＮがオフになることにより、同相信号ＶＣＭの入力が停止される。
　クローバースイッチＳＷ＿ＣＢがオンになることにより、ノードＶＳＰとノードＶＳＮとが接続される。この結果、ノードＶＳＰおよびノードＶＳＮの電位は、中間電位すなわち１／２（ＶＳＩＧ＋ＶＯＳＦＴ）に変化する。クローバースイッチＳＷ＿ＣＢがオンになる前とオンになった後との状態に対して電荷保存の法則を適用することにより、期間Ｔ２におけるノードＶＩＰおよびノードＶＩＮの電位を求めることができる。ノードＶＩＰの電位は式（９）により示され、かつノードＶＩＮの電位は式（１０）により示される。式（９）および式（１０）が示すように、可変ゲインアンプを必要とせずに、所望のオフセット電圧ＶＯＦＳＴを有する全差動信号が生成される。
　ＶＩＰ＝ＶＣＭ－（１／２）（ＶＳＩＧ－ＶＯＦＳＴ）　　・・・（９）
　ＶＩＮ＝ＶＣＭ＋（１／２）（ＶＳＩＧ－ＶＯＦＳＴ）　　・・・（１０）
　期間Ｔ３において、クローバースイッチＳＷ＿ＣＢはオフになり、かつ基準信号入力スイッチＳＷ＿ＲＥＦＰおよび基準信号入力スイッチＳＷ＿ＲＥＦＮがオンになる。基準信号入力スイッチＳＷ＿ＲＥＦＰおよび基準信号入力スイッチＳＷ＿ＲＥＦＮがオンになることにより、基準信号ＶＲＥＦがノードＶＩＰおよびノードＶＩＮに入力される。これによって、ＡＤ変換の準備が完了する。期間Ｔ３において、ノードＶＳＰおよびノードＶＳＮの電位は（１／２）ＶＲＥＦだけ上側にシフトする。ＶＲＥＦは、基準信号ＶＲＥＦの電位である。ノードＶＩＰの電位は式（１１）により示され、かつノードＶＩＮの電位は式（１２）により示される。
　ＶＩＰ＝－ＶＳＩＧ＋ＶＣＭ＋（１／２）ＶＲＥＦ　　・・・（１１）
　ＶＩＮ＝－ＶＯＦＳＴ＋ＶＣＭ＋（１／２）ＶＲＥＦ　　・・・（１２）
　期間Ｔ４から期間Ｔ１２は、ＡＤ変換器ＡＤＣのＭＳＢからＬＳＢの比較期間に対応する。期間Ｔ４において、比較回路ＣＭＰはノードＶＩＰおよびノードＶＩＮの電位を比較する。この比較により、ＡＤ変換結果の最上位ビットの論理が確定する。この結果、ノードＶＩＰおよびノードＶＩＮのうち電位が高いノード側に配置されたスイッチの状態が切り替わる。図３に示す例では、期間Ｔ４においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［８］が“Ｈ”から“Ｌ”に切り替わる。ビットＤ［８］は“Ｈ”に保たれる。期間Ｔ５において、１６進数で表記されたデジタル信号／Ｄ［８：１］はＦＦ（１１１１１１１１）から７Ｆ（０１１１１１１１）に変化する。ビット／Ｄ［８］によって制御されるスイッチＳＷ８Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。このため、ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの各々に蓄積されている電荷が変化する。この結果、ノードＶＩＮの電位は（１／２）ＶＲＥＦだけ低下する。
　この切り替えが終わった後、期間Ｔ５において、比較回路ＣＭＰはノードＶＩＰおよびノードＶＩＮの電位を比較する。この比較により、ＡＤ変換結果の上から２番目のビットの論理が確定する。期間Ｔ５においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［７］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ６において、デジタル信号／Ｄ［８：１］は７Ｆ（０１１１１１１１）から３Ｆ（００１１１１１１）に変化する。ビット／Ｄ［７］によって制御されるスイッチＳＷ７Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２２）ＶＲＥＦだけ低下する。
　同様に、期間Ｔ６から期間Ｔ１１においてＡＤ変換結果の上から３番目から８番目のビットの判定が行われる。ＡＤ変換結果の上からＮ番目のビットの判定後に生じるノードＶＩＰまたはノードＶＩＮの電位の低下量は（１／２Ｎ）ＶＲＥＦである。
　期間Ｔ６においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［６］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ７において、デジタル信号／Ｄ［８：１］は３Ｆ（００１１１１１１）から１Ｆ（０００１１１１１）に変化する。ビット／Ｄ［６］によって制御されるスイッチＳＷ６Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２３）ＶＲＥＦだけ低下する。
　期間Ｔ７においてノードＶＩＰの電位がノードＶＩＮの電位よりも高いので、ビットＤ［５］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ８において、デジタル信号Ｄ［８：１］はＦＦ（１１１１１１１１）からＥＦ（１１１０１１１１）に変化する。ビットＤ［５］によって制御されるスイッチＳＷ５Ｐの状態が変化することにより、ノードＶＩＰの電位は（１／２４）ＶＲＥＦだけ低下する。
　期間Ｔ８においてノードＶＩＰの電位がノードＶＩＮの電位よりも高いので、ビットＤ［４］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ９において、デジタル信号Ｄ［８：１］はＥＦ（１１１０１１１１）からＥ７（１１１００１１１）に変化する。ビットＤ［４］によって制御されるスイッチＳＷ４Ｐの状態が変化することにより、ノードＶＩＰの電位は（１／２５）ＶＲＥＦだけ低下する。
　期間Ｔ９においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［３］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ１０において、デジタル信号／Ｄ［８：１］は１Ｆ（０００１１１１１）から１Ｂ（０００１１０１１）に変化する。ビット／Ｄ［３］によって制御されるスイッチＳＷ３Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２６）ＶＲＥＦだけ低下する。
　期間Ｔ１０においてノードＶＩＰの電位がノードＶＩＮの電位よりも高いので、ビットＤ［２］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ１１において、デジタル信号Ｄ［８：１］はＥ７（１１１００１１１）からＥ５（１１１００１０１）に変化する。ビットＤ［２］によって制御されるスイッチＳＷ２Ｐの状態が変化することにより、ノードＶＩＰの電位は（１／２７）ＶＲＥＦだけ低下する。
　期間Ｔ１１においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［１］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ１２において、デジタル信号／Ｄ［８：１］は１Ｂ（０００１１０１１）から１Ａ（０００１１０１０）に変化する。
　期間Ｔ１１における判定の結果、期間Ｔ１２においてビットＤ［１］またはビット／Ｄ［１］が変化する。これらのビットの信号線は、スイッチＳＷ１ＰおよびスイッチＳＷ１Ｎに接続されていない。このため、この判定結果によりＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎが制御されることは無い。つまり、期間Ｔ１１において、最下位ビットの判定は行われるが、スイッチの切り替えは行われない。このようにして得られたデジタル信号Ｄ［８：１］は、外部の信号処理システムで利用される。
　オフセット信号ＶＯＦＳＴの電位と基準信号ＶＲＥＦの電位との少なくとも１つは、映像信号ＶＳＩＧの電位の大きさに応じて変更可能であってもよい。つまり、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮは、映像信号ＶＳＩＧの振幅に応じてオフセット信号ＶＯＦＳＴの電圧値を可変させる機能を有してもよい。基準信号生成回路ＲＥＦ＿ＧＥＮは、映像信号ＶＳＩＧの振幅に応じて基準信号ＶＲＥＦの電圧値を可変させる機能を有してもよい。オフセット信号ＶＯＦＳＴの電位と基準信号ＶＲＥＦの電位とのいずれか１つのみが変更可能であってもよい。
　図４は、映像信号ＶＳＩＧとＡＤ変換器ＡＤＣのフルスケールとを示している。ＡＤ変換器ＡＤＣのフルスケールは、ＡＤ変換器ＡＤＣがＡＤ変換を行うことができる入力電圧の範囲である。図４において、縦軸は電圧である。線Ｌ１および線Ｌ２は、ＡＤ変換器ＡＤＣに入力される映像信号ＶＳＩＧを示している。線Ｌ３と線Ｌ４と線Ｌ５とは、シングルエンド信号から全差動信号への変換が行われ、かつオフセット信号ＶＯＦＳＴが印加された後の映像信号ＶＳＩＧを示している。線Ｌ１は、振幅がＶＲＥＦである映像信号ＶＳＩＧを示している。線Ｌ２は、振幅が（１／２）ＶＲＥＦである映像信号ＶＳＩＧを示している。線Ｌ３は、線Ｌ１が示す映像信号ＶＳＩＧが全差動信号に変換され、かつオフセット信号ＶＯＦＳＴの電位が（－１／２）ＶＲＥＦである場合における映像信号ＶＳＩＧのシングルエンド表記を示している。線Ｌ４は、線Ｌ２が示す映像信号ＶＳＩＧが全差動信号に変換され、かつオフセット信号ＶＯＦＳＴの電位が（－１／２）ＶＲＥＦである場合における映像信号ＶＳＩＧを示している。線Ｌ５は、線Ｌ２が示す映像信号ＶＳＩＧが全差動信号に変換され、かつオフセット信号ＶＯＦＳＴの電位が（－３／４）ＶＲＥＦである場合における映像信号ＶＳＩＧを示している。オフセット信号ＶＯＦＳＴの電位が変化することにより、ＡＤ変換対象の電圧が変化する。
　範囲Ｒ１および範囲Ｒ２は、ＡＤ変換器ＡＤＣのフルスケールを示している。範囲Ｒ１は、基準信号ＶＲＥＦの電位が（１／２）ＶＲＥＦである場合に対応する。この場合、ＡＤ変換器ＡＤＣのフルスケールは、（－１／２）ＶＲＥＦから（１／２）ＶＲＥＦまでの大きさすなわちＶＲＥＦである。範囲Ｒ１を２５６等分した範囲すなわち（１／２５６）ＶＲＥＦが１ＬＳＢに対応する。範囲Ｒ１を等分する数は、ＤＡＣ容量の数に基づく。ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの各々は８個のＤＡＣ容量を有するので、２８である２５６が範囲Ｒ１を等分する数である。範囲Ｒ２は、基準信号ＶＲＥＦの電位が（１／４）ＶＲＥＦである場合に対応する。この場合、ＡＤ変換器ＡＤＣのフルスケールは、（－１／４）ＶＲＥＦから（１／４）ＶＲＥＦまでの大きさすなわち（１／２）ＶＲＥＦである。範囲Ｒ２を２５６等分した範囲すなわち（１／５１２）ＶＲＥＦが１ＬＳＢに対応する。範囲Ｒ２における１ＬＳＢの範囲は、範囲Ｒ１における１ＬＳＢの範囲よりも小さい。このため、範囲Ｒ２におけるＡＤ変換器ＡＤＣの分解能は、範囲Ｒ１におけるＡＤ変換器ＡＤＣの分解能よりも高い。範囲Ｒ２におけるＡＤ変換器ＡＤＣの分解能は、範囲Ｒ１におけるＡＤ変換器ＡＤＣの分解能の２倍である。このため、ＡＤ変換器ＡＤＣは、実質的に、プログラマブルゲインアンプが映像信号を２倍に増幅する場合と同等の分解能で映像信号をＡＤ変換することができる。基準信号ＶＲＥＦの電位が変化することにより、ＡＤ変換器ＡＤＣのフルスケールおよび分解能が変化する。
　例えば、映像信号ＶＳＩＧが線Ｌ３で表され、かつＡＤ変換器ＡＤＣのフルスケールが範囲Ｒ１に設定された場合、ＡＤ変換器ＡＤＣは、入力電圧の全範囲をＡＤ変換することができる。映像信号ＶＳＩＧが線Ｌ４で表され、かつＡＤ変換器ＡＤＣのフルスケールが範囲Ｒ２に設定された場合、ＡＤ変換器ＡＤＣは、（１／４）ＶＲＥＦから０までの範囲に含まれる信号はＡＤ変換できるが、（１／４）ＶＲＥＦから（１／２）ＶＲＥＦまでの範囲に含まれる信号はＡＤ変換できない。しかし、オフセット信号ＶＯＦＳＴの電位が（－３／４）ＶＲＥＦに設定された場合には、線Ｌ５が示すように、入力電圧の全範囲が範囲Ｒ２に含まれる。つまり、映像信号ＶＳＩＧの振幅が（１／２）ＶＲＥＦである場合、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮが出力するオフセット信号ＶＯＦＳＴの電位が（－３／４）ＶＲＥＦに設定され、かつ基準信号生成回路ＲＥＦ＿ＧＥＮが出力する基準信号ＶＲＥＦの電位が（１／４）ＶＲＥＦに設定されてもよい。これによって、ＡＤ変換器ＡＤＣは、入力電圧の全範囲を高精度にＡＤ変換することができる。
　本発明の各態様のＡＤ変換器は、基準信号生成回路ＲＥＦ＿ＧＥＮと、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮとの少なくとも１つを有していなくてもよい。本発明の各態様のＡＤ変換器における第１のＤＡＣ回路および第２のＤＡＣ回路は、ＤＡＣ容量以外の構成を有していなくてもよい。本発明の各態様のＡＤ変換器に入力され、かつＡＤ変換対象である信号は、映像信号以外の信号であってもよい。本発明の各態様のイメージセンサは、複数の画素、複数の列回路、およびＡＤ変換器以外の構成を有していなくてもよい。
　第１の実施形態のＡＤ変換器ＡＤＣにおいて、クローバースイッチＳＷ＿ＣＢは、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰとＤＡＣ回路ＣＤＡＣＮのノードＶＳＮとを接続する。これによって、ＡＤ変換器ＡＤＣは、全差動型のＡＤ変換器として機能する。ＡＤ変換器ＡＤＣにおいて、従来技術のＣＭＯＳイメージセンサにおけるゲインブロックは不要である。このため、ＡＤ変換器ＡＤＣは、チップ面積を小さくすることができる。この結果、ＡＤ変換器ＡＤＣは、消費電力を小さくすることができる。
　オフセット信号ＶＯＦＳＴの電位が変更可能であることにより、ＡＤ変換器ＡＤＣのフルスケールに適合するようにＡＤ変換対象の電圧を変更することができる。基準信号ＶＲＥＦの電位が変更可能であることにより、ＡＤ変換器ＡＤＣのフルスケールおよび分解能を変更することができる。映像信号ＶＳＩＧの電位に応じてオフセット信号ＶＯＦＳＴおよび基準信号ＶＲＥＦの電位を制御することにより、ＡＤ変換器ＡＤＣは、ＡＤ変換可能な入力電圧の範囲を有効に使い、かつ高い分解能でＡＤ変換を行うことができる。
　ＡＤ変換器ＡＤＣがイメージセンサＩＭＧに搭載された場合、イメージセンサＩＭＧの小型化および低消費電力化を実現できる。
　（第１の実施形態の第１の変形例）
　図５を用いて、第１の実施形態の第１の変形例のイメージセンサＩＭＧａの全体構成について説明する。図５は、イメージセンサＩＭＧａの全体構成を示している。図５に示す構成について、図１に示す構成と異なる点を説明する。
　イメージセンサＩＭＧａは、複数のＡＤ変換器ＡＤＣを有する。複数の列回路ＣＯＬの各々は、複数のサブグループＳＧ１～ＳＧｐのいずれか１つに含まれる。ｐは、２以上の整数である。複数のサブグループＳＧ１～ＳＧｐの数は、複数の画素Ｐの列数よりも少ない。１つのサブグループは、複数の列回路ＣＯＬのうち２つ以上を含む。例えば、サブグループＳＧ１は、１列目からｋ列目の列回路ＣＯＬ＜１＞～ＣＯＬ＜ｋ＞を含む。ｋは、２以上の整数である。複数のサブグループＳＧ１～ＳＧｐの各々に対応して１つのＡＤ変換器ＡＤＣが配置されている。図５に示す例において、ｐ個のサブグループとｐ個のＡＤ変換器ＡＤＣとが配置されている。つまり、１つのサブグループ毎に１つのＡＤ変換器ＡＤＣが配置されている。１つのサブグループに含まれる２つ以上の列回路ＣＯＬは、１つのＡＤ変換器ＡＤＣに電気的に接続されている。上記以外の点については、図５に示す構成は、図１に示す構成と同様である。
　イメージセンサＩＭＧａにおいて、サブグループ毎に配置された複数のＡＤ変換器ＡＤＣが並列にＡＤ変換を行うことができる。このため、イメージセンサＩＭＧａは、より高速に撮像を行うことができる。
　（第１の実施形態の第２の変形例）
　図６を用いて、第１の実施形態の第２の変形例のイメージセンサＩＭＧｂの全体構成について説明する。図６は、イメージセンサＩＭＧｂの全体構成を示している。図６に示す構成について、図１に示す構成と異なる点を説明する。
　イメージセンサＩＭＧｂは、複数のＡＤ変換器ＡＤＣを有する。複数の列回路ＣＯＬの各々に対応して１つのＡＤ変換器ＡＤＣが配置されている。つまり、複数の列回路ＣＯＬの各々は、１つのＡＤ変換器ＡＤＣに電気的に接続されている。ＡＤＣ上記以外の点については、図６に示す構成は、図１に示す構成と同様である。
　イメージセンサＩＭＧｂにおいて、複数の列回路ＣＯＬの各々に対応して配置された複数のＡＤ変換器ＡＤＣが並列にＡＤ変換を行うことができる。このため、イメージセンサＩＭＧｂは、より高速に撮像を行うことができる。
　（第１の実施形態の第３の変形例）
　図７を用いて、第１の実施形態の第３の変形例のイメージセンサＩＭＧｃの全体構成について説明する。図７は、イメージセンサＩＭＧｃの全体構成を示している。図７に示す構成について、図１に示す構成と異なる点を説明する。
　イメージセンサＩＭＧｃは、２つのＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２を有する。ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２は、水平信号線ＨＬに接続されている。ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の構成は、図２に示すＡＤ変換器ＡＤＣの構成と同一である。ＡＤ変換器ＡＤＣ１は、ＡＤ変換器ＡＤＣ２によるＡＤ変換動作と並行してサンプリング動作を行い、かつＡＤ変換器ＡＤＣ１は、ＡＤ変換器ＡＤＣ２によるサンプリング動作と並行してＡＤ変換動作を行う。サンプリング動作において、ＡＤ変換器ＡＤＣ１またはＡＤ変換器ＡＤＣ２の入力信号すなわち映像信号ＶＳＩＧに応じた電荷が複数のＤＡＣ容量Ｃ１Ｐ～Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの各々にサンプリングされる。ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２は、サンプリング動作およびＡＤ変換動作を交互に行う。
　ＡＤ変換器ＡＤＣ１がＡＤ変換動作を行っているとき、ＡＤ変換器ＡＤＣ２はサンプリング動作を行う。ＡＤ変換器ＡＤＣ２はサンプリング動作に続けてＡＤ変換動作を行う。ＡＤ変換器ＡＤＣ２がＡＤ変換動作を行っているとき、ＡＤ変換器ＡＤＣ１はサンプリング動作を行う。ＡＤ変換器ＡＤＣ１はサンプリング動作に続けてＡＤ変換動作を行う。サンプリング動作（図３における期間Ｔ１）において、ＡＤ変換器ＡＤＣ１またはＡＤ変換器ＡＤＣ２の入力信号すなわち映像信号ＶＳＩＧに応じた電荷が複数のＤＡＣ容量Ｃ１Ｐ～Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの各々にサンプリングされる。ＡＤ変換動作（図３における期間Ｔ２から期間Ｔ１１）において、サンプリング動作により複数のＤＡＣ容量Ｃ１Ｐ～Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。上記以外の点については、図７に示す構成は、図１に示す構成と同様である。
　上記の動作において、ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の一方によるサンプリング動作と、ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の他方によるＡＤ変換動作とが並列して行われる。このため、図１に示すように１つのＡＤ変換器ＡＤＣがＡＤ変換を行う場合と比較して、イメージセンサＩＭＧｃは、より高速にＡＤ変換を行うことができる。
　（第２の実施形態）
　図８を用いて、本発明の第２の実施形態のＡＤ変換器ＡＤＣａの構成について説明する。図８は、ＡＤ変換器ＡＤＣａの構成を示している。図８に示す構成について、図２に示す構成と異なる点を説明する。図８において、便宜のため、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの内部の構成は省略されている。
　ＡＤ変換器ＡＤＣａは、第１の実施形態のＡＤ変換器ＡＤＣを構成する各ブロックに加え、同相信号生成回路ＣＭ＿ＧＥＮ（基準電位生成回路）と、クリップ回路ＣＬＩＰとを有する。第１の実施形態のＡＤ変換器ＡＤＣにおける比較回路ＣＭＰと制御回路ＳＡＲＬＯＧＩＣとはそれぞれ、比較回路ＣＭＰａと制御回路ＳＡＲＬＯＧＩＣａとに変更される。
　同相信号生成回路ＣＭ＿ＧＥＮは、容量ＣＡＰと、容量ＣＡＮと、スイッチＳＷＡＰと、スイッチＳＷＡＮと、バッファ回路ＢＵＦとを有する。
　容量ＣＡＰおよび容量ＣＡＮは、第１の端子と第２の端子とを有する。容量ＣＡＰおよび容量ＣＡＮの第１の端子は、グランドＧＮＤに接続されている。容量ＣＡＰの第２の端子は、スイッチＳＷＡＰに接続されている。容量ＣＡＮの第２の端子は、スイッチＳＷＡＮに接続されている。容量ＣＡＰおよび容量ＣＡＮの容量値は、同一（ＣＣＭ）である。
　スイッチＳＷＡＰは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷＡＰの第１の端子Ｓ１は、ノードＶＳＰに接続されている。スイッチＳＷＡＰの第２の端子Ｓ２は、バッファ回路ＢＵＦに接続されている。スイッチＳＷＡＰの第３の端子Ｄは、容量ＣＡＰの第２の端子に接続されている。スイッチＳＷＡＰの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷＡＰが第１の状態であるとき、スイッチＳＷＡＰの第１の端子Ｓ１とスイッチＳＷＡＰの第３の端子Ｄとが電気的に接続される。このとき、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧが容量ＣＡＰに入力される。スイッチＳＷＡＰが第２の状態であるとき、スイッチＳＷＡＰの第２の端子Ｓ２とスイッチＳＷＡＰの第３の端子Ｄとが電気的に接続される。このとき、容量ＣＡＰに保持された映像信号ＶＳＩＧの電圧がバッファ回路ＢＵＦに出力される。スイッチＳＷＡＰの状態は、制御信号ＣＭ＿ＥＮによって制御される。制御信号ＣＭ＿ＥＮが“Ｈ”である場合、スイッチＳＷＡＰは第１の状態である。制御信号ＣＭ＿ＥＮが“Ｌ”である場合、スイッチＳＷＡＰは第２の状態である。
　スイッチＳＷＡＮは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷＡＮの第１の端子Ｓ１は、ノードＶＳＮに接続されている。スイッチＳＷＡＮの第２の端子Ｓ２は、バッファ回路ＢＵＦに接続されている。スイッチＳＷＡＮの第３の端子Ｄは、容量ＣＡＮの第２の端子に接続されている。スイッチＳＷＡＮの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷＡＮが第１の状態であるとき、スイッチＳＷＡＮの第１の端子Ｓ１とスイッチＳＷＡＮの第３の端子Ｄとが電気的に接続される。このとき、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴが容量ＣＡＮに入力される。スイッチＳＷＡＮが第２の状態であるとき、スイッチＳＷＡＮの第２の端子Ｓ２とスイッチＳＷＡＮの第３の端子Ｄとが電気的に接続される。このとき、容量ＣＡＮに保持されたオフセット信号ＶＯＦＳＴの電圧がバッファ回路ＢＵＦに出力される。スイッチＳＷＡＮの状態は、制御信号ＣＭ＿ＥＮによって制御される。制御信号ＣＭ＿ＥＮが“Ｈ”である場合、スイッチＳＷＡＮは第１の状態である。制御信号ＣＭ＿ＥＮが“Ｌ”である場合、スイッチＳＷＡＮは第２の状態である。
　バッファ回路ＢＵＦは、入力端子と出力端子とを有する。バッファ回路ＢＵＦの入力端子は、スイッチＳＷＡＰの第２の端子Ｓ２およびスイッチＳＷＡＮの第２の端子Ｓ２に接続されている。バッファ回路ＢＵＦの出力端子は、クランプスイッチＳＷＣＬＰの第１の端子およびクランプスイッチＳＷＣＬＮの第１の端子に接続されている。バッファ回路ＢＵＦは、入力端子に入力された信号を同相信号ＶＣＭとして出力する。
　上記の構成により、同相信号生成回路ＣＭ＿ＧＥＮは、中間電位を検出し、かつ検出された中間電位をＤＡＣ回路ＣＤＡＣＰのノードＶＩＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに基準電位（同相信号ＶＣＭ）として出力する。中間電位は、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間である。
　ＡＤ変換器ＡＤＣａは、低耐圧トランジスタ（第１のトランジスタ）と高耐圧トランジスタ（第２のトランジスタ）との両方で構成されている。低耐圧トランジスタは、高耐圧トランジスタに比べて最大定格電圧が低い代わりに微細加工が可能である。低耐圧トランジスタは、トランジスタ形成時における寄生容量が高耐圧トランジスタに比べて小さいという特徴を有する。
　比較回路ＣＭＰａおよび制御回路ＳＡＲＬＯＧＩＣａの少なくとも１つは、少なくとも１つの第１のトランジスタを含む。ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路の少なくとも１つは、少なくとも１つの第２のトランジスタを含む。第１のトランジスタの耐圧は、第２のトランジスタの耐圧よりも低い。ＡＤ変換器ＡＤＣは、クリップ回路ＣＬＩＰを有する。クリップ回路ＣＬＩＰは、ノードＶＳＰおよびノードＶＳＮの少なくとも１つに接続され、かつＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮに入力される電圧を、当該電圧が第１のトランジスタの定格電圧の範囲内となるように制御する。
　例えば、ＤＡＣ回路ＣＤＡＣＰにおいて、スイッチＳＷ＿ＳＭＰＬＰは、第２のトランジスタである。例えば、ＤＡＣ回路ＣＤＡＣＮにおいて、スイッチＳＷ＿ＳＭＰＬＮは、第２のトランジスタである。
　クリップ回路ＣＬＩＰは、過大電圧または過小電圧がＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮに入力されないようにするための保護回路である。過大電圧は、第１のトランジスタの最大定格電圧以上の電圧である。過小電圧は、第１のトランジスタの最小定格電圧以下の電圧である。過大電圧または過小電圧が映像信号生成回路ＳＩＧ＿ＧＥＮから入力された場合、クリップ回路ＣＬＩＰは、入力された電圧を所定のクリップ電圧に固定する。これによって、比較回路ＣＭＰａおよび制御回路ＳＡＲＬＯＧＩＣａの少なくとも１つが有する低耐圧トランジスタへの過大電圧または過小電圧の入力が回避される。クリップ回路ＣＬＩＰの機能により、ノードＶＩＰの電圧ＶＩＰは、式（１３）が示す範囲に制御され、かつノードＶＩＮの電圧ＶＩＮは、式（１４）が示す範囲に制御される。式（１３）および式（１４）において、ＶＳＳ＿ＭＩＮは、低耐圧プロセスで製造されたトランジスタに入力可能な最小定格電圧である。ＶＤＤ＿ＭＡＸは、低耐圧プロセスで製造されたトランジスタに入力可能な最大定格電圧である。
　ＶＳＳ＿ＭＩＮ＜ＶＩＰ＜ＶＤＤ＿ＭＡＸ　　・・・（１３）
　ＶＳＳ＿ＭＩＮ＜ＶＩＮ＜ＶＤＤ＿ＭＡＸ　　・・・（１４）
　上記以外の点については、図８に示す構成は、図２に示す構成と同様である。
　図９を用いてＡＤ変換器ＡＤＣａの動作について説明する。図９は、ＡＤ変換器ＡＤＣａの動作に関する信号を示している。図９において、制御信号ＣＭ＿ＥＮと、制御信号ＳＭＰＬＰと、制御信号ＳＭＰＬＮと、制御信号ＣＬＰと、制御信号ＣＢと、制御信号ＲＥＦ＿ＥＮとが示されている。図９において、デジタル信号Ｄ［８：１］と、デジタル信号／Ｄ［８：１］とが１６進数で示されている。図９において、ノードＶＡと、ノードＶＢと、ノードＶＳＰと、ノードＶＳＮと、ノードＶＩＰと、ノードＶＩＮとの各々の電位が示されている。ノードＶＡは、容量ＣＡＰの第２の端子とスイッチＳＷＡＰの第３の端子Ｄとが接続されたノードである。ノードＶＢは、容量ＣＡＮの第２の端子とスイッチＳＷＡＮの第３の端子Ｄとが接続されたノードである。図９において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
　図３において、期間Ｔ０～Ｔ１２および期間Ｔ１２ａにおける動作が示されている。期間Ｔ０～Ｔ１２における動作が基本シーケンスである。ＡＤ変換器ＡＤＣａは、サンプリングされた信号のＡＤ変換動作毎に基本シーケンスを繰り返す。期間Ｔ１２ａは、１サンプル前のＡＤ変換が終了する期間である。期間Ｔ１２ａにおける動作は、期間Ｔ１２における動作と等価である。
　期間Ｔ０は、外部から入力される信号の同相入力電圧を検出するための期間である。期間Ｔ０において、制御信号ＣＭ＿ＥＮが“Ｈ”になることにより、スイッチＳＷＡＰおよびスイッチＳＷＡＮの第１の端子Ｓ１と第３の端子Ｄとが接続される。これによって、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴがサンプリングされる。期間Ｔ０において、映像信号ＶＳＩＧに基づく電荷が容量ＣＡＰに保持され、かつオフセット信号ＶＯＦＳＴに基づく電荷が容量ＣＡＮに保持される。容量ＣＡＰに保持される電荷ＱＡは、式（１５）により示される。容量ＣＡＮに保持される電荷ＱＢは、式（１６）により示される。
　ＱＡ＝ＣＣＭ・ＶＳＩＧ　　・・・（１５）
　ＱＢ＝ＣＣＭ・ＶＯＦＳＴ　　・・・（１６）
　期間Ｔ１は、ＡＤ変換器ＡＤＣａに入力される信号をサンプリングするための期間である。期間Ｔ１において、制御信号ＣＭ＿ＥＮが“Ｌ”になることにより、スイッチＳＷＡＰおよびスイッチＳＷＡＮの第２の端子Ｓ２と第３の端子Ｄとが接続される。このため、容量ＣＡＰおよび容量ＣＡＮはバッファ回路ＢＵＦに接続される。電荷ＱＡおよび電荷ＱＢは保存されるので、バッファ回路ＢＵＦの入力端子に現れる電圧Ｖは、式（１７）により示される。
　Ｖ＝（ＱＡ＋ＱＢ）／（２・ＣＣＭ）＝（ＶＳＩＧ＋ＶＯＦＳＴ）／２　　・・・（１７）
　したがって、同相信号生成回路ＣＭ＿ＧＥＮは、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間の電位を同相信号ＶＣＭとして出力する。同相信号ＶＣＭの電位ＶＣＭは、式（１８）により示される。
　ＶＣＭ＝（ＶＳＩＧ＋ＶＯＦＳＴ）／２　　・・・（１８）
　期間Ｔ１において、スイッチＳＷ１Ｐ～ＳＷ８ＰおよびスイッチＳＷ１Ｎ～ＳＷ８Ｎの第１の端子Ｓ１と第３の端子Ｄとが接続される。期間Ｔ１において、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオンになる。この動作は、第１の実施形態において説明した動作と同様である。
　期間Ｔ１において、映像信号ＶＳＩＧおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐに保持され、かつオフセット信号ＶＯＦＳＴおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎに保持される。ＤＡＣ容量Ｃ１Ｐ～Ｃ８Ｐに保持される電荷ＱＰは式（７）により示される。ＤＡＣ容量Ｃ１Ｎ～Ｃ８Ｎにより保持される電荷ＱＮは式（８）により示される。式（７）および式（８）を再度示す。
　ＱＰ＝Ｃ（ＶＳＩＧ－ＶＣＭ）　　・・・（７）
　ＱＮ＝Ｃ（ＶＯＦＳＴ－ＶＣＭ）　　・・・（８）
　期間Ｔ２は、ＡＤ変換器ＡＤＣａに入力されたシングルエンド信号を全差動信号に変換するための期間である。この変換は、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオフになった後、クローバースイッチＳＷ＿ＣＢがオンになることによって実現される。この動作は、第１の実施形態において説明した動作と同様である。ノードＶＩＰの電位は式（９）により示され、かつノードＶＩＮの電位は式（１０）により示される。式（９）および式（１０）を再度示す。
　ＶＩＰ＝ＶＣＭ－（１／２）（ＶＳＩＧ－ＶＯＦＳＴ）　　・・・（９）
　ＶＩＮ＝ＶＣＭ＋（１／２）（ＶＳＩＧ－ＶＯＦＳＴ）　　・・・（１０）
　期間Ｔ３において、クローバースイッチＳＷ＿ＣＢはオフになり、かつ基準信号入力スイッチＳＷ＿ＲＥＦＰおよび基準信号入力スイッチＳＷ＿ＲＥＦＮがオンになる。この動作は、第１の実施形態において説明した動作と同様である。ノードＶＩＰの電位は式（１１）により示され、かつノードＶＩＮの電位は式（１２）により示される。式（１１）および式（１２）を再度示す。
　ＶＩＰ＝－ＶＳＩＧ＋ＶＣＭ＋（１／２）ＶＲＥＦ　　・・・（１１）
　ＶＩＮ＝－ＶＯＦＳＴ＋ＶＣＭ＋（１／２）ＶＲＥＦ　　・・・（１２）
　式（１１）および式（１２）に式（１８）を代入することにより、式（１１）および式（１２）はそれぞれ式（１９）および式（２０）になる。式（１９）および式（２０）が示すように、映像信号ＶＳＩＧは、基準電圧（１／２）ＶＲＥＦを中心とする全差動信号に変換される。
　ＶＩＰ＝－（１／２）（ＶＳＩＧ－ＶＯＦＳＴ）＋（１／２）ＶＲＥＦ　　・・（１９）
　ＶＩＮ＝＋（１／２）（ＶＳＩＧ－ＶＯＦＳＴ）＋（１／２）ＶＲＥＦ　　・・・（２０）
　第１の実施形態のＡＤ変換器ＡＤＣにおいて、同相信号ＶＣＭの電位が一定である場合、比較器ＣＭＰに入力される信号の同相入力電圧（ノードＶＩＰおよびノードＶＩＮの中間電圧）は、式（１１）および式（１２）が示すように、入力される映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴの大きさに応じてばらつく。即ち、式（１１）および式（１２）より導かれるノードＶＩＰおよびノードＶＩＮの中間電圧は、式（２１）により示される。
　（ＶＩＰ＋ＶＩＮ）／２＝［｛－ＶＳＩＧ＋ＶＣＭ＋（１／２）ＶＲＥＦ｝＋｛－ＶＯＦＳＴ＋ＶＣＭ＋（１／２）ＶＲＥＦ｝］／２＝（－１／２）・（ＶＳＩＧ＋ＶＯＦＳＴ）＋ＶＣＭ＋（１／２）ＶＲＥＦ　　・・・（２１）
　ＶＣＭとＶＲＥＦとが一定である場合、中間電圧（ＶＩＰ＋ＶＩＮ）／２は、（－１／２）・（ＶＳＩＧ＋ＶＯＦＳＴ）だけばらつく。図３の期間Ｔ３において、基準信号ＶＲＥＦがＡＤ変換器ＡＤＣに入力されることにより、ノードＶＩＰおよびノードＶＩＮの電位が上側にシフトする例が示されている。ノードＶＩＰおよびノードＶＩＮの電位がばらつく場合、比較回路ＣＭＰが処理できる入力電圧の範囲は、同相信号ＶＣＭのばらつきを考慮して設定される必要がある。つまり、比較回路ＣＭＰが処理できる入力電圧の範囲は、より広い範囲に設定される必要がある。このため、比較回路ＣＭＰの電源電圧がより高くなる。
　第２の実施形態のＡＤ変換器ＡＤＣａにおいて、比較器ＣＭＰに入力される信号の同相入力電圧（ノードＶＩＰおよびノードＶＩＮの中間電圧）は、式（１９）および式（２０）が示すように、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴの電位に関わらず、（１／２）ＶＲＥＦで一定となる。式（１９）および式（２０）から（ＶＩＰ＋ＶＩＮ）／２は、（１／２）ＶＲＥＦとなる。したがって、第２の実施形態の比較回路ＣＭＰａが信号処理できる入力電圧の範囲を、第１の実施形態の比較回路ＣＭＰが信号処理できる入力電圧の範囲よりも狭く設定できる。つまり、比較回路ＣＭＰａの電源電圧をより低く設定できるので、比較回路ＣＭＰａの消費電力が低減される。
　期間Ｔ４から期間Ｔ１２は、ＡＤ変換器のＭＳＢからＬＳＢの比較期間に対応する。これらの期間におけるＡＤ変換器ＡＤＣａの動作は、第１の実施形態のＡＤ変換器ＡＤＣの動作と同様であるため、その説明を省略する。
　ＡＤ変換器ＡＤＣａは、クリップ回路ＣＬＩＰを有していなくてもよい。図２に示すＡＤ変換器ＡＤＣが低耐圧トランジスタおよび高耐圧トランジスタで構成されている場合、ＡＤ変換器ＡＤＣはクリップ回路ＣＬＩＰを有してもよい。
　ＡＤ変換器ＡＤＣａは、イメージセンサＩＭＧ（図１）、イメージセンサＩＭＧａ（図５）、およびイメージセンサＩＭＧｂ（図６）においてＡＤ変換器ＡＤＣの代わりに適用できる。ＡＤ変換器ＡＤＣａは、イメージセンサＩＭＧｃ（図７）においてＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の代わりに適用できる。
　第２の実施形態のＡＤ変換器ＡＤＣａにおいて、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間電位を同相信号ＶＣＭとして、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮに入力される映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴのサンプリングが行われる。このため、クローバースイッチＳＷ＿ＣＢがオンになることにより得られる全差動信号の中間電圧（比較器ＣＭＰの同相入力電圧）は、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴの電位に関わらず、（１／２）ＶＲＥＦの値で一定になる。この結果、低電圧で動作するＡＤ変換器ＡＤＣａが、振幅の大きな映像信号ＶＳＩＧを処理することができる。
　デジタル回路の消費電力Ｐは、式（２１）により示される。式（２１）において、ｆは、デジタル回路の動作周波数である。ＣＰは、デジタル回路の寄生容量および負荷容量である。ＶＤＤは、デジタル回路の電源電圧である。式（２１）が示すように、デジタル回路の消費電力Ｐは、デジタル回路の電源電圧ＶＤＤの２乗に比例する。このため、振幅の大きな映像信号ＶＳＩＧを低電圧で処理できるＡＤ変換器ＡＤＣａは、低消費電力で動作することができる。
Ｐ∝ｆ・ＣＰ・ＶＤＤ ２　　・・・（２１）
　第２の実施形態のＡＤ変換器ＡＤＣａにおいて、クリップ回路ＣＬＩＰの機能により、高耐圧トランジスタで構成される回路から出力される過大電圧または過小電圧による低耐圧トランジスタの破壊が回避される。低耐圧トランジスタで構成される回路は低電圧で動作することができる。低耐圧トランジスタで構成される回路は、微細加工により形成されているため、その回路の寄生容量ＣＰは小さい。このため、その回路の消費電力が低減される。したがって、ＡＤ変換器ＡＤＣａの消費電力が低減される。
　（第２の実施形態の変形例）
　図１０を用いて、第２の実施形態の変形例のＡＤ変換器ＡＤＣｂの全体構成について説明する。図１０は、ＡＤ変換器ＡＤＣｂの構成を示している。図１０に示す構成について、図８に示す構成と異なる点を説明する。図１０において、便宜のため、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの内部の構成は省略されている。
　ＡＤ変換器ＡＤＣｂにおいて、ＡＤ変換器ＡＤＣａにおける同相信号生成回路ＣＭ＿ＧＥＮは同相信号生成回路ＣＭ＿ＧＥＮａに変更される。同相信号生成回路ＣＭ＿ＧＥＮａは、抵抗器ＲＡＰと、抵抗器ＲＡＮと、バッファ回路ＢＵＦとを有する。
　抵抗器ＲＡＰおよび抵抗器ＲＡＮは、第１の端子と第２の端子とを有する。抵抗器ＲＡＰの第１の端子は、ノードＶＳＰに接続されている。抵抗器ＲＡＮの第１の端子は、ノードＶＳＮに接続されている。抵抗器ＲＡＰおよび抵抗器ＲＡＮの第２の端子は、バッファ回路ＢＵＦの入力端子に接続されている。抵抗器ＲＡＰおよび抵抗器ＲＡＮの抵抗値は、同一である。バッファ回路ＢＵＦは、図８に示す同相信号生成回路ＣＭ＿ＧＥＮにおけるバッファ回路ＢＵＦと同一である。
　上記の構成により、同相信号生成回路ＣＭ＿ＧＥＮａは、中間電位を検出し、かつ検出された中間電位をＤＡＣ回路ＣＤＡＣＰのノードＶＩＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに基準電位（同相信号ＶＣＭ）として出力する。中間電位は、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間である。
　上記以外の点については、図１０に示す構成は、図８に示す構成と同様である。
　映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧがノードＶＳＰに入力され、かつオフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴがノードＶＳＮに入力されたとき、同相信号生成回路ＣＭ＿ＧＥＮａは、同相信号ＶＣＭを出力する。同相信号生成回路ＣＭ＿ＧＥＮａが同相信号ＶＣＭを生成するための、図９における期間Ｔ０の動作は不要である。このため、ＡＤ変換器ＡＤＣｂは、図９に示すタイミングチャートから、期間Ｔ０の部分を取り除いたシーケンスにしたがって、ＡＤ変換を行うことができる。
　ＡＤ変換器ＡＤＣｂは、クリップ回路ＣＬＩＰを有していなくてもよい。ＡＤ変換器ＡＤＣｂは、イメージセンサＩＭＧ（図１）、イメージセンサＩＭＧａ（図５）、およびイメージセンサＩＭＧｂ（図６）においてＡＤ変換器ＡＤＣの代わりに適用できる。ＡＤ変換器ＡＤＣｂは、イメージセンサＩＭＧｃ（図７）においてＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の代わりに適用できる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、ＡＤ変換器およびイメージセンサは、チップ面積を小さくすることができる。
　ＩＭＧ，ＩＭＧａ，ＩＭＧｂ，ＩＭＧｃ　イメージセンサ
　ＰＩＸ　撮像部
　Ｐ　画素
　ＴＧ　タイミングジェネレータ
　ＣＯＬＳ　列処理部
　ＣＯＬ　列回路
　ＡＤＣ，ＡＤＣａ，ＡＤＣｂ，ＡＤＣ１，ＡＤＣ２　ＡＤ変換器
　ＣＤＡＣＰ，ＣＤＡＣＮ　ＤＡＣ回路
　ＣＭＰ，ＣＭＰａ　比較回路
　ＳＡＲＬＯＧＩＣ，ＳＡＲＬＯＧＩＣａ　制御回路
　ＳＷ＿ＣＢ　クローバースイッチ
　ＲＥＦ＿ＧＥＮ　基準信号生成回路
　ＯＦＳＴ＿ＧＥＮ　オフセット信号生成回路
　ＣＭ＿ＧＥＮ，ＣＭ＿ＧＥＮａ　同相信号生成回路
　ＣＬＩＰ　クリップ回路

Claims (7)

  1. 　容量値が重み付けされた複数の第１のキャパシタを有する第１のＤＡＣ回路と、
    　容量値が重み付けされた複数の第２のキャパシタを有する第２のＤＡＣ回路と、
    　前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する比較回路と、
    　前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する制御回路と、
    　前記第１のＤＡＣ回路の第１の入力ノードと前記第２のＤＡＣ回路の第２の入力ノードとの接続のオンおよびオフを制御する制御スイッチと、
    　を有するＡＤ変換器。
  2. 　前記比較回路および前記制御回路の少なくとも１つは、少なくとも１つの第１のトランジスタを含み、
    　前記第１のＤＡＣ回路および前記第２のＤＡＣ回路の少なくとも１つは、少なくとも１つの第２のトランジスタを含み、
    　前記第１のトランジスタの耐圧は、前記第２のトランジスタの耐圧よりも低く、
    　前記ＡＤ変換器は、クリップ回路をさらに有し、
    　前記クリップ回路は、前記第１の入力ノードおよび前記第２の入力ノードの少なくとも１つに接続され、かつ前記第１のＤＡＣ回路および前記第２のＤＡＣ回路に入力される電圧を、当該電圧が前記第１のトランジスタの定格電圧の範囲内となるように制御する
    　請求項１に記載のＡＤ変換器。
  3. 　映像信号生成回路が前記第１のＤＡＣ回路の第１の入力ノードおよび前記第２のＤＡＣ回路の第２の入力ノードのいずれか１つに接続され、前記映像信号生成回路は、映像信号を生成し、
    　オフセット信号生成回路が、前記第１の入力ノードおよび前記第２の入力ノードのうち前記映像信号生成回路が接続されたノードと異なるノードに接続され、前記オフセット信号生成回路は、オフセット信号を生成し、
    　前記ＡＤ変換器は、基準電位生成回路をさらに有し、
    　前記基準電位生成回路は、中間電位を検出し、かつ検出された前記中間電位を前記第１の出力ノードおよび前記第２の出力ノードに基準電位として出力し、前記中間電位は、前記映像信号の電位と前記オフセット信号の電位との中間である
    　請求項１に記載のＡＤ変換器。
  4. 　前記オフセット信号の電位は、前記映像信号の電位の大きさに応じて変更可能である
    　請求項３に記載のＡＤ変換器。
  5. 　基準信号生成回路が前記第１の入力ノードおよび前記第２の入力ノードに接続され、前記基準信号生成回路は、基準信号を生成し、
    　前記基準信号の電位は、前記映像信号の電位の大きさに応じて変更可能である
    　請求項３または請求項４に記載のＡＤ変換器。
  6. 　請求項１に記載のＡＤ変換器と、
    　映像信号を生成する映像信号生成回路と、
    　を有し、
    　前記映像信号生成回路は、
    　行列状に配置された複数の画素と、
    　前記複数の画素の列毎に配置された複数の列回路と、
    　を有し、
    　前記複数の前記列回路の各々に対応して１つの前記ＡＤ変換器が配置されている
    　イメージセンサ。
  7. 　請求項１に記載のＡＤ変換器と、
    　映像信号を生成する映像信号生成回路と、
    　を有し、
    　前記映像信号生成回路は、
    　行列状に配置された複数の画素と、
    　前記複数の画素の列毎に配置された複数の列回路と、
    　を有し、
    　複数のサブグループの各々に対応して１つの前記ＡＤ変換器が配置され、または前記複数の列回路に対応して１つの前記ＡＤ変換器が配置され、前記サブグループは、前記複数の列回路のうち２つ以上を含む
    　イメージセンサ。
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