JPWO2017158677A1 - Ａｄ変換器およびイメージセンサ - Google Patents

Ａｄ変換器およびイメージセンサ Download PDF

Info

Publication number
JPWO2017158677A1
JPWO2017158677A1 JP2018505066A JP2018505066A JPWO2017158677A1 JP WO2017158677 A1 JPWO2017158677 A1 JP WO2017158677A1 JP 2018505066 A JP2018505066 A JP 2018505066A JP 2018505066 A JP2018505066 A JP 2018505066A JP WO2017158677 A1 JPWO2017158677 A1 JP WO2017158677A1
Authority
JP
Japan
Prior art keywords
circuit
node
converter
dac
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018505066A
Other languages
English (en)
Inventor
雅人 大澤
雅人 大澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Publication of JPWO2017158677A1 publication Critical patent/JPWO2017158677A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
    • H03M1/182—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the reference levels of the analogue/digital converter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

ＡＤ変換器は、第１のＤＡＣ回路と、第２のＤＡＣ回路と、比較回路と、制御回路と、制御スイッチとを有する。前記比較回路は、前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する。前記制御スイッチは、前記第１のＤＡＣ回路の第１の入力ノードと前記第２のＤＡＣ回路の第２の入力ノードとの接続のオンおよびオフを制御する。

Description

本発明は、ＡＤ変換器およびイメージセンサに関する。
全差動型のＡＤ変換器を有する従来技術のＣＭＯＳイメージセンサが特許文献１に開示されている。このＣＭＯＳイメージセンサは、ピクセルアレー、列信号保持回路、マルチプレクサ、ゲインブロック、およびＡＤＣ等を有する。ゲインブロックは、列信号保持回路に保持されたシングルエンド信号を全差動信号に変換し、かつピクセルアレーから出力された信号を増幅する。ゲインブロックは、全差動型のＡＤ変換器のサンプリング容量を駆動する。
米国特許第７０６８３１９号明細書
しかしながら、従来技術のＣＭＯＳイメージセンサにおけるゲインブロックにはオペアンプ、帰還容量、およびサンプリング容量が必要である。このため、チップ面積が増大する。
本発明は、チップ面積を小さくすることができるＡＤ変換器およびイメージセンサを提供することを目的とする。
本発明の第１の態様によれば、ＡＤ変換器は、第１のＤＡＣ回路と、第２のＤＡＣ回路と、比較回路と、制御回路と、制御スイッチとを有する。前記第１のＤＡＣ回路は、容量値が重み付けされた複数の第１のキャパシタを有する。前記第２のＤＡＣ回路は、容量値が重み付けされた複数の第２のキャパシタを有する。前記比較回路は、前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する。前記制御スイッチは、前記第１のＤＡＣ回路の第１の入力ノードと前記第２のＤＡＣ回路の第２の入力ノードとの接続のオンおよびオフを制御する。
本発明の第２の態様によれば、第１の態様において、前記比較回路および前記制御回路の少なくとも１つは、少なくとも１つの第１のトランジスタを含んでもよい。前記第１のＤＡＣ回路および前記第２のＤＡＣ回路の少なくとも１つは、少なくとも１つの第２のトランジスタを含んでもよい。前記第１のトランジスタの耐圧は、前記第２のトランジスタの耐圧よりも低くてもよい。前記ＡＤ変換器は、クリップ回路をさらに有してもよい。前記クリップ回路は、前記第１の入力ノードおよび前記第２の入力ノードの少なくとも１つに接続され、かつ前記第１のＤＡＣ回路および前記第２のＤＡＣ回路に入力される電圧を、当該電圧が前記第１のトランジスタの定格電圧の範囲内となるように制御してもよい。
本発明の第３の態様によれば、第１の態様において、映像信号生成回路が前記第１のＤＡＣ回路の第１の入力ノードおよび前記第２のＤＡＣ回路の第２の入力ノードのいずれか１つに接続されてもよい。前記映像信号生成回路は、映像信号を生成する。オフセット信号生成回路が、前記第１の入力ノードおよび前記第２の入力ノードのうち前記映像信号生成回路が接続されたノードと異なるノードに接続されてもよい。前記オフセット信号生成回路は、オフセット信号を生成する。前記ＡＤ変換器は、基準電位生成回路をさらに有してもよい。前記基準電位生成回路は、中間電位を検出し、かつ検出された前記中間電位を前記第１の出力ノードおよび前記第２の出力ノードに基準電位として出力してもよい。前記中間電位は、前記映像信号の電位と前記オフセット信号の電位との中間であってもよい。
本発明の第４の態様によれば、第３の態様において、前記オフセット信号の電位は、前記映像信号の電位の大きさに応じて変更可能であってもよい。
本発明の第５の態様によれば、第３または第４の態様において、基準信号生成回路が前記第１の入力ノードおよび前記第２の入力ノードに接続されてもよい。前記基準信号生成回路は、基準信号を生成する。前記基準信号の電位は、前記映像信号の電位の大きさに応じて変更可能であってもよい。
本発明の第６の態様によれば、イメージセンサは、前記ＡＤ変換器と、映像信号を生成する映像信号生成回路とを有してもよい。前記映像信号生成回路は、複数の画素と、複数の列回路とを有してもよい。前記複数の画素は、行列状に配置されてもよい。前記複数の列回路は、前記複数の画素の列毎に配置されてもよい。前記複数の前記列回路の各々に対応して１つの前記ＡＤ変換器が配置されてもよい。
本発明の第７の態様によれば、イメージセンサは、前記ＡＤ変換器と、映像信号を生成する映像信号生成回路とを有してもよい。前記映像信号生成回路は、複数の画素と、複数の列回路とを有してもよい。前記複数の画素は、行列状に配置されてもよい。前記複数の列回路は、前記複数の画素の列毎に配置されてもよい。複数のサブグループの各々に対応して１つの前記ＡＤ変換器が配置され、または前記複数の列回路に対応して１つの前記ＡＤ変換器が配置されてもよい。前記サブグループは、前記複数の列回路のうち２つ以上を含んでもよい。
上記の各態様によれば、ＡＤ変換器およびイメージセンサは、チップ面積を小さくすることができる。
本発明の第１の実施形態のイメージセンサの全体構成を示すブロック図である。 本発明の第１の実施形態のＡＤ変換器の構成を示す回路図である。 本発明の第１の実施形態のＡＤ変換器の動作を示すタイミングチャートである。 本発明の第１の実施形態における映像信号とＡＤ変換器のフルスケールとを示すグラフである。 本発明の第１の実施形態の第１の変形例のイメージセンサの全体構成を示すブロック図である。 本発明の第１の実施形態の第２の変形例のイメージセンサの全体構成を示すブロック図である。 本発明の第１の実施形態の第３の変形例のイメージセンサの全体構成を示すブロック図である。 本発明の第２の実施形態のＡＤ変換器の構成を示す回路図である。 本発明の第２の実施形態のＡＤ変換器の動作を示すタイミングチャートである。 本発明の第２の実施形態の変形例のＡＤ変換器の構成を示す回路図である。
図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
図１を用いて、本発明の第１の実施形態のイメージセンサＩＭＧの全体構成について説明する。図１は、イメージセンサＩＭＧの全体構成を示している。図１に示すように、イメージセンサＩＭＧは、撮像部ＰＩＸと、タイミングジェネレータＴＧと、列処理部ＣＯＬＳと、ＡＤ変換器ＡＤＣとを有する。
撮像部ＰＩＸは、行列状に配置された複数の画素Ｐを有する。図１において、複数の画素Ｐの一部は省略されている。各画素Ｐが区別される場合、画素Ｐは行番号ｍおよび列番号ｎと一緒に記載される。ｍは１以上、ｎは２以上の任意の整数である。ｉ行ｊ列に配置された画素Ｐは、画素Ｐ［ｉ，ｊ］である。ｉは２以上かつｍ以下の整数である。ｊは２以上かつｎ以下の整数である。撮像部ＰＩＸは、ｍ×ｎ個の画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］を有する。ｎ本の垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞が列方向に配置されている。画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］は、列単位で垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続されている。つまり、ｊ列目の画素Ｐ［１，ｊ］〜Ｐ［ｍ，ｊ］は、垂直信号線ＶＬ＜ｊ＞に接続されている。画素Ｐは、各画素Ｐに入射した光に応じた電圧信号を列処理部ＣＯＬＳに出力する。画素Ｐは、フォトダイオードを有し、かつ画素Ｐに入射した光に応じた信号をフォトダイオードに蓄積する。画素Ｐは、フォトダイオードに蓄積された信号に基づく電圧信号を列処理部ＣＯＬＳに出力する。
列処理部ＣＯＬＳは、複数の画素Ｐの列毎に配置された複数の列回路ＣＯＬを有する。図１において、複数の列回路ＣＯＬの一部は省略されている。各列回路ＣＯＬが区別される場合、列回路ＣＯＬは列番号ｎと一緒に記載される。ｊ列に配置された列回路ＣＯＬは、列回路ＣＯＬ＜ｊ＞である。列処理部ＣＯＬＳは、ｎ個の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を有する。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞毎に配置されている。ｊ列目の列回路ＣＯＬ＜ｊ＞は、垂直信号線ＶＬ＜ｊ＞に接続されている。ｊ列目の画素Ｐ［１，ｊ］〜Ｐ［ｍ，ｊ］から出力された信号がｊ列目の列回路ＣＯＬ＜ｊ＞に入力される。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、水平信号線ＨＬを介してＡＤ変換器ＡＤＣに接続されている。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］から出力された電圧信号に含まれるリセットノイズ等をキャンセルする。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、映像信号ＶＳＩＧを生成し、かつ映像信号ＶＳＩＧをＡＤ変換器ＡＤＣに出力する。
ＡＤ変換器ＡＤＣは、水平信号線ＨＬに接続されている。ＡＤ変換器ＡＤＣは、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧ（アナログ信号）をデジタル信号に変換する。
タイミングジェネレータＴＧは、図示しない信号線により、撮像部ＰＩＸと、列処理部ＣＯＬＳと、ＡＤ変換器ＡＤＣとに接続されている。タイミングジェネレータＴＧは、イメージセンサＩＭＧの制御に必要な信号を各部に供給する。
映像信号ＶＳＩＧは、基準信号ＶＲＥＦを基準とする信号であり、かつ映像信号ＶＳＩＧの振幅はＶＰＩＸである。映像信号ＶＳＩＧは、式（１）により示される。映像信号ＶＳＩＧは、負の極性を有する。
ＶＳＩＧ＝ＶＲＥＦ−ＶＰＩＸ ・・・（１）
例えば、画素Ｐからの信号が最小レベル（黒レベル）である場合、映像信号ＶＳＩＧは、式（２）により示される。一方、画素Ｐからの信号が最大レベル（飽和レベル）である場合、映像信号ＶＳＩＧは、式（３）により示される。式（３）において、ＶＰＩＸ＿ＳＡＴは、ＶＰＩＸの飽和（最大）電圧である。
ＶＳＩＧ＝ＶＲＥＦ−０ ・・・（２）
ＶＳＩＧ＝ＶＲＥＦ−ＶＰＩＸ＿ＳＡＴ ・・・（３）
上記の例において、映像信号ＶＳＩＧは負の極性を有する。しかし、映像信号ＶＳＩＧは正の極性を有してもよい。
列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、映像信号ＶＳＩＧを生成する映像信号生成回路を構成する。図１において、複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に対応して１つのＡＤ変換器ＡＤＣが配置されている。つまり、複数の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、１つのＡＤ変換器ＡＤＣに電気的に接続されている。
画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］を駆動するために高い電圧（約３Ｖ）が必要である。このため、撮像部ＰＩＸは、高耐圧トランジスタで構成されている。画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］から出力される映像信号（約２．５Ｖ〜１．５Ｖ）を処理する必要があるために列処理部ＣＯＬＳも高耐圧トランジスタで構成されている。
上記のように、イメージセンサＩＭＧは、ＡＤ変換器ＡＤＣと、複数の画素Ｐと、複数の列回路ＣＯＬとを有する。複数の画素Ｐは、行列状に配置されている。複数の列回路ＣＯＬは、複数の画素Ｐの列毎に配置されている。複数の列回路ＣＯＬに対応して１つのＡＤ変換器ＡＤＣが配置されている。
図２を用いて、ＡＤ変換器ＡＤＣの構成について説明する。図２は、ＡＤ変換器ＡＤＣの構成を示している。
ＡＤ変換器ＡＤＣの概略構成について説明する。ＡＤ変換器ＡＤＣは、少なくとも、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路ＣＤＡＣＰ（第１のＤＡＣ回路）と、ＤＡＣ回路ＣＤＡＣＮ（第２のＤＡＣ回路）と、比較回路ＣＭＰと、制御回路ＳＡＲＬＯＧＩＣと、クローバースイッチＳＷ＿ＣＢ（制御スイッチ）とを有する。ＤＡＣ回路ＣＤＡＣＰは、容量値が重み付けされた複数のＤＡＣ容量Ｃ２Ｐ〜Ｃ８Ｐ（第１のキャパシタ）を有する。ＤＡＣ回路ＣＤＡＣＮは、容量値が重み付けされた複数のＤＡＣ容量Ｃ２Ｎ〜Ｃ８Ｎ（第２のキャパシタ）を有する。比較回路ＣＭＰは、ＤＡＣ回路ＣＤＡＣＰのノードＶＩＰ（第１の出力ノード）およびＤＡＣ回路ＣＤＡＣＮのノードＶＩＮ（第２の出力ノード）に接続され、かつノードＶＩＰおよびノードＶＩＮの電位を比較する。制御回路ＳＡＲＬＯＧＩＣは、比較回路ＣＭＰの比較結果に応じて、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮを制御する。クローバースイッチＳＷ＿ＣＢは、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰ（第１の入力ノード）とＤＡＣ回路ＣＤＡＣＮのノードＶＳＮ（第２の入力ノード）との接続のオンおよびオフを制御する。
ＡＤ変換器ＡＤＣの詳細な構成について説明する。図２に示すように、ＡＤ変換器ＡＤＣは、ＤＡＣ回路ＣＤＡＣＰと、ＤＡＣ回路ＣＤＡＣＮと、比較回路ＣＭＰと、制御回路ＳＡＲＬＯＧＩＣと、クローバースイッチＳＷ＿ＣＢと、基準信号生成回路ＲＥＦ＿ＧＥＮと、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮとを有する。
ＤＡＣ回路ＣＤＡＣＰは、ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐと、スイッチＳＷ１Ｐ〜ＳＷ８Ｐと、クランプスイッチＳＷＣＬＰと、サンプルスイッチＳＷ＿ＳＭＰＬＰと、基準信号入力スイッチＳＷ＿ＲＥＦＰとを有する。
サンプルスイッチＳＷ＿ＳＭＰＬＰは、第１の端子と第２の端子とを有する。サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子は、映像信号生成回路ＳＩＧ＿ＧＥＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＰの第２の端子は、ノードＶＳＰに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＰの状態は、オンとオフとの間で切り替わる。サンプルスイッチＳＷ＿ＳＭＰＬＰがオンであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子と第２の端子とが電気的に接続される。このとき、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧがノードＶＳＰに入力される。サンプルスイッチＳＷ＿ＳＭＰＬＰがオフであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子と第２の端子とが高インピーダンス状態になる。サンプルスイッチＳＷ＿ＳＭＰＬＰの状態は、制御信号ＳＭＰＬＰによって制御される。制御信号ＳＭＰＬＰが“Ｈ（Ｈｉｇｈ）”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＰはオンである。制御信号ＳＭＰＬＰが“Ｌ（Ｌｏｗ）”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＰはオフである。サンプルスイッチＳＷ＿ＳＭＰＬＰは、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧをサンプリングする。
スイッチＳＷ１Ｐ〜ＳＷ８Ｐは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第１の端子Ｓ１は、ノードＶＳＰに接続されている。スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第２の端子Ｓ２は、グランドＧＮＤに接続されている。スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第３の端子Ｄは、ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐに接続されている。スイッチＳＷ１Ｐ〜ＳＷ８Ｐの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷ１Ｐ〜ＳＷ８Ｐが第１の状態であるとき、スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第１の端子Ｓ１とスイッチＳＷ１Ｐ〜ＳＷ８Ｐの第３の端子Ｄとが電気的に接続される。このとき、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧがＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐに入力される。スイッチＳＷ１Ｐ〜ＳＷ８Ｐが第２の状態であるとき、スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第２の端子Ｓ２とスイッチＳＷ１Ｐ〜ＳＷ８Ｐの第３の端子Ｄとが電気的に接続される。スイッチＳＷ２Ｐ〜ＳＷ８Ｐの状態は、ＡＤ変換結果のビットＤ［２］〜Ｄ［８］によって制御される。ビットＤ［２］〜Ｄ［８］が“Ｈ”である場合、スイッチＳＷ２Ｐ〜ＳＷ８Ｐは第１の状態である。ビットＤ［２］〜Ｄ［８］が“Ｌ”である場合、スイッチＳＷ２Ｐ〜ＳＷ８Ｐは第２の状態である。スイッチＳＷ１Ｐには、常に“Ｈ”である制御信号が入力される。このため、スイッチＳＷ１Ｐは、第１の状態に保たれる。
ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐは、第１の端子と第２の端子とを有する。ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐの第１の端子は、スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第３の端子Ｄに接続されている。ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐの第２の端子は、ノードＶＩＰに接続されている。ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐは、サンプルスイッチＳＷ＿ＳＭＰＬＰによってサンプリングされた映像信号ＶＳＩＧを保持する。
クランプスイッチＳＷＣＬＰは、第１の端子と第２の端子とを有する。クランプスイッチＳＷＣＬＰの第１の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチＳＷＣＬＰの第２の端子は、ノードＶＩＰに接続されている。クランプスイッチＳＷＣＬＰの状態は、オンとオフとの間で切り替わる。クランプスイッチＳＷＣＬＰがオンであるとき、クランプスイッチＳＷＣＬＰの第１の端子と第２の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号ＶＣＭがノードＶＩＰに入力される。クランプスイッチＳＷＣＬＰがオフであるとき、クランプスイッチＳＷＣＬＰの第１の端子と第２の端子とが高インピーダンス状態になる。クランプスイッチＳＷＣＬＰの状態は、制御信号ＣＬＰによって制御される。制御信号ＣＬＰが“Ｈ”である場合、クランプスイッチＳＷＣＬＰはオンである。制御信号ＣＬＰが“Ｌ”である場合、クランプスイッチＳＷＣＬＰはオフである。クランプスイッチＳＷＣＬＰは、同相信号ＶＣＭをノードＶＩＰに入力する。
基準信号入力スイッチＳＷ＿ＲＥＦＰは、第１の端子と第２の端子とを有する。基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子は、基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＰの第２の端子は、ノードＶＳＰに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＰの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチＳＷ＿ＲＥＦＰがオンであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子と第２の端子とが電気的に接続される。このとき、基準信号生成回路ＲＥＦ＿ＧＥＮからの基準信号ＶＲＥＦがノードＶＳＰに入力される。基準信号入力スイッチＳＷ＿ＲＥＦＰがオフであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子と第２の端子とが高インピーダンス状態になる。基準信号入力スイッチＳＷ＿ＲＥＦＰの状態は、制御信号ＲＥＦ＿ＥＮによって制御される。制御信号ＲＥＦ＿ＥＮが“Ｈ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＰはオンである。制御信号ＲＥＦ＿ＥＮが“Ｌ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＰはオフである。基準信号入力スイッチＳＷ＿ＲＥＦＰは、基準信号ＶＲＥＦをノードＶＳＰに入力する。
ＤＡＣ回路ＣＤＡＣＮは、ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎと、スイッチＳＷ１Ｎ〜ＳＷ８Ｎと、クランプスイッチＳＷＣＬＮと、サンプルスイッチＳＷ＿ＳＭＰＬＮと、基準信号入力スイッチＳＷ＿ＲＥＦＮとを有する。
サンプルスイッチＳＷ＿ＳＭＰＬＮは、第１の端子と第２の端子とを有する。サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子は、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＮの第２の端子は、ノードＶＳＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＮの状態は、オンとオフとの間で切り替わる。サンプルスイッチＳＷ＿ＳＭＰＬＮがオンであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子と第２の端子とが電気的に接続される。このとき、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴがノードＶＳＮに入力される。サンプルスイッチＳＷ＿ＳＭＰＬＮがオフであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子と第２の端子とが高インピーダンス状態になる。サンプルスイッチＳＷ＿ＳＭＰＬＮの状態は、制御信号ＳＭＰＬＮによって制御される。制御信号ＳＭＰＬＮが“Ｈ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＮはオンである。制御信号ＳＭＰＬＮが“Ｌ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＮはオフである。サンプルスイッチＳＷ＿ＳＭＰＬＮは、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴをサンプリングする。
スイッチＳＷ１Ｎ〜ＳＷ８Ｎは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第１の端子Ｓ１は、ノードＶＳＮに接続されている。スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第２の端子Ｓ２は、グランドＧＮＤに接続されている。スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第３の端子Ｄは、ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎに接続されている。スイッチＳＷ１Ｎ〜ＳＷ８Ｎの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷ１Ｎ〜ＳＷ８Ｎが第１の状態であるとき、スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第１の端子Ｓ１とスイッチＳＷ１Ｎ〜ＳＷ８Ｎの第３の端子Ｄとが電気的に接続される。このとき、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴがＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎに入力される。スイッチＳＷ１Ｎ〜ＳＷ８Ｎが第２の状態であるとき、スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第２の端子Ｓ２とスイッチＳＷ１Ｎ〜ＳＷ８Ｎの第３の端子Ｄとが電気的に接続される。このとき、ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎに蓄積されている電荷が変化する。スイッチＳＷ２Ｎ〜ＳＷ８Ｎの状態は、ＡＤ変換結果のビット／Ｄ［２］〜／Ｄ［８］によって制御される。ビット／Ｄ［２］〜／Ｄ［８］が“Ｈ”である場合、スイッチＳＷ２Ｎ〜ＳＷ８Ｎは第１の状態である。ビット／Ｄ［２］〜／Ｄ［８］が“Ｌ”である場合、スイッチＳＷ２Ｎ〜ＳＷ８Ｎは第２の状態である。スイッチＳＷ１Ｎには、常に“Ｈ”である制御信号が入力される。このため、スイッチＳＷ１Ｎは、第１の状態に保たれる。
ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎは、第１の端子と第２の端子とを有する。ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの第１の端子は、スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第３の端子Ｄに接続されている。ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの第２の端子は、ノードＶＩＮに接続されている。ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎは、サンプルスイッチＳＷ＿ＳＭＰＬＮによってサンプリングされたオフセット信号ＶＯＦＳＴを保持する。
クランプスイッチＳＷＣＬＮは、第１の端子と第２の端子とを有する。クランプスイッチＳＷＣＬＮの第１の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチＳＷＣＬＮの第２の端子は、ノードＶＩＮに接続されている。クランプスイッチＳＷＣＬＮの状態は、オンとオフとの間で切り替わる。クランプスイッチＳＷＣＬＮがオンであるとき、クランプスイッチＳＷＣＬＮの第１の端子と第２の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号ＶＣＭがノードＶＩＮに入力される。クランプスイッチＳＷＣＬＮがオフであるとき、クランプスイッチＳＷＣＬＮの第１の端子と第２の端子とが高インピーダンス状態になる。クランプスイッチＳＷＣＬＮの状態は、制御信号ＣＬＰによって制御される。制御信号ＣＬＰが“Ｈ”である場合、クランプスイッチＳＷＣＬＮはオンである。制御信号ＣＬＰが“Ｌ”である場合、クランプスイッチＳＷＣＬＮはオフである。クランプスイッチＳＷＣＬＮは、同相信号ＶＣＭをノードＶＩＮに入力する。
基準信号入力スイッチＳＷ＿ＲＥＦＮは、第１の端子と第２の端子とを有する。基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子は、基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＮの第２の端子は、ノードＶＳＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＮの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチＳＷ＿ＲＥＦＮがオンであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子と第２の端子とが電気的に接続される。このとき、基準信号生成回路ＲＥＦ＿ＧＥＮからの基準信号ＶＲＥＦがノードＶＳＮに入力される。基準信号入力スイッチＳＷ＿ＲＥＦＮがオフであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子と第２の端子とが高インピーダンス状態になる。基準信号入力スイッチＳＷ＿ＲＥＦＮの状態は、制御信号ＲＥＦ＿ＥＮによって制御される。制御信号ＲＥＦ＿ＥＮが“Ｈ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＮはオンである。制御信号ＲＥＦ＿ＥＮが“Ｌ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＮはオフである。基準信号入力スイッチＳＷ＿ＲＥＦＮは、基準信号ＶＲＥＦをノードＶＳＮに入力する。
ＤＡＣ容量Ｃ２Ｐ〜Ｃ８ＰおよびＤＡＣ容量Ｃ２Ｎ〜Ｃ８Ｎの容量値は重み付けされている。説明の便宜のため、各ＤＡＣ容量の容量値は各ＤＡＣ容量の符号で表される。ＤＡＣ容量Ｃ２Ｐ〜Ｃ８ＰおよびＤＡＣ容量Ｃ２Ｎ〜Ｃ８Ｎの容量値は、式（４）により示される。
Ｃ８Ｐ＝Ｃ８Ｎ＝Ｃ／２１、Ｃ７Ｐ＝Ｃ７Ｎ＝Ｃ／２２、・・・Ｃ２Ｐ＝Ｃ２Ｎ＝Ｃ／２７ ・・・（４）
ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、ダミー容量としての性質を有する容量である。ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎの容量値は、式（５）により示される。
Ｃ１Ｐ＝Ｃ１Ｎ＝Ｃ／２７ ・・・（５）
ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの容量の合計値をＣにするために必要である。Ｃは、式（６）により示される。
Ｃ＝Ｃ／２１＋Ｃ／２２・・＋Ｃ／２７＋Ｃ／２７ ・・・（６）
ダミー容量としての性質を有するＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１ＮはＡＤ変換器ＡＤＣの構成に必須の要件ではない。しかし、ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、後述する説明を簡潔にするため、および実際の設計において高精度なＡＤ変換器を実現するためには必要な要素である。このため、本発明の各実施形態において、ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎを敢えて記載している。
ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮは、サンプリング動作とＡＤ変換動作とを行う。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＰに入力される映像信号ＶＳＩＧに応じた電荷がＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐの各々にサンプリングされる。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＮに入力されるオフセット信号ＶＯＦＳＴに応じた電荷がＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの各々にサンプリングされる。ＡＤ変換動作において、サンプリング動作によりＤＡＣ容量Ｃ１Ｐ〜Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。
サンプリング動作において、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰに入力された映像信号ＶＳＩＧの電位と、ＤＡＣ回路ＣＤＡＣＰのノードＶＩＰの電位すなわち同相信号ＶＣＭの電位との電位差に基づく電荷がＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐにサンプリングされる。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに入力されたオフセット信号ＶＯＦＳＴの電位と、ＤＡＣ回路ＣＤＡＣＮのノードＶＩＮの電位すなわち同相信号ＶＣＭの電位との電位差に基づく電荷がＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎにサンプリングされる。
映像信号生成回路ＳＩＧ＿ＧＥＮがＤＡＣ回路ＣＤＡＣＰのノードＶＳＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮのいずれか１つに接続される。映像信号生成回路ＳＩＧ＿ＧＥＮは、映像信号ＶＳＩＧを生成する。オフセット信号生成回路ＯＦＳＴ＿ＧＥＮが、ノードＶＳＰおよびノードＶＳＮのうち映像信号生成回路ＳＩＧ＿ＧＥＮが接続されたノードと異なるノードに接続される。オフセット信号生成回路ＯＦＳＴ＿ＧＥＮは、オフセット信号ＶＯＦＳＴを生成する。図２に示すＡＤ変換器ＡＤＣにおいて、映像信号生成回路ＳＩＧ＿ＧＥＮは、サンプルスイッチＳＷ＿ＳＭＰＬＰを介してノードＶＳＰに接続され、かつオフセット信号生成回路ＯＦＳＴ＿ＧＥＮは、サンプルスイッチＳＷ＿ＳＭＰＬＮを介してノードＶＳＮに接続される。
基準信号生成回路ＲＥＦ＿ＧＥＮがＤＡＣ回路ＣＤＡＣＰのノードＶＳＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに接続される。基準信号生成回路ＲＥＦ＿ＧＥＮは、基準信号ＶＲＥＦを生成する。
ＤＡＣ回路ＣＤＡＣＰは、映像信号生成回路ＳＩＧ＿ＧＥＮおよび基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。ＤＡＣ回路ＣＤＡＣＮは、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮおよび基準信号生成回路ＲＥＦ＿ＧＥＮに接続されている。映像信号生成回路ＳＩＧ＿ＧＥＮによって生成された映像信号ＶＳＩＧは、ノードＶＳＰに供給される。映像信号生成回路ＳＩＧ＿ＧＥＮは、図１に示す撮像部ＰＩＸと列処理部ＣＯＬＳとを有する。オフセット信号生成回路ＯＦＳＴ＿ＧＥＮによって生成されたオフセット信号ＶＯＦＳＴは、ノードＶＳＮに供給される。基準信号生成回路ＲＥＦ＿ＧＥＮによって生成された基準信号ＶＲＥＦはノードＶＳＰおよびノードＶＳＮに供給される。
クローバースイッチＳＷ＿ＣＢは、第１の端子と第２の端子とを有する。クローバースイッチＳＷ＿ＣＢの第１の端子は、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰに接続されている。クローバースイッチＳＷ＿ＣＢの第２の端子は、ＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに接続されている。クローバースイッチＳＷ＿ＣＢの状態は、オンとオフとの間で切り替わる。クローバースイッチＳＷ＿ＣＢがオンであるとき、クローバースイッチＳＷ＿ＣＢの第１の端子と第２の端子とが電気的に接続される。このとき、ノードＶＳＰおよびノードＶＳＮの電位の変化に応じてノードＶＩＰおよびノードＶＩＮに全差動信号が生成される。クローバースイッチＳＷ＿ＣＢがオフであるとき、クローバースイッチＳＷ＿ＣＢの第１の端子と第２の端子とが高インピーダンス状態になる。クローバースイッチＳＷ＿ＣＢの状態は、制御信号ＣＢによって制御される。制御信号ＣＢが“Ｈ”である場合、クローバースイッチＳＷ＿ＣＢはオンである。制御信号ＣＢが“Ｌ”である場合、クローバースイッチＳＷ＿ＣＢはオフである。映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴのサンプリングが終了した後、クローバースイッチＳＷ＿ＣＢは、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰとＤＡＣ回路ＣＤＡＣＮのノードＶＳＮとを接続する。
ノードＶＳＰは、サンプルスイッチＳＷ＿ＳＭＰＬＰの第２の端子と、基準信号入力スイッチＳＷ＿ＲＥＦＰの第２の端子と、クローバースイッチＳＷ＿ＣＢの第１の端子と、スイッチＳＷ１Ｐ〜ＳＷ８Ｐの第１の端子Ｓ１とに接続されている。ノードＶＳＰは、これらに電気的に接続された信号線上の任意の位置である。ノードＶＳＮは、サンプルスイッチＳＷ＿ＳＭＰＬＮの第２の端子と、基準信号入力スイッチＳＷ＿ＲＥＦＮの第２の端子と、クローバースイッチＳＷ＿ＣＢの第２の端子と、スイッチＳＷ１Ｎ〜ＳＷ８Ｎの第１の端子Ｓ１とに接続されている。ノードＶＳＮは、これらに電気的に接続された信号線上の任意の位置である。
ノードＶＩＰは、ＤＡＣ容量Ｃ１Ｐ〜ＣＰＮの第２の端子と、クランプスイッチＳＷＣＬＰの第２の端子と、比較回路ＣＭＰの第１の入力端子とに接続されている。ノードＶＩＰは、これらに電気的に接続された信号線上の任意の位置である。ノードＶＩＮは、ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの第２の端子と、クランプスイッチＳＷＣＬＮの第２の端子と、比較回路ＣＭＰの第２の入力端子とに接続されている。ノードＶＩＮは、これらに電気的に接続された信号線上の任意の位置である。
比較回路ＣＭＰは、第１の入力端子（非反転入力端子）と、第２の入力端子（反転入力端子）と、第１の出力端子（反転出力端子）と、第２の出力端子（非反転出力端子）とを有する。比較回路ＣＭＰの第１の入力端子は、ノードＶＩＰに接続されている。映像信号ＶＳＩＧと基準信号ＶＲＥＦと同相信号ＶＣＭとに基づく電位が比較回路ＣＭＰの第１の入力端子に入力される。比較回路ＣＭＰの第２の入力端子は、ノードＶＩＮに接続されている。オフセット信号ＶＯＦＳＴと基準信号ＶＲＥＦと同相信号ＶＣＭとに基づく電位が比較回路ＣＭＰの第２の入力端子に入力される。比較回路ＣＭＰの第１の出力端子および第２の出力端子は、制御回路ＳＡＲＬＯＧＩＣに接続されている。比較回路ＣＭＰは、ノードＶＩＰの電位とノードＶＩＮの電位とを比較する。比較回路ＣＭＰは、比較結果に基づく信号ＶＯＮを第１の出力端子から出力し、かつ比較結果に基づく信号ＶＯＰを第２の出力端子から出力する。
制御回路ＳＡＲＬＯＧＩＣは、第１の入力端子と、第２の入力端子と、第１の出力端子と、第２の出力端子とを有する。制御回路ＳＡＲＬＯＧＩＣの第１の入力端子は比較回路ＣＭＰの第１の出力端子に接続されている。制御回路ＳＡＲＬＯＧＩＣの第２の入力端子は比較回路ＣＭＰの第２の出力端子に接続されている。信号ＶＯＮが制御回路ＳＡＲＬＯＧＩＣの第１の入力端子に入力され、かつ信号ＶＯＰが制御回路ＳＡＲＬＯＧＩＣの第２の入力端子に入力される。制御回路ＳＡＲＬＯＧＩＣは、比較回路ＣＭＰからの信号ＶＯＰおよび信号ＶＯＮに基づいてＡＤ変換結果のデジタル信号Ｄ［８：１］およびデジタル信号／Ｄ［８：１］を生成する。制御回路ＳＡＲＬＯＧＩＣは、デジタル信号Ｄ［８：１］を第１の出力端子から出力し、かつデジタル信号／Ｄ［８：１］を第２の出力端子から出力する。ＡＤ変換器ＡＤＣは、８ビット出力のＡＤ変換器であるが、この例に限らない。ＡＤ変換器ＡＤＣの出力ビット数は、任意に設定され得る。
デジタル信号Ｄ［８：１］を構成するビットＤ［２］〜Ｄ［８］は、ＤＡＣ回路ＣＤＡＣＰのスイッチＳＷ２Ｐ〜ＳＷ８Ｐに出力される。制御回路ＳＡＲＬＯＧＩＣは、ビットＤ［２］〜Ｄ［８］をスイッチＳＷ２Ｐ〜ＳＷ８Ｐに出力することにより、ＤＡＣ回路ＣＤＡＣＰを制御する。デジタル信号／Ｄ［８：１］を構成するビット／Ｄ［２］〜／Ｄ［８］は、ＤＡＣ回路ＣＤＡＣＮのスイッチＳＷ２Ｎ〜ＳＷ８Ｎに出力される。制御回路ＳＡＲＬＯＧＩＣは、ビット／Ｄ［２］〜／Ｄ［８］をスイッチＳＷ２Ｎ〜ＳＷ８Ｎに出力することにより、ＤＡＣ回路ＣＤＡＣＮを制御する。デジタル信号Ｄ［８：１］を構成するビットＤ［１］およびビット／Ｄ［１］は、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの制御に使用されない。
図３を用いてＡＤ変換器ＡＤＣの動作について説明する。図３は、ＡＤ変換器ＡＤＣの動作に関する信号を示している。図３において、制御信号ＳＭＰＬＰと、制御信号ＳＭＰＬＮと、制御信号ＣＬＰと、制御信号ＣＢと、制御信号ＲＥＦ＿ＥＮとが示されている。図３において、デジタル信号Ｄ［８：１］と、デジタル信号／Ｄ［８：１］とが１６進数で示されている。図３において、ノードＶＳＰと、ノードＶＳＮと、ノードＶＩＰと、ノードＶＩＮとの各々の電位が示されている。図３において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
図３において、期間Ｔ１〜Ｔ１２および期間Ｔ１２ａにおける動作が示されている。期間Ｔ１〜Ｔ１２における動作が基本シーケンスである。ＡＤ変換器ＡＤＣは、サンプリングされた信号のＡＤ変換動作毎に基本シーケンスを繰り返す。期間Ｔ１２ａは、１サンプル前のＡＤ変換が終了する期間である。期間Ｔ１２ａにおける動作は、期間Ｔ１２における動作と等価である。
期間Ｔ１は、ＡＤ変換器ＡＤＣに入力される信号をサンプリングするための期間である。期間Ｔ１において、スイッチＳＷ１Ｐ〜ＳＷ８ＰおよびスイッチＳＷ１Ｎ〜ＳＷ８Ｎの第１の端子Ｓ１と第３の端子Ｄとが接続される。期間Ｔ１において、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオンになる。スイッチＳＷ＿ＳＭＰＬＰがオンになることにより、映像信号ＶＳＩＧがノードＶＳＰに入力される。スイッチＳＷ＿ＳＭＰＬＮがオンになることにより、オフセット信号ＶＯＦＳＴがノードＶＳＮに入力される。これによって、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴがサンプリングされる。クランプスイッチＳＷＣＬＰおよびクランプスイッチＳＷＣＬＮがオンになることにより、同相信号ＶＣＭがノードＶＩＰおよびノードＶＩＮに入力される。
期間Ｔ１において、映像信号ＶＳＩＧおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐに保持され、かつオフセット信号ＶＯＦＳＴおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎに保持される。ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐに保持される電荷ＱＰは式（７）により示される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎにより保持される電荷ＱＮは式（８）により示される。説明の便宜のため、映像信号ＶＳＩＧの電位はＶＳＩＧと表され、かつオフセット信号ＶＯＦＳＴの電位はＶＯＦＳＴと表され、かつ同相信号ＶＣＭの電位はＶＣＭと表される。
ＱＰ＝Ｃ（ＶＳＩＧ−ＶＣＭ） ・・・（７）
ＱＮ＝Ｃ（ＶＯＦＳＴ−ＶＣＭ） ・・・（８）
期間Ｔ２は、ＡＤ変換器ＡＤＣに入力されたシングルエンド信号を全差動信号に変換するための期間である。この変換は、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオフになった後、クローバースイッチＳＷ＿ＣＢがオンになることによって実現される。スイッチＳＷ＿ＳＭＰＬＰがオフになることにより、映像信号ＶＳＩＧの入力が停止される。スイッチＳＷ＿ＳＭＰＬＮがオフになることにより、オフセット信号ＶＯＦＳＴの入力が停止される。クランプスイッチＳＷＣＬＰおよびクランプスイッチＳＷＣＬＮがオフになることにより、同相信号ＶＣＭの入力が停止される。
クローバースイッチＳＷ＿ＣＢがオンになることにより、ノードＶＳＰとノードＶＳＮとが接続される。この結果、ノードＶＳＰおよびノードＶＳＮの電位は、中間電位すなわち１／２（ＶＳＩＧ＋ＶＯＳＦＴ）に変化する。クローバースイッチＳＷ＿ＣＢがオンになる前とオンになった後との状態に対して電荷保存の法則を適用することにより、期間Ｔ２におけるノードＶＩＰおよびノードＶＩＮの電位を求めることができる。ノードＶＩＰの電位は式（９）により示され、かつノードＶＩＮの電位は式（１０）により示される。式（９）および式（１０）が示すように、可変ゲインアンプを必要とせずに、所望のオフセット電圧ＶＯＦＳＴを有する全差動信号が生成される。
ＶＩＰ＝ＶＣＭ−（１／２）（ＶＳＩＧ−ＶＯＦＳＴ） ・・・（９）
ＶＩＮ＝ＶＣＭ＋（１／２）（ＶＳＩＧ−ＶＯＦＳＴ） ・・・（１０）
期間Ｔ３において、クローバースイッチＳＷ＿ＣＢはオフになり、かつ基準信号入力スイッチＳＷ＿ＲＥＦＰおよび基準信号入力スイッチＳＷ＿ＲＥＦＮがオンになる。基準信号入力スイッチＳＷ＿ＲＥＦＰおよび基準信号入力スイッチＳＷ＿ＲＥＦＮがオンになることにより、基準信号ＶＲＥＦがノードＶＩＰおよびノードＶＩＮに入力される。これによって、ＡＤ変換の準備が完了する。期間Ｔ３において、ノードＶＳＰおよびノードＶＳＮの電位は（１／２）ＶＲＥＦだけ上側にシフトする。ＶＲＥＦは、基準信号ＶＲＥＦの電位である。ノードＶＩＰの電位は式（１１）により示され、かつノードＶＩＮの電位は式（１２）により示される。
ＶＩＰ＝−ＶＳＩＧ＋ＶＣＭ＋（１／２）ＶＲＥＦ ・・・（１１）
ＶＩＮ＝−ＶＯＦＳＴ＋ＶＣＭ＋（１／２）ＶＲＥＦ ・・・（１２）
期間Ｔ４から期間Ｔ１２は、ＡＤ変換器ＡＤＣのＭＳＢからＬＳＢの比較期間に対応する。期間Ｔ４において、比較回路ＣＭＰはノードＶＩＰおよびノードＶＩＮの電位を比較する。この比較により、ＡＤ変換結果の最上位ビットの論理が確定する。この結果、ノードＶＩＰおよびノードＶＩＮのうち電位が高いノード側に配置されたスイッチの状態が切り替わる。図３に示す例では、期間Ｔ４においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［８］が“Ｈ”から“Ｌ”に切り替わる。ビットＤ［８］は“Ｈ”に保たれる。期間Ｔ５において、１６進数で表記されたデジタル信号／Ｄ［８：１］はＦＦ（１１１１１１１１）から７Ｆ（０１１１１１１１）に変化する。ビット／Ｄ［８］によって制御されるスイッチＳＷ８Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。このため、ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの各々に蓄積されている電荷が変化する。この結果、ノードＶＩＮの電位は（１／２）ＶＲＥＦだけ低下する。
この切り替えが終わった後、期間Ｔ５において、比較回路ＣＭＰはノードＶＩＰおよびノードＶＩＮの電位を比較する。この比較により、ＡＤ変換結果の上から２番目のビットの論理が確定する。期間Ｔ５においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［７］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ６において、デジタル信号／Ｄ［８：１］は７Ｆ（０１１１１１１１）から３Ｆ（００１１１１１１）に変化する。ビット／Ｄ［７］によって制御されるスイッチＳＷ７Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２２）ＶＲＥＦだけ低下する。
同様に、期間Ｔ６から期間Ｔ１１においてＡＤ変換結果の上から３番目から８番目のビットの判定が行われる。ＡＤ変換結果の上からＮ番目のビットの判定後に生じるノードＶＩＰまたはノードＶＩＮの電位の低下量は（１／２Ｎ）ＶＲＥＦである。
期間Ｔ６においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［６］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ７において、デジタル信号／Ｄ［８：１］は３Ｆ（００１１１１１１）から１Ｆ（０００１１１１１）に変化する。ビット／Ｄ［６］によって制御されるスイッチＳＷ６Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２３）ＶＲＥＦだけ低下する。
期間Ｔ７においてノードＶＩＰの電位がノードＶＩＮの電位よりも高いので、ビットＤ［５］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ８において、デジタル信号Ｄ［８：１］はＦＦ（１１１１１１１１）からＥＦ（１１１０１１１１）に変化する。ビットＤ［５］によって制御されるスイッチＳＷ５Ｐの状態が変化することにより、ノードＶＩＰの電位は（１／２４）ＶＲＥＦだけ低下する。
期間Ｔ８においてノードＶＩＰの電位がノードＶＩＮの電位よりも高いので、ビットＤ［４］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ９において、デジタル信号Ｄ［８：１］はＥＦ（１１１０１１１１）からＥ７（１１１００１１１）に変化する。ビットＤ［４］によって制御されるスイッチＳＷ４Ｐの状態が変化することにより、ノードＶＩＰの電位は（１／２５）ＶＲＥＦだけ低下する。
期間Ｔ９においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［３］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ１０において、デジタル信号／Ｄ［８：１］は１Ｆ（０００１１１１１）から１Ｂ（０００１１０１１）に変化する。ビット／Ｄ［３］によって制御されるスイッチＳＷ３Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２６）ＶＲＥＦだけ低下する。
期間Ｔ１０においてノードＶＩＰの電位がノードＶＩＮの電位よりも高いので、ビットＤ［２］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ１１において、デジタル信号Ｄ［８：１］はＥ７（１１１００１１１）からＥ５（１１１００１０１）に変化する。ビットＤ［２］によって制御されるスイッチＳＷ２Ｐの状態が変化することにより、ノードＶＩＰの電位は（１／２７）ＶＲＥＦだけ低下する。
期間Ｔ１１においてノードＶＩＮの電位がノードＶＩＰの電位よりも高いので、ビット／Ｄ［１］が“Ｈ”から“Ｌ”に切り替わる。期間Ｔ１２において、デジタル信号／Ｄ［８：１］は１Ｂ（０００１１０１１）から１Ａ（０００１１０１０）に変化する。
期間Ｔ１１における判定の結果、期間Ｔ１２においてビットＤ［１］またはビット／Ｄ［１］が変化する。これらのビットの信号線は、スイッチＳＷ１ＰおよびスイッチＳＷ１Ｎに接続されていない。このため、この判定結果によりＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎが制御されることは無い。つまり、期間Ｔ１１において、最下位ビットの判定は行われるが、スイッチの切り替えは行われない。このようにして得られたデジタル信号Ｄ［８：１］は、外部の信号処理システムで利用される。
オフセット信号ＶＯＦＳＴの電位と基準信号ＶＲＥＦの電位との少なくとも１つは、映像信号ＶＳＩＧの電位の大きさに応じて変更可能であってもよい。つまり、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮは、映像信号ＶＳＩＧの振幅に応じてオフセット信号ＶＯＦＳＴの電圧値を可変させる機能を有してもよい。基準信号生成回路ＲＥＦ＿ＧＥＮは、映像信号ＶＳＩＧの振幅に応じて基準信号ＶＲＥＦの電圧値を可変させる機能を有してもよい。オフセット信号ＶＯＦＳＴの電位と基準信号ＶＲＥＦの電位とのいずれか１つのみが変更可能であってもよい。
図４は、映像信号ＶＳＩＧとＡＤ変換器ＡＤＣのフルスケールとを示している。ＡＤ変換器ＡＤＣのフルスケールは、ＡＤ変換器ＡＤＣがＡＤ変換を行うことができる入力電圧の範囲である。図４において、縦軸は電圧である。線Ｌ１および線Ｌ２は、ＡＤ変換器ＡＤＣに入力される映像信号ＶＳＩＧを示している。線Ｌ３と線Ｌ４と線Ｌ５とは、シングルエンド信号から全差動信号への変換が行われ、かつオフセット信号ＶＯＦＳＴが印加された後の映像信号ＶＳＩＧを示している。線Ｌ１は、振幅がＶＲＥＦである映像信号ＶＳＩＧを示している。線Ｌ２は、振幅が（１／２）ＶＲＥＦである映像信号ＶＳＩＧを示している。線Ｌ３は、線Ｌ１が示す映像信号ＶＳＩＧが全差動信号に変換され、かつオフセット信号ＶＯＦＳＴの電位が（−１／２）ＶＲＥＦである場合における映像信号ＶＳＩＧのシングルエンド表記を示している。線Ｌ４は、線Ｌ２が示す映像信号ＶＳＩＧが全差動信号に変換され、かつオフセット信号ＶＯＦＳＴの電位が（−１／２）ＶＲＥＦである場合における映像信号ＶＳＩＧを示している。線Ｌ５は、線Ｌ２が示す映像信号ＶＳＩＧが全差動信号に変換され、かつオフセット信号ＶＯＦＳＴの電位が（−３／４）ＶＲＥＦである場合における映像信号ＶＳＩＧを示している。オフセット信号ＶＯＦＳＴの電位が変化することにより、ＡＤ変換対象の電圧が変化する。
範囲Ｒ１および範囲Ｒ２は、ＡＤ変換器ＡＤＣのフルスケールを示している。範囲Ｒ１は、基準信号ＶＲＥＦの電位が（１／２）ＶＲＥＦである場合に対応する。この場合、ＡＤ変換器ＡＤＣのフルスケールは、（−１／２）ＶＲＥＦから（１／２）ＶＲＥＦまでの大きさすなわちＶＲＥＦである。範囲Ｒ１を２５６等分した範囲すなわち（１／２５６）ＶＲＥＦが１ＬＳＢに対応する。範囲Ｒ１を等分する数は、ＤＡＣ容量の数に基づく。ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの各々は８個のＤＡＣ容量を有するので、２８である２５６が範囲Ｒ１を等分する数である。範囲Ｒ２は、基準信号ＶＲＥＦの電位が（１／４）ＶＲＥＦである場合に対応する。この場合、ＡＤ変換器ＡＤＣのフルスケールは、（−１／４）ＶＲＥＦから（１／４）ＶＲＥＦまでの大きさすなわち（１／２）ＶＲＥＦである。範囲Ｒ２を２５６等分した範囲すなわち（１／５１２）ＶＲＥＦが１ＬＳＢに対応する。範囲Ｒ２における１ＬＳＢの範囲は、範囲Ｒ１における１ＬＳＢの範囲よりも小さい。このため、範囲Ｒ２におけるＡＤ変換器ＡＤＣの分解能は、範囲Ｒ１におけるＡＤ変換器ＡＤＣの分解能よりも高い。範囲Ｒ２におけるＡＤ変換器ＡＤＣの分解能は、範囲Ｒ１におけるＡＤ変換器ＡＤＣの分解能の２倍である。このため、ＡＤ変換器ＡＤＣは、実質的に、プログラマブルゲインアンプが映像信号を２倍に増幅する場合と同等の分解能で映像信号をＡＤ変換することができる。基準信号ＶＲＥＦの電位が変化することにより、ＡＤ変換器ＡＤＣのフルスケールおよび分解能が変化する。
例えば、映像信号ＶＳＩＧが線Ｌ３で表され、かつＡＤ変換器ＡＤＣのフルスケールが範囲Ｒ１に設定された場合、ＡＤ変換器ＡＤＣは、入力電圧の全範囲をＡＤ変換することができる。映像信号ＶＳＩＧが線Ｌ４で表され、かつＡＤ変換器ＡＤＣのフルスケールが範囲Ｒ２に設定された場合、ＡＤ変換器ＡＤＣは、（１／４）ＶＲＥＦから０までの範囲に含まれる信号はＡＤ変換できるが、（１／４）ＶＲＥＦから（１／２）ＶＲＥＦまでの範囲に含まれる信号はＡＤ変換できない。しかし、オフセット信号ＶＯＦＳＴの電位が（−３／４）ＶＲＥＦに設定された場合には、線Ｌ５が示すように、入力電圧の全範囲が範囲Ｒ２に含まれる。つまり、映像信号ＶＳＩＧの振幅が（１／２）ＶＲＥＦである場合、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮが出力するオフセット信号ＶＯＦＳＴの電位が（−３／４）ＶＲＥＦに設定され、かつ基準信号生成回路ＲＥＦ＿ＧＥＮが出力する基準信号ＶＲＥＦの電位が（１／４）ＶＲＥＦに設定されてもよい。これによって、ＡＤ変換器ＡＤＣは、入力電圧の全範囲を高精度にＡＤ変換することができる。
本発明の各態様のＡＤ変換器は、基準信号生成回路ＲＥＦ＿ＧＥＮと、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮとの少なくとも１つを有していなくてもよい。本発明の各態様のＡＤ変換器における第１のＤＡＣ回路および第２のＤＡＣ回路は、ＤＡＣ容量以外の構成を有していなくてもよい。本発明の各態様のＡＤ変換器に入力され、かつＡＤ変換対象である信号は、映像信号以外の信号であってもよい。本発明の各態様のイメージセンサは、複数の画素、複数の列回路、およびＡＤ変換器以外の構成を有していなくてもよい。
第１の実施形態のＡＤ変換器ＡＤＣにおいて、クローバースイッチＳＷ＿ＣＢは、ＤＡＣ回路ＣＤＡＣＰのノードＶＳＰとＤＡＣ回路ＣＤＡＣＮのノードＶＳＮとを接続する。これによって、ＡＤ変換器ＡＤＣは、全差動型のＡＤ変換器として機能する。ＡＤ変換器ＡＤＣにおいて、従来技術のＣＭＯＳイメージセンサにおけるゲインブロックは不要である。このため、ＡＤ変換器ＡＤＣは、チップ面積を小さくすることができる。この結果、ＡＤ変換器ＡＤＣは、消費電力を小さくすることができる。
オフセット信号ＶＯＦＳＴの電位が変更可能であることにより、ＡＤ変換器ＡＤＣのフルスケールに適合するようにＡＤ変換対象の電圧を変更することができる。基準信号ＶＲＥＦの電位が変更可能であることにより、ＡＤ変換器ＡＤＣのフルスケールおよび分解能を変更することができる。映像信号ＶＳＩＧの電位に応じてオフセット信号ＶＯＦＳＴおよび基準信号ＶＲＥＦの電位を制御することにより、ＡＤ変換器ＡＤＣは、ＡＤ変換可能な入力電圧の範囲を有効に使い、かつ高い分解能でＡＤ変換を行うことができる。
ＡＤ変換器ＡＤＣがイメージセンサＩＭＧに搭載された場合、イメージセンサＩＭＧの小型化および低消費電力化を実現できる。
（第１の実施形態の第１の変形例）
図５を用いて、第１の実施形態の第１の変形例のイメージセンサＩＭＧａの全体構成について説明する。図５は、イメージセンサＩＭＧａの全体構成を示している。図５に示す構成について、図１に示す構成と異なる点を説明する。
イメージセンサＩＭＧａは、複数のＡＤ変換器ＡＤＣを有する。複数の列回路ＣＯＬの各々は、複数のサブグループＳＧ１〜ＳＧｐのいずれか１つに含まれる。ｐは、２以上の整数である。複数のサブグループＳＧ１〜ＳＧｐの数は、複数の画素Ｐの列数よりも少ない。１つのサブグループは、複数の列回路ＣＯＬのうち２つ以上を含む。例えば、サブグループＳＧ１は、１列目からｋ列目の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｋ＞を含む。ｋは、２以上の整数である。複数のサブグループＳＧ１〜ＳＧｐの各々に対応して１つのＡＤ変換器ＡＤＣが配置されている。図５に示す例において、ｐ個のサブグループとｐ個のＡＤ変換器ＡＤＣとが配置されている。つまり、１つのサブグループ毎に１つのＡＤ変換器ＡＤＣが配置されている。１つのサブグループに含まれる２つ以上の列回路ＣＯＬは、１つのＡＤ変換器ＡＤＣに電気的に接続されている。上記以外の点については、図５に示す構成は、図１に示す構成と同様である。
イメージセンサＩＭＧａにおいて、サブグループ毎に配置された複数のＡＤ変換器ＡＤＣが並列にＡＤ変換を行うことができる。このため、イメージセンサＩＭＧａは、より高速に撮像を行うことができる。
（第１の実施形態の第２の変形例）
図６を用いて、第１の実施形態の第２の変形例のイメージセンサＩＭＧｂの全体構成について説明する。図６は、イメージセンサＩＭＧｂの全体構成を示している。図６に示す構成について、図１に示す構成と異なる点を説明する。
イメージセンサＩＭＧｂは、複数のＡＤ変換器ＡＤＣを有する。複数の列回路ＣＯＬの各々に対応して１つのＡＤ変換器ＡＤＣが配置されている。つまり、複数の列回路ＣＯＬの各々は、１つのＡＤ変換器ＡＤＣに電気的に接続されている。ＡＤＣ上記以外の点については、図６に示す構成は、図１に示す構成と同様である。
イメージセンサＩＭＧｂにおいて、複数の列回路ＣＯＬの各々に対応して配置された複数のＡＤ変換器ＡＤＣが並列にＡＤ変換を行うことができる。このため、イメージセンサＩＭＧｂは、より高速に撮像を行うことができる。
（第１の実施形態の第３の変形例）
図７を用いて、第１の実施形態の第３の変形例のイメージセンサＩＭＧｃの全体構成について説明する。図７は、イメージセンサＩＭＧｃの全体構成を示している。図７に示す構成について、図１に示す構成と異なる点を説明する。
イメージセンサＩＭＧｃは、２つのＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２を有する。ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２は、水平信号線ＨＬに接続されている。ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の構成は、図２に示すＡＤ変換器ＡＤＣの構成と同一である。ＡＤ変換器ＡＤＣ１は、ＡＤ変換器ＡＤＣ２によるＡＤ変換動作と並行してサンプリング動作を行い、かつＡＤ変換器ＡＤＣ１は、ＡＤ変換器ＡＤＣ２によるサンプリング動作と並行してＡＤ変換動作を行う。サンプリング動作において、ＡＤ変換器ＡＤＣ１またはＡＤ変換器ＡＤＣ２の入力信号すなわち映像信号ＶＳＩＧに応じた電荷が複数のＤＡＣ容量Ｃ１Ｐ〜Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの各々にサンプリングされる。ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２は、サンプリング動作およびＡＤ変換動作を交互に行う。
ＡＤ変換器ＡＤＣ１がＡＤ変換動作を行っているとき、ＡＤ変換器ＡＤＣ２はサンプリング動作を行う。ＡＤ変換器ＡＤＣ２はサンプリング動作に続けてＡＤ変換動作を行う。ＡＤ変換器ＡＤＣ２がＡＤ変換動作を行っているとき、ＡＤ変換器ＡＤＣ１はサンプリング動作を行う。ＡＤ変換器ＡＤＣ１はサンプリング動作に続けてＡＤ変換動作を行う。サンプリング動作（図３における期間Ｔ１）において、ＡＤ変換器ＡＤＣ１またはＡＤ変換器ＡＤＣ２の入力信号すなわち映像信号ＶＳＩＧに応じた電荷が複数のＤＡＣ容量Ｃ１Ｐ〜Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの各々にサンプリングされる。ＡＤ変換動作（図３における期間Ｔ２から期間Ｔ１１）において、サンプリング動作により複数のＤＡＣ容量Ｃ１Ｐ〜Ｃ８ＰまたはＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。上記以外の点については、図７に示す構成は、図１に示す構成と同様である。
上記の動作において、ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の一方によるサンプリング動作と、ＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の他方によるＡＤ変換動作とが並列して行われる。このため、図１に示すように１つのＡＤ変換器ＡＤＣがＡＤ変換を行う場合と比較して、イメージセンサＩＭＧｃは、より高速にＡＤ変換を行うことができる。
（第２の実施形態）
図８を用いて、本発明の第２の実施形態のＡＤ変換器ＡＤＣａの構成について説明する。図８は、ＡＤ変換器ＡＤＣａの構成を示している。図８に示す構成について、図２に示す構成と異なる点を説明する。図８において、便宜のため、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの内部の構成は省略されている。
ＡＤ変換器ＡＤＣａは、第１の実施形態のＡＤ変換器ＡＤＣを構成する各ブロックに加え、同相信号生成回路ＣＭ＿ＧＥＮ（基準電位生成回路）と、クリップ回路ＣＬＩＰとを有する。第１の実施形態のＡＤ変換器ＡＤＣにおける比較回路ＣＭＰと制御回路ＳＡＲＬＯＧＩＣとはそれぞれ、比較回路ＣＭＰａと制御回路ＳＡＲＬＯＧＩＣａとに変更される。
同相信号生成回路ＣＭ＿ＧＥＮは、容量ＣＡＰと、容量ＣＡＮと、スイッチＳＷＡＰと、スイッチＳＷＡＮと、バッファ回路ＢＵＦとを有する。
容量ＣＡＰおよび容量ＣＡＮは、第１の端子と第２の端子とを有する。容量ＣＡＰおよび容量ＣＡＮの第１の端子は、グランドＧＮＤに接続されている。容量ＣＡＰの第２の端子は、スイッチＳＷＡＰに接続されている。容量ＣＡＮの第２の端子は、スイッチＳＷＡＮに接続されている。容量ＣＡＰおよび容量ＣＡＮの容量値は、同一（ＣＣＭ）である。
スイッチＳＷＡＰは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷＡＰの第１の端子Ｓ１は、ノードＶＳＰに接続されている。スイッチＳＷＡＰの第２の端子Ｓ２は、バッファ回路ＢＵＦに接続されている。スイッチＳＷＡＰの第３の端子Ｄは、容量ＣＡＰの第２の端子に接続されている。スイッチＳＷＡＰの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷＡＰが第１の状態であるとき、スイッチＳＷＡＰの第１の端子Ｓ１とスイッチＳＷＡＰの第３の端子Ｄとが電気的に接続される。このとき、映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧが容量ＣＡＰに入力される。スイッチＳＷＡＰが第２の状態であるとき、スイッチＳＷＡＰの第２の端子Ｓ２とスイッチＳＷＡＰの第３の端子Ｄとが電気的に接続される。このとき、容量ＣＡＰに保持された映像信号ＶＳＩＧの電圧がバッファ回路ＢＵＦに出力される。スイッチＳＷＡＰの状態は、制御信号ＣＭ＿ＥＮによって制御される。制御信号ＣＭ＿ＥＮが“Ｈ”である場合、スイッチＳＷＡＰは第１の状態である。制御信号ＣＭ＿ＥＮが“Ｌ”である場合、スイッチＳＷＡＰは第２の状態である。
スイッチＳＷＡＮは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷＡＮの第１の端子Ｓ１は、ノードＶＳＮに接続されている。スイッチＳＷＡＮの第２の端子Ｓ２は、バッファ回路ＢＵＦに接続されている。スイッチＳＷＡＮの第３の端子Ｄは、容量ＣＡＮの第２の端子に接続されている。スイッチＳＷＡＮの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷＡＮが第１の状態であるとき、スイッチＳＷＡＮの第１の端子Ｓ１とスイッチＳＷＡＮの第３の端子Ｄとが電気的に接続される。このとき、オフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴが容量ＣＡＮに入力される。スイッチＳＷＡＮが第２の状態であるとき、スイッチＳＷＡＮの第２の端子Ｓ２とスイッチＳＷＡＮの第３の端子Ｄとが電気的に接続される。このとき、容量ＣＡＮに保持されたオフセット信号ＶＯＦＳＴの電圧がバッファ回路ＢＵＦに出力される。スイッチＳＷＡＮの状態は、制御信号ＣＭ＿ＥＮによって制御される。制御信号ＣＭ＿ＥＮが“Ｈ”である場合、スイッチＳＷＡＮは第１の状態である。制御信号ＣＭ＿ＥＮが“Ｌ”である場合、スイッチＳＷＡＮは第２の状態である。
バッファ回路ＢＵＦは、入力端子と出力端子とを有する。バッファ回路ＢＵＦの入力端子は、スイッチＳＷＡＰの第２の端子Ｓ２およびスイッチＳＷＡＮの第２の端子Ｓ２に接続されている。バッファ回路ＢＵＦの出力端子は、クランプスイッチＳＷＣＬＰの第１の端子およびクランプスイッチＳＷＣＬＮの第１の端子に接続されている。バッファ回路ＢＵＦは、入力端子に入力された信号を同相信号ＶＣＭとして出力する。
上記の構成により、同相信号生成回路ＣＭ＿ＧＥＮは、中間電位を検出し、かつ検出された中間電位をＤＡＣ回路ＣＤＡＣＰのノードＶＩＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに基準電位（同相信号ＶＣＭ）として出力する。中間電位は、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間である。
ＡＤ変換器ＡＤＣａは、低耐圧トランジスタ（第１のトランジスタ）と高耐圧トランジスタ（第２のトランジスタ）との両方で構成されている。低耐圧トランジスタは、高耐圧トランジスタに比べて最大定格電圧が低い代わりに微細加工が可能である。低耐圧トランジスタは、トランジスタ形成時における寄生容量が高耐圧トランジスタに比べて小さいという特徴を有する。
比較回路ＣＭＰａおよび制御回路ＳＡＲＬＯＧＩＣａの少なくとも１つは、少なくとも１つの第１のトランジスタを含む。ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路の少なくとも１つは、少なくとも１つの第２のトランジスタを含む。第１のトランジスタの耐圧は、第２のトランジスタの耐圧よりも低い。ＡＤ変換器ＡＤＣは、クリップ回路ＣＬＩＰを有する。クリップ回路ＣＬＩＰは、ノードＶＳＰおよびノードＶＳＮの少なくとも１つに接続され、かつＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮに入力される電圧を、当該電圧が第１のトランジスタの定格電圧の範囲内となるように制御する。
例えば、ＤＡＣ回路ＣＤＡＣＰにおいて、スイッチＳＷ＿ＳＭＰＬＰは、第２のトランジスタである。例えば、ＤＡＣ回路ＣＤＡＣＮにおいて、スイッチＳＷ＿ＳＭＰＬＮは、第２のトランジスタである。
クリップ回路ＣＬＩＰは、過大電圧または過小電圧がＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮに入力されないようにするための保護回路である。過大電圧は、第１のトランジスタの最大定格電圧以上の電圧である。過小電圧は、第１のトランジスタの最小定格電圧以下の電圧である。過大電圧または過小電圧が映像信号生成回路ＳＩＧ＿ＧＥＮから入力された場合、クリップ回路ＣＬＩＰは、入力された電圧を所定のクリップ電圧に固定する。これによって、比較回路ＣＭＰａおよび制御回路ＳＡＲＬＯＧＩＣａの少なくとも１つが有する低耐圧トランジスタへの過大電圧または過小電圧の入力が回避される。クリップ回路ＣＬＩＰの機能により、ノードＶＩＰの電圧ＶＩＰは、式（１３）が示す範囲に制御され、かつノードＶＩＮの電圧ＶＩＮは、式（１４）が示す範囲に制御される。式（１３）および式（１４）において、ＶＳＳ＿ＭＩＮは、低耐圧プロセスで製造されたトランジスタに入力可能な最小定格電圧である。ＶＤＤ＿ＭＡＸは、低耐圧プロセスで製造されたトランジスタに入力可能な最大定格電圧である。
ＶＳＳ＿ＭＩＮ＜ＶＩＰ＜ＶＤＤ＿ＭＡＸ ・・・（１３）
ＶＳＳ＿ＭＩＮ＜ＶＩＮ＜ＶＤＤ＿ＭＡＸ ・・・（１４）
上記以外の点については、図８に示す構成は、図２に示す構成と同様である。
図９を用いてＡＤ変換器ＡＤＣａの動作について説明する。図９は、ＡＤ変換器ＡＤＣａの動作に関する信号を示している。図９において、制御信号ＣＭ＿ＥＮと、制御信号ＳＭＰＬＰと、制御信号ＳＭＰＬＮと、制御信号ＣＬＰと、制御信号ＣＢと、制御信号ＲＥＦ＿ＥＮとが示されている。図９において、デジタル信号Ｄ［８：１］と、デジタル信号／Ｄ［８：１］とが１６進数で示されている。図９において、ノードＶＡと、ノードＶＢと、ノードＶＳＰと、ノードＶＳＮと、ノードＶＩＰと、ノードＶＩＮとの各々の電位が示されている。ノードＶＡは、容量ＣＡＰの第２の端子とスイッチＳＷＡＰの第３の端子Ｄとが接続されたノードである。ノードＶＢは、容量ＣＡＮの第２の端子とスイッチＳＷＡＮの第３の端子Ｄとが接続されたノードである。図９において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
図３において、期間Ｔ０〜Ｔ１２および期間Ｔ１２ａにおける動作が示されている。期間Ｔ０〜Ｔ１２における動作が基本シーケンスである。ＡＤ変換器ＡＤＣａは、サンプリングされた信号のＡＤ変換動作毎に基本シーケンスを繰り返す。期間Ｔ１２ａは、１サンプル前のＡＤ変換が終了する期間である。期間Ｔ１２ａにおける動作は、期間Ｔ１２における動作と等価である。
期間Ｔ０は、外部から入力される信号の同相入力電圧を検出するための期間である。期間Ｔ０において、制御信号ＣＭ＿ＥＮが“Ｈ”になることにより、スイッチＳＷＡＰおよびスイッチＳＷＡＮの第１の端子Ｓ１と第３の端子Ｄとが接続される。これによって、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴがサンプリングされる。期間Ｔ０において、映像信号ＶＳＩＧに基づく電荷が容量ＣＡＰに保持され、かつオフセット信号ＶＯＦＳＴに基づく電荷が容量ＣＡＮに保持される。容量ＣＡＰに保持される電荷ＱＡは、式（１５）により示される。容量ＣＡＮに保持される電荷ＱＢは、式（１６）により示される。
ＱＡ＝ＣＣＭ・ＶＳＩＧ ・・・（１５）
ＱＢ＝ＣＣＭ・ＶＯＦＳＴ ・・・（１６）
期間Ｔ１は、ＡＤ変換器ＡＤＣａに入力される信号をサンプリングするための期間である。期間Ｔ１において、制御信号ＣＭ＿ＥＮが“Ｌ”になることにより、スイッチＳＷＡＰおよびスイッチＳＷＡＮの第２の端子Ｓ２と第３の端子Ｄとが接続される。このため、容量ＣＡＰおよび容量ＣＡＮはバッファ回路ＢＵＦに接続される。電荷ＱＡおよび電荷ＱＢは保存されるので、バッファ回路ＢＵＦの入力端子に現れる電圧Ｖは、式（１７）により示される。
Ｖ＝（ＱＡ＋ＱＢ）／（２・ＣＣＭ）＝（ＶＳＩＧ＋ＶＯＦＳＴ）／２ ・・・（１７）
したがって、同相信号生成回路ＣＭ＿ＧＥＮは、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間の電位を同相信号ＶＣＭとして出力する。同相信号ＶＣＭの電位ＶＣＭは、式（１８）により示される。
ＶＣＭ＝（ＶＳＩＧ＋ＶＯＦＳＴ）／２ ・・・（１８）
期間Ｔ１において、スイッチＳＷ１Ｐ〜ＳＷ８ＰおよびスイッチＳＷ１Ｎ〜ＳＷ８Ｎの第１の端子Ｓ１と第３の端子Ｄとが接続される。期間Ｔ１において、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオンになる。この動作は、第１の実施形態において説明した動作と同様である。
期間Ｔ１において、映像信号ＶＳＩＧおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐに保持され、かつオフセット信号ＶＯＦＳＴおよび同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎに保持される。ＤＡＣ容量Ｃ１Ｐ〜Ｃ８Ｐに保持される電荷ＱＰは式（７）により示される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ８Ｎにより保持される電荷ＱＮは式（８）により示される。式（７）および式（８）を再度示す。
ＱＰ＝Ｃ（ＶＳＩＧ−ＶＣＭ） ・・・（７）
ＱＮ＝Ｃ（ＶＯＦＳＴ−ＶＣＭ） ・・・（８）
期間Ｔ２は、ＡＤ変換器ＡＤＣａに入力されたシングルエンド信号を全差動信号に変換するための期間である。この変換は、スイッチＳＷ＿ＳＭＰＬＰと、スイッチＳＷ＿ＳＭＰＬＮと、クランプスイッチＳＷＣＬＰと、クランプスイッチＳＷＣＬＮとがオフになった後、クローバースイッチＳＷ＿ＣＢがオンになることによって実現される。この動作は、第１の実施形態において説明した動作と同様である。ノードＶＩＰの電位は式（９）により示され、かつノードＶＩＮの電位は式（１０）により示される。式（９）および式（１０）を再度示す。
ＶＩＰ＝ＶＣＭ−（１／２）（ＶＳＩＧ−ＶＯＦＳＴ） ・・・（９）
ＶＩＮ＝ＶＣＭ＋（１／２）（ＶＳＩＧ−ＶＯＦＳＴ） ・・・（１０）
期間Ｔ３において、クローバースイッチＳＷ＿ＣＢはオフになり、かつ基準信号入力スイッチＳＷ＿ＲＥＦＰおよび基準信号入力スイッチＳＷ＿ＲＥＦＮがオンになる。この動作は、第１の実施形態において説明した動作と同様である。ノードＶＩＰの電位は式（１１）により示され、かつノードＶＩＮの電位は式（１２）により示される。式（１１）および式（１２）を再度示す。
ＶＩＰ＝−ＶＳＩＧ＋ＶＣＭ＋（１／２）ＶＲＥＦ ・・・（１１）
ＶＩＮ＝−ＶＯＦＳＴ＋ＶＣＭ＋（１／２）ＶＲＥＦ ・・・（１２）
式（１１）および式（１２）に式（１８）を代入することにより、式（１１）および式（１２）はそれぞれ式（１９）および式（２０）になる。式（１９）および式（２０）が示すように、映像信号ＶＳＩＧは、基準電圧（１／２）ＶＲＥＦを中心とする全差動信号に変換される。
ＶＩＰ＝−（１／２）（ＶＳＩＧ−ＶＯＦＳＴ）＋（１／２）ＶＲＥＦ ・・（１９）
ＶＩＮ＝＋（１／２）（ＶＳＩＧ−ＶＯＦＳＴ）＋（１／２）ＶＲＥＦ ・・・（２０）
第１の実施形態のＡＤ変換器ＡＤＣにおいて、同相信号ＶＣＭの電位が一定である場合、比較器ＣＭＰに入力される信号の同相入力電圧（ノードＶＩＰおよびノードＶＩＮの中間電圧）は、式（１１）および式（１２）が示すように、入力される映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴの大きさに応じてばらつく。即ち、式（１１）および式（１２）より導かれるノードＶＩＰおよびノードＶＩＮの中間電圧は、式（２１）により示される。
（ＶＩＰ＋ＶＩＮ）／２＝［｛−ＶＳＩＧ＋ＶＣＭ＋（１／２）ＶＲＥＦ｝＋｛−ＶＯＦＳＴ＋ＶＣＭ＋（１／２）ＶＲＥＦ｝］／２＝（−１／２）・（ＶＳＩＧ＋ＶＯＦＳＴ）＋ＶＣＭ＋（１／２）ＶＲＥＦ ・・・（２１）
ＶＣＭとＶＲＥＦとが一定である場合、中間電圧（ＶＩＰ＋ＶＩＮ）／２は、（−１／２）・（ＶＳＩＧ＋ＶＯＦＳＴ）だけばらつく。図３の期間Ｔ３において、基準信号ＶＲＥＦがＡＤ変換器ＡＤＣに入力されることにより、ノードＶＩＰおよびノードＶＩＮの電位が上側にシフトする例が示されている。ノードＶＩＰおよびノードＶＩＮの電位がばらつく場合、比較回路ＣＭＰが処理できる入力電圧の範囲は、同相信号ＶＣＭのばらつきを考慮して設定される必要がある。つまり、比較回路ＣＭＰが処理できる入力電圧の範囲は、より広い範囲に設定される必要がある。このため、比較回路ＣＭＰの電源電圧がより高くなる。
第２の実施形態のＡＤ変換器ＡＤＣａにおいて、比較器ＣＭＰに入力される信号の同相入力電圧（ノードＶＩＰおよびノードＶＩＮの中間電圧）は、式（１９）および式（２０）が示すように、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴの電位に関わらず、（１／２）ＶＲＥＦで一定となる。式（１９）および式（２０）から（ＶＩＰ＋ＶＩＮ）／２は、（１／２）ＶＲＥＦとなる。したがって、第２の実施形態の比較回路ＣＭＰａが信号処理できる入力電圧の範囲を、第１の実施形態の比較回路ＣＭＰが信号処理できる入力電圧の範囲よりも狭く設定できる。つまり、比較回路ＣＭＰａの電源電圧をより低く設定できるので、比較回路ＣＭＰａの消費電力が低減される。
期間Ｔ４から期間Ｔ１２は、ＡＤ変換器のＭＳＢからＬＳＢの比較期間に対応する。これらの期間におけるＡＤ変換器ＡＤＣａの動作は、第１の実施形態のＡＤ変換器ＡＤＣの動作と同様であるため、その説明を省略する。
ＡＤ変換器ＡＤＣａは、クリップ回路ＣＬＩＰを有していなくてもよい。図２に示すＡＤ変換器ＡＤＣが低耐圧トランジスタおよび高耐圧トランジスタで構成されている場合、ＡＤ変換器ＡＤＣはクリップ回路ＣＬＩＰを有してもよい。
ＡＤ変換器ＡＤＣａは、イメージセンサＩＭＧ（図１）、イメージセンサＩＭＧａ（図５）、およびイメージセンサＩＭＧｂ（図６）においてＡＤ変換器ＡＤＣの代わりに適用できる。ＡＤ変換器ＡＤＣａは、イメージセンサＩＭＧｃ（図７）においてＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の代わりに適用できる。
第２の実施形態のＡＤ変換器ＡＤＣａにおいて、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間電位を同相信号ＶＣＭとして、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮに入力される映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴのサンプリングが行われる。このため、クローバースイッチＳＷ＿ＣＢがオンになることにより得られる全差動信号の中間電圧（比較器ＣＭＰの同相入力電圧）は、映像信号ＶＳＩＧおよびオフセット信号ＶＯＦＳＴの電位に関わらず、（１／２）ＶＲＥＦの値で一定になる。この結果、低電圧で動作するＡＤ変換器ＡＤＣａが、振幅の大きな映像信号ＶＳＩＧを処理することができる。
デジタル回路の消費電力Ｐは、式（２１）により示される。式（２１）において、ｆは、デジタル回路の動作周波数である。ＣＰは、デジタル回路の寄生容量および負荷容量である。ＶＤＤは、デジタル回路の電源電圧である。式（２１）が示すように、デジタル回路の消費電力Ｐは、デジタル回路の電源電圧ＶＤＤの２乗に比例する。このため、振幅の大きな映像信号ＶＳＩＧを低電圧で処理できるＡＤ変換器ＡＤＣａは、低消費電力で動作することができる。
Ｐ∝ｆ・ＣＰ・ＶＤＤ ２ ・・・（２１）
第２の実施形態のＡＤ変換器ＡＤＣａにおいて、クリップ回路ＣＬＩＰの機能により、高耐圧トランジスタで構成される回路から出力される過大電圧または過小電圧による低耐圧トランジスタの破壊が回避される。低耐圧トランジスタで構成される回路は低電圧で動作することができる。低耐圧トランジスタで構成される回路は、微細加工により形成されているため、その回路の寄生容量ＣＰは小さい。このため、その回路の消費電力が低減される。したがって、ＡＤ変換器ＡＤＣａの消費電力が低減される。
（第２の実施形態の変形例）
図１０を用いて、第２の実施形態の変形例のＡＤ変換器ＡＤＣｂの全体構成について説明する。図１０は、ＡＤ変換器ＡＤＣｂの構成を示している。図１０に示す構成について、図８に示す構成と異なる点を説明する。図１０において、便宜のため、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの内部の構成は省略されている。
ＡＤ変換器ＡＤＣｂにおいて、ＡＤ変換器ＡＤＣａにおける同相信号生成回路ＣＭ＿ＧＥＮは同相信号生成回路ＣＭ＿ＧＥＮａに変更される。同相信号生成回路ＣＭ＿ＧＥＮａは、抵抗器ＲＡＰと、抵抗器ＲＡＮと、バッファ回路ＢＵＦとを有する。
抵抗器ＲＡＰおよび抵抗器ＲＡＮは、第１の端子と第２の端子とを有する。抵抗器ＲＡＰの第１の端子は、ノードＶＳＰに接続されている。抵抗器ＲＡＮの第１の端子は、ノードＶＳＮに接続されている。抵抗器ＲＡＰおよび抵抗器ＲＡＮの第２の端子は、バッファ回路ＢＵＦの入力端子に接続されている。抵抗器ＲＡＰおよび抵抗器ＲＡＮの抵抗値は、同一である。バッファ回路ＢＵＦは、図８に示す同相信号生成回路ＣＭ＿ＧＥＮにおけるバッファ回路ＢＵＦと同一である。
上記の構成により、同相信号生成回路ＣＭ＿ＧＥＮａは、中間電位を検出し、かつ検出された中間電位をＤＡＣ回路ＣＤＡＣＰのノードＶＩＰおよびＤＡＣ回路ＣＤＡＣＮのノードＶＳＮに基準電位（同相信号ＶＣＭ）として出力する。中間電位は、映像信号ＶＳＩＧの電位とオフセット信号ＶＯＦＳＴの電位との中間である。
上記以外の点については、図１０に示す構成は、図８に示す構成と同様である。
映像信号生成回路ＳＩＧ＿ＧＥＮからの映像信号ＶＳＩＧがノードＶＳＰに入力され、かつオフセット信号生成回路ＯＦＳＴ＿ＧＥＮからのオフセット信号ＶＯＦＳＴがノードＶＳＮに入力されたとき、同相信号生成回路ＣＭ＿ＧＥＮａは、同相信号ＶＣＭを出力する。同相信号生成回路ＣＭ＿ＧＥＮａが同相信号ＶＣＭを生成するための、図９における期間Ｔ０の動作は不要である。このため、ＡＤ変換器ＡＤＣｂは、図９に示すタイミングチャートから、期間Ｔ０の部分を取り除いたシーケンスにしたがって、ＡＤ変換を行うことができる。
ＡＤ変換器ＡＤＣｂは、クリップ回路ＣＬＩＰを有していなくてもよい。ＡＤ変換器ＡＤＣｂは、イメージセンサＩＭＧ（図１）、イメージセンサＩＭＧａ（図５）、およびイメージセンサＩＭＧｂ（図６）においてＡＤ変換器ＡＤＣの代わりに適用できる。ＡＤ変換器ＡＤＣｂは、イメージセンサＩＭＧｃ（図７）においてＡＤ変換器ＡＤＣ１およびＡＤ変換器ＡＤＣ２の代わりに適用できる。
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
本発明の各実施形態によれば、ＡＤ変換器およびイメージセンサは、チップ面積を小さくすることができる。
ＩＭＧ，ＩＭＧａ，ＩＭＧｂ，ＩＭＧｃ イメージセンサ
ＰＩＸ 撮像部
Ｐ 画素
ＴＧ タイミングジェネレータ
ＣＯＬＳ 列処理部
ＣＯＬ 列回路
ＡＤＣ，ＡＤＣａ，ＡＤＣｂ，ＡＤＣ１，ＡＤＣ２ ＡＤ変換器
ＣＤＡＣＰ，ＣＤＡＣＮ ＤＡＣ回路
ＣＭＰ，ＣＭＰａ 比較回路
ＳＡＲＬＯＧＩＣ，ＳＡＲＬＯＧＩＣａ 制御回路
ＳＷ＿ＣＢ クローバースイッチ
ＲＥＦ＿ＧＥＮ 基準信号生成回路
ＯＦＳＴ＿ＧＥＮ オフセット信号生成回路
ＣＭ＿ＧＥＮ，ＣＭ＿ＧＥＮａ 同相信号生成回路
ＣＬＩＰ クリップ回路

Claims (7)

  1. 容量値が重み付けされた複数の第１のキャパシタを有する第１のＤＡＣ回路と、
    容量値が重み付けされた複数の第２のキャパシタを有する第２のＤＡＣ回路と、
    前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する比較回路と、
    前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する制御回路と、
    前記第１のＤＡＣ回路の第１の入力ノードと前記第２のＤＡＣ回路の第２の入力ノードとの接続のオンおよびオフを制御する制御スイッチと、
    を有するＡＤ変換器。
  2. 前記比較回路および前記制御回路の少なくとも１つは、少なくとも１つの第１のトランジスタを含み、
    前記第１のＤＡＣ回路および前記第２のＤＡＣ回路の少なくとも１つは、少なくとも１つの第２のトランジスタを含み、
    前記第１のトランジスタの耐圧は、前記第２のトランジスタの耐圧よりも低く、
    前記ＡＤ変換器は、クリップ回路をさらに有し、
    前記クリップ回路は、前記第１の入力ノードおよび前記第２の入力ノードの少なくとも１つに接続され、かつ前記第１のＤＡＣ回路および前記第２のＤＡＣ回路に入力される電圧を、当該電圧が前記第１のトランジスタの定格電圧の範囲内となるように制御する
    請求項１に記載のＡＤ変換器。
  3. 映像信号生成回路が前記第１のＤＡＣ回路の第１の入力ノードおよび前記第２のＤＡＣ回路の第２の入力ノードのいずれか１つに接続され、前記映像信号生成回路は、映像信号を生成し、
    オフセット信号生成回路が、前記第１の入力ノードおよび前記第２の入力ノードのうち前記映像信号生成回路が接続されたノードと異なるノードに接続され、前記オフセット信号生成回路は、オフセット信号を生成し、
    前記ＡＤ変換器は、基準電位生成回路をさらに有し、
    前記基準電位生成回路は、中間電位を検出し、かつ検出された前記中間電位を前記第１の出力ノードおよび前記第２の出力ノードに基準電位として出力し、前記中間電位は、前記映像信号の電位と前記オフセット信号の電位との中間である
    請求項１に記載のＡＤ変換器。
  4. 前記オフセット信号の電位は、前記映像信号の電位の大きさに応じて変更可能である
    請求項３に記載のＡＤ変換器。
  5. 基準信号生成回路が前記第１の入力ノードおよび前記第２の入力ノードに接続され、前記基準信号生成回路は、基準信号を生成し、
    前記基準信号の電位は、前記映像信号の電位の大きさに応じて変更可能である
    請求項３または請求項４に記載のＡＤ変換器。
  6. 請求項１に記載のＡＤ変換器と、
    映像信号を生成する映像信号生成回路と、
    を有し、
    前記映像信号生成回路は、
    行列状に配置された複数の画素と、
    前記複数の画素の列毎に配置された複数の列回路と、
    を有し、
    前記複数の前記列回路の各々に対応して１つの前記ＡＤ変換器が配置されている
    イメージセンサ。
  7. 請求項１に記載のＡＤ変換器と、
    映像信号を生成する映像信号生成回路と、
    を有し、
    前記映像信号生成回路は、
    行列状に配置された複数の画素と、
    前記複数の画素の列毎に配置された複数の列回路と、
    を有し、
    複数のサブグループの各々に対応して１つの前記ＡＤ変換器が配置され、または前記複数の列回路に対応して１つの前記ＡＤ変換器が配置され、前記サブグループは、前記複数の列回路のうち２つ以上を含む
    イメージセンサ。
JP2018505066A 2016-03-14 2016-03-14 Ａｄ変換器およびイメージセンサ Pending JPWO2017158677A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/057956 WO2017158677A1 (ja) 2016-03-14 2016-03-14 Ａｄ変換器およびイメージセンサ

Publications (1)

Publication Number Publication Date
JPWO2017158677A1 true JPWO2017158677A1 (ja) 2019-01-17

Family

ID=59851691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018505066A Pending JPWO2017158677A1 (ja) 2016-03-14 2016-03-14 Ａｄ変換器およびイメージセンサ

Country Status (3)

Country Link
US (1) US10742918B2 (ja)
JP (1) JPWO2017158677A1 (ja)
WO (1) WO2017158677A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019149762A (ja) * 2018-02-28 2019-09-05 株式会社日立製作所 逐次比較型ａｄ変換器およびセンサ装置
JP7102515B2 (ja) 2018-05-22 2022-07-19 オリンパス株式会社 デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法
JP2022119634A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、光電変換システム、移動体および半導体基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142863A (ja) * 2005-11-18 2007-06-07 Fujitsu Ltd アナログデジタル変換器
WO2009131018A1 (ja) * 2008-04-25 2009-10-29 キュリアス株式会社 イメージセンサー用ａ／ｄ変換器
WO2014024922A1 (ja) * 2012-08-07 2014-02-13 国立大学法人静岡大学 固体撮像装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068319B2 (en) * 2002-02-01 2006-06-27 Micron Technology, Inc. CMOS image sensor with a low-power architecture
JP3902778B2 (ja) * 2004-01-07 2007-04-11 株式会社半導体理工学研究センター アナログディジタル変換回路
US7432844B2 (en) * 2006-12-04 2008-10-07 Analog Devices, Inc. Differential input successive approximation analog to digital converter with common mode rejection
JP5251412B2 (ja) * 2008-10-09 2013-07-31 ソニー株式会社 固体撮像素子およびその駆動方法、並びにカメラシステム
JP2011188240A (ja) * 2010-03-09 2011-09-22 Panasonic Corp 逐次比較型ａｄ変換器、移動体無線装置
US8441386B2 (en) * 2011-04-13 2013-05-14 Maxim Integrated Products, Inc. Method to reduce voltage swing at comparator input of successive-approximations-register analog-to-digital converters
JP2014022763A (ja) * 2012-07-12 2014-02-03 Renesas Electronics Corp Ａ／ｄ変換器、ａ／ｄ変換方法
TWI634791B (zh) * 2013-02-27 2018-09-01 新力股份有限公司 Solid-state imaging device, driving method, and electronic device
ITMI20132037A1 (it) * 2013-12-06 2015-06-07 St Microelectronics Int Nv Metodo per la correzione di errori digitali per convertitore analogico digitale binario ad approssimazioni successive.
US9300316B2 (en) * 2014-02-28 2016-03-29 Qualcomm Incorporated Voltage doubling circuit for an analog to digital converter (ADC)
JP6272085B2 (ja) * 2014-03-04 2018-01-31 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
US9432035B2 (en) * 2015-01-09 2016-08-30 Analog Devices, Inc. Multichannel analog-to-digital converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142863A (ja) * 2005-11-18 2007-06-07 Fujitsu Ltd アナログデジタル変換器
WO2009131018A1 (ja) * 2008-04-25 2009-10-29 キュリアス株式会社 イメージセンサー用ａ／ｄ変換器
WO2014024922A1 (ja) * 2012-08-07 2014-02-13 国立大学法人静岡大学 固体撮像装置

Also Published As

Publication number Publication date
US10742918B2 (en) 2020-08-11
US20190020841A1 (en) 2019-01-17
WO2017158677A1 (ja) 2017-09-21

Similar Documents

Publication Publication Date Title
US20130341489A1 (en) Solid-state imaging device
US9590652B2 (en) Solid-state imaging apparatus and semiconductor device
JP5332041B2 (ja) 固体撮像装置
US8704694B2 (en) A/D converter
JP4924137B2 (ja) 冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサ
US8797455B2 (en) Analog-to-digital converter, image sensor including the same, and apparatus including image sensor
US7224306B2 (en) Analog-to-digital converter in which settling time of amplifier circuit is reduced
CN108123718B (zh) 固态成像器件
IL197437A (en) Analog-digital converter circuit and optical sensor
US10079989B2 (en) Image capturing device
US10742918B2 (en) AD converter and image sensor
JP5051265B2 (ja) Ａ／ｄ変換器および信号処理回路
WO2009131018A1 (ja) イメージセンサー用ａ／ｄ変換器
JP2008054256A (ja) アナログデジタル変換器およびそれを用いた撮像回路
JP4930189B2 (ja) アナログ−デジタル変換器及びこれを用いたイメージセンサ
WO2011104761A1 (ja) パイプライン型ａ／ｄコンバータおよびａ／ｄ変換方法
JP2017192099A (ja) 逐次比較型ａ／ｄコンバータ
US10700697B2 (en) Ad converter and image sensor
JP6805753B2 (ja) 撮像装置
CN112640435A (zh) 固态成像元件和电子设备
JP4366646B2 (ja) Ａｄ変換回路及び固体撮像装置
Wang et al. A 19-bit column-parallel folding-integration/cyclic cascaded ADC with a pre-charging technique for CMOS image sensors
Cruz et al. DAC for positron emission tomography front-end
WO2018173196A1 (ja) シングルエンド型ａｄ変換器、ａｄ変換回路、およびイメージセンサ
KR101984618B1 (ko) 아날로그 디지털 컨버터, 이를 구비하는 이미지 센서, 및 이미지 센서를 구비하는 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200630