JP2014022763A - Ａ／ｄ変換器、ａ／ｄ変換方法 - Google Patents

Abstract

【課題】消費電力の低減と低電圧時の高速動作を実現し、かつ面積の増大を抑えた逐次比較型Ａ／Ｄ変換器を提供すること
【解決手段】サンプリング回路は、アナログ信号ＶＡＩＮをサンプリングし、サンプリング値と逐次比較制御信号に応じた比較用信号を生成するとともに、基準信号を生成する。コンデンサ３０８〜３１１はノード３３６と接続し、コンデンサ３１２はノード３３７と接続する。サンプリングモード時にはアナログスイッチ３２８をＯＮにしてノード３３６とＧＮＤを接続し、アナログスイッチ３２９をＯＮにしてノード３３７とＶＤＤを接続する。サンプリングモード時にはアナログスイッチ３３２をＯＦＦにする。サンプリングモードの終了時には全てのスイッチをＯＦＦにし、その後にアナログスイッチ３３２をＯＮにして比較用信号を生成する。
【選択図】図２

Description

本発明は、Ａ／Ｄ変換器及びＡ／Ｄ変換方法に関する。

一般的な逐次比較型Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器は、コンパレータの２入力のうち、一方の入力側のノードを中間電位に設定するバイアス回路を備える。この中間電位は、たとえば１／２＊ＶＤＤである。サンプリングモードの場合、この中間電位は、アナログスイッチを介してコンパレータに接続する共通ノードに供給される。

ここでサンプリングにかかる時間は、サンプリング容量と、バイアス回路の出力抵抗と、コンパレータと接続するアナログスイッチのオン抵抗と、の時定数により定まる。そのため、サンプリング処理を高速化したい場合、バイアス回路の出力抵抗値を下げて電流能力を上げる必要がある。さらに上述のアナログスイッチは、低電圧になるに従ってオン抵抗が増大する特性を持っている。以上より、逐次比較型Ａ／Ｄ変換器の低消費電力化や低電圧時の高速化が困難であった。

特許文献１には、上述のバイアス回路を持たない逐次比較型Ａ／Ｄ変換器の一態様を示している。特許文献１にかかる逐次比較型Ａ／Ｄ変換器は、バイアス回路に代わり、コンパレータの一方の入力側に接続するバイアス調整用コンデンサを設けるとともに、当該コンデンサをサンプリングモード時と比較モード時で異なる電位に切り替えるアナログスイッチを有する。当該構成は、バイアス回路及びコンパレータと接続するアナログスイッチを有さないため、消費電力の低減と低電圧時の高速動作を実現することができる。

特許文献２には、出力電圧範囲を調整可能なデジタルアナログ変換器の一態様が開示されている。特許文献２の図１等には、電荷再配分によりコンパレータ入力のリファレンス側を電圧振幅することが記載されている。当該構成（図２）においてもバイアス調整用のコンデンサＣ１２、Ｃ３４、Ｃ３６が設けられている。

特開２０００−２０１０７７号公報 特開２００６−３１１１４４号公報

特許文献１に記載の逐次比較型Ａ／Ｄ変換器は、上述のようにバイアス調整用のコンデンサを備える。しかしながら、バイアス調整用のコンデンサを追加したため、コンデンサアレイ部の面積が増大する。特許文献２に記載のデジタルアナログ変換器もバイアス調整用コンデンサ（特許文献２図２におけるＣ１２、Ｃ３４、Ｃ３６）が必要な構成である。すなわち特許文献２に記載の構成も面積増大が問題となる構成である。

すなわち上述の技術では、消費電力の低減と低電圧時の高速動作を実現し、かつ面積の増大を抑えた逐次比較型Ａ／Ｄ変換器を提供することが出来なかった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の態様によれば、逐次比較型Ａ／Ｄ変換器は、アナログ信号ＶＡＩＮをサンプリングし、サンプリング値及び逐次比較制御信号に基づく比較用信号を生成するとともに、基準信号を生成するサンプリング回路を有する。前記サンプリング回路はアナログ信号の電荷を保持するＭ＋Ｎ個（Ｍ、Ｎは１以上の整数）の容量素子と、Ｍ個の容量素子の一端と接続する第１ノードと第１電圧端子との間に設けた第１スイッチと、Ｎ個の容量素子の一端と接続する第２ノードと第２電圧端子との間に設けた第２スイッチと、前記第１ノードと前記第２ノードを接続する第３スイッチと、を有する。サンプリングモードの際に前記第１スイッチ及び前記第２スイッチを閉状態するとともに前記第３スイッチを開状態とし、前記サンプリングモードの終了後に全てのスイッチを開状態にした後に前記第３スイッチを閉状態にして前記比較用信号を生成する。

前記一実施の態様によれば、消費電力の低減と低電圧時の高速動作を実現し、かつ面積の増大を抑えた逐次比較型Ａ／Ｄ変換器及びＡ／Ｄ変換方法を提供することが出来る。

特許文献１にかかる逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の構成（サンプリングモード時）を示すブロック図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の構成（逐次比較モード時）を示すブロック図である。 実施の形態１にかかる逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。 実施の形態２にかかる逐次比較型Ａ／Ｄ変換器の構成（サンプリングモード時）を示すブロック図である。 実施の形態２にかかる逐次比較型Ａ／Ｄ変換器の構成（逐次比較モード時）を示すブロック図である。 実施の形態３にかかる逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。

まず本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００の比較対象となる特許文献１にかかる逐次比較型Ａ／Ｄ変換器１００の構成について説明する。図１は、特許文献１にかかる逐次比較型Ａ／Ｄ変換器１００の構成を示すブロック図である。当該逐次比較型Ａ／Ｄ変換器１００は、一般的な構成（コンパレータ、逐次比較制御回路１３４等）に加えてバイアス調整用コンデンサ１０６、バイアス調整用コンデンサ１０７、セレクタ１２８、セレクタ１２９、アナログスイッチ１３０、及びアナログスイッチ１３１を有する。アナログスイッチ１３０及びアナログスイッチ１３１は、共通ノード１３２及び１３３とＧＮＤをそれぞれ接続するスイッチである。

サンプリングモードの場合、アナログ入力電圧ＶＡＩＮは、セレクタ１１８〜１２２を介してコンデンサ１０８〜１１２に接続される。他のコンデンサ１１３〜１１７、１０６、１０７はサンプリング時にセレクタ１２３〜１２７、セレクタ１２８、セレクタ１２９を介してＧＮＤに接続される。共通ノード１３２及び１３３は、サンプリングモード時にアナログスイッチ１３０及び１３１を介してＧＮＤに接続される。サンプリングモードの際の各コンデンサの電荷を以下に示す。

サンプリングモード時のコンデンサ１０８〜１１２、コンデンサ１０６の電荷はそれぞれ以下の式（１）、（２）で示される。また、式（１）、（２）を加算することによりサンプリング側の電荷を算出できる。サンプリング側の電荷は以下の式（３）のように示される。なお以下の記載において、サンプリング電圧を生成する回路群をサンプリング側とも呼称し、リファレンス電圧を生成する回路群をリファレンス側とも呼称する。
コンデンサ１０８〜１１２の電荷＝ (１＋１＋２＋４＋８)＊（ＶＡＩＮ−ＧＮＤ）＝１６Ｃ＊ＶＡＩＮ ・・・（１）
コンデンサ１０６の電荷＝８Ｃ＊（ＧＮＤ−ＧＮＤ）＝０ ・・・（２）
全電荷Ｑｓ０＝１６Ｃ＊ＶＡＩＮ ・・・（３）

コンデンサ１１３〜１１７、コンデンサ１０７の電荷はそれぞれ以下の式（４）、（５）で示される。また、式（４）、（５）を加算することによりリファレンス側の電荷を算出できる。リファレンス側の電荷は以下の式（６）のように示される。
コンデンサ１１３〜１１７の電荷＝ (１＋１＋２＋４＋８)＊（ＧＮＤ−ＧＮＤ）＝０ ・・・（４）
コンデンサ１０７の電荷＝８Ｃ＊（ＧＮＤ−ＧＮＤ）＝０ ・・・（５）
全電荷Ｑｒ０＝０ ・・・（６）

次に逐次比較モードの場合について説明する。逐次比較モードの場合、アナログスイッチ１３０及び１３１は切り離される。セレクタ１１８〜１２２は、逐次比較制御回路１３４からの制御信号に応じて、基準電位ＶＲまたはＧＮＤに接続する。コンデンサ１０６及び１０７は、セレクタ１２８及び１２９を介してＶＤＤに接続される。コンデンサ１１３〜１１７は、セレクタ１２３〜１２７を介してＧＮＤに接続する。ここで、逐次比較モードの際の共通ノード１３２の電圧をＶＣＭ１、共通ノード１３３の電圧をＶＣＭ２とする。

逐次比較モード時のコンデンサ１０８〜１１２、コンデンサ１０６の電荷はそれぞれ以下の式（７）、（８）で示される。また、式（７）、（８）を加算することによりサンプリング側の電荷を算出することができる。サンプリング側の電荷は以下の式（９）のように示される。
コンデンサ１０８〜１１２の電荷＝ (１＋１＋２＋４＋８)＊（ＶＲ−ＶＣＭ１） ・・・（７）
コンデンサ１０６の電荷＝８Ｃ＊（ＶＤＤ−ＶＣＭ１） ・・・（８）
全電荷Ｑｓ１＝１６Ｃ＊（ＶＲ−１．５＊ＶＣＭ１＋０．５＊ＶＤＤ） ・・・（９）

電荷保存則により、サンプリングモード時の電荷と逐次比較モード時の電荷は等しくなる。電荷保存則（式（１０））を用いることにより、ＶＣＭ１は以下の（１１）のように示される。
１６Ｃ＊ＶＡＩＮ＝１６Ｃ・（ＶＲ−１．５＊ＶＣＭ１＋０．５＊ＶＤＤ）・・・（１０）
ＶＣＭ１＝（２／３）＊（ＶＲ−ＶＡＩＮ）＋ （１／３）＊ＶＤＤ ・・・（１１）

セレクタ１１８〜１２２は、逐次比較制御回路１３４からの制御信号に応じて、基準電位ＶＲまたはＧＮＤと接続する。すなわち、基準電位ＶＲと接続するコンデンサの数が変動する。これにより実行的な基準電圧が変動する。ここで実行的な基準電圧をＶＲ０とする。
ＶＲ０＝ＶＲ＊Ｎ／１６Ｃ （Ｎは１Ｃ〜１６Ｃの間で制御される）・・・（１２）

式（１１）内のＶＲをＶＲ０に置き換えた式（１３）を示す。
ＶＣＭ１＝２／３（ＶＲ０−ＶＡＩＮ）＋１／３＊ＶＤＤ ・・・（１３）

次に、逐次比較モード時のコンデンサ１１３〜１１７、コンデンサ１０７の電荷はそれぞれ以下の式（１４）、（１５）で示される。また、式（１４）、（１５）を加算することによりリファレンス側の電荷を算出できる。リファレンス側の電荷は以下の式（１６）のように示される。
コンデンサ１１３〜１１７電荷 ＝１６Ｃ＊（ＧＮＤ−ＶＣＭ２）＝０ ・・・（１４）
コンデンサ１０７の電荷＝８Ｃ＊（ＶＤＤ−ＶＣＭ２）＝０ ・・・（１５）
全電荷Ｑｒ１＝１６Ｃ＊（０．５＊ＶＤＤ−１．５＊ＶＣＭ２）・・・（１６）

電荷保存則により、サンプリングモード時の電荷と逐次比較モード時の電荷は等しくなる。電荷保存則（式（１７））を用いることにより、ＶＣＭ２は以下の（１８）のように示される。
０＝１６Ｃ＊（０．５＊ＶＤＤ−１．５＊ＶＣＭ２）・・・（１７）
ＶＣＭ２＝１／３・ＶＤＤ ・・・（１８）

以上が特許文献１に記載の構成及び各動作モード時の電荷状態である。
＜実施の形態１＞
続いて、図面を参照して本実施の形態にかかる逐次比較型Ａ／Ｄ変換器の構成について説明する。図２は、本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００の構成を示すブロック図である。逐次比較型Ａ／Ｄ変換器３００は、はじめにサンプリングモードでの動作を行い、その後に逐次比較モードでの動作を行う。図２は、本実施の形態にかかる逐次比較型Ａ／Ｄ変換器のサンプリングモードでの各スイッチ等の状態を示す図である。

逐次比較型Ａ／Ｄ変換器３００は、アナログ入力側コンデンサアレイ３０２と、基準入力側コンデンサアレイ３０３と、コンパレータ回路３０４と、逐次比較制御回路３０５と、セレクタ３１８〜３２２と、セレクタ３２３〜３２７と、アナログスイッチ３２８と、アナログスイッチ３２９と、アナログスイッチ３３０と、アナログスイッチ３３１と、アナログスイッチ３３２と、アナログスイッチ３３３と、を有する。

図２に示すように、アナログ入力側コンデンサアレイ３０２と、基準入力側コンデンサアレイ３０３と、セレクタ３１８〜３２２と、セレクタ３２３〜３２７と、アナログスイッチ３２８と、アナログスイッチ３２９と、アナログスイッチ３３０と、アナログスイッチ３３１と、アナログスイッチ３３２と、アナログスイッチ３３３と、をサンプリング回路とも呼称する。

コンパレータ回路３０４は、入力電圧信号ＶＣＭ１とＶＣＭ２を比較し、比較結果を逐次比較制御回路３０５に通知する。コンパレータ回路３０４の構成は、一般的な逐次比較型Ａ／Ｄ変換器に用いられる構成であればよい。

逐次比較制御回路３０５は、内部に逐次比較レジスタを有する。逐次比較制御回路３０５は、コンパレータ回路３０４の比較処理に応じて逐次比較レジスタを更新するとともに、算出したデジタル値を任意の処理部に供給する。逐次比較制御回路３０５は、逐次比較の結果に応じて各セレクタの接続先を指示する制御信号３４６を出力する。逐次比較制御回路３０５は、一般的な逐次比較型Ａ／Ｄ変換器に用いられる構成であればよい。

アナログスイッチ３２８（第１スイッチ）は、ノード３３６（第１ノード）をＧＮＤに接続するスイッチである。アナログスイッチ３２９（第２スイッチ）は、ノード３３７（第２ノード）をＶＤＤに接続するスイッチである。アナログスイッチ３３２（第３スイッチ）は、ノード３３６とノード３３７を接続するスイッチである。アナログスイッチ３３０（第４スイッチ）は、ノード３３８（第３ノード）をＧＮＤに接続するスイッチである。アナログスイッチ３３１（第５スイッチ）は、ノード３３９（第４ノード）をＶＤＤに接続するスイッチである。アナログスイッチ３３３（第６スイッチ）は、ノード３３８とノード３３９を接続するスイッチである。

アナログ入力側コンデンサアレイ３０２は、４ビットに重みづけされたコンデンサ３０８〜３１２をアレイ状に整列させたものである。詳細には、コンデンサ３０８及び３０９は基準容量値（１Ｃ）を有するコンデンサであり、コンデンサ３１０は容量値２Ｃを有するコンデンサであり、コンデンサ３１１は容量値４Ｃを有するコンデンサであり、コンデンサ３１２は容量値８Ｃを有するコンデンサである。コンデンサ３０８〜３１２の一端はセレクタ３１８〜３２２にそれぞれ接続する。コンデンサ３０８〜３１２の他端は、ノード３３６に接続する。コンデンサ３１２の他端は、ノード３３７に接続する。このように、アナログ入力側コンデンサアレイ３０２内のＭ個（図２では４つ、Ｍは１以上の整数）のコンデンサをノード３３６に接続し、アナログ入力側コンデンサアレイ３０２内のＮ個（図２では１つ、Ｎは１以上の整数）のコンデンサをノード３３７に接続している。

セレクタ３１８〜３２２は、逐次比較制御回路３０５から出力される制御信号３４６に応じて、ＶＡＩＮ（アナログ入力信号）端子３４０、ＶＲ（基準電源）端子３４１、ＧＮＤ（グランド）端子３４２のいずれかと、コンデンサ３０８〜３１２と、をそれぞれ接続する。図２は前述のようにサンプリング中の状態を示す図であるため、セレクタ３１８〜３２２は、コンデンサ３０８〜３１２をＧＮＤ端子３４２に接続する。ＶＲ端子３４１は、アナログ入力信号ＶＡＩＮをデジタル値に変換する際に基準となる電源の端子である。基準電源の電圧範囲は、一般的に電源電圧と同じかそれ以下である。

基準入力側コンデンサアレイ３０３は、４ビットに重みづけされたコンデンサ３１３〜３１７をアレイ状に整列させたものである。詳細には、コンデンサ３１３及び３１４は基準容量値（１Ｃ）を有するコンデンサであり、コンデンサ３１５は容量値２Ｃを有するコンデンサであり、コンデンサ３１６は容量値４Ｃを有するコンデンサであり、コンデンサ３１７は容量値８Ｃを有するコンデンサである。セレクタ３２３〜３２７は、コンデンサ３１３〜３１７の一端と、ＧＮＤ端子３４２とをそれぞれ接続する。コンデンサ３１３〜３１６の他端は、ノード３３８と接続する。コンデンサ３１７の他端は、ノード３３９と接続する。このように、基準入力側コンデンサアレイ３０３内のＯ個（図２では４つ、Ｏは１以上の整数）をノード３３８に接続し、基準入力側コンデンサアレイ３０３内のＰ個（図２では１つ、Ｐは１以上の整数）をノード３３９に接続している。

図２を参照して、サンプリングモード時の各スイッチの動作、及び各ノードの電荷について説明する。アナログ入力電圧ＶＡＩＮは、セレクタ３１８〜３２２を介してコンデンサ３０８〜３１２に接続される。他のコンデンサ３１３〜３１７は、セレクタ３２３〜３２７を介してＧＮＤと接続する。ノード３３６及び３３８は、アナログスイッチ３２８及び３３０によりＧＮＤに接続される。ノード３３７及び３３９は、アナログスイッチ３２９及び３３１によりＶＤＤ（電源電圧）端子３４３に接続される。アナログスイッチ３３２及び３３３は、オフ状態である。

サンプリングモード時のサンプリング側（コンデンサ３０８〜３１１、コンデンサ３１２）の電荷はそれぞれ以下の式（３１）、（３２）で示される。
コンデンサ３０８〜３１１の電荷＝８Ｃ＊（ＶＡＩＮ−ＧＮＤ）＝８Ｃ＊ＶＡＩＮ・・・（３１）
コンデンサ３１２の電荷＝８Ｃ＊（ＶＡＩＮ−ＶＤＤ）・・・（３２）

サンプリングモード時のリファレンス側（コンデンサ３１３〜３１６、コンデンサ３１７）の電荷はそれぞれ以下の式（３３）、（３４）で示される。
コンデンサ３１３〜３１６の電荷＝８Ｃ＊（ＧＮＤ−ＧＮＤ）＝０・・・（３３）
コンデンサ３１７の電荷＝８Ｃ＊（ＧＮＤ−ＶＤＤ）＝−８Ｃ＊ＶＤＤ・・・（３４）

以上がサンプリングモード時の動作、及び各ノードの電荷である。サンプリングモードが終了した場合、逐次比較モードに移行する前に全てのアナログスイッチがオフ状態となる。その後に、アナログスイッチ３３２及びアナログスイッチ３３３はオン状態となる。すなわち、ノード３３６と３３７は接続され、ノード３３８と３３９は接続される。このときのアナログ入力側コンデンサアレイ３０２の電荷Ｑｓ１０は、上記した式（３１）と（３２）の和である式（３５）となる。基準入力側コンデンサアレイ３０３の電荷Ｑｒ１０は、上記した式（３３）と（３４）の和である式（３６）となる。
Ｑｓ１０＝８Ｃ＊ＶＡＩＮ＋８Ｃ＊（ＶＡＩＮ−ＶＤＤ）・・・（３５）
Ｑｒ１０＝−８Ｃ＊ＶＤＤ・・・（３６）

次に逐次比較モード移行後の逐次比較Ａ／Ｄ変換器３００の各スイッチの状態、及び各ノードの電荷の状態を説明する。図３は、逐次比較モード移行時の逐次比較Ａ／Ｄ変換器３００の状態を示すブロック図である。逐次比較モード時には、セレクタ３１８〜３２２は、制御信号３４６に応じてコンデンサ３０８〜３１２をＶＲ端子３４１またはＧＮＤ端子３４２と接続する。制御信号３４６は、逐次比較の結果に応じた信号値となる。コンデンサ３１３〜３１７は、セレクタ３２３〜３２７を介してＧＮＤと接続する。以下の式では、ノード３３４の電圧をＶＣＭ１とし、ノード３３５の電圧をＶＣＭ２とする。この場合、アナログ入力側コンデンサアレイ３０２の電荷は以下の式（３７）となる。
Ｑｓ１１＝１６Ｃ＊（ＶＲ−ＶＣＭ１）・・・（３７）

電荷保存則が成り立つため、Ｑｓ１１とＱｓ１０は等しくなる。すなわち、以下の式（３８））が成立する。電圧ＶＣＭ１は、式（３８）を展開することにより以下の式（３９）となる。
１６Ｃ＊（ＶＡＩＮ−０．５＊ＶＤＤ）＝１６Ｃ＊（ＶＲ−ＶＣＭ１）・・・（３８）
ＶＣＭ１＝ＶＲ−ＶＡＩＮ＋０．５＊ＶＤＤ・・・（３９）

セレクタ３１８〜３２２は、制御信号３４６に応じて、基準電位ＶＲまたはＧＮＤと接続する。すなわち、基準電位ＶＲと接続するコンデンサの数が変動する。これにより、実効的な基準電圧は変動する。ここで、実効的な基準電圧をＶＲ０として以下の式（４０）を定義する。
ＶＲ０＝ＶＲ＊Ｎ／１６Ｃ （Ｎは１Ｃ〜１６Ｃの間で制御される）・・・（４０）

式（３９）内のＶＲをＶＲ０に置き換えた式（４１）を示す。
ＶＣＭ１＝ＶＲ０−ＶＡＩＮ＋０．５＊ＶＤＤ・・・（４１）

次に、逐次比較モード時の基準入力側コンデンサアレイ３０３の電荷について説明する。基準入力側コンデンサアレイ３０３の電荷は以下の式（４２）となる。
Ｑｒ１１＝１６Ｃ＊（ＧＮＤ−ＶＣＭ２）＝−１６Ｃ＊ＶＣＭ２・・・（４２）

電荷保存則が成り立つため、Ｑｒ１１とＱｒ１０は等しくなる。すなわち、以下の式（４３））が成立する。電圧ＶＣＭ２は、式（４３）を展開することにより以下の式（４４）となる。
−８Ｃ＊ＶＤＤ＝−１６Ｃ＊ＶＣＭ２・・・（４３）
ＶＣＭ２＝０．５＊ＶＤＤ・・・（４４）

上記の式（４１）及び式（４４）から明確なように、逐次比較型Ａ／Ｄ変換器３００は、バイアス調整用のコンデンサを用いることなく逐次モード時におけるＶＣＭ１（ノード３３４の電圧）及びＶＣＭ２（ノード３３５の電圧）を中間電位に設定することができる。

上述のように、コンデンサアレイ３０２を２つのグループ（コンデンサ３０８〜３１１、コンデンサ３１２）に分割している。サンプリング中に一方のグループ（コンデンサ３０８〜３１１）と接続するノード３３６をＧＮＤと接続し、もう一方のグループ（コンデンサ３１２）と接続するノード３３７をＶＤＤと接続する。２つのグループの電荷は、サンプリング終了後にノード３３６と３３７を接続することで一つに統合され、ノード３３４は電荷再配分に応じた電圧になる。そのため上述の構成により、逐次比較時にバイアス調整用のコンデンサに電荷をチャージする特許文献１に記載の逐次比較型Ａ／Ｄ変換器と同様の動作を実現する。すなわち、本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００は、バイアス調整用のコンデンサを用いることなく、消費電力の低減と低電圧時の高速動作を実現したＡ／Ｄ変換を実現することができる。

さらに特許文献１に記載の逐次比較型Ａ／Ｄ変換器１００では、バイアス調整用のコンデンサの影響による電荷再配分が生じる。これにより、式（１８）に示すようにリファレンス電位は（１／３）＊ＶＤＤとなり、振幅が２／３だけ減衰する。これにより、耐ノイズ性が悪化する。特許文献１に記載の逐次比較型Ａ／Ｄ変換器１００によるリファレンス電位と減衰率は以下の式（１９）、（２０）で示される。
リファレンス電位＝（バイアス調整用コンデンサの容量／（サンプリング容量＋バイアス調整用コンデンサの容量））＊ＶＤＤ・・・（１９）
振幅の減衰率＝サンプリング容量／（サンプリング容量＋バイアス調整用コンデンサの容量）・・・（２０）

本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００は、バイアス調整用のコンデンサを有さない。そのため、逐次比較型Ａ／Ｄ変換器３００は、式（４４）に示すようにリファレンス電位の振幅減衰を無くすことができる。すなわち、逐次比較型Ａ／Ｄ変換器３００の構成は、リファレンス電位を高く設定できないという問題を解決することができる。

（変形例１）
図２及び図３に示す逐次比較型Ａ／Ｄ変換器３００は、バイアス調整用のコンデンサを全く持たない構成であった。しかしながら、特許文献１の構成と比べてバイアス調整用のコンデンサを減らすという観点では、逐次比較型Ａ／Ｄ変換器３００を例えば図４に示す構成としても良い。

図４に示す逐次比較型Ａ／Ｄ変換器３００では、アナログ入力側の電圧信号ＶＣＭ１の生成側にはアナログスイッチ３２８、３２９、３３２を設けてバイアス調整用のコンデンサは設けない。一方でリファレンス側の電圧信号ＶＣＭ２の生成側の構成は図１に示す構成と同様である。すなわち、バイアス調整用のコンデンサ１０７とセレクタ１２９を有する構成である。なお、同一符号を付したスイッチやセレクタは図１〜図３と同様の動作を行うため詳細な説明は省略する。

図４の構成では、逐次比較型Ａ／Ｄ変換器３００は、合計で４０Ｃの容量素子を備える。特許文献１に記載の構成（図１）では、逐次比較型Ａ／Ｄ変換器１００は、合計で４８Ｃの容量素子を備える。そのため、図４の構成であっても特許文献１の構成（図１）に比べると面積を削減することができる。なお、図２に示す逐次比較型Ａ／Ｄ変換器３００は、内部に合計３２Ｃの容量素子のみでよいため最も面積を削減することができる。

＜実施の形態２＞
本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００は、実施の形態１に記載の逐次比較型Ａ／Ｄ変換器と比べて更に低電圧時の高速化を図れる構成である。図５及び図６を参照して、本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００について説明する。

図５は、本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００の構成を示すブロック図である。図５は、サンプリングモード時の各セレクタ及び各スイッチの状態を示す。以下、図２に示す実施の形態１との相違点について説明する。アナログスイッチ３３２は、内部にスイッチを一つのみ有する。これにより、図示するようにノード３３６とノード３３４を同一視できる構成である。ノード３３６とコンデンサ３０８、３０９、及び３１０が接続し、実施の形態１と異なりコンデンサ３１１は接続しない。ノード３３７には、コンデンサ３１２に加えてコンデンサ３１１が接続する。すなわちノード３３６には合計４Ｃのコンデンサが接続し、ノード３３７には合計１２Ｃのコンデンサが接続する。換言するとノード３３６に接続するコンデンサの合計容量値と、ノード３３７に接続するコンデンサの合計容量値と、が異なる容量値となる。

同様にアナログスイッチ３３３は、内部にスイッチを一つのみ有する。これにより、図示するようにノード３３８とノード３３５を同一視できる構成である。ノード３３８にはコンデンサ３１３、３１４、及び３１５が接続し、実施の形態１と異なりコンデンサ３１６は接続しない。ノード３３９には、コンデンサ３１７に加えてコンデンサ３１６が接続する。すなわちノード３３８には合計４Ｃのコンデンサが接続し、ノード３３９には合計１２Ｃのコンデンサが接続する。換言するとノード３３８に接続するコンデンサの合計容量値と、ノード３３９に接続するコンデンサの合計容量値と、が異なる容量値となる。

図５に示す各セレクタの選択動作及び各スイッチの開閉動作は、図２に示す実施の形態１の同一符号を付したセレクタまたはスイッチと同一である。

続いて本実施の形態における逐次比較型Ａ／Ｄ変換器３００のサンプリングモード時の各ノードの電荷について説明する。サンプリングモード時には、コンデンサ３０８〜３１２は、セレクタ３１８〜３２２を介してアナログ入力信号ＶＡＩＮと接続する。コンデンサ３１３〜３１７は、セレクタ３２３〜３２７を介してＧＮＤと接続する。ノード３３４（３３６）は、アナログスイッチ３２８によりＧＮＤに接続される。ノード３３５（３３８）は、アナログスイッチ３３０によりＧＮＤに接続される。ノード３３７は、アナログスイッチ３２９によりＶＤＤに接続される。ノード３３９は、アナログスイッチ３３１によりＶＤＤに接続される。アナログスイッチ３３２及び３３３はオフ状態となる。

サンプリングモード時のサンプリング側（コンデンサ３０８〜３１０、コンデンサ３１１および３１２）の電荷はそれぞれ以下の式（５１）、（５２）で示される。
コンデンサ３０８〜３１０の電荷＝４Ｃ＊（ＶＡＩＮ−ＧＮＤ）＝４Ｃ＊ＶＡＩＮ・・・（５１）
コンデンサ３１１及び３１２の電荷＝１２Ｃ＊（ＶＡＩＮ−ＶＤＤ）・・・（５２）

サンプリングモード時のリファレンス側（コンデンサ３１３〜３１５、コンデンサ３１６および３１７）の電荷はそれぞれ以下の式（５３）、（５４）で示される。
コンデンサ３１３〜３１５の電荷＝４Ｃ＊（ＧＮＤ−ＧＮＤ）＝０・・・（５３）
コンデンサ３１６および３１７の電荷＝１２Ｃ＊（ＧＮＤ−ＶＤＤ）＝−１２Ｃ＊ＶＤＤ・・・（５４）

以上がサンプリングモード時の動作、及び各ノードの電荷である。サンプリングモードが終了した場合、逐次比較モードに移行する前に全てのアナログスイッチがオフ状態となる。その後に、アナログスイッチ３３２及びアナログスイッチ３３３はオン状態となる。すなわち、ノード３３６と３３７は接続され、ノード３３８と３３９は接続される。このときのアナログ入力側コンデンサアレイ３０２の電荷Ｑｓ２０は、上記した式（５１）と（５２）の和である式（５５）となる。基準入力側コンデンサアレイ３０３の電荷Ｑｒ２０は、上記した式（５３）と（５４）の和である式（５６）となる。
Ｑｓ２０＝４Ｃ＊ＶＡＩＮ＋１２Ｃ＊（ＶＡＩＮ−ＶＤＤ）
＝１６Ｃ＊（ＶＡＩＮ−（３／４）＊ＶＤＤ）・・・（５５）
Ｑｒ２０＝−１２Ｃ＊ＶＤＤ・・・（５６）

次に逐次比較モード移行後の逐次比較Ａ／Ｄ変換器３００の各スイッチの状態、及び各ノードの電荷の状態を説明する。図６は、本実施の形態にかかる逐次比較Ａ／Ｄ変換器３００の逐次比較モード移行時の状態を示すブロック図である。

逐次比較モード時には、セレクタ３１８〜３２２は、制御信号３４６に応じてコンデンサ３０８〜３１２をＶＲ端子３４１またはＧＮＤ端子３４２と接続する。コンデンサ３１３〜３１７は、アナログスイッチ３２３〜３２７を介してＧＮＤと接続する。逐次比較モード時には、アナログスイッチ３３２及び３３３はオン状態となる。以下の式では、ノード３３４の電圧をＶＣＭ１とし、ノード３３５の電圧をＶＣＭ２とする。この場合、アナログ入力側コンデンサアレイ３０２の電荷は以下の式（５７）となる。
Ｑｓ２１＝１６Ｃ＊（ＶＲ−ＶＣＭ１）・・・（５７）

電荷保存則が成り立つため、Ｑｓ２１とＱｓ２０は等しくなる。すなわち、以下の式（５８））が成立する。電圧ＶＣＭ１は、式（５８）を展開することにより以下の式（５９）となる。
１６Ｃ＊（ＶＡＩＮ−（３／４）＊ＶＤＤ）＝１６Ｃ＊（ＶＲ−ＶＣＭ１）・・・（５８）
ＶＣＭ１＝ＶＲ−ＶＡＩＮ＋（３／４）＊ＶＤＤ・・・（５９）

セレクタ３１８〜３２２は、制御信号３４６に応じて、基準電位ＶＲまたはＧＮＤと接続する。すなわち、基準電位ＶＲと接続するコンデンサの数が変動する。これにより、実効的な基準電圧は変動する。ここで、実効的な基準電圧をＶＲ０として以下の式（６０）を定義する。
ＶＲ０＝ＶＲ＊Ｎ／１６Ｃ （Ｎは１Ｃ〜１６Ｃの間で制御される）・・・（６０）

式（５９）内のＶＲをＶＲ０に置き換えた式（６１）を示す。
ＶＣＭ１＝ＶＲ０−ＶＡＩＮ＋（３／４）＊ＶＤＤ・・・（６１）

次に、逐次比較モード時の基準入力側コンデンサアレイ３０３の電荷について説明する。基準入力側コンデンサアレイ３０３の電荷は以下の式（６２）となる。
Ｑｒ２１＝１６Ｃ＊（ＧＮＤ−ＶＣＭ２）＝−１６Ｃ＊ＶＣＭ２・・・（６２）

電荷保存則が成り立つため、Ｑｒ２１とＱｒ２０は等しくなる。すなわち、以下の式（６３））が成立する。電圧ＶＣＭ２は、式（６３）を展開することにより以下の式（６４）となる。
−１２Ｃ＊ＶＤＤ＝−１６Ｃ＊ＶＣＭ２・・・（６３）
ＶＣＭ２＝（３／４）＊ＶＤＤ・・・（６４）

上記の式（６１）及び式（６４）から明確なように、逐次比較型Ａ／Ｄ変換器３００は、バイアス調整用のコンデンサを用いることなく逐次モード時におけるＶＣＭ１（ノード３３４の電圧）及びＶＣＭ２（ノード３３５の電圧）を中間電位に設定することができる。

一般的にアナログスイッチのオン抵抗は、０．５＊ＶＤＤの電圧入力時に最大となる。上述の構成はノード３３６と接続する容量値と、ノード３３７と接続する容量値と、を異なる値としている。同様にノード３３８と接続する容量値と、ノード３３９と接続する容量値と、を異なる値としている。このような構成により、リファレンス電位を（３／４）＊ＶＤＤ（式（６４））としている。すなわち、上述の構成では、アナログスイッチのオン抵抗が最大となる電位とは異なるリファレンス電位を生成することができる。これにより、アナログスイッチのオン抵抗を減少させ、低電圧時の高速化に寄与することができる。

また、アナログスイッチ３３２及び３３３内部のスイッチ数を図２の構成と比べて減少させている。スイッチの削減により、チップ面積をさらに削減することができる。なお、実施の形態１においてもアナログスイッチ３３２及び３３３内部のスイッチ数を１つとしてもよい。

ただし図２に示すようにアナログスイッチ３３２及び３３３内に２つのスイッチを備える構成では、サンプリングモード時にコンパレータ回路３０４とサンプリング回路を完全に切り離せる。これにより、コンパレータ回路３０４の動作安定化を図ることができる。

＜実施の形態３＞
続いて、実施の形態３にかかる逐次比較型Ａ／Ｄ変換器３００について説明する。図７は、実施の形態３にかかる逐次比較型Ａ／Ｄ変換器３００の構成を示すブロック図である。図示するように、アナログ入力側コンデンサアレイ３０２の一部に抵抗スイッチ回路３５０が接続されている。

抵抗スイッチ回路３５０と接続するノード３５１は、セレクタ３１８と接続している。抵抗スイッチ回路３５０は、抵抗３５２と、抵抗３５３と、抵抗３５４と、アナログスイッチ３５５と、アナログスイッチ３５６と、アナログスイッチ３５７と、アナログスイッチ３５８と、を備える。抵抗３５２〜３５４は、ＶＲ端子３５９とＧＮＤ端子３６０を直列に結ぶように配列されている。

ＶＲ端子３５９と抵抗３５２を結ぶノードと、ノード３５１と、の間にアナログスイッチ３５５（第８スイッチ）が設けられている。抵抗３５２と抵抗３５３を結ぶノードと、ノード３５１と、の間にアナログスイッチ３５６（第９スイッチ）が設けられている。抵抗３５３と抵抗３５４を結ぶノードと、ノード３５１と、の間にアナログスイッチ３５７（第９スイッチ）が設けられている。抵抗３５４とＧＮＤ端子３６０を結ぶノードと、ノード３５１と、の間にアナログスイッチ３５８（第７スイッチ）が設けられている。ノード３５１は、セレクタ３１８を介してコンデンサ３０８（対象容量素子）と接続する。

抵抗スイッチ回路３５０には、逐次比較モードの際に制御信号３４６が供給される。アナログスイッチ３５５〜３５８は、この制御信号３４６に応じてＯＮ／ＯＦＦ（開閉）動作を行う。

アナログスイッチ３５５がオン状態となり、アナログスイッチ３５６〜３５８がオフ状態の場合、セレクタ３１８には基準電圧ＶＲが供給される。アナログスイッチ３５８がオン状態となり、アナログスイッチ３５５〜３５７がオフ状態の場合、セレクタ３１８にはＧＮＤ電圧が供給される。アナログスイッチ３５６がオン状態となり、他のスイッチ（３５５、３５７、３５８）がオフ状態の場合、セレクタ３１８には基準電圧ＶＲとＧＮＤ電圧の中間電圧が供給される。アナログスイッチ３５７がオン状態となり、他のスイッチ（３５５、３５６、３５８）がオフ状態の場合、セレクタ３１８には基準電圧ＶＲとＧＮＤ電圧の中間電圧が供給される。

他のスイッチやセレクタの開閉（選択）動作は、実施の形態１にかかる逐次比較型Ａ／Ｄ変換器３００内の同一符号を付したスイッチやセレクタと同様であるため、詳細な説明は省略する。本実施の形態にかかる逐次比較型Ａ／Ｄ変換器３００は、逐次比較モード時にコンデンサ３０８に対して、基準電圧ＶＲ、ＧＮＤ電圧、および基準電圧ＶＲとＧＮＤ電圧の中間電圧を提供することができる。これにより、逐次比較モード時のＶＣＭ１をより細かく設定することができる。ＶＣＭ１を詳細に設定することができるため、より精度の高いＡ／Ｄ変換を実現することができる。なお、最も小さな容量値を有するコンデンサ３０８と抵抗スイッチ回路３５０を接続することにより、リファレンス電圧と比較する電圧をより細かく設定することができる。

なお、抵抗スイッチ回路３５０内の抵抗数やスイッチは任意であり、例えば２つや４つであっても良い。抵抗数やスイッチ数は、求められる変換精度やチップ面積との兼ね合いから決定すればよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能であることは言うまでもない。

１００ 逐次比較型Ａ／Ｄ変換器
１０６〜１１７ コンデンサ
１１８〜１２９ セレクタ
１３０、１３１ アナログスイッチ
１３２ ノード
１３３ ノード
１３４ 逐次比較制御回路
３００ 逐次比較型Ａ／Ｄ変換器
３０２ アナログ入力側コンデンサアレイ
３０３ 基準入力側コンデンサアレイ
３０４ コンパレータ回路
３０５ 逐次比較制御回路
３０８〜３１２ コンデンサ
３１３〜３１７ コンデンサ
３１８〜３２７ セレクタ
３２８〜３３１ アナログスイッチ
３３２、３３３ アナログスイッチ
３３４〜３３９ ノード
３４０ ＶＡＩＮ端子
３４１ ＶＲ端子
３４２ ＧＮＤ端子
３４３ ＶＤＤ端子
３５０ 抵抗スイッチ回路
３５１ ノード
３５２〜３５４ 抵抗
３５５〜３５８ アナログスイッチ
３５９ ＶＲ端子
３６０ ＧＮＤ端子

Claims (10)

1. アナログ信号をサンプリングし、サンプリング値及び逐次比較制御信号に基づいて比較用信号を生成するとともに、基準信号を生成するサンプリング回路と、前記比較用信号と前記基準信号を比較するコンパレータと、前記比較に応じて前記逐次比較制御信号を生成する逐次比較制御回路と、を備え、
   前記サンプリング回路は、
   アナログ信号の電荷を保持するＭ＋Ｎ個（Ｍ、Ｎは１以上の整数）の容量素子と、
   Ｍ個の容量素子の一端と接続する第１ノードと、第１電圧端子と、の間に設けた第１スイッチと、
   Ｎ個の容量素子の一端と接続する第２ノードと、第２電圧端子と、の間に設けた第２スイッチと、
   前記第１ノードと前記第２ノードを接続する第３スイッチと、を有し、
   サンプリングモードの際に前記第１スイッチ及び前記第２スイッチを閉状態するとともに前記第３スイッチを開状態とし、
   前記サンプリングモードの終了後に全てのスイッチを開状態にした後に前記第３スイッチを閉状態にして前記比較用信号を生成する、逐次比較型Ａ／Ｄ変換器。
2. 前記Ｎ個の容量素子の容量値と、前記Ｍ個の容量素子の容量値と、が等しい、請求項１に記載の逐次比較型Ａ／Ｄ変換器。
3. 前記Ｎ個の容量素子の容量値が、前記Ｍ個の容量素子の容量値よりも小さい、請求項１に記載の逐次比較型Ａ／Ｄ変換器。
4. 前記第１ノードは、前記コンパレータの一方の入力端子に直接接続し、
   前記第３スイッチは、閉状態になることにより前記第２ノードを前記第１ノードに接続する、請求項１に記載の逐次比較型Ａ／Ｄ変換器。
5. 前記サンプリング回路は、
   アナログ信号の電荷を保持するＯ＋Ｐ個（Ｏ、Ｐは１以上の整数）の容量素子と、
   Ｏ個の容量素子の一端と接続する第３ノードと、第３電圧端子と、の間に設けた第４スイッチと、
   Ｐ個の容量素子の一端と接続する第４ノードと、第４電圧端子と、の間に設けた第５スイッチと、
   前記第３ノードと前記第４ノードを接続する第６スイッチと、を有し、
   前記サンプリングモードの際に前記第３スイッチ及び前記第４スイッチを閉状態するとともに前記第５スイッチを開状態とし、
   前記サンプリングモードの終了後に全てのスイッチを開状態にした後に前記第５スイッチを閉状態にして前記基準信号を生成する、請求項１に記載の逐次比較型Ａ／Ｄ変換器。
6. 前記Ｏ個の容量素子の容量値と、前記Ｐ個の容量素子の容量値と、が等しい、請求項５に記載の逐次比較型Ａ／Ｄ変換器。
7. 前記Ｏ個の容量素子の容量値が、前記Ｐ個の容量素子の容量値よりも小さい、請求項５に記載の逐次比較型Ａ／Ｄ変換器。
8. 前記サンプリングモードの終了後に前記Ｍ個の容量素子のうちの一つである対象容量素子の他端に電圧を供給する抵抗スイッチ回路を更に備え、
   前記抵抗スイッチ回路は、
   前記第１電圧端子と前記前記対象容量素子との間に設けられた第７スイッチと、
   基準電圧端子と前記前記対象容量素子との間に設けられた第８スイッチと、
   前記第１電圧端子と前記基準電圧端子とを少なくとも２つの抵抗を介して接続し、抵抗間のノードと前記対象容量素子との間に設けられた第９スイッチと、を有し、
   前記逐次比較制御信号に応じて前記第７乃至第９スイッチの一つを閉状態とし、その他のスイッチを開状態とする、請求項１に記載の逐次比較型Ａ／Ｄ変換器。
9. 前記対象容量素子は、前記Ｍ個の容量素子の中で最も容量値が小さい容量素子である、請求項８に記載の逐次比較型Ａ／Ｄ変換器。
10. アナログ信号をサンプリングし、サンプリング値及び逐次比較制御信号に基づいて比較用信号を生成し、生成した前記比較用信号と基準信号を比較し、当該比較に応じて前記逐次比較制御信号を生成する逐次比較型のＡ／Ｄ変換方法であって、
    サンプリング時にＭ個の容量素子の一端と接続する第１ノードを第１電圧端子に接続する第１スイッチを閉状態にするとともに、Ｎ個の容量素子の一端と接続する第２ノードを第２電圧端子に接続する第２スイッチを閉状態にし、
    サンプリングモードの終了後に全てのスイッチを開状態とし、その後に非接続状態であった前記第１ノードと前記第２ノードを接続して前記比較用信号を生成する、Ａ／Ｄ変換方法。

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