CN111295840B - 用于模/数转换器的经减小噪声动态比较器 - Google Patents

Abstract

一种比较器电路(300)包含：第一晶体管(MP1)，其经配置以接收第一输入(Vinp)；及第二晶体管(MP2)，其经配置以接收第二输入(Vinm)。所述比较器电路(300)进一步包含第三晶体管(MP0)，其耦合到所述第一及第二晶体管(MP1、MP2)中的每一者的端子。所述第三晶体管(MN0)经配置以由第一控制信号(CLK)控制。第五晶体管(MN1)的栅极在第一节点(305)处耦合到第四晶体管(MN0)的端子，且所述第四晶体管(MN0)的栅极在第二节点(315)处耦合到所述第五晶体管(MN1)的端子。第六晶体管(MP1c)耦合于所述第一与第四晶体管(MP1、MN0)之间。第七晶体管(MP2c)耦合于所述第二与第五晶体管(MN2、MN1)之间。所述第六晶体管(MP1c)的栅极及所述第七晶体管(MP2c)的栅极以固定电压电平(AVSS)耦合在一起。

Description

用于模/数转换器的经减小噪声动态比较器

背景技术

比较器已用于各种应用中。举例来说，逐次逼近寄存器模/数转换器(SAR ADC)使用比较器将待转换成数字形式的输入电压与可编程参考电压比较。零静态功率SAR ADC可用于宽范围的转换吞吐量速率。ADC的电力消耗与吞吐量呈线性比例缩放。SAR ADC中的一些比较器可包含前置放大器以在将输入信号提供给锁存器之前推升输入信号电平，但前置放大器消耗电力而无论ADC的吞吐量如何。动态比较器可引入显著高电平的反冲噪声。ADC中可存在热噪声，这可需要在转换速度与噪声之间进行设计折衷。因此，一个ADC可比另一ADC快，但较快ADC可由较高电平的热噪声来表征。动态比较器的热噪声导致信噪比(SNR)降级，且反冲噪声在输入对输出转换关系中引入二阶或三阶非线性。

发明内容

在一个实例中，一种比较器电路包含八个晶体管。第一晶体管经配置以接收第一输入且第二晶体管经配置以接收第二输入。第三晶体管耦合到所述第一及第二晶体管中的每一者的端子。所述第三晶体管经配置以由第一控制信号控制。第四晶体管在第一节点处耦合到所述第一晶体管。第五晶体管在第二节点处耦合到所述第二晶体管。所述第五晶体管的栅极耦合到所述第一节点且所述第四晶体管的栅极耦合到所述第二节点。第六晶体管耦合到所述第一节点。所述第六晶体管的栅极耦合到所述第二节点。第七晶体管耦合到所述第二节点。所述第七晶体管的栅极耦合到所述第一节点。第八晶体管耦合到所述第六及第七晶体管中的每一者的端子。所述第八晶体管经配置以由第二控制信号控制，所述第二控制信号具有从所述第一控制信号的对应边缘延迟的边缘。

在另一实例中，一种比较器电路包含：第一晶体管，其经配置以接收第一输入；及第二晶体管，其经配置以接收第二输入。所述比较器电路进一步包含第三晶体管，其耦合到所述第一及第二晶体管中的每一者的端子。所述第三晶体管经配置以由第一控制信号控制。第五晶体管的栅极在第一节点处耦合到第四晶体管的端子且所述第四晶体管的栅极在第二节点处耦合到所述第五晶体管的端子。第六晶体管耦合于所述第一与第四晶体管之间。第七晶体管耦合于所述第二与第五晶体管之间。所述第六晶体管的栅极与所述第七晶体管的栅极以固定电压电平耦合在一起。

在仍另一实例中，一种比较器电路包含：第一晶体管，其经配置以接收第一输入；及第二晶体管，其经配置以接收第二输入。第三晶体管耦合到所述第一及第二晶体管中的每一者的端子。所述第三晶体管经配置以由第一控制信号控制。晶体管开关耦合于所述第一与第二晶体管的漏极之间。包含栅极及漏极的第四晶体管也包含于所述比较器电路中。第五晶体管也包含栅极及漏极。所述第五晶体管的所述栅极耦合到所述第四晶体管的所述漏极且所述第四晶体管的所述栅极耦合到所述第五晶体管的所述漏极。包含第六晶体管且其包括漏极及栅极。所述第四与第六晶体管的所述漏极耦合在一起。所述第六晶体管的栅极耦合到所述第五晶体管的所述漏极。第七晶体管包含漏极及栅极，且所述第五与第七晶体管的所述漏极耦合在一起。所述第七晶体管的栅极耦合到所述第四晶体管的所述漏极。第八晶体管耦合到所述第六及第七晶体管中的每一者的端子。所述第八晶体管经配置以由第二控制信号控制，所述第二控制信号具有从所述第一控制信号的对应边缘延迟的边缘。

附图说明

图1图解说明根据说明性实施例的减小热噪声的效应的比较器的实例。

图2展示图1的比较器的时序图。

图3图解说明根据说明性实施例的减小反冲噪声及热噪声的效应的比较器的实例。

图4展示图3的比较器的时序图。

具体实施方式

图1展示比较器电路100的实例。在此实例中，比较器电路包括：晶体管MP0、MP1、MP2、MP3、MP4、MP5、MN0及MN1；晶体管开关SW1及SW2；电容器C1及C2；或门102；延迟器104；控制信号产生器110以及锁存器120。由比较器电路100一起比较的输入展示为Vinp及Vinm且比较器的输出表示为Outp及Outm。如果Vinp大于Vinm，那么Outp为高且Outm为低；并且如果Vinp小于Vinm，那么Outp为低且Outm为高。使用来自控制信号产生器110的控制信号111，锁存器120分别将Outp及Outm锁存为输出信号Voutp及Voutm。

在图1的实例中，MP0、MP1、MP2、MP3、MP4及MP5包括p型金属氧化物半导体场效应晶体管(MOSFET)且MN0及MN1包括n型MOSFET。在其它实施例中，晶体管的掺杂类型可与图1中所展示的不同。作为MOSFET，晶体管具有栅极、漏极及源极(在本文中有时称为端子)。MP1经配置以接收输入Vinp，且MP2经配置以接收输入Vinm。如所展示，MP1及MP2的源极耦合在一起并耦合到MP0的漏极。MP0的源极耦合到供应电压AVDD。MP0的栅极由图1中指定为rstb的控制信号控制。Rstb由控制信号产生器110基于输入时钟信号(CLK)产生。

MN0的漏极耦合到MP1的漏极，由此定义节点105。类似地，MN1的漏极耦合到MP2的漏极，由此定义节点115。MN1的栅极耦合到节点105且MN0的栅极耦合到节点115。电容器C1跨越MN0(即，MN0的漏极与源极端子之间)而并联耦合。晶体管开关SW1也并联耦合到C1。当SW1闭合(例如，接通并传导电流)时，节点105且因此Outm被拉低至与AVSS大约相同的电位。类似地，电容器C2跨越MN1(即，在MN1的漏极与源极端子之间)而并联耦合。晶体管开关SW2并联耦合到C2。当SW2闭合时，节点115且因此Outp被拉低至与AVSS大致相同的电位。SW1及SW2也由rstb控制。因此，当rstb为逻辑高时，SW1及SW2两者均闭合以将输出信号Outp及Outm复位为逻辑低电平。在rstb为低的情况下，取决于Vinp及Vinm的相对电压电平，致使Outp和Outm转变为高或低。

如果Vinp大于Vinm，且在rstb为低的情况下且因此MP0接通，那么电流流过MP0且流过MP1及MP2中的每一者，但如果Vinp大于Vinm，那么流过MP2的电流比MP1多，或者如果Vinm大于Vinp，那么流过MP1的电流比MP2多。在其中流过MP2的电流比MP1多(Vinp大于Vinm)的情况下，节点115上的电压开始上升得快于节点105上的电压。因为节点115耦合到MN0的栅极，所以MN0早于MN1开始接通。MN0及MN1的交叉耦合配置(MN1的漏极耦合到MN0的栅极，且MN0的漏极耦合到MN1的栅极)提供正反馈以将节点115上的电压(即，Outp)加强为大于节点105上的电压(即，Outm)。当Vinm大于Vinp时，电路类似地工作，从而将Outm产生为大于Outp的电压。

也提供MP4及MP5以加速节点105及115上的电压的再生。适当调整MP4及MP5的大小，以确保当rstb_d变低时有足够高的再生跨导。MP4及MP5的源极耦合在一起并耦合到MP3的漏极。MP3的源极耦合到AVDD。标记为rstb_d的控制信号被提供给MP3的栅极并确定MP3是接通还是关断。MP4的漏极耦合到节点105且耦合到MP5的栅极。类似地，MP5的漏极耦合到节点115且耦合到MP4的栅极。晶体管MP4及MP5与MN0及MN1协同工作以加强节点105及115上的电压。举例来说，如上文所论述，如果Vinp大于Vinm，那么节点115上的电压变得高于节点105上的电压。在与节点105上的电压相比节点115上的电压处于经升高电平的情况下，MP5开始比MP4更快地接通，由此准许额外电流从AVDD通过MP3及MP5而流动到节点115，且因此进一步将MN0加强为接通。

时钟信号CLK被提供给控制信号产生器110，所述控制信号产生器产生用于锁存器的控制信号111，且也产生rstb。延迟器104接收rstb并使其延迟预定时间量。延迟量是应用特定的且可取决于比较器电路100的所期望速度。延迟器104的输出及rstb作为输入提供到或门102。当rstb为高或延迟器104的输出为高时，或门102的输出为高。或门的输出是用于MP3的栅极的rstb_d控制信号。CLK、rstb与rstb_d之间的相对时序展示于图2中且在下文进行论述。

现参考图2，CLK图解说明为在202处具有下降边缘且在204处具有上升边缘。控制信号产生器110产生rstb以使下降边缘224与CLK的下降边缘大体一致。在CLK且因此rstb为高的情况下，开关SW1及SW2闭合，由此复位比较器电路100(Outm及Outp均被强制为低)。在rstb为高的情况下，来自或门102的rstb_d也为高。在rstb转变为逻辑低电平(如205处所例示)之后，MP0即刻接通且SW1及SW2关断。如上文所陈述，归因于电流分别流过MP2及MP1，当电荷开始在MN0及MN1的栅极上积累时，Outm及Outp开始上升。一旦rstb变低，到或门的一个输入便为低。来自延迟器104的另一或门输入在一时间周期内保持高，所述时间周期等于由延迟器104实施的时间延迟。时间延迟预先配置于延迟器104中。一旦延迟器104的输出也变低，或门102的输出rstb_d便变低(如208处所展示)，由此接通MP3。在MP3接通的情况下，如上文所描述，归因于Vinp及Vinm的相对电压电平，额外电流流动到MN0及MN1中的一者或另一者以将MN0及MN1中的任何一个加强为更快地接通。

虚线209a描绘Outp的连续变化速率且虚线210a描绘Outm的连续变化速率。虚线209b及210b分别描绘在没有来自晶体管MP4及MP5的加速效应的情况下Outp及Outm的连续变化速率。如可看出，比较器使用晶体管MP4及MP5以较快速率且尽早地产生Outp及Outm最终值。一旦Outp及Outm达到其最终值，控制信号产生器110便将rstb断言为高，如由虚线上升边缘212a所展示。在rstb为高的情况下，rstb_d也由或门102强制为高，这导致MP3关断。此外，在rstb为高的情况下，MP0关断且开关SW1及SW2闭合，由此复位比较器电路100。比较器电路100早于rstb在212b处被强制为高的情况更快地复位，这将是没有来自晶体管MP4及MP5的加速效应的情况。

比较器的热噪声与时间延迟成反比。可通过减慢节点105、115的初始积分阶段(205、206的共模上升时间)来减小热噪声，但这将减慢再生阶段，从而导致比较器的慢响应时间。包括MP3、MP4及MP5的额外电路在不影响初始积分时间的情况下加速再生阶段。因此，对于恒定延迟，可为共模积分阶段分配更多时间，从而导致比较器的较好热噪声性能。

图3展示根据另一实施例的比较器电路300。比较器电路300与图1的比较器电路100具有一些类似之处。举例来说，就比较器电路100来说，比较器电路300包含：晶体管MP1、MP2、MP3、MP4、MP5、MN0及MN1；电容器C1及C2；如上文关于比较器100所描述地耦合在一起的晶体管开关SW1及SW2。比较器电路300也包含如所展示的共源共栅晶体管MP0c及MP3C，以减小反冲噪声。MP0c在CLK的每个下降边缘处减小晶体管MP1及MP2的源极处的瞬态脉冲干扰(步阶改变)，而MP3c针对MP4及MP5执行相同功能。MP1及MP2的源极处的任何瞬态脉冲干扰通过MP1及MP2的源极与栅极之间的寄生电容耦合到Vinp及Vinm，这可潜在地超驰控制实际差分输入，从而可能导致比较器的错误决策。这种效应称为动态比较器的反冲噪声。

此外，比较器电路300包含耦合于MP1与MN0之间的共源共栅晶体管MP1c。MP1c与MN0之间的连接标记为节点305并提供输出信号Outm。在此实例中，MP1c是p型MOSFET。类似地，比较器电路300包含耦合于MP2与MN1之间的共源共栅晶体管MP2c。MP2c与MN1之间的连接标记为节点315并提供输出信号Outp。在此实例中，MP2c也是p型MOSFET。晶体管开关SW3将MP1及MP2的漏极与共源共栅晶体管MP1c及MP2c的源极耦合在一起。MP1c在CLK的下降边缘处减小MP1的漏极处的瞬态电压。这将减小通过MP1的漏极到栅极电容对Vinp的反冲。MP2c以类似方式帮助减小通过MP2的反冲。

在图3的实例中，时钟信号(CLK)被提供给控制信号产生器310，所述控制信号产生器产生额外控制信号Clk_d、Clk_dl及Clk_2。时钟信号CLK用于控制MP0的状态，而Clk_d控制开关SW1-SW3的状态。控制信号Clk_dl控制MP3的状态且Clk_2控制锁存器120，所述锁存器将输出信号Outp及Outm分别锁存为Voutp及Voutm。

图4展示相关控制信号CLK、Clk_d、Clk_dl及Clk_2的时序图。在CLK在350处转变为逻辑低电平之后，控制信号产生器310也即刻将Clk_d断言为低，但在图4中指定为TD1的时间延迟之后。TD1可使用控制信号产生器310内的延迟电路进行预配置。TD1的长度为反冲噪声提供充足时间以减小到充分低电平。当Clk_d为高时，SW1-SW3全部闭合。一旦Clk_d变低，SW1-SW3便断开且比较器电路300能够在时间段T2期间开始产生比较决策(Outp为高还是Outm为低，或反之亦然)。Outp及Outm在355处最终确定，后续接着下一循环开始之前的时间段T3，其中电容式数/模转换器(CDAC)具有充足时间以在SAR ADC内的下一比较器产生之前稳定下来。

在此说明中，术语“耦合(couple)”或“耦合(couples)”意指间接或直接的有线或无线连接。因此，如果第一装置耦合到第二装置，那么所述连接可以是通过直接连接或通过经由其它装置及连接的间接连接。此外，在此说明中，表述“基于”意指“至少部分基于”。因此，如果X基于Y，那么X可为Y及任何数目个额外因子的函数。

修改在所描述实施例中为可能的，且其它实施例在权利要求书的范围内为可能的。

Claims (4)

1.一种比较器电路，其包括:

第一晶体管，其经配置以接收第一输入；

第二晶体管，其经配置以接收第二输入；

第三晶体管，其耦合到所述第一晶体管及所述第二晶体管中的每一者的端子，其中所述第三晶体管经配置以由第一控制信号控制；

第四晶体管；

第五晶体管，其中所述第五晶体管的栅极在第一节点处耦合到所述第四晶体管的端子且所述第四晶体管的栅极在第二节点处耦合到所述第五晶体管的端子；以及

第六晶体管，其耦合于所述第一晶体管与所述第四晶体管之间；以及

第七晶体管，其耦合于所述第二晶体管与所述第五晶体管之间；

其中所述第六晶体管的栅极与所述第七晶体管的栅极以固定电压电平耦合在一起；

进一步包括：

第一电容器，其与所述第四晶体管并联耦合；

第二电容器，其与所述第五晶体管并联耦合；

第一晶体管开关，其与所述第一电容器并联耦合；以及

第二晶体管开关，其与所述第二电容器并联耦合。

2.根据权利要求1所述的比较器电路，其中所述第一晶体管开关由第二控制信号控制，所述第二控制信号具有从所述第一控制信号的边缘延迟的边缘。

3.一种比较器系统，其包括：

模/数转换器ADC，所述ADC包括：

比较器电路，所述比较器电路包括：

第一晶体管，其经配置以接收第一输入；

第二晶体管，其经配置以接收第二输入；

第三晶体管，其耦合到所述第一晶体管及所述第二晶体管中的每一者的端子，其中所述第三晶体管经配置以由第一控制信号控制；

第四晶体管；

第五晶体管，其中所述第五晶体管的栅极在第一节点处耦合到所述第四晶体管的端子且所述第四晶体管的栅极在第二节点处耦合到所述第五晶体管的端子；

第六晶体管，其耦合于所述第一晶体管与所述第四晶体管之间；以及

第七晶体管，其耦合于所述第二晶体管与所述第五晶体管之间；以及

其中所述第六晶体管的栅极与所述第七晶体管的栅极以固定电压电平耦合在一起；

进一步包括：

第一电容器，其与所述第四晶体管并联耦合；

第二电容器，其与所述第五晶体管并联耦合；

第一晶体管开关，其与所述第一电容器并联耦合；以及

第二晶体管开关，其与所述第二电容器并联耦合。

4.根据权利要求3所述的比较器系统，其中所述第一晶体管开关由第二控制信号控制，所述第二控制信号具有从所述第一控制信号的边缘延迟的边缘。