CN107094006B - 一种轨对轨比较器电路 - Google Patents

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Abstract

本发明提供了一种轨对轨比较器，属于半导体集成电路技术领域。该电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；本发明的比较器电路在传统的比较器电路的基础上，采用了PMOS晶体管和NMOS晶体管都作为比较器输入对管的方法；成功避开了只采用NMOS晶体管作为输入对和只采用PMOS晶体管作为输入对时对输入电压的限制。与现有的比较器电路相比，本发明的比较器电路的输入电压能在全电压范围内工作，工作范围得到了大大提升。

Description

一种轨对轨比较器电路
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种轨对轨比较器。
背景技术
比较器是将两个模拟电压信号相比较的电路。比较器的两路输入为模拟信号，输出则为二进制信号0或1，当输入电压的差值增大或减小且正负符号不变时，其输出保持恒定。
传统的比较器电路如图1所示，包括第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3；第一NMOS晶体管N1的栅极接负输入端UIN，源极接第二NMOS晶体管N2的源极和第三NMOS晶体管N3的漏极，漏极接第一PMOS晶体管P1的栅极和漏极；第二NMOS晶体管N2的栅极接正输入端UIP，漏极接第二PMOS晶体管P2的漏极和第三PMOS晶体管的栅极；第一PMOS晶体管P1的源极接电源；第二PMOS晶体管的源极接电源；第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极相连，第三NMOS晶体管N3的栅极接偏置电流输入端BIAS，源极接地；第三PMOS晶体管P3的源极接电源，漏极接输出端UOUT；第四NMOS晶体管N4的栅极接偏置电流输入端BIAS，源极接地，漏极接输出端UOUT。
由于传统比较器电路的差分输入对都是PMOS晶体管或者NMOS晶体管，这使得比较器的输入范围不能做到从0V到电源电压的全范围。
发明内容
为解决现有比较器对输入范围有限制的技术问题，本发明对传统的比较器电路进行了改进，提供了一种轨对轨比较器电路。
一种轨对轨比较器电路，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6和第七NMOS晶体管N7；第一PMOS晶体管P1的栅极接第一偏置电流输入端PBIAS，源极接电源，漏极接第六PMOS晶体管P6的源极和第七PMOS晶体管P7的源极；第六PMOS晶体管P6的栅极接所述比较器电路负输入端UIN，漏极接第三NMOS晶体管N3的栅极和漏极以及第六NMOS晶体管N6的栅极；第三NMOS晶体管N3的源极接地；第七PMOS晶体管P7的栅极接所述比较器电路正输入端UIP，漏极接第四NMOS晶体管N4的栅极和漏极、第七NMOS晶体管N7的栅极以及第二PMOS晶体管P2的漏极；第四NMOS晶体管N4的源极接地；第一NMOS晶体管N1的栅极接所述比较器电路负输入端UIN，源极接第二NMOS晶体管N2的源极和第五NMOS晶体管N5的漏极，漏极接第三PMOS晶体管P3的栅极和漏极；第二NMOS晶体管N2的栅极接所述比较器电路正输入端UIP，漏极接第四PMOS晶体管P4的栅极和漏极、第五PMOS晶体管P5的栅极以及第六NMOS晶体管N6的漏极；第五NMOS晶体管N5的栅极接第二偏置电流输入端NBIAS，源极接地；第二PMOS晶体管P2的源极接电源、栅极接第三PMOS晶体管P3的栅极；第三PMOS晶体管P3的源极接电源；第四PMOS晶体管P4的源极接电源；第五PMOS晶体管P5的源极接电源，漏极接所述比较器电路的输出端UOUT；第六NMOS晶体管N6的源极接地；第七NMOS晶体管N7的源极接地，漏极接所述比较器电路的输出UOUT。
本发明的比较器电路在传统的比较器电路的基础上，采用了PMOS晶体管和NMOS晶体管都作为比较器输入对管的方法；成功避开了只采用NMOS晶体管作为输入对和只采用PMOS晶体管作为输入对时对输入电压的限制。与现有的比较器电路相比，本发明的比较器电路的输入电压能在全电压范围内工作，工作范围得到了大大提升。
附图说明
图1是传统的比较器的电路结构示意图；
图2是本发明的轨对轨比较器的电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
为了扩大比较器电路的工作范围，本发明提供了一种轨对轨比较器电路，如图2所示，该电路包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6和第七NMOS晶体管N7；第一PMOS晶体管P1的栅极接第一偏置电流输入端PBIAS，源极接电源，漏极接第六PMOS晶体管P6的源极和第七PMOS晶体管P7的源极；第六PMOS晶体管P6的栅极接所述比较器电路负输入端UIN，漏极接第三NMOS晶体管N3的栅极和漏极以及第六NMOS晶体管N6的栅极；第三NMOS晶体管N3的源极接地；第七PMOS晶体管P7的栅极接所述比较器电路正输入端UIP，漏极接第四NMOS晶体管N4的栅极和漏极、第七NMOS晶体管N7的栅极以及第二PMOS晶体管P2的漏极；第四NMOS晶体管N4的源极接地；第一NMOS晶体管N1的栅极接所述比较器电路负输入端UIN，源极接第二NMOS晶体管N2的源极和第五NMOS晶体管N5的漏极，漏极接第三PMOS晶体管P3的栅极和漏极；第二NMOS晶体管N2的栅极接所述比较器电路正输入端UIP，漏极接第四PMOS晶体管P4的栅极和漏极、第五PMOS晶体管P5的栅极以及第六NMOS晶体管N6的漏极；第五NMOS晶体管N5的栅极接第二偏置电流输入端NBIAS，源极接地；第二PMOS晶体管P2的源极接电源、栅极接第三PMOS晶体管P3的栅极；第三PMOS晶体管P3的源极接电源；第四PMOS晶体管P4的源极接电源；第五PMOS晶体管P5的源极接电源，漏极接所述比较器电路的输出端UOUT；第六NMOS晶体管N6的源极接地；第七NMOS晶体管N7的源极接地，漏极接所述比较器电路的输出UOUT。
本发明的比较器电路在传统的比较器电路的基础上，采用了PMOS晶体管和NMOS晶体管都作为比较器输入对管的方法；成功避开了只采用NMOS晶体管作为输入对和只采用PMOS晶体管作为输入对时对输入电压的限制。与现有的比较器电路相比，本发明的比较器电路的输入电压能在全电压范围内工作，工作范围得到了大大提升。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (1)

1.一种轨对轨比较器电路，其特征在于，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6和第七NMOS晶体管N7；第一PMOS晶体管P1的栅极接第一偏置电流输入端PBIAS，源极接电源，漏极接第六PMOS晶体管P6的源极和第七PMOS晶体管P7的源极；第六PMOS晶体管P6的栅极接所述比较器电路负输入端UIN，漏极接第三NMOS晶体管N3的栅极和漏极以及第六NMOS晶体管N6的栅极；第三NMOS晶体管N3的源极接地；第七PMOS晶体管P7的栅极接所述比较器电路正输入端UIP，漏极接第四NMOS晶体管N4的栅极和漏极、第七NMOS晶体管N7的栅极以及第二PMOS晶体管P2的漏极；第四NMOS晶体管N4的源极接地；第一NMOS晶体管N1的栅极接所述比较器电路负输入端UIN，源极接第二NMOS晶体管N2的源极和第五NMOS晶体管N5的漏极，漏极接第三PMOS晶体管P3的栅极和漏极；第二NMOS晶体管N2的栅极接所述比较器电路正输入端UIP，漏极接第四PMOS晶体管P4的栅极和漏极、第五PMOS晶体管P5的栅极以及第六NMOS晶体管N6的漏极；第五NMOS晶体管N5的栅极接第二偏置电流输入端NBIAS，源极接地；第二PMOS晶体管P2的源极接电源、栅极接第三PMOS晶体管P3的栅极；第三PMOS晶体管P3的源极接电源；第四PMOS晶体管P4的源极接电源；第五PMOS晶体管P5的源极接电源，漏极接所述比较器电路的输出端UOUT；第六NMOS晶体管N6的源极接地；第七NMOS晶体管N7的源极接地，漏极接所述比较器电路的输出UOUT。
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