CN105684310A - 锁存比较器电路和方法 - Google Patents

锁存比较器电路和方法 Download PDF

Info

Publication number
CN105684310A
CN105684310A CN201480058825.7A CN201480058825A CN105684310A CN 105684310 A CN105684310 A CN 105684310A CN 201480058825 A CN201480058825 A CN 201480058825A CN 105684310 A CN105684310 A CN 105684310A
Authority
CN
China
Prior art keywords
transistor
terminal
coupled
control terminal
invertor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480058825.7A
Other languages
English (en)
Inventor
O·拉杰
D·J·阿拉迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105684310A publication Critical patent/CN105684310A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356069—Bistable circuits using additional transistors in the feedback circuit

Landscapes

  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

本公开包括用于对信号进行锁存的电路和方法。在一个实施例中，两个逆变器(204、205与206、207)被配置为对信号进行背靠背锁存。每个逆变器包括被配置在逆变器晶体管的控制端子之间的电容器(C1、C2)。在一个实施例中，该电路是比较器的一部分。第一和第二电压(Vip、Vin)在差分晶体管(201、202)的控制端子上被接收，并且差分输出信号(Out1、Out2)被耦合至两个背靠背逆变器。在一个实施例中，电路被禁用(锁存信号为0)并且逆变器中的晶体管(204、206)的控制端子上的电压被设置为低于诸如电源(Vs)的基准值(Vref)以便提高该电路的速度。

Description

锁存比较器电路和方法
相关申请的交叉引用
本申请要求于2013年10月29日提交的美国非临时申请No.14/065,854的优先权，其内容出于所有目的而通过引用全文结合于此。
技术领域
本公开涉及电子系统和方法，尤其涉及锁存电路和方法。
背景技术
锁存器是一种通常具有两种稳定状态并且能够被用来捕获和存储信息的电路。锁存信息可以以各种方式实现。一种示例的锁存电路是接收数字信号并且被配置为具有双稳态输出的逻辑电路，其中该输出分解成两种稳定状态之一。通常被用作锁存器的示例逻辑电路包括逆变器、SR锁存器、JK锁存器和D锁存器(有时被称作“触发电路(FlipFlop)”)。
比较器电路有时使用锁存电路来捕获比较运算的结果。比较器的性能能够变得高度依赖于比较电路之后的锁存器电路的性能。例如，在高速模数转换器(“ADC”)(例如，SAR、flash型ADC)中，该ADC的整体转换时间可以取决于该比较器的速度，该比较器的速度则取决于锁存器对最终输出进行分解的能力。进而，锁存器的延时能够取决于供电电压的变化。例如，在低供电电压，互补锁存器的延时例如由于偏置电流在低供电电压处的减小而有所增加。锁存器还必须随操作期间的供电电压变化而处于稳定。因此，随着供电电压减小，需要找到随着供电电压的变化性能良好的、用于执行锁存功能的更快的电路。
发明内容
本公开包括锁存电路和方法。在一个实施例中，本公开包括一种电路，该电路包括：具有控制端子、第一端子和第二端子的第一晶体管；具有控制端子、第一端子和第二端子的第二晶体管，其中第一晶体管的第一端子耦合至第二晶体管的第一端子；第一逆变器和第二逆变器，其中第一逆变器的输出耦合至第二逆变器的输入并且第二逆变器的输出耦合至第一逆变器的输入，其中第一逆变器的偏置端子耦合至第一晶体管的第二端子并且第二晶体管的偏置端子耦合至第二晶体管的第二端子。第一逆变器包括：具有控制端子、第一端子和第二端子的第三晶体管，具有控制端子、第一端子和第二端子的第四晶体管，以及耦合在该第三晶体管的控制端子与第四晶体管的控制端子之间的第一电容器。第二逆变器包括：具有控制端子、第一端子和第二端子的第五晶体管，具有控制端子、第一端子和第二端子的第六晶体管，以及耦合在第五晶体管的控制端子与第六晶体管的控制端子之间的第二电容器。
在一个实施例中，当第一逆变器和第二逆变器被禁用时，第三晶体管的控制端子上的电压小于第四晶体管的控制端子上的电压、并且第五晶体管的控制端子上的电压小于第六晶体管的控制端子上的电压。
在一个实施例中，当第一逆变器和第二逆变器被禁用时，第三、第四、第五和第六晶体管的第一端子和第二端子以及第四晶体管和第六晶体管的控制端子耦合至基准电压，并且第三晶体管和第五晶体管的控制端子耦合至低于该基准电压的电压。
在一个实施例中，当第一逆变器和第二逆变器被禁用时，第三晶体管和第五晶体管的控制端子耦合至低于供电电压的MOS晶体管阈值电压。
在一个实施例中，该电路进一步包括耦合至第三晶体管的控制端子和第五晶体管的控制端子的预充电电路。
在一个实施例中，预充电电路包括：具有耦合至第三晶体管的控制端子的第一端子以及第二端子的第七晶体管，和具有耦合至第五晶体管的控制端子的第一端子的第八晶体管。
在一个实施例中，第七晶体管的第二端子和第八晶体管的第二端子耦合至基准生成器。
在一个实施例中，基准生成器包括具有与第七晶体管的第二端子和第八晶体管的第二端子耦合的控制端子的第九晶体管，并且其中第九晶体管进一步包括耦合至基准电压的第一端子以及耦合至第九晶体管的控制端子和负载的第二端子。
在一个实施例中，预充电电路包括：具有耦合至第三晶体管的控制端子的第一端子和耦合至基准生成器的第二端子的第一电阻器，以及具有耦合至第五晶体管的控制端子的第一端子和耦合至基准生成器的第二端子的第二电阻器。
在一个实施例中，基准生成器包括具有与第一电阻器的第二端子和第二电阻器的第二端子耦合的控制端子的第九晶体管，并且其中第九晶体管进一步包括耦合至基准电压的第一端子以及耦合至第九晶体管的控制端子和负载的第二端子。
在另一个实施例中，以下所描述的技术包括一种方法。在一个实施例中，该方法包括：在第一晶体管的控制端子上接收第一输入电压，该第一晶体管具有第一端子和第二端子；在第二晶体管的控制端子上接收第二输入电压，该第二晶体管具有第一端子和第二端子，其中第二晶体管的第一端子耦合至第一晶体管的第一端子并且有选择地耦合至第一基准电压；将来自第一晶体管的第二端子的差分信号的第一分量耦合至第一逆变器的偏置端子；将来自第二晶体管的第二端子的差分信号的第二分量耦合至第二逆变器的偏置端子，其中第一逆变器的输出耦合至第二逆变器的输入并且第二逆变器的输出耦合至第一逆变器的输入；将来自该第二逆变器的输出的输出信号耦合至第四晶体管的控制端子以及处于该第一逆变器的输入处的第一电容器的第一端子，并且将输出信号通过第一电容器耦合至第三晶体管的控制端子；以及将来自第一逆变器的输出的输出信号耦合至第六晶体管的控制端子以及处于第二逆变器的输入处的第二电容器的第一端子，并且将该输出信号通过第二电容器耦合至第五晶体管的控制端子。
在一个实施例中，该方法进一步包括对第三晶体管的控制端子和第五晶体管的控制端子进行预充电。
在一个实施例中，该预充电包括有选择地通过具有耦合至第三晶体管的控制端子的第一端子的第七晶体管和具有耦合至第五晶体管的控制端子的第一端子的第八晶体管而耦合第二基准电压。
在一个实施例中，该方法进一步包括在第九晶体管中生成第二基准电压，该第九晶体管具有耦合至第三基准电压的第一端子以及耦合至第九晶体管的控制端子和负载的第二端子。
在一个实施例中，预充电包括通过具有耦合至第三晶体管的控制端子的第一端子的第一电阻器和具有耦合至第五晶体管的控制端子的第一端子的第二电阻器而耦合第二基准电压。
在一个实施例中，该方法进一步包括在第九晶体管中生成第二基准电压，该第九晶体管具有耦合至第三基准电压的第一端子以及耦合至第九晶体管的控制端子和负载的第二端子。
在一个实施例中，当第一逆变器和第二逆变器被禁用时，第三晶体管的控制端子上的电压小于第四晶体管的控制端子上的电压、并且第五晶体管的控制端子上的电压小于第六晶体管的控制端子上的电压。
在一个实施例中，当该第一逆变器和第二逆变器被禁用时，第三、第四、第五和第六晶体管的第一端子和第二端子以及第四晶体管和第六晶体管的控制端子耦合至基准电压，并且第三晶体管和第五晶体管的控制端子耦合至低于该基准电压的电压。
在一个实施例中，当第一逆变器和第二逆变器被禁用时，第三晶体管和第五晶体管的控制端子耦合至低于供电电压的MOS晶体管阈值电压。
在另一个实施例中，本公开包括一种电路，该电路包括用于接收第一电压和第二电压并且产生差分信号的器件；第一逻辑电路，包括串行配置的第一晶体管配对，在第一晶体管配对的控制端子之间配置有第一电容器，其中第一逆变器的偏置端子接收该差分信号的第一分量；以及第二逻辑电路，包括串行配置的第二晶体管配对，在第二晶体管配对的控制端子之间配置有第二电容器，其中第二逆变器的偏置端子接收该差分信号的第二分量，其中第一逻辑电路的输出耦合至第二逻辑电路的输入，并且第二逻辑电路的输出耦合至第一逻辑电路的输入以产生双稳态输出。
以下详细描述和附图提供了对本公开的属性和优势的更好理解。
附图说明
图1图示了根据一个实施例的示例电路。
图2图示了根据另一个实施例的示例实现方式。
图3图示了根据一个实施例的预充电电路的一个示例。
图4图示了根据另一个实施例的预充电电路的另一个示例。
具体实施方式
本公开涉及锁存电路和锁存比较器。在以下描述中，出于解释的目的阐述了很多示例和具体细节以便提供对本公开的全面理解。然而，对于本领域技术人员而言，如权利要求中所限定的本公开内容显然将可以包括单独或者与以下所描述的其它特征相结合地包括这些示例中的一些或全部特征、并且可以进一步包括这里所描述的特征和概念的修改和等同形式。
图1图示了根据一个实施例的示例锁存比较器电路。锁存比较器电路100包括差分电路101以及被配置为提供双稳态输出的一对交叉耦合的逻辑电路102和103。差分电路101接收两个电压Vin1和Vin2并且产生具有分量Idiff1和Idiff2的差分输出电流信号。第一逻辑电路102具有耦合至供电电压Vs的第一偏置端子和耦合至差分电路101的第一输出端子以接收Idiff1的第二偏置端子150。类似地，第二逻辑电路103具有耦合至供电电压Vs的第一偏置端子和耦合至差分电路101的第二输出端子以接收Idiff2的第二偏置端子151。逻辑电路102的输入耦合至逻辑电路103的输出，并且逻辑电路103的输入耦合至逻辑电路102的输出，从而使得当一个逻辑电路的输出为高时，另一个的输出为低。
Vin1与Vin2之间的电压差导致Idiff1和Idiff2的电流差。例如，当Vin1低于Vin2时，从端子150进入到差分电路101的电流可以低于来自端子151的电流，这使得节点150处的电压高于节点151处的电压。类似地，当Vin1高于Vin2时，从端子150进入到差分电路101的电流可以高于来自端子151的电流，并且节点150处的电压可以低于节点151处的电压。当节点150处的电压低于节点151处的电压时，逻辑电路102的输出被拉低而逻辑电路103的输出则被拉高。这些逻辑电路以逻辑电路102的低输出和逻辑电路103的高输出而形成稳定。类似地，当节点150处的电压高于节点151处的电压时，逻辑电路102的输出被拉高而逻辑电路103的输出则被拉低。这些逻辑电路以逻辑电路102的高输出和逻辑电路103的低输出而形成稳定。因此，电压Vin1和Vin2使得锁存比较器电路100的输出取两种状态之一(该输出是双稳态)。
虽然可以在各个实施例中使用各种逻辑电路来实施锁存功能，但是当前示例图示了使用两个均包括串行配置的晶体管配对的逆变器。例如，逻辑电路102包括在供电电压Vs与差分电路101的端子150之间串行配置的PMOS晶体管104(M3)和NMOS晶体管105(M4)。同样，逻辑电路103包括在供电电压Vs与差分电路101的另一个端子151之间串行配置的PMOS晶体管106(M5)和NMOS晶体管107(M6)。每个晶体管包括如所示那样进行配置的控制端子(例如，栅极)以及第一端子和第二端子(例如，源极和漏极)。
本公开的特征和优势包括在每个逻辑电路的晶体管的控制端子之间配置一个电容器。例如，电容器120(C1)被配置在晶体管104和105的控制端子之间。类似地，电容器121(C2)被配置在晶体管106和107的控制端子之间。在一个实施例中，该电路被配置为使得晶体管104和106的控制端子上的电压在特定操作点的期间可以小于晶体管105和107的控制端子上的电压，以提高电路的跨导和速度。因此，一个示例实施例包括AC耦合再生锁存器，其使用ac耦合以使得PMOS互补器件的栅极电压发生偏移、并且允许更多电流流过该再生锁存器以提高在较低电压处的锁存速度。
在一个实施例中，根据本公开的电路可以包括预充电电路110。预充电电路110可以有选择地将基准电压Vref耦合至晶体管104和106的控制端子从而设置晶体管C1和C2上的电压并且使得晶体管104和106发生偏置。在一个实施例中，锁存比较器电路100可以以禁用状态和启用状态进行操作。在禁用状态(或建立状态)期间，电路中的节点可以耦合至特定电压、并且输入电压Vin1和Vin2被接收。该电路随后可以被启用，从而使得该电路对输入电压作出响应，并且输出分解为两种稳定输出状态之一。在禁用状态期间，预充电电路可以将Vref提供至晶体管104和106的控制端子以设置偏置并且提高该电路在其变换为启用状态时的速度。例如，当该电路被启用时，预充电电路呈现高的阻抗，并且Vref可以被存储至电容器C1和C2上以设置晶体管104和106上的偏置点从而提高该电路的跨导。
图2图示了根据另一个实施例的锁存比较器的示例实现方式。锁存比较器电路200包括差分配置的晶体管201和202。晶体管201在控制端子上接收第一输入电压Vip并且产生差分信号的第一分量Idiff1。类似地，晶体管202在控制端子上接收第一输入电压Vin并且产生差分信号的第二分量Idiff2。晶体管201和202的第二端子耦合在一起并且耦合至晶体管203的一个端子。晶体管203在控制端子上接收“锁存”信号，并且203的其它端子耦合至诸如接地(GND)的基准电压，以便有选择地将晶体管210和202的源极耦合至接地。Idiff1和Idiff2可以是晶体管201和202例如在锁存信号为高并且晶体管203被接通时所生成的差分电流。
差分电流Idiff1和Idiff2流入到一对交叉耦合的逆变器中，该对交叉耦合的逆变器包括晶体管204-207以及电容器C1和C2。包括晶体管204-205的一个逆变器的输出out1耦合至包括晶体管206-207的另一个逆变器的输入in2。类似地，包括晶体管204-205的逆变器的输入in1耦合至包括晶体管206和207的逆变器的输出out2。差分电流Idiff1和Idiff2耦合至晶体管205和207的源极，这使得交叉耦合的逆变器假设在该锁存器活动时的两种状态之一。因此，晶体管204和205的漏极端子变高或变低(根据Vip和Vin)并且206和207的漏极端子变低或变高(与晶体管206和207的漏极相反)。
在第一时间段(例如，禁用状态)期间，锁存信号为低并且该电路中的节点通过开关S1-S4而被设置为基准电压(Vs)。在该时间段期间，晶体管203被关闭并且晶体管201和202的源极端子处于漂浮。当锁存信号变高(例如，启用状态)时，晶体管203接通，开关S1-S4打开，并且差分晶体管配对分解Vip与Vin之间的差值并且将交叉耦合的逆变器驱动为两种状态之一。
锁存比较器电路200包括一对预充电电路220和221。每个预充电电路被配置在基准电压V1与每个逆变器的不同输出晶体管204和206的控制端子之间。当锁存信号为低时，预充电电路对电容器C1和C2上的电压进行设置，从而设置输出晶体管204和206上的偏置。例如，当锁存信号为低时，预充电电路可以将晶体管204和206的控制端子上的电压设置为等于V1。当锁存信号变高时，预充电电路可以使得晶体管204和206的控制端子与V1进行分离，从而使得每个电容器C1和C2在对来自差分晶体管201和202的信号进行锁存时保持电压V1。电压V1可以被设置为使得晶体管204和206的控制端子上的电压小于晶体管205和207的控制端子上的电压。因此，晶体管204和206在较低的供电电压发生更强偏置从而例如提高锁存比较器的速度。
在锁存器分解时，第一逆变器输出处的信号out1被耦合至第二逆变器中的输入晶体管207的控制端子，并且通过电容器C2而被AC耦合至输出晶体管206的控制端子。类似地，第二逆变器输出处的信号out2被耦合至第一逆变器中的输入晶体管205的控制端子，并且通过电容器C1而被AC耦合至输出晶体管204的控制端子。通过电容C1和C2而被提供至晶体管204和206的栅极的附加信号如下提高了每个逆变器的跨导：
逆变器1的有效跨导:GInv1＝Gm3+(C2/(C2+Cg5))Gm5
逆变器2的有效跨导:GInv2＝Gm4+(C1/(C1+Cg6))Gm6
有效电容:Co1＝Cg3+(C2/(C2+Cg5))Cg5+CL1
有效电容Co2＝Cg4+(C1/(C1+Cg6))Cg6+CL2
图3图示了根据一个实施例的示例预充电电路。在该示例中，预充电电路包括被配置为从二极管所配置的PMOS晶体管250接收基准电压的PMOS晶体管220和PMOS晶体管241。晶体管250具有耦合至诸如Vs的基准电压的第一控制端子、以及耦合至栅极端子和负载(例如，电流源(I1))251的第二端子。晶体管250的栅极端子产生电压Vref，其耦合至晶体管240和241的端子。因此，二极管所配置的PMOS晶体管250生成Vref，其是低于供电电压Vs的MOS晶体管阈值电压。在这个示例中，PMOS晶体管阈值电压可以被用来使得PMOS晶体管204和206发生偏置。
在禁用状态期间，当锁存信号为低时，晶体管240和241被接通并且电压Vref耦合至晶体管204和206的栅极端子。Vref对电容器C1和C2进行充电以设置栅极端子上的偏置电压。当锁存比较器电路300被启用时，锁存信号电压变高并且晶体管240和241关闭，这有效地将晶体管204和206的栅极端子从Vref断开连接。与此同时，在这个示例中，开关S1-S4被打开，晶体管203被激活，并且锁存比较器电路开始分解输入电压Vip和Vin。由于在电容器C1和C2上所存储的、偏置电压所导致的晶体管204和206的跨导有所提高，输入电压Vip和Vin更快地传播至输出。
图4图示了根据另一个实施例的预充电电路的另一个示例。在该示例中，锁存比较器电路400包括预充电电路，该预充电电路包括电阻器(R1)260和电阻器(R2)261。基准电压Vref通过电阻器260和261而耦合至PMOS晶体管204和206的栅极端子，以利用低于供电电压Vs的PMOS阈值电压来使得PMOS晶体管204和206的栅极端子发生偏置。由此，在禁用状态中，电压Vref被存储在电容器C1和C2上。当锁存比较器电路400被启用时，电阻器260和261提供与Vref的隔离，从而使得晶体管204和206在锁存器的逆变器响应于输入电压Vip和Vin而分解为稳态输出之一时保持它们的偏置。
以上描述连同特定实施例的多个方面可以如何实施的示例对本公开的各个实施例进行了阐述。以上示例并不应当被认为仅是实施例，而是被给出以对如以下权利要求所限定的特定实施例的灵活性和优势进行阐述。基于以上公开和以下权利要求，可以采用其它部署形式、实施例、实施方式和等同形式而并不背离如权利要求所限定的本公开的范围。

Claims (20)

1.一种电路，包括：
具有控制端子、第一端子和第二端子的第一晶体管；
具有控制端子、第一端子和第二端子的第二晶体管，其中所述第一晶体管的所述第一端子耦合至所述第二晶体管的所述第一端子；
第一逆变器和第二逆变器，其中所述第一逆变器的输出耦合至所述第二逆变器的输入并且所述第二逆变器的输出耦合至所述第一逆变器的输入，其中所述第一逆变器的偏置端子耦合至所述第一晶体管的所述第二端子并且所述第二晶体管的偏置端子耦合至所述第二晶体管的所述第二端子，
所述第一逆变器包括：
具有控制端子、第一端子和第二端子的第三晶体管；
具有控制端子、第一端子和第二端子的第四晶体管；和
耦合在所述第三晶体管的所述控制端子与所述第四晶体管的所述控制端子之间的第一电容器；并且
所述第二逆变器包括：
具有控制端子、第一端子和第二端子的第五晶体管；
具有控制端子、第一端子和第二端子的第六晶体管；和
耦合在所述第五晶体管的所述控制端子与所述第六晶体管的所述控制端子之间的第二电容器。
2.根据权利要求1所述的电路，其中当所述第一逆变器和所述第二逆变器被禁用时，所述第三晶体管的所述控制端子上的电压小于所述第四晶体管的所述控制端子上的电压、并且所述第五晶体管的所述控制端子上的电压小于所述第六晶体管的所述控制端子上的电压。
3.根据权利要求1所述的电路，其中当所述第一逆变器和所述第二逆变器被禁用时，所述第三、第四、第五和第六晶体管的所述第一端子和所述第二端子以及所述第四晶体管和所述第六晶体管的所述控制端子耦合至基准电压，并且所述第三晶体管和所述第五晶体管的所述控制端子耦合至低于所述基准电压的电压。
4.根据权利要求1所述的电路，其中当所述第一逆变器和所述第二逆变器被禁用时，所述第三晶体管和所述第五晶体管的所述控制端子耦合至低于供电电压的MOS晶体管阈值电压。
5.根据权利要求1所述的电路，进一步包括耦合至所述第三晶体管的所述控制端子和所述第五晶体管的所述控制端子的预充电电路。
6.根据权利要求5所述的电路，其中所述预充电电路包括：具有耦合至所述第三晶体管的所述控制端子的第一端子以及第二端子的第七晶体管，和具有耦合至所述第五晶体管的所述控制端子的第一端子的第八晶体管。
7.根据权利要求6所述的电路，其中所述第七晶体管的所述第二端子和所述第八晶体管的第二端子耦合至基准生成器。
8.根据权利要求7所述的电路，其中所述基准生成器包括具有与所述第七晶体管的所述第二端子和所述第八晶体管的所述第二端子耦合的控制端子的第九晶体管，并且其中所述第九晶体管进一步包括耦合至基准电压的第一端子以及耦合至所述第九晶体管的所述控制端子和负载的第二端子。
9.根据权利要求5所述的电路，其中所述预充电电路包括：具有耦合至所述第三晶体管的所述控制端子的第一端子和耦合至基准生成器的第二端子的第一电阻器，以及具有耦合至所述第五晶体管的所述控制端子的第一端子和耦合至所述基准生成器的第二端子的第二电阻器。
10.根据权利要求9所述的电路，其中所述基准生成器包括具有与所述第一电阻器的所述第二端子和所述第二电阻器的所述第二端子耦合的控制端子的第九晶体管，并且其中所述第九晶体管进一步包括耦合至基准电压的第一端子以及耦合至所述第九晶体管的所述控制端子和负载的第二端子。
11.一种方法，包括：
在第一晶体管的控制端子上接收第一输入电压，所述第一晶体管具有第一端子和第二端子；
在第二晶体管的控制端子上接收第二输入电压，所述第二晶体管具有第一端子和第二端子，其中所述第二晶体管的所述第一端子耦合至所述第一晶体管的所述第一端子并且有选择地耦合至第一基准电压；
将来自所述第一晶体管的所述第二端子的差分信号的第一分量耦合至第一逆变器的偏置端子；
将来自所述第二晶体管的所述第二端子的差分信号的第二分量耦合至第二逆变器的偏置端子，其中所述第一逆变器的输出耦合至所述第二逆变器的输入并且所述第二逆变器的输出耦合至所述第一逆变器的输入；
将来自所述第二逆变器的所述输出的输出信号耦合至第四晶体管的控制端子以及处于所述第一逆变器的所述输入处的第一电容器的第一端子，并且将所述输出信号通过所述第一电容器耦合至第三晶体管的控制端子；以及
将来自所述第一逆变器的所述输出的输出信号耦合至第六晶体管的控制端子以及处于所述第二逆变器的所述输入处的第二电容器的第一端子，并且将所述输出信号通过所述第二电容器耦合至第五晶体管的控制端子。
12.根据权利要求11所述的方法，进一步包括对所述第三晶体管的所述控制端子和所述第五晶体管的所述控制端子进行预充电。
13.根据权利要求12所述的方法，其中所述预充电包括有选择地通过具有耦合至所述第三晶体管的所述控制端子的第一端子的第七晶体管和具有耦合至所述第五晶体管的所述控制端子的第一端子的第八晶体管而耦合第二基准电压。
14.根据权利要求13所述的方法，进一步包括：在第九晶体管中生成所述第二基准电压，所述第九晶体管具有耦合至第三基准电压的第一端子以及耦合至所述第九晶体管的所述控制端子和负载的第二端子。
15.根据权利要求12所述的方法，其中预充电包括通过具有耦合至所述第三晶体管的所述控制端子的第一端子的第一电阻器和具有耦合至所述第五晶体管的所述控制端子的第一端子的第二电阻器而耦合第二基准电压。
16.根据权利要求15所述的方法，进一步包括：在第九晶体管中生成所述第二基准电压，所述第九晶体管具有耦合至第三基准电压的第一端子以及耦合至所述第九晶体管的所述控制端子和负载的第二端子。
17.根据权利要求11所述的方法，其中当所述第一逆变器和所述第二逆变器被禁用时，所述第三晶体管的所述控制端子上的电压小于所述第四晶体管的所述控制端子上的电压、并且所述第五晶体管的所述控制端子上的电压小于所述第六晶体管的所述控制端子上的电压。
18.根据权利要求11所述的方法，其中当所述第一逆变器和所述第二逆变器被禁用时，所述第三、第四、第五和第六晶体管的所述第一端子和所述第二端子以及所述第四晶体管和所述第六晶体管的所述控制端子耦合至基准电压，并且所述第三晶体管和所述第五晶体管的所述控制端子耦合至低于所述基准电压的电压。
19.根据权利要求11所述的方法，其中当所述第一逆变器和所述第二逆变器被禁用时，所述第三晶体管和所述第五晶体管的所述控制端子耦合至低于供电电压的MOS晶体管阈值电压。
20.一种电路，包括：
用于接收第一电压和第二电压并且产生差分信号的器件；
第一逻辑电路，包括串行配置的第一晶体管配对，在所述第一晶体管配对的控制端子之间配置有第一电容器，其中第一逆变器的偏置端子接收所述差分信号的第一分量；以及
第二逻辑电路，包括串行配置的第二晶体管配对，在所述第二晶体管配对的控制端子之间配置有第二电容器，其中第二逆变器的偏置端子接收所述差分信号的第二分量，
其中所述第一逻辑电路的输出耦合至所述第二逻辑电路的输入，并且所述第二逻辑电路的输出耦合至所述第一逻辑电路的输入以产生双稳态输出。
CN201480058825.7A 2013-10-29 2014-10-29 锁存比较器电路和方法 Pending CN105684310A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/065,854 2013-10-29
US14/065,854 US9197198B2 (en) 2013-10-29 2013-10-29 Latch comparator circuits and methods
PCT/US2014/062843 WO2015066142A1 (en) 2013-10-29 2014-10-29 Latch comparator circuits and methods

Publications (1)

Publication Number Publication Date
CN105684310A true CN105684310A (zh) 2016-06-15

Family

ID=51904260

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480058825.7A Pending CN105684310A (zh) 2013-10-29 2014-10-29 锁存比较器电路和方法

Country Status (6)

Country Link
US (1) US9197198B2 (zh)
EP (1) EP3063870A1 (zh)
JP (1) JP2016535487A (zh)
KR (1) KR20160079032A (zh)
CN (1) CN105684310A (zh)
WO (1) WO2015066142A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111295840A (zh) * 2017-12-11 2020-06-16 德州仪器公司 用于模/数转换器的经减小噪声动态比较器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3076408B1 (fr) * 2018-01-04 2020-02-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Comparateur compense
EP3594950A1 (en) * 2018-07-11 2020-01-15 Stichting IMEC Nederland Latched comparator and analog-to-digital converter making use thereof
CN111371437A (zh) 2018-12-26 2020-07-03 恩智浦美国有限公司 锁存比较器电路及方法
GB201918211D0 (en) 2019-12-11 2020-01-22 Nordic Semiconductor Asa Low power electronic oscillators
US11290073B1 (en) * 2020-11-20 2022-03-29 Synaptics Incorporated Self-biased differential transmitter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0822477A2 (en) * 1996-07-29 1998-02-04 Townsend and Townsend and Crew LLP Charge pump for a semiconductor substrate
US20120263223A1 (en) * 2011-04-18 2012-10-18 Rajaee Omid Linear equalizer
US20130257483A1 (en) * 2012-03-29 2013-10-03 International Business Machines Corporation Sense amplifier-type latch circuits with static bias current for enhanced operating frequency

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412143A (en) 1981-03-26 1983-10-25 Ncr Corporation MOS Sense amplifier
JPS6065613A (ja) * 1983-09-21 1985-04-15 Hitachi Ltd チヨツパタイプコンパレ−タ
US5032744A (en) * 1989-10-31 1991-07-16 Vlsi Technology, Inc. High speed comparator with offset cancellation
US6377084B2 (en) 1999-02-22 2002-04-23 Micron Technology, Inc. Pseudo-differential amplifiers
JP3874733B2 (ja) 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
US7116588B2 (en) * 2004-09-01 2006-10-03 Micron Technology, Inc. Low supply voltage temperature compensated reference voltage generator and method
JP4744325B2 (ja) * 2006-03-02 2011-08-10 ルネサスエレクトロニクス株式会社 信号増幅器
KR100995656B1 (ko) * 2007-09-04 2010-11-19 주식회사 하이닉스반도체 리시버 회로
JP2011211371A (ja) 2010-03-29 2011-10-20 Panasonic Corp 逐次比較型ａｄ変換器用クロック生成回路
US8072244B1 (en) * 2010-08-31 2011-12-06 National Tsing Hua University Current sensing amplifier and method thereof
US8773169B2 (en) 2010-10-22 2014-07-08 Analog Devices, Inc. High frequency signal comparator for SHA-less analog-to-digital converters
US8274828B2 (en) 2010-12-15 2012-09-25 Fs Semiconductor Corp., Ltd. Structures and methods for reading out non-volatile memory using referencing cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0822477A2 (en) * 1996-07-29 1998-02-04 Townsend and Townsend and Crew LLP Charge pump for a semiconductor substrate
US20120263223A1 (en) * 2011-04-18 2012-10-18 Rajaee Omid Linear equalizer
US20130257483A1 (en) * 2012-03-29 2013-10-03 International Business Machines Corporation Sense amplifier-type latch circuits with static bias current for enhanced operating frequency

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111295840A (zh) * 2017-12-11 2020-06-16 德州仪器公司 用于模/数转换器的经减小噪声动态比较器
CN111295840B (zh) * 2017-12-11 2023-08-04 德州仪器公司 用于模/数转换器的经减小噪声动态比较器

Also Published As

Publication number Publication date
KR20160079032A (ko) 2016-07-05
US9197198B2 (en) 2015-11-24
EP3063870A1 (en) 2016-09-07
JP2016535487A (ja) 2016-11-10
US20150116020A1 (en) 2015-04-30
WO2015066142A1 (en) 2015-05-07

Similar Documents

Publication Publication Date Title
CN105684310A (zh) 锁存比较器电路和方法
EP2241009B1 (en) Low-swing cmos input circuit
CN105162441A (zh) 一种高速低功耗动态比较器
US8164359B2 (en) Threshold logic element having low leakage power and high performance
CN104009736B (zh) 低功耗主从触发器
CN103856206A (zh) 从低到高逻辑电平转换电路
CN203352544U (zh) 失调补偿有源负载
CN103684379A (zh) 低电源电压的开关架构
CN104426530A (zh) 锁存器与其操作方法与比较器
US7084683B1 (en) High-speed differential flip-flop with common-mode stabilization
CN105099173A (zh) 充电泵
CN103208980B (zh) 一种窗口电压比较装置
US11677388B2 (en) Latch circuits and method of operating a latch circuit
CN106169921A (zh) 用于低功率脉冲触发的触发器的条件式脉冲发生器电路
CN110324027B (zh) 一种具有电平移位功能的比较器
CN102437841B (zh) 模拟开关电路
CN109327209B (zh) 一种高速可再生比较器电路
Shylu et al. Design of low power dynamic comparator with reduced kickback noise using clocked PMOS technique
CN106330176B (zh) 锁存器与分频器
CN214477201U (zh) 一种磁保持继电器驱动电路
Liu et al. A new circuit topology for floating high voltage level shifters
CN110391801B (zh) 用于产生25％工作周期的时钟的装置
CN103580670B (zh) 动态控制电平移位电路
Puvaneswari et al. Analysis of energy efficient double tail regenerative comparators
CN210405268U (zh) 一种计算机通讯接口装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160615

WD01 Invention patent application deemed withdrawn after publication