CN110391801B - 用于产生25％工作周期的时钟的装置 - Google Patents

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Abstract

时钟产生器包含：包含八个反相器的除二电路，接收输入时钟及输出过渡时钟；包含四个缓冲器的工作周期转换器，接收过渡时钟及输出输出时钟。第一至第四反相器配置为分别输出过渡时钟的第一至第四相位；第二和第四反相器在输入时钟的第一相位期间被致能；第一与第三反相器在输入时钟的第二相位期间被致能；第五和第六反相器配置为实施过渡时钟的第二与第四相位间的互补关系；第七和第八反相器配置为实施过渡时钟的第一与第三相位间的互补关系。第一至第四缓冲器分别接收过渡时钟的第一至第四相位并输出输出时钟的第一至第四相位；第一和第三缓冲器在输入时钟的第一相位期间被致能以及第二与第四缓冲器在输入时钟的第二相位期间被致能，否则被重置。

Description

用于产生25％工作周期的时钟的装置
技术领域
本公开涉及正交时钟的产生，尤其涉及用来产生正交时钟的方法与电路。
背景技术
正交时钟被广泛地使用在无线电收发器中。某些应用需要具有25％工作周期的正交时钟。如图1A所示，现有技术的25％工作周期的正交时钟产生器100包含：一除二电路101，用来接收一个双相位时钟(包含一第一相位CK和一第二相位CB)并输出一四相位50％工作周期的时钟(包含一第一相位X1、一第二相位X2、一第三相位X3和一第四相位X4)；以及一包含四个与门(AND gate)102A、102B、102C和102D的50％至25％工作周期转换电路102，用来接收四相位50％工作周期的时钟并输出一四相位25％工作周期的时钟(包含一第一相位Y1、一第二相位Y2、一第三相位Y3和一第四相位Y4)。令双相位时钟的一基本周期为T，四相位50％工作周期的时钟的基本周期会是2T，以及在X1(X2、X3、X4)与X2(X3、X4、X1)之间存在有一T/2的时差，其中X1(X2、X3、X4)的一边缘比X2(X3、X4、X1)的一后继边缘早到达了一T/2的时间。除二电路101包含一第一数据闩锁101A和一第二数据闩锁101B，被配置为一具有一负反馈的环形拓扑结构，其中两个数据闩锁101A和101B中的每一个数据闩锁包含标示为“D+”和“D-”的两个输入引脚、标示为“Q+”和“Q-”的两个输出引脚以及标示为“E”的一致能引脚。第一(第二)数据闩锁101A(101B)分别地经由其两个输入引脚“D+”和“D-”接收X4(X1)及X2(X3)、分别地经由其两个输出引脚引脚“Q+”和“Q-”输出X1(X2)及X3(X4)、以及经由其致能引脚“E”依据CK(CB)工作。与门102A(102B、102C、102D)接收X1(X2、X3、X4)和X4(X1、X2、X3)并输出Y1(Y2、Y3、Y4)。因为在X1(X2、X3、X4)与X4(X1、X2、X3)之间存在有一T/2的时差，所以在时序上存在有一T/2的重叠，其中X1(X2、X3、X4)和X4(X1、X2、X3)都是高电平，因此，Y1(Y2、Y3、Y4)是高电平。因此，X1、X2、X3和X4全部具有25％工作周期，且在时间上均匀地被隔开。
图1B显示一数据闩锁120的示意图，数据闩锁120可以是实施两个数据闩锁101A和101B的每一个的范例。数据闩锁120包含一差分对121、一交错耦合对122和一开关123。本说明书中，“VDD”表示一电源供应节点。差分对121包含一第一NMOS(n-通道金属氧化物半导体)晶体管121A与一第二NMOS晶体管121B，用来接收从两个输入引脚“D+”和“D-”所接收的一差分输入信号，并输出一差分输出信号至两个输出引脚“Q+”和“Q-”。交错耦合对122包含一第一PMOS(p-通道金属氧化物半导体)晶体管122A和一第二PMOS晶体管122B，其中PMOS晶体管122A是用来经由其栅极接收位于引脚“Q+”的电压并经由其漏极再产生(regenerate)位于引脚“Q-”的电压，而PMOS晶体管122B是用来经由其栅极接收位于引脚“Q-”的电压并经由其漏极再产生位于引脚“Q+”的电压。开关123包含一第三NMOS晶体管123A，由从致能引脚“E”接收的一控制电压控制，且用来在被致能时提供一放电路径给差分对121。为简洁起见，以下位于引脚“D+”、“D-”、“Q+”、“Q-”和“E”的电压分别简称为“D+”、“D-”、“Q+”、“Q-”和“E”。当“E”为高电平(低电平)时，开关123被接通(断开)以允许(禁止)差分对121更新交错耦合对122的一状态；如此，数据闩锁120处于一活性(冻结)状态且交错耦合对122的状态被更新(闩锁)。
数据闩锁120有一项问题。当“Q+”为低电平、“Q-”为高电平、“D+”为高电平以及“D-”为低电平时，“Q-”和“Q+”应切换(toggle)以因应“E”的一从低到高的转变。切换发生在两个阶段中：一早期阶段，以及随后的一晚期阶段。在切换的早期阶段期间，“Q-”尚未降低到足以导通PMOS晶体管122B，因为NMOS晶体管121B和PMOS晶体管122B两者都处于一OFF状态(关闭状态)，所以Q+”保持于低电平，而在努力将“Q-”维持在高电平的PMOS晶体管122A的竞争存在的情况下，“Q-”会被NMOS晶体管121A拉下。在切换的晚期阶段期间，“Q-”已经降低到足以导通PMOS晶体管122B，“Q-”持续下降，而“Q+”会被PMOS晶体管122B拉升。由于来自PMOS晶体管122A的竞争是强大的，所以若为了PMOS晶体管122A和122B使用一大的宽长比，会减慢切换的早期阶段；由于PMOS晶体管122B的上拉是弱的，所以若为了PMOS晶体管122A和122B使用一小的宽长比，会减慢切换的晚期阶段。因此，无论采用哪个方案，切换的速度都会受到妨碍。
25％工作周期的正交时钟产生器101也有一项问题会妨碍一高速应用。与门的实施通常是一与非门(NAND gate)伴随着一反相器。与非门通常是一慢速电路且其在前电路的负载很重。因此，50％至25％工作周期转换电路102不仅本身慢，也会拖慢数据闩锁101A与101B。
本领域所需要的是一种方法以加速除二电路和50％至25％工作周期转换电路。
发明内容
依据本发明的一实施例，一种时钟产生器包含：一除二电路，用来接收一输入时钟以及输出一过渡时钟；以及一工作周期转换器，用来接收过渡时钟及输出一输出时钟。除二电路包含八个反相器；周期转换器包含四个缓冲器。八个反相器中的一第一反相器、一第二反相器、一第三反相器和一第四反相器被配置为一环形拓扑结构以分别地输出过渡时钟的一第一相位、一第二相位、一第三相位和一第四相位；第二反相器与第四反相器在输入时钟的一第一相位的期间被致能；第一反相器与第三反相器在输入时钟的一第二相位的期间被致能；八个反相器中的一第五反相器和一第六反相器被配置为一交错耦合拓扑结构以实施在过渡时钟的第二相位与第四相位之间的一互补关系；八个反相器的一第七反相器和一第八反相器被配置为一交错耦合拓扑结构以实施在过渡时钟的第一相位与第三相位之间的一互补关系。四个缓冲器中的一第一缓冲器、一第二缓冲器、一第三缓冲器和一第四缓冲器分别地用来接收过渡时钟的第一相位、第二相位、第三相位和第四相位并输出该输出时钟的一第一相位、一第二相位、一第三相位和一第四相位；第一缓冲器和第三缓冲器在输入时钟的第一相位的期间被致能，否则被重置；第二缓冲器与第四缓冲器在输入时钟的第二相位的期间被致能，否则被重置。
依据本发明的一实施例，一种方法包含：接收一输入时钟；将一第一反相器、一第二反相器、一第三反相器和一第四反相器串接成一环形拓扑结构以输出一过渡时钟的一第一相位、一第二相位、一第三相位和一第四相位；在输入时钟的一第一相位的期间致能第二反相器与第四反相器，并通过使用被配置为一交错耦合拓扑结构的一第五反相器和一第六反相器来实施在过渡时钟的第二相位与第四相位之间的一互补关系；在输入时钟的一第二相位的期间致能第一反相器与第三反相器，并通过使用被配置为一交错耦合拓扑结构的一第七反相器和一第八反相器来实施在过渡时钟的第一相位与第三相位之间的一互补关系；以及结合一第一缓冲器、一第二缓冲器、一第三缓冲器和一第四缓冲器以分别地接收过渡时钟的第一相位、第二相位、第三相位和第四相位并输出一输出时钟的一第一相位、一第二相位、一第三相位和一第四相位，其中第一缓冲器和第三缓冲器在输入时钟的第一相位的期间被致能，否则被重置，而第二缓冲器与第四缓冲器在输入时钟的第二相位的期间被致能，否则被重置。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1A显示一种现有技术的时钟产生器的示意图；
图1B显示一数据闩锁的示意图；
图2A依据本公开的一实施例显示一时钟产生器的示意图；
图2B显示一反相器的示意图；
图2C显示一归零缓冲器的示意图；
图3显示图2A的时钟产生器的一模拟结果；以及
图4依据本公开的一实施例显示一方法的流程图。
符号说明
100 25％工作周期的正交时钟产生器
101 除二电路/25％工作周期的正交时钟产生器
101A 第一数据闩锁
101B 第二数据闩锁
102 50％至25％工作周期转换电路
102A、102B、102C、102D 与门
120 数据闩锁
121 差分对
121A 第一NMOS晶体管
121B 第二NMOS晶体管
122 交错耦合对
122A 第一PMOS晶体管
122B 第二PMOS晶体管
123 开关
123A 第三NMOS晶体管
200 时钟产生器
210 除二电路
211 第一反相器
212 第二反相器
213 第三反相器
214 第四反相器
215 第五反相器
216 第六反相器
217 第七反相器
218 第八反相器
220 周期转换器
221 第一RZ缓冲器
222 第二RZ缓冲器
223 第三RZ缓冲器
224 第四RZ缓冲器
230 反相器
230A NMOS晶体管
230B PMOS晶体管
240 RZ缓冲器
241 归一反相器
241A 第一NMOS晶体管
241B 第二NMOS晶体管
241C PMOS晶体管
242 反相器
248 内部节点
249 级间节点
410、420、430、440、450 步骤
C 控制引脚
C- 第二相位
C+ 第一相位
CB 第二相位
CK 第一相位
D+、D- 输入引脚
E 致能引脚
G 接地引脚
I 输入引脚
MN1、MN2、MN3、MN4 NMOS晶体管
MP1、MP2、MP3、MP4 PMOS晶体管
O 输出引脚
P 电源引脚
Q+、Q- 输出引脚
U1 第一相位
U2 第二相位
U3 第三相位
U4 第四相位
V1 第一相位
V2 第二相位
V3 第三相位
V4 第四相位
VDD 电源供应节点
VX 级间信号
X1 第一相位
X2 第二相位
X3 第三相位
X4 第四相位
Y1 第一相位
Y2 第二相位
Y3 第三相位
Y4 第四相位
具体实施方式
本公开是针对时钟产生。虽然说明书描述了本公开的数个实施例，其被认为是实施本发明的优选模式，但本领域人士应理解本发明可以用多种方式实现，且不受限于后述特定例子或用来实现这些例子的任何特征的特定方式。在其他实例中，已知的细节未被显示或说明，以避免妨碍呈现本公开书的观点。
本领域技术人员理解到关于此公开所使用的微电子元件的用语和基本概念，例如“电路节点”、“电源节点”、“接地节点”、“反相器”、“电压”、“电流”、“CMOS(互补式金属氧化物半导体)”、“PMOS(P通道金属氧化物半导体)晶体管”、“NMOS(N通道金属氧化物半导体)晶体管”、“相位”、“时钟”、“信号”和“负载”。这些用语和基本概念对于那些本领域技术人员来说是显而易见的，因此这里不会被详细说明。本领域技术人员亦可识别PMOS晶体管和NMOS晶体管的符号，并确认其“源极”、“栅极”和“漏极”端子。
此公开以工程观点来呈现，而不是严格的数学观点。例如，“A等于B”意指“在A和B之间的一差异小于一工程公差”。
遍及此公开，一接地节点是用来作为零电压(0V)电位的一参考节点。一电源供应节点以“VDD表示”。一时钟为一电压信号，其往复地在一低电平(例如0V)和一高电平(例如，位于电源供应节点的电位“VDD”或简称VDD)之间周期性地切换。作为一非限制性的范例，遍及这种公开，一28nmCMOS(互补式金属氧化物半导体)工艺被用来制造电路且VDD为1.1V。
依据本公开的一实施例，一时钟产生器200的示意图示出于图2A中。时钟产生器200包含：一除二电路210，用来接收一输入时钟(其为一双相位时钟，包含一第一相位C+和一第二相位C-)并输出一过渡时钟(其为一四相位时钟，包含一第一相位U1、一第二相位U2、一第三相位U3和一第四相位U4)；以及一工作周期转换器220，用来接收过渡时钟并输出一输出时钟(其为一四相位时钟，包含一第一相位V1、一第二相位V2、一第三相位V3和一第四相位V4)。除二电路210包含八个反相器，其包含一第一反相器211、一第二反相器212、一第三反相器213、一第四反相器214、一第五反相器215、一第六反相器216、一第七反相器217以及一第八反相器218。周期转换器220包含四个归零(Return-to-Zero，以下简称RZ)缓冲器，其包含一第一RZ缓冲器221、一第二RZ缓冲器222、一第三RZ缓冲器223以及一第四RZ缓冲器224。第一反相器、第二反相器、第三反相器和第四反相器(亦即反相器211、212、213和214)被串接(cascade)成一环形拓扑结构以分别地输出过渡时钟的第一相位、第二相位、第三相位和第四相位(亦即U1、U2、U3和U4)。第二反相器与第四反相器(亦即反相器212和214)在输入时钟的一第一相位的期间被致能，其中C+为高电平及C-为低电平，而第一反相器与第三反相器(亦即反相器211和213)在输入时钟的一第二相位的期间被致能，其中C+为低电平及C-为高电平。第五反相器与第六反相器(亦即反相器215和216)被配置为一交错耦合拓扑结构以实施在过渡时钟的第二相位和第四相位(亦即U2和U4)之间的一互补关系。第七反相器与第八个反相器(亦即反相器217和218)被配置为一交错耦合拓扑结构以实施在过渡时钟的第一相位和第三相位(亦即U1和U3)之间的一互补关系。
第一RZ缓冲器、第二RZ缓冲器、第三RZ缓冲器和第四RZ缓冲器221、222、223和224分别地用来接收过渡时钟的第一相位、第二相位、第三相位和第四相位(亦即U1、U2、U3和U4)并输出输出时钟的第一相位、第二相位、第三相位和第四相位(亦即V1、V2、V3和V4)。第一RZ缓冲器与第三RZ缓冲器221和223是由输入时钟C+的第一相位所控制，第二RZ缓冲器与第四RZ缓冲器222和224是由输入时钟C-的第二相位所控制。八个反相器211至218中，每个反相器包含一标示为“I”的输入引脚、一标示为“O”的输出引脚、一标示为“P”的电源引脚和一标示为“G”的接地引脚。每个反相器从其输入引脚“I”接收一输入信号并经由其输出引脚“O”输出一输出信号。每个反相器是在其电源引脚“P”连接至VDD且其接地引脚“G”连接至接地端时被致能。时钟产生器还包含四个NMOS晶体管MN1、MN2、MN3和MN4以及四个PMOS晶体管MP1、MP2、MP3和MP4。NMOS晶体管MN1(MN3)及PMOS晶体管MP1(MP3)分别地由C-和C+控制，在输入时钟的第二相位的期间，所述晶体管通过将第一(第三)反相器211(213)的电源引脚“P”连接至VDD且将其接地引脚“G”连接至接地端，以共同地实现致能第一(第三)反相器211(213)的功能，其中C+为低电平及C-为高电平。NMOS晶体管MN2(MN4)及PMOS晶体管MP2(MP4)分别地由C+和C-控制，在输入时钟的第一相位的期间，所述晶体管通过将第二(第四)反相器212(214)的电源引脚“P”连接至VDD且将其接地引脚“G”连接至接地端，以共同地实现致能第二(第四)反相器212(214)的功能，其中C+为高电平及C-为低电平。四个RZ缓冲器221、222、223和224中，每一个RZ缓冲器包含一标示为“I”的输入引脚、标示为“O”的输出引脚以及一标示为“C”的控制引脚。RZ缓冲器221(222、223、224)依据经由其控制引脚“C”的C+(C-、C+、C-)的控制，经由其输入引脚“I”接收U1(U2、U3、U4)并经由其输出引脚“O”输出V1(V2、V3、V4)。
在一替代实施例(未显示于图2A中但对于那些本领域技术人员是清楚的)中，NMOS晶体管MN3被移除且反相器213的接地引脚“G”被连接至反相器211的接地引脚“G”；PMOS晶体管MP3被移除且反相器213的电源引脚“P”被连接至反相器211的电源引脚“P”；NMOS晶体管MN4被移除且反相器214的接地引脚“G”被连接至反相器212的接地引脚“G”；PMOS晶体管MP4被移除且反相器214的电源引脚“P”被连接至反相器212的电源引脚“P”。
图2B显示一反相器230的示意图，反相器230可以是实施八个反相器211至218的每一个的范例。反相器230包含：一NMOS晶体管230A和一PMOS晶体管230B。NMOS晶体管230A的源极、栅极和漏极分别地连接接地引脚“G”、输入引脚“I”和输出引脚“O”；PMOS晶体管230B的源极、栅极和漏极分别地连接至电源引脚“P”、输入引脚“I”和输出引脚“O”。在一非限制性的实施例，四个NMOS晶体管MN1至MN4的每一个的W/L(其代表宽度/长度)为8.5μm/30nm；四个PMOS晶体管MP1至MP4的每一个的W/L为10.92μm/30nm；当用范例性的反相器230以实施反相器211、212、213和214时，NMOS晶体管230A的W/L为3μm/30nm，且PMOS晶体管230B的W/L为3.9μm/30nm；以及当用范例性的反相器230以实施反相器215、216、217和218时，NMOS晶体管230A的W/L为1.8μm/30nm，且PMOS晶体管230B的W/L为2.34μm/30nm。在任何情况下，反相器211至214明显强于反相器215至218。值得注意的是，一反相器的强度是指其电流驱动能力，且包含较大宽长比(width-to-length ratio)的MOS晶体管的反相器强于包含较小宽长比的MOS晶体管的反相器。于一非限制性的范例中，反相器211至214强于反相器215至218约达67％。
图2C显示一RZ缓冲器240的示意图，RZ缓冲器240可以是实施RZ缓冲器221、222、223和224的每一个的范例。RZ缓冲器240包含：一归一(Return-to-One)反相器241，用来依据经由控制引脚“C”所接收的一控制信号而从输入引脚“I”接收一输入信号并输出一级间(inter-stage)信号VX至一级间节点249；以及一反相器242，用来接收级间信号VX并输出输出信号至输出引脚“O”。当位于控制引脚“C”的控制信号为低电平时，RZ缓冲器240被重置；当位于控制引脚“C”的控制信号为高电平时，RZ缓冲器240被致能。归一反相器241包含：一第一NMOS晶体管241A、一第二NMOS晶体管241B和一PMOS晶体管241C。NMOS晶体管241A的源极、栅极和漏极分别地连接至接地端、输入引脚“I”和一内部节点248。NMOS晶体管241B的源极、栅极和漏极分别地连接至内部节点248、控制引脚“C”和级间节点249。PMOS晶体管241C的源极、栅极和漏极分别地连接至VDD、控制引脚“C”和级间节点249。当位于控制引脚“C”的控制信号为低电平时，不管位于输入引脚“I”的输入信号为何，级间信号VX会是高电平(亦即VDD；“回复到1”)；当位于控制引脚“C”的控制信号为高电平时，如果位于输入引脚“I”的输入信号为低电平，则级间信号VX将维持在高电平，如果位于输入引脚“I”的输入信号为高电平，则级间信号VX将被拉低至接地电平。多亏反相器242，位于输出引脚“O”的输出信号为级间信号VX的反转信号。因此，当位于控制引脚“C”的控制信号为低电平时，不管位于输入引脚“I”的输入信号为何，位于输出引脚“O”的输出信号将是低电平(亦即接地；“归零”)；当位于控制引脚“C”的控制信号为高电平时，如果位于输入引脚“I”的输入信号为低电平，则位于控制引脚“O”的输出信号将维持在低电平，如果位于输入引脚“I”的输入信号为高电平，则位于控制引脚“O”的输出信号将上升至VDD。在一非限制性的实施例中，NMOS晶体管241A的W/L为6.4μm/30nm；NMOS晶体管241B的W/L为7.2μm/30nm；PMOS晶体管241C的W/L为4.68μm/30nm；范例性的反相器230是被用来实施反相器242，而NMOS晶体管230A的W/L为4.8μm/30nm，且PMOS晶体管230B的W/L为9.36μm/30nm。
正交时钟产生器200的一模拟结果显示于图3中。于此，两个相位输入时钟的一基频(fundamental frequency)为10GHz。C+和C-为互补并具有相同周期100ps。U1、U2、U3和U4具有相同周期200ps与相同工作周期(约50％)。在U1(U2、U3、U4)和U2(U3、U4、U1)之间的时序的差异为50ps。V1、V2、V3和V4具有相同周期200ps与相同工作周期(约25％)。在V1(V2、V3、V4)和V2(V3、V4、V1)之间的时序的差异为50ps。值得注意的是，反相器215和216的交错耦合实现了在U2和U4之间的一互补关系，而反相器217和218的交错耦合实现了在U1和U3之间的一互补关系，上述关系清楚地显示于图3中。
除二电路210本质上比图1A的除二电路101快。对于四相位U1、U2、U3和U4的任何一个相位而言，总会有一个PMOS晶体管沿着一从低到高的切换的过程来运行以拉升，以及总会有一个NMOS晶体管沿着一从高到低的切换的过程来运行以拉低。RZ缓冲器240本质上比与门快，这是因为晶体管更少且负载更轻。因此，时钟产生器200本质上比图1A的时钟产生器100快。
如图4的流程图所示，一种依据本公开的一实施例的方法包含下列步骤：(步骤410)接收一输入时钟；(步骤420)将一第一反相器、一第二反相器、一第三反相器和一第四反相器串接成一环形拓扑结构以输出一过渡时钟的一第一相位、一第二相位、一第三相位和一第四相位；(步骤430)在输入时钟的一第一相位的期间致能第二反相器与第四反相器，并通过使用被配置为一交错耦合拓扑结构的一第五反相器和一第六反相器来实施在过渡时钟的第二相位与第四相位之间的一互补关系；(步骤440)在输入时钟的一第二相位的期间致能第一反相器与第三反相器，并通过使用被配置为一交错耦合拓扑结构的一第七反相器和一第八反相器来实施在过渡时钟的第一相位与第三相位之间的一互补关系；以及(步骤450)结合一第一缓冲器、一第二缓冲器、一第三缓冲器和一第四缓冲器以分别地接收过渡时钟的第一相位、第二相位、第三相位和第四相位并输出一输出时钟的一第一相位、一第二相位、一第三相位和一第四相位，其中第一缓冲器与第三缓冲器在输入时钟的第一相位的期间被致能，否则被重置(or reset otherwise)，而第二缓冲器与第四缓冲器在输入时钟的第二相位的期间被致能，否则被重置。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时钟产生器，包含：
一除二电路，用来接收一输入时钟以及输出一过渡时钟；以及
一工作周期转换器，用来接收该过渡时钟以及输出一输出时钟，
其中：
该除二电路包含八个反相器；
该工作周期转换器包含四个缓冲器；
在该八个反相器中的一第一反相器、一第二反相器、一第三反相器和一第四反相器被配置为一环形拓扑结构，该第一反相器输出该过渡时钟的一第一相位、该第二反相器输出该过渡时钟的一第二相位、该第三反相器输出该过渡时钟的一第三相位和该第四反相器输出该过渡时钟的一第四相位；
该第二反相器和该第四反相器在该输入时钟的一第一相位的期间被致能；
该第一反相器和该第三反相器在该输入时钟的一第二相位的期间被致能；
在该八个反相器中的一第五反相器和一第六反相器被配置为一交错耦合拓扑结构以实施在该过渡时钟的该第二相位和该第四相位之间的一互补关系；
该八个反相器的一第七反相器和一第八反相器被配置为一交错耦合拓扑结构以实施在该过渡时钟的该第一相位和该第三相位之间的一互补关系；
在该四个缓冲器中的一第一缓冲器用来接收该过渡时钟的该第一相位并用来输出该输出时钟的该第一相位，一第二缓冲器用来接收该过渡时钟的该第二相位并用来输出该输出时钟的该第二相位，一第三缓冲器用来接收该过渡时钟的该第三相位并用来输出该输出时钟的该第三相位和一第四缓冲器用来接收该过渡时钟的该第四相位并用来输出该输出时钟的该第四相位；
该第一缓冲器和该第三缓冲器在该输入时钟的该第一相位的期间被致能，否则被重置；以及
该第二缓冲器和该第四缓冲器在该输入时钟的该第二相位的期间被致能，否则被重置。
2.如权利要求1所述的时钟产生器，其中该八个反相器中的每一个反相器具有一输入引脚、一输出引脚、一电源引脚和一接地引脚。
3.如权利要求2所述的时钟产生器，其中：该第一反相器经由其输入引脚接收该过渡时钟的该第二相位，并经由其输出引脚输出该过渡时钟的该第一相位；该第一反相器的该电源引脚经由该输入时钟的该第一相位所控制的一PMOS晶体管连接至一电源节点；以及该第一反相器的该接地引脚经由该输入时钟的该第二相位所控制的一NMOS晶体管连接至一接地节点。
4.如权利要求2所述的时钟产生器，其中：该第二反相器经由其输入引脚接收该过渡时钟的该第三相位，并经由其输出引脚输出该过渡时钟的该第二相位；该第二反相器的该电源引脚经由该输入时钟的该第二相位所控制的一PMOS晶体管连接至一电源节点；以及该第二反相器的该接地引脚经由该输入时钟的该第一相位所控制的一NMOS晶体管连接至一接地节点。
5.如权利要求2所述的时钟产生器，其中：该第三反相器经由其输入引脚接收该过渡时钟的该第四相位，并经由其输出引脚输出该过渡时钟的该第三相位；该第三反相器的该电源引脚经由该输入时钟的该第一相位所控制的一PMOS晶体管连接至一电源节点；以及该第三反相器的该接地引脚经由该输入时钟的该第二相位所控制的一NMOS晶体管连接至一接地节点。
6.如权利要求2所述的时钟产生器，其中：该第四反相器经由其输入引脚接收该过渡时钟的该第一相位，并经由其输出引脚输出该过渡时钟的该第四相位；该第四反相器的该电源引脚经由该输入时钟的该第二相位所控制的一PMOS晶体管连接至一电源节点；以及该第四反相器的该接地引脚经由该输入时钟的该第一相位所控制的一NMOS晶体管连接至一接地节点。
7.如权利要求1所述的时钟产生器，其中该四个缓冲器中的每一个缓冲器包含一输入引脚、一输出引脚以及一控制引脚，该输入引脚用来接收一输入信号，该输出引脚用来输出一输出信号，该控制引脚用来接收一控制信号。
8.如权利要求7所述的时钟产生器，其中：该第一缓冲器的该输入信号为该过渡时钟的该第一相位、该输出信号为该输出时钟的该第一相位和该控制信号为该输入时钟的该第一相位；该第二缓冲器的该输入信号为该过渡时钟的该第二相位、该输出信号为该输出时钟的该第二相位和该控制信号为该输入时钟的该第二相位；该第三缓冲器的该输入信号为该过渡时钟的该第三相位、该输出信号为该输出时钟的该第三相位和该控制信号为该输入时钟的该第一相位；该第四缓冲器的该输入信号为该过渡时钟的该第四相位、该输出信号为该输出时钟的该第四相位和该控制信号为该输入时钟的该第二相位。
9.如权利要求7所述的时钟产生器，其中所述缓冲器中的每一个缓冲器包含：一归一反相器，用来依据该控制信号接收该输入信号并输出位于一级间节点的一级间信号；以及一反相器，用来接收该级间信号并输出该输出信号。
10.如权利要求9所述的时钟产生器，其中：该归一反相器包含一第一NMOS晶体管、一第二NMOS晶体管和一PMOS晶体管；该第一NMOS晶体管的源极连接至一接地节点、栅极连接至该输入引脚和漏极连接至一内部节点；该第二NMOS晶体管的源极连接至该内部节点、栅极连接至该控制引脚和漏极连接至该级间节点；以及该PMOS晶体管的源极连接至一电源节点、栅极连接至该控制引脚和漏极连接至该级间节点。
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