TW201944731A - 用於產生25％工作週期之時脈的裝置 - Google Patents

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Abstract

一時脈產生器包含：一除二電路，用來接收一輸入時脈以及輸出一過渡時脈；以及一工作週期轉換器，用來接收過渡時脈以及輸出一輸出時脈。除二電路包含八個反相器；週期轉換器包含四個緩衝器。在八個反相器中的一第一反相器、一第二反相器、一第三反相器和一第四反相器被配置為一環形拓撲結構以分別地輸出過渡時脈之一第一相位、一第二相位、一第三相位和一第四相位；第二和第四反相器在輸入時脈的一第一相位之期間被致能；第一與第三反相器在輸入時脈的一第二相位之期間被致能；在八個反相器中的一第五反相器和一第六反相器被配置為一交錯耦合拓樸結構以實施在過渡時脈之第二與第四相位之間的一互補關係；八個反相器的一第七反相器和一第八反相器被配置為一交錯耦合拓樸結構以實施在過渡時脈之第一與第三相位之間的一互補關係。在四個歸零緩衝器中的一第一緩衝器、一第二緩衝器、一第三緩衝器和一第四緩衝器分別地用來接收過渡時脈的第一相位、第二相位、第三相位和第四相位並輸出輸出時脈的一第一相位、一第二相位、一第三相位和一第四相位；第一緩衝器和第三緩衝器在輸入時脈的第一相位之期間被致能，否則被重置；第二緩衝器與第四緩衝器在輸入時脈的第二相位之期間被致能，否則被重置。

Description

用於產生25％工作週期之時脈的裝置
本揭露書是關於正交時脈的產生，尤其是關於用來產生正交時脈的方法與電路。
正交時脈被廣泛地使用在無線電收發器中。某些應用需要具有25%工作週期之正交時脈。如圖1A所示，習知技術之25%工作週期的正交時脈產生器100包含：一除二電路101，用來接收一個雙相位時脈（包含一第一相位CK和一第二相位CB）並輸出一四相位50%工作週期之時脈（包含一第一相位X1 、一第二相位X2 、一第三相位X3 和一第四相位X4 ）；以及一包含四個AND閘（AND gate）102A、102B、102C和102D之50%至25%工作週期轉換電路102，用來接收四相位50%工作週期之時脈並輸出一四相位25%工作週期之時脈（包含一第一相位Y1 、一第二相位Y2 、一第三相位Y3 和一第四相位Y4 ）。令雙相位時脈之一基本周期為T，四相位50%工作週期之時脈之基本周期會是2T，以及在X1 （X2 、X3 、X4 ）與X2 （X3 、X4 、X1 ）之間存在有一T/2的時差，其中X1 （X2 、X3 、X4 ）之一邊緣比X2 （X3 、X4 、X1 ）之一後繼邊緣早到達了一T/2的時間。除二電路101包含一第一資料閂鎖101A和一第二資料閂鎖101B，被配置為一具有一負回授之環形拓撲結構，其中兩個資料閂鎖101A和101B中的每一個資料閂鎖包含標示為“D+ ”和“D- ”的兩個輸入引腳、標示為“Q+ ”和“Q- ”的兩個輸出引腳以及標示為“E”的一致能引腳。第一（第二）資料閂鎖101A（101B）分別地經由其兩個輸入引腳“D+ ”和“D- ”接收X4 （X1 ）及X2 （X3 ）、分別地經由其兩個輸出引腳引腳“Q+ ”和“Q- ”輸出X1 （X2 ）及X3 （X4 ）、以及經由其致能引腳“E”依據CK（CB）工作。AND閘102A（102B、102C、102D）接收X1 （X2 、X3 、X4 ）和X4 （X1 、X2 、X3 ）並輸出Y1 （Y2 、Y3 、Y4 ）。因為在X1 （X2 、X3 、X4 ）與X4 （X1 、X2 、X3 ）之間存在有一T/2之時差，所以在時序上存在有一T/2的重疊，其中X1 （X2 、X3 、X4 ）和X4 （X1 、X2 、X3 ）都是高準位，因此，Y1 （Y2 、Y3 、Y4 ）是高準位。因此，X1 、X2 、X3 和X4 全部具有25%工作週期，且在時間上均勻地被隔開。
圖1B顯示一資料閂鎖120的示意圖，資料閂鎖120可以是實施兩個資料閂鎖101A和101B的每一個的範例。資料閂鎖120包含一差動對121、一交錯耦合對122和一開關123。本說明書中，“VDD ”表示一電源供應節點。差動對121包含一第一NMOS（n-通道金屬氧化物半導體）電晶體121A與一第二NMOS電晶體121B，用來接收從兩個輸入引腳“D+ ”和“D- ”所接收之一差動輸入訊號，並輸出一差動輸出訊號至兩個輸出引腳“Q+ ”和“Q- ”。交錯耦合對122包含一第一PMOS（p-通道金屬氧化物半導體）電晶體122A和一第二PMOS電晶體122B，其中PMOS電晶體122A係用來經由其閘極接收位於引腳“Q+ ”之電壓並經由其汲極再產生（regenerate）位於引腳“Q- ”之電壓，而PMOS電晶體122B係用來經由其閘極接收位於引腳“Q- ”之電壓並經由其汲極再產生位於引腳“Q+ ”之電壓。開關123包含一第三NMOS電晶體123A，由從致能引腳“E”所接收之一控制電壓所控制，且用來在被致能時提供一放電路徑給差動對121。為簡潔起見，以下位於引腳“D+ ”、“D- ”、“Q+ ”、“Q- ”和“E”之電壓係分別簡稱為“D+ ”、“D- ”、“Q+ ”、“Q- ”和“E”。當“E”為高準位（低準位）時，開關123被接通（斷開）以允許（禁止）差動對121更新交錯耦合對122之一狀態；如此，資料閂鎖120係處於一活性（凍結）狀態且交錯耦合對122之狀態係被更新（閂鎖）。
資料閂鎖120有一項問題。當“Q+ ”為低準位、“Q- ”為高準位、“D+ ”為高準位以及“D- ”為低準位時，“Q- ”和“Q+ ”應切換（toggle）以因應“E”之一從低到高的轉變。切換發生在兩個階段中：一早期階段，以及隨後的一晚期階段。在切換的早期階段期間，“Q- ”尚未降低到足以導通PMOS電晶體122B，因為NMOS電晶體121B和PMOS電晶體122B兩者都處於一OFF狀態（關閉狀態），所以Q+ ”保持於低準位，而在努力將“Q- ”維持在高準位的PMOS電晶體122A之競爭存在的情況下，“Q- ”會被NMOS電晶體121A拉下。在切換的晚期階段期間，“Q- ”已經降低到足以導通PMOS電晶體122B ，“Q- ”持續下降，而“Q+ ”會被PMOS電晶體122B拉升。由於來自PMOS電晶體122A的競爭是強大的，所以若為了PMOS電晶體122A和122B使用一大的寬長比，會減慢切換的早期階段；由於PMOS電晶體122B之上拉是弱的，所以若為了PMOS電晶體122A和122B使用一小的寬長比，會減慢切換的晚期階段。因此，無論採用哪個方案，切換的速度都會受到妨礙。
25%工作週期的正交時脈產生器101也有一項問題會妨礙一高速應用。AND閘之實施通常是一NAND閘伴隨著一反相器。NAND閘通常是一慢速電路且其在前電路的負載很重。因此，50%至25%工作週期轉換電路102不僅本身慢，也會拖慢資料閂鎖101A與101B。
本領域所需要的是一種方法以加速除二電路和50%至25%工作週期轉換電路。
依據本發明之一實施例，一種時脈產生器包含：一除二電路，用來接收一輸入時脈以及輸出一過渡時脈；以及一工作週期轉換器，用來接收過渡時脈及輸出一輸出時脈。除二電路包含八個反相器；週期轉換器包含四個緩衝器。八個反相器中的一第一反相器、一第二反相器、一第三反相器和一第四反相器被配置為一環形拓撲結構以分別地輸出過渡時脈的一第一相位、一第二相位、一第三相位和一第四相位；第二與第四反相器在輸入時脈的一第一相位之期間被致能；第一與第三反相器在輸入時脈的一第二相位之期間被致能；八個反相器中的一第五反相器和一第六反相器被配置為一交錯耦合拓樸結構以實施在過渡時脈之第二與第四相位之間的一互補關係；八個反相器的一第七反相器和一第八反相器被配置為一交錯耦合拓樸結構以實施在過渡時脈之第一與第三相位之間的一互補關係。四個緩衝器中的一第一緩衝器、一第二緩衝器、一第三緩衝器和一第四緩衝器分別地用來接收過渡時脈的第一相位、第二相位、第三相位和第四相位並輸出輸出時脈的一第一相位、一第二相位、一第三相位和一第四相位；第一緩衝器和第三緩衝器在輸入時脈的第一相位之期間被致能，否則被重置；第二與第四緩衝器在輸入時脈的第二相位之期間被致能，否則被重置。
依據本發明之一實施例，一種方法包含：接收一輸入時脈；將一第一反相器、一第二反相器、一第三反相器和一第四反相器串接成一環形拓撲結構以輸出一過渡時脈之一第一相位、一第二相位、一第三相位和一第四相位；在輸入時脈的一第一相位之期間致能第二反相器與第四反相器，並藉由使用被配置為一交錯耦合拓樸結構之一第五反相器和一第六反相器來實施在過渡時脈之第二相位與第四相位之間的一互補關係；在輸入時脈的一第二相位之期間致能第一反相器與第三反相器，並藉由使用被配置為一交錯耦合拓樸結構之一第七反相器和一第八反相器來實施在過渡時脈之第一相位與第三相位之間的一互補關係；以及結合一第一緩衝器、一第二緩衝器、一第三緩衝器和一第四緩衝器以分別地接收過渡時脈之第一相位、第二相位、第三相位和第四相位並輸出一輸出時脈之一第一相位、一第二相位、一第三相位和一第四相位，其中第一緩衝器和第三緩衝器在輸入時脈的第一相位之期間被致能，否則被重置，而第二緩衝器與第四緩衝器在輸入時脈的第二相位之期間被致能，否則被重置。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露書係針對時脈產生。雖然說明書描述了本揭露書的數個實施例，其被認為是實施本發明的較佳模式，但本領域人士應理解本發明可以用多種方式實現，且不受限於後述特定例子或用來實現這些例子之任何特徵的特定方式。在其他實例中，已知的細節未被顯示或說明，以避免妨礙呈現本揭露書之觀點。
熟習本項技藝者理解到關於此揭露書所使用的微電子元件的用語和基本概念，例如“電路節點”、“電源節點”、“接地節點”、“反相器”、“電壓”、“電流”、“CMOS（互補式金氧半導體）”、“PMOS（P通道金屬氧化物半導體）電晶體”、“NMOS（N通道金屬氧化物半導體）電晶體”、“相位”、“時脈”、“訊號”和“負載”。這些用語和基本概念對於那些熟習本項技藝者來說是顯而易見的，因此這裡不會被詳細說明。熟習本項技藝者亦可識別PMOS電晶體和NMOS電晶體的符號，並確認其“源極”、“閘極”和“汲極”端子。
此揭露書以工程觀點來呈現，而不是嚴格的數學觀點。例如，“A等於B”意指“在A和B之間的一差異係小於一工程公差。
遍及此揭露書，一接地節點係用來作為零電壓（0V）電位的一參考節點。一電源供應節點係以“VDD 表示”。一時脈係為一電壓訊號，其往復地在一低準位（例如0V）和一高準位（例如，位於電源供應節點的電位“VDD ”或簡稱VDD ）之間周期性地切換。作為一非限制性的範例，遍及此種揭露書，一28nm CMOS（互補式金氧半導體）製程被用來製造電路且VDD 係為1.1V。
依據本揭露書之一實施例，一時脈產生器200的示意圖係繪示於圖2A中。時脈產生器200包含：一除二電路210，用來接收一輸入時脈（其係為一雙相位時脈，包含一第一相位C+ 和一第二相位C- ）並輸出一過渡時脈（其係為一四相位時脈，包含一第一相位U1 、一第二相位U2 、一第三相位U3 和一第四相位U4 ）；以及一工作週期轉換器220，用來接收過渡時脈並輸出一輸出時脈（其係為一四相位時脈，包含一第一相位V1 、一第二相位V2 、一第三相位V3 和一第四相位V4 ）。除二電路210包含八個反相器，其包含一第一反相器211、一第二反相器212、一第三反相器213、一第四反相器214、一第五反相器215、一第六反相器216、一第七反相器217以及一第八反相器218。週期轉換器220包含四個歸零（Return-to-Zero，以下簡稱RZ）緩衝器，其包含一第一RZ緩衝器221、一第二RZ緩衝器222、一第三RZ緩衝器223以及一第四RZ緩衝器224。第一、第二、第三和第四反相器（亦即反相器211、212、213和214）係被串接（cascade）成一環形拓撲結構以分別地輸出過渡時脈之第一相位、第二相位、第三相位和第四相位（亦即U1 、U2 、U3 和U4 ）。第二與第四反相器（亦即反相器212和214）在輸入時脈的一第一相位之期間被致能，其中C+ 為高準位及C- 為低準位，而第一與第三反相器（亦即反相器211和213）在輸入時脈的一第二相位之期間被致能，其中C+ 為低準位及C- 為高準位。第五與第六反相器（亦即反相器215和216）被配置為一交錯耦合拓樸結構以實施在過渡時脈之第二和第四相位（亦即U2 和U4 ）之間的一互補關係。第七與第八個反相器（亦即反相器217和218）被配置為一交錯耦合拓樸結構以實施在過渡時脈之第一和第三相位（亦即U1 和U3 ）之間的一互補關係。
第一、第二、第三和第四RZ緩衝器221、222、223和224分別地用來接收過渡時脈之第一、第二、第三和第四相位（亦即U1 、U2 、U3 和U4 ）並輸出輸出時脈之第一、第二、第三和第四相位（亦即V1 、V2 、V3 和V4 ）。第一與第三RZ緩衝器221和223係由輸入時脈C+ 之第一相位所控制，第二與第四RZ緩衝器222和224係由輸入時脈C- 之第二相位所控制。八個反相器211至218中，每個反相器包含一標示為“I”之輸入引腳、一標示為“O”之輸出引腳、一標示為“P”之電源引腳和一標示為“G”之接地引腳。每個反相器從其輸入引腳“I”接收一輸入訊號並經由其輸出引腳“O”輸出一輸出訊號。每個反相器係在其電源引腳“P”連接至VDD 且其接地引腳“G”連接至接地端時被致能。時脈產生器更包含四個NMOS電晶體MN1、MN2、MN3和MN4以及四個PMOS電晶體MP1、MP2、MP3和MP4。NMOS電晶體MN1（MN3）及PMOS電晶體MP1（MP3）分別地由C- 和C+ 控制，在輸入時脈的第二相位之期間，該些電晶體藉由將第一（第三）反相器211（213）之電源引腳“P”連接至VDD且將其接地引腳“G”連接至接地端，以共同地實現致能第一（第三）反相器211（213）之功能，其中C+ 為低準位及C- 為高準位。NMOS電晶體MN2（MN4）及PMOS電晶體MP2（MP4）分別地由C+ 和C- 控制，在輸入時脈的第一相位之期間，該些電晶體藉由將第二（第四）反相器212（214）之電源引腳“P”連接至VDD且將其接地引腳“G”連接至接地端，以共同地實現致能第二（第四）反相器212（214）之功能，其中C+ 為高準位及C- 為低準位。四個RZ緩衝器221、222、223和224中，每一個RZ緩衝器包含一標示為“I”之輸入引腳、標示為“O”之輸出引腳以及一標示為“C”之控制引腳。RZ緩衝器221（222、223、224）依據經由其控制引腳“C”之C+ （C- 、C+ 、C- ）的控制，經由其輸入引腳“I”接收U1 （U2 、U3 、U4 ）並經由其輸出引腳“O”輸出V1 （V2 、V3 、V4 ）。
在一替代實施例（未顯示於圖2A中但對於那些熟習本項技藝者是清楚的）中，NMOS電晶體MN3係被移除且反相器213之接地引腳“G”係被連接至反相器211之接地引腳“G”；PMOS電晶體MP3係被移除且反相器213之電源引腳“P”係被連接至反相器211之電源引腳“P”；NMOS電晶體MN4係被移除且反相器214之接地引腳“G”係被連接至反相器212之接地引腳“G”；PMOS電晶體MP4係被移除且反相器214之電源引腳“P”係被連接至反相器212之電源引腳“P”。
圖2B顯示一反相器230的示意圖，反相器230可以是實施八個反相器211至218的每一個的範例。反相器230包含：一NMOS電晶體230A和一PMOS電晶體230B。NMOS電晶體230A之源極、閘極和汲極分別地連接接地引腳“G”、輸入引腳“I”和輸出引腳“O”；PMOS電晶體230B之源極、閘極和汲極分別地連接至電源引腳“P”、輸入引腳“I”和輸出引腳“O”。在一非限制性的實施例，四個NMOS電晶體MN1至MN4之每一個的W/L（其代表寬度/長度）係為8.5μm/30nm；四個PMOS電晶體MP1至MP4之每一個的W/L係為10.92μm/30nm；當用範例性的反相器230以實施反相器211、212、213和214時，NMOS電晶體230A之W/L係為3μm/30nm，且PMOS電晶體230B之W/L係為3.9μm/30nm；以及當用範例性的反相器230以實施反相器215、216、217和218時，NMOS電晶體230A之W/L係為1.8μm/30nm，且PMOS電晶體230B之W/L係為2.34μm/30nm。在任何情況下，反相器211至214係明顯強於反相器215至218。值得注意的是，一反相器的強度是指其電流驅動能力，且包含較大寬長比（width-to-length ratio）之MOS電晶體的反相器係強於包含較小寬長比之MOS電晶體的反相器。於一非限制性的範例中，反相器211至214強於反相器215至218約達67%。
圖2C顯示一RZ緩衝器240的示意圖，RZ緩衝器240可以是實施RZ緩衝器221、222、223和224之每一個的範例。RZ緩衝器240包含：一歸一（Return-to-One）反相器241，用來依據經由控制引腳“C”所接收之一控制訊號而從輸入引腳“I”接收一輸入訊號並輸出一級間（inter-stage）訊號VX 至一級間節點249；以及一反相器242，用來接收級間訊號VX 並輸出輸出訊號至輸出引腳“O”。當位於控制引腳“C”之控制訊號為低準位時，RZ緩衝器240被重置；當位於控制引腳“C”之控制訊號為高準位時，RZ緩衝器240被致能。歸一反相器241包含：一第一NMOS電晶體241A、一第二NMOS電晶體241B和一PMOS電晶體241C。NMOS電晶體241A之源極、閘極和汲極分別地連接至接地端、輸入引腳“I”和一內部節點248。NMOS電晶體241B之源極、閘極和汲極分別地連接至內部節點248、控制引腳“C”和級間節點249。PMOS電晶體241C之源極、閘極和汲極分別地連接至VDD 、控制引腳“C”和級間節點249。當位於控制引腳“C”之控制訊號為低準位時，不管位於輸入引腳“I”之輸入訊號為何，級間訊號VX 會是高準位（亦即VDD ；“回復到1”）；當位於控制引腳“C”之控制訊號為高準位時，如果位於輸入引腳“I”之輸入訊號為低準位，則級間訊號VX 將維持在高準位，如果位於輸入引腳“I”之輸入訊號為高準位，則級間訊號VX 將被拉低至接地準位。多虧反相器242，位於輸出引腳“O”之輸出訊號係為級間訊號VX 的反轉訊號。因此，當位於控制引腳“C”之控制訊號為低準位時，不管位於輸入引腳“I”之輸入訊號為何，位於輸出引腳“O”之輸出訊號將是低準位（亦即接地；“歸零”）；當位於控制引腳“C”之控制訊號為高準位時，如果位於輸入引腳“I”之輸入訊號為低準位，則位於控制引腳“O”之輸出訊號將維持在低準位，如果位於輸入引腳“I”之輸入訊號為高準位，則位於控制引腳“O”之輸出訊號將上升至VDD 。在一非限制性的實施例中， NMOS電晶體241A之W/L係為6.4μm/30nm；NMOS電晶體241B之W/L係為7.2μm/30nm；PMOS電晶體241C之W/L係為4.68μm/30nm；範例性的反相器230係被用來實施反相器242，而NMOS電晶體230A之W/L係為4.8μm/30nm，且PMOS電晶體230B之W/L係為9.36μm/30nm。
正交時脈產生器200之一模擬結果係顯示於圖3中。於此，兩個相位輸入時脈之一基頻（fundamental frequency）係為10GHz。C+ 和C- 係為互補並具有相同周期100ps。U1 、U2 、U3 和U4 具有相同周期200ps與相同工作週期（約50%）。在U1 （U2 、U3 、U4 ）和U2 （U3 、U4 、U1 ）之間的時序的差異係為50ps。V1 、V2 、V3 和V4 具有相同周期200ps與相同工作週期（約25%）。在V1 （V2 、V3 、V4 ）和V2 （V3 、V4 、V1 ）之間的時序的差異係為50ps。值得注意的是，反相器215和216之交錯耦合實現了在U2 和U4 之間的一互補關係，而反相器217和218之交錯耦合實現了在U1 和U3 之間的一互補關係，上述關係清楚地顯示於圖3中。
除二電路210本質上比圖1A的除二電路101快。對於四相位U1 、U2 、U3 和U4 的任何一個相位而言，總會有一個PMOS電晶體沿著一從低到高的切換的過程來運作以拉升，以及總會有一個NMOS電晶體沿著一從高到低的切換的過程來運作以拉低。RZ緩衝器240本質上係比AND閘快，這是因為電晶體更少且負載更輕。因此，時脈產生器200本質上比圖1A之時脈產生器100快。
如圖4之流程圖所示，一種依據本揭露書之一實施例的方法包含下列步驟：（步驟410）接收一輸入時脈；（步驟420）將一第一反相器、一第二反相器、一第三反相器和一第四反相器串接成一環形拓撲結構以輸出一過渡時脈之一第一相位、一第二相位、一第三相位和一第四相位；（步驟430）在輸入時脈的一第一相位之期間致能第二反相器與第四反相器，並藉由使用被配置為一交錯耦合拓樸結構之一第五反相器和一第六反相器來實施在過渡時脈之第二相位與第四相位之間的一互補關係；（步驟440）在輸入時脈的一第二相位之期間致能第一反相器與第三反相器，並藉由使用被配置為一交錯耦合拓樸結構之一第七反相器和一第八反相器來實施在過渡時脈之第一相位與第三相位之間的一互補關係；以及（步驟450）結合一第一緩衝器、一第二緩衝器、一第三緩衝器和一第四緩衝器以分別地接收過渡時脈之第一相位、第二相位、第三相位和第四相位並輸出一輸出時脈之一第一相位、一第二相位、一第三相位和一第四相位，其中第一緩衝器與第三緩衝器在輸入時脈的第一相位之期間被致能，否則被重置（or reset otherwise），而第二緩衝器與第四緩衝器在輸入時脈的第二相位之期間被致能，否則被重置。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧25%工作週期的正交時脈產生器
101‧‧‧除二電路/25%工作週期的正交時脈產生器
101A‧‧‧第一資料閂鎖
101B‧‧‧第二資料閂鎖
102‧‧‧50%至25%工作週期轉換電路
102A、102B、102C、102D‧‧‧AND閘
120‧‧‧資料閂鎖
121‧‧‧差動對
121A‧‧‧第一NMOS電晶體
121B‧‧‧第二NMOS電晶體
122‧‧‧交錯耦合對
122A‧‧‧第一PMOS電晶體
122B‧‧‧第二PMOS電晶體
123‧‧‧開關
123A‧‧‧第三NMOS電晶體
200‧‧‧時脈產生器
210‧‧‧除二電路
211‧‧‧第一反相器
212‧‧‧第二反相器
213‧‧‧第三反相器
214‧‧‧第四反相器
215‧‧‧第五反相器
216‧‧‧第六反相器
217‧‧‧第七反相器
218‧‧‧第八反相器
220‧‧‧週期轉換器
221‧‧‧第一RZ緩衝器
222‧‧‧第二RZ緩衝器
223‧‧‧第三RZ緩衝器
224‧‧‧第四RZ緩衝器
230‧‧‧反相器
230A‧‧‧NMOS電晶體
230B‧‧‧PMOS電晶體
240‧‧‧RZ緩衝器
241‧‧‧歸一反相器
241A‧‧‧第一NMOS電晶體
241B‧‧‧第二NMOS電晶體
241C‧‧‧PMOS電晶體
242‧‧‧反相器
248‧‧‧內部節點
249‧‧‧級間節點
410、420、430、440、450‧‧‧步驟
C‧‧‧控制引腳
C-‧‧‧第二相位
C+‧‧‧第一相位
CB‧‧‧第二相位
CK‧‧‧第一相位
D+、D-‧‧‧輸入引腳
E‧‧‧致能引腳
G‧‧‧接地引腳
I‧‧‧輸入引腳
MN1、MN2、MN3、MN4‧‧‧NMOS電晶體
MP1、MP2、MP3、MP4‧‧‧PMOS電晶體
O‧‧‧輸出引腳
P‧‧‧電源引腳
Q+、Q-‧‧‧輸出引腳
U1‧‧‧第一相位
U2‧‧‧第二相位
U3‧‧‧第三相位
U4‧‧‧第四相位
V1‧‧‧第一相位
V2‧‧‧第二相位
V3‧‧‧第三相位
V4‧‧‧第四相位
VDD‧‧‧電源供應節點
VX‧‧‧級間訊號
X1‧‧‧第一相位
X2‧‧‧第二相位
X3‧‧‧第三相位
X4‧‧‧第四相位
Y1‧‧‧第一相位
Y2‧‧‧第二相位
Y3‧‧‧第三相位
Y4‧‧‧第四相位
［圖1A］顯示一種習知技術之時脈產生器的示意圖； ［圖1B］顯示一資料閂鎖之示意圖； ［圖2A］依據本揭露書之一實施例顯示一時脈產生器之示意圖； ［圖2B］顯示一反相器之示意圖； ［圖2C］顯示一歸零緩衝器之示意圖； ［圖3］顯示圖2A之時脈產生器的一模擬結果；以及 ［圖4］依據本揭露書之一實施例顯示一方法之流程圖。

Claims (10)

  1. 一種時脈產生器，包含： 一除二電路，用來接收一輸入時脈以及輸出一過渡時脈（interim clock）；以及 一工作週期轉換器，用來接收該過渡時脈以及輸出一輸出時脈， 其中： 該除二電路包含八個反相器； 該工作週期轉換器包含四個緩衝器； 在該八個反相器中的一第一反相器、一第二反相器、一第三反相器和一第四反相器被配置為一環形拓撲結構以分別地輸出該過渡時脈的一第一相位、一第二相位、一第三相位和一第四相位； 該第二和該第四反相器在該輸入時脈的一第一相位之期間被致能； 該第一和該第三反相器在該輸入時脈的一第二相位之期間被致能； 在該八個反相器中的一第五反相器和一第六反相器被配置為一交錯耦合拓樸結構以實施在該過渡時脈的該第二和該第四相位之間的一互補關係； 該八個反相器之一第七反相器和一第八反相器被配置為一交錯耦合拓樸結構以實施在該過渡時脈的該第一和該第三相位之間的一互補關係； 在該四個緩衝器中的一第一緩衝器、一第二緩衝器、一第三緩衝器和一第四緩衝器分別地用來接收該過渡時脈的該第一相位、該第二相位、該第三相位和該第四相位，並分別地用來輸出該輸出時脈的一第一相位、一第二相位、一第三相位和一第四相位； 該第一緩衝器和該第三緩衝器在該輸入時脈的該第一相位之期間被致能，否則被重置（or reset otherwise）；以及 該第二緩衝器和該第四緩衝器在該輸入時脈的該第二相位之期間被致能，否則被重置。
  2. 如申請專利範圍第1項所述的時脈產生器，其中該八個反相器中的每一個反相器具有一輸入引腳、一輸出引腳、一電源引腳和一接地引腳。
  3. 如申請專利範圍第2項所述的時脈產生器，其中：該第一反相器經由其輸入引腳接收該過渡時脈的該第二相位，並經由其輸出引腳輸出該過渡時脈的該第一相位；該第一反相器的該電源引腳經由該輸入時脈的該第一相位所控制的一PMOS電晶體連接至一電源節點；以及該第一反相器的該接地引腳經由該輸入時脈的該第二相位所控制的一NMOS電晶體連接至一接地節點。
  4. 如申請專利範圍第2項所述的時脈產生器，其中：該第二反相器經由其輸入引腳接收該過渡時脈的該第三相位，並經由其輸出引腳輸出該過渡時脈的該第二相位；該第二反相器的該電源引腳經由該輸入時脈的該第二相位所控制的一PMOS電晶體連接至一電源節點；以及該第二反相器的該接地引腳經由該輸入時脈的該第一相位所控制的一NMOS電晶體連接至一接地節點。
  5. 如申請專利範圍第2項所述的時脈產生器，其中：該第三反相器經由其輸入引腳接收該過渡時脈的該第四相位，並經由其輸出引腳輸出該過渡時脈的該第三相位；該第三反相器的該電源引腳經由該輸入時脈的該第一相位所控制的一PMOS電晶體連接至一電源節點；以及該第三反相器的該接地引腳經由該輸入時脈的該第二相位所控制的一NMOS電晶體連接至一接地節點。
  6. 如申請專利範圍第2項所述的時脈產生器，其中：該第四反相器經由其輸入引腳接收該過渡時脈的該第一相位，並經由其輸出引腳輸出該過渡時脈的該第四相位；該第四反相器的該電源引腳經由該輸入時脈的該第二相位所控制的一PMOS電晶體連接至一電源節點；以及該第四反相器的該接地引腳經由該輸入時脈的該第一相位所控制的一NMOS電晶體連接至一接地節點。
  7. 如申請專利範圍第1項所述的時脈產生器，其中該四個緩衝器中的每一個緩衝器包含一輸入引腳、一輸出引腳以及一控制引腳，該輸入引腳用來接收一輸入訊號，該輸出引腳用來輸出一輸出訊號，該控制引腳用來接收一控制訊號。
  8. 如申請專利範圍第7項所述的時脈產生器，其中：該第一緩衝器之該輸入訊號、該輸出訊號和該控制訊號分別為該過渡時脈之該第一相位、該輸出時脈之該第一相位和該輸入時脈之該第一相位；該第二緩衝器之該輸入訊號、該輸出訊號和該控制訊號分別為該過渡時脈之該第二相位、該輸出時脈之該第二相位和該輸入時脈之該第二相位；該第三緩衝器之該輸入訊號、該輸出訊號和該控制訊號分別為該過渡時脈之該第三相位、該輸出時脈之該第三相位和該輸入時脈之該第一相位；該第四緩衝器之該輸入訊號、該輸出訊號和該控制訊號分別為該過渡時脈之該第四相位、該輸出時脈之該第四相位和該輸入時脈之該第二相位。
  9. 如申請專利範圍第7項所述的時脈產生器，其中該等緩衝器中的每一個緩衝器包含：一歸一（return-to-one）反相器，用來依據該控制訊號接收該輸入訊號並輸出位於一級間（inter-stage）節點之一級間訊號；以及一反相器，用來接收該級間訊號並輸出該輸出訊號。
  10. 如申請專利範圍第9項所述的時脈產生器，其中：該歸一反相器包含一第一NMOS電晶體、一第二NMOS電晶體和一PMOS電晶體；該第一NMOS電晶體之源極、閘極和汲極分別地連接至一接地節點、該輸入引腳和一內部節點；該第二NMOS電晶體之源極、閘極和汲極分別地連接至該內部節點、該控制引腳和該級間節點；以及該PMOS電晶體之源極、閘極和汲極分別地連接至一電源節點、該控制引腳和該級間節點。
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