JP6314720B2 - ダイナミックコンパレータ、レベル変換回路及び制御回路 - Google Patents

Description

本願に開示の技術は、ダイナミックコンパレータ、レベル変換回路及び制御回路に関する。

図８に示すダイナミックコンパレータ（例えば、特許文献１など）において、クロック信号ＡＣＫは、ＰチャネルＭＯＳトランジスタＭＰ１のゲートと、ＮチャネルＭＯＳトランジスタＭＮ１０，ＭＮ２０，ＭＮ３０，ＭＮ４０のゲートとに供給される。クロック信号ＡＣＫがローレベルに変化すると、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０がオフしＰチャネルＭＯＳトランジスタＭＰ１がオンする。このとき、ダイナミックコンパレータは比較動作を行う。また、クロック信号ＡＣＫがハイレベルに変化すると、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０がオンしＰチャネルＭＯＳトランジスタＭＰ１がオフする。これにより、ダイナミックコンパレータはリセット動作を行う。

ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０との同時オンあるいは同時オフを避けるために、クロック信号ＡＣＫに加えてクロック信号ＡＣＫを遅延させた遅延クロック信号（不図示）を利用することが考えられる。ＰチャネルＭＯＳトランジスタＭＰ１またはＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０の何れか一方のゲートにクロック信号ＡＣＫまたは遅延クロック信号の何れか一方の信号を入力し、他方のゲートに他方の信号を入力することで同時オンまたは同時オフを避けるものである。

特開２０１２−１４２８３９号公報

しかしながら、図８のダイナミックコンパレータでは、比較動作の際にオンしリセット動作の際にオフするＰチャネルＭＯＳトランジスタＭＰ１と、比較動作の際にオフしリセット動作の際にオンするＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０とが、クロック信号ＡＣＫという共通の信号により同期してオンオフ制御される。このため、比較動作とリセット動作との間での状態遷移時、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０とが共にオンして貫通電流が流れてしまうおそれがある。

また、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０の間に製造ばらつきなどがあると、正確な比較結果を得ることができずオフセット電圧を含んでしまうおそれがある。すなわち、比較動作への遷移時の貫通電流が流れる期間に、入力段差動対のＰチャネルＭＯＳトランジスタＭＰＩＮ，ＭＰＸＩＮを介してＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０に電流が流れる。これにより、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０の間の製造ばらつきなどに起因して入力段差動対のＰチャネルＭＯＳトランジスタＭＰＩＮ，ＭＰＸＩＮのドレイン側のインピーダンスにばらつきを生ずるためである。

また、貫通電流を抑制することを目的として、ＰチャネルＭＯＳトランジスタＭＰ１のゲートに入力される信号と、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０のゲートに入力される信号との間に遅延時間を付加することも考えられる。しかしながら、この場合、比較動作とリセット動作との間の何れか一方の遷移に対しては貫通電流の防止をすることができるものの、反対側の遷移については貫通電流を防止することができない。特に、比較動作への遷移時に貫通電流を防止できれば、上述のＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０のばらつきに伴う比較結果の精度悪化を防止することはできる。しかしながら、リセット動作への遷移時に貫通電流が流れてしまうおそれがある。

また、リセット動作への遷移時、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ４０が同時にオンすることにより放電電流が接地電圧に流れ込む。この時の急峻な電流変化（ｄＩ／ｄｔ）に応じて、電源電圧および接地電圧の配線経路や周辺のパッケージとの間に存在するインダクタンス成分に逆起電力が発生する。すなわち、電源ノイズが発生するおそれがある。

本願に開示される技術に係るダイナミックコンパレータは、差動対、正帰還回路、電流源、リセットスイッチ、リセット制御部、および電流源制御部を備えている。差動対には、差動入力信号が入力される。正帰還回路は、差動対に接続されており、差動入力信号を増幅して差動出力端子に出力する。電流源は、クロック信号の第１レベルに応じてバイアス電流を停止し、クロック信号の第２レベルに応じてバイアス電流を供給する。リセットスイッチは、差動対と正帰還回路との接続端子および差動出力端子のそれぞれを放電する。リセット制御部は、クロック信号の第１レベルへの遷移に応じて、リセットスイッチを順次オンし、クロック信号の第２レベルへの遷移に応じて、リセットスイッチをオフするリセット制御信号を出力する。電流源制御部は、クロック信号の第２レベルへの遷移とリセットスイッチをオフするリセット制御信号に応じて、バイアス電流の供給を開始し、クロック信号の第１レベルへの遷移に応じて、バイアス電流の供給を終了する電流源制御信号を出力する。

また、本願に開示される技術に係るダイナミックコンパレータを制御する制御回路は、差動対、正帰還回路、電流源、およびリセットスイッチを備えている。リセット制御部、および電流源制御部を備えている。リセット制御部は、クロック信号の第１レベルへの遷移に応じて、リセットスイッチを順次オンし、クロック信号の第２レベルへの遷移に応じて、リセットスイッチをオフするリセット制御信号を出力する。電流源制御部は、クロック信号の第２レベルへの遷移とリセットスイッチをオフするリセット制御信号に応じて、バイアス電流の供給を開始し、クロック信号の第１レベルへの遷移に応じて、バイアス電流の供給を終了する電流源制御信号を出力する。

本発明の一観点によれば、比較動作とリセット動作との切り替わりの際の貫通電流を抑制し、貫通電流に伴う比較精度の悪化や電源ノイズの抑制することができるという効果を奏する。

第１実施形態のダイナミックコンパレータを示す回路図である。 第２実施形態のダイナミックコンパレータを示す回路図である。 第２実施形態のダイナミックコンパレータを複数備える場合の相互の接続関係を示す回路図である。 第３実施形態のダイナミックコンパレータを示す回路図である。 第３実施形態のダイナミックコンパレータを複数有するレベル変換回路を示す回路図である。 第３実施形態のダイナミックコンパレータの動作を示す波形図である。 第４実施形態のダイナミックコンパレータを示す回路図である。 背景技術のダイナミックコンパレータの回路図である。

（第１実施形態）
図１には、第１実施形態のダイナミックコンパレータ回路１を示す。ダイナミックコンパレータ回路１は、クロック信号ＡＣＫに同期するダイナミック動作により差動入力信号ＩＮ，ＸＩＮを比較するダイナミックコンパレータ部３と、ダイナミックコンパレータ部３をクロック信号ＡＣＫにより同期制御する制御回路５とを含んでいる。

ダイナミックコンパレータ部３において、差動入力信号ＩＮ，ＸＩＮは１対のＰチャネルＭＯＳトランジスタＭＰＩＮ，ＭＰＸＩＮのゲート端子に入力される。トランジスタＭＰＩＮ，ＭＰＸＩＮのソース端子は互いに接続され、ＰチャネルＭＯＳトランジスタＭＰ１のドレイン端子に接続されている。トランジスタＭＰ１のソース端子には、電源電圧ＡＶＤが供給される。すなわち、トランジスタＭＰＩＮ，ＭＰＸＩＮのソース端子には、トランジスタＭＰ１を介して高電位電源電圧（電源電圧）ＡＶＤが供給される。トランジスタＭＰ１は、制御信号ＣＫＣＴに応じてバイアス電流を供給する。なお、以下の説明では、便宜上、電源電圧ＡＶＤが供給される電源線のことも電源電圧ＡＶＤと称する場合がある。

トランジスタＭＰＩＮのドレイン端子は、ＰチャネルＭＯＳトランジスタＭＰ１１のソース端子に接続されている。これらトランジスタＭＰＩＮ，ＭＰ１１間の接続点を接続点ｎＸＩとする。トランジスタＭＰＸＩＮのドレイン端子は、ＰチャネルＭＯＳトランジスタＭＰ１２のソース端子に接続されている。これらトランジスタＭＰＸＩＮ，ＭＰ１２間の接続点を接続点ｎＩとする。

トランジスタＭＰ１１のドレイン端子は、ＮチャネルＭＯＳトランジスタＭＮ１１のドレイン端子に接続されている。トランジスタＭＮ１１のソース端子には、接地電圧ＧＮＤが供給される。トランジスタＭＰ１２のドレイン端子は、トランジスタＭＮ１２のドレイン端子に接続されている。トランジスタＭＮ１２のソース端子には、高電位電源電圧ＡＶＤよりも低い低電位電源電圧（ここでは、接地電圧）ＧＮＤが供給される。ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１１、およびＰチャネルＭＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジスタＭＮ１２とは、各々ゲート端子が接続されて１対のインバータゲートとして機能する。１対のインバータゲートは、一方のインバータゲートの出力端子が他方のインバータゲートの入力端子に接続されており、正帰還回路として動作する。各々のインバータゲートの出力端子は、コンパレータの差動出力端子ＸＣＤＴ，ＣＤＴである。すなわち、トランジスタＭＰ１１，ＭＮ１１のゲート端子が出力端子ＣＤＴとなり、トランジスタＭＰ１２，ＭＮ１２のゲート端子が出力端子ＸＣＤＴとなる。なお、以下の説明では、便宜上、接地電圧ＧＮＤが供給される電源線のことも接地電圧ＧＮＤと称する場合がある。

接続点ｎＸＩと接地電圧ＧＮＤとの間には、ＮチャネルＭＯＳトランジスタＭＮ１が接続されている。接続点ｎＩと接地電圧ＧＮＤとの間には、ＮチャネルＭＯＳトランジスタＭＮ３が接続されている。出力端子ＣＤＴと接地電圧ＧＮＤとの間には、ＮチャネルＭＯＳトランジスタＭＮ２が接続されている。出力端子ＸＣＤＴと接地電圧ＧＮＤとの間には、ＮチャネルＭＯＳトランジスタＭＮ４が接続されている。各々のＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート端子には、制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４が入力される。

制御回路５は、制御信号ＣＫＣＴおよび制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４を生成する回路である。
制御信号ＣＫＣＴは、論理和ゲートＯ１から出力される。論理和ゲートＯ１の入力端子には、クロック信号ＡＣＫおよび制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４が入力される。

制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４は、各々論理積ゲートＡ１，Ａ２，Ａ３，Ａ４から出力される。論理積ゲートＡ１〜Ａ４の入力端子には、クロック信号ＡＣＫおよび制御信号ＣＫＣＴが共通に入力される。更に、論理積ゲートＡ１の残りの入力端子には出力端子ＸＣＤＴが接続され、論理積ゲートＡ２の残りの入力端子には制御信号ｎＲ１が入力される。また、論理積ゲートＡ３の残りの入力端子には出力端子ＣＤＴが接続され、論理積ゲートＡ４の残りの入力端子には制御信号ｎＲ３が入力される。

次に、ダイナミックコンパレータ回路１の動作を説明する。
ダイナミックコンパレータ回路１では、クロック信号ＡＣＫがローレベルの時に比較動作が行われる。クロック信号ＡＣＫがハイレベルからローレベルに遷移すると、制御回路５において、先ず、クロック信号ＡＣＫのローレベル遷移に伴い、論理積ゲートＡ１〜Ａ４は何れもローレベルを出力して制御信号ｎＲ１〜ｎＲ４はローレベルとなる。これにより、ダイナミックコンパレータ部３のＭＯＳトランジスタＭＮ１〜ＭＮ４は何れもオフ状態とされ、ダイナミックコンパレータ部３の接続点ｎＸＩ，ｎＩおよび差動出力端子ＸＣＤＴ，ＣＤＴから接地電圧ＧＮＤへの放電経路は遮断される。

制御回路５において、制御信号ｎＲ１〜ｎＲ４がローレベルに遷移すると、これに先立ってクロック信号ＡＣＫはローレベルにあることより、論理和ゲートＯ１の入力端子の信号が全てローレベルになる。これにより、ハイレベルの制御信号ＣＫＣＴがローレベルとなる。ローレベルの制御信号ＣＫＣＴにより、ダイナミックコンパレータ部３のＰチャネルＭＯＳトランジスタＭＰ１がオンされ、ダイナミックコンパレータ部３に電源電圧ＡＶＤからバイアス電流が流れ、ダイナミックコンパレータ部３において比較動作が行われる。

クロック信号ＡＣＫがローレベルに遷移することに応じて行われる比較動作では、クロック信号ＡＣＫがローレベルに遷移すると、制御回路５において、制御信号ｎＲ１〜ｎＲ４が先行してローレベルに遷移した後、制御信号ＣＫＣＴがローレベルに遷移する。これにより、ダイナミックコンパレータ部３において、差動出力端子ＸＣＤＴ，ＣＤＴおよび接続点ｎＸＩ，ｎＩを接地電圧ＧＮＤに接続するＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４がオフした後に、電源電圧ＡＶＤを介してバイアス電流を供給するＰチャネルＭＯＳトランジスタＭＰ１がオンする。このように、リセット動作から比較動作に切り替わる際、及び比較動作中において、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４とが同時期にオン状態となることがない。このため、電源電圧ＡＶＤから接地電圧ＧＮＤに向かって貫通電流が流れることを好適に抑制することができる。さらに、比較動作において貫通電流が流れることがないため、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４の製造ばらつきに伴うインピーダンスのばらつきが比較動作に影響を与えることがない。したがって、比較精度が悪化することを好適に抑制できる。

一方、ダイナミックコンパレータ回路１では、クロック信号ＡＣＫがハイレベルの時にリセット動作が行われる。クロック信号ＡＣＫがローレベルからハイレベルに遷移すると、制御回路５において、先ず、制御信号ＣＫＣＴがハイレベルに遷移する。クロック信号ＡＣＫがハイレベルに遷移する直前の状態では制御信号ｎＲ１〜ｎＲ４はローレベルにあるため、クロック信号ＡＣＫのハイレベル遷移のタイミングで論理和ゲートＯ１の出力信号である制御信号ＣＫＣＴはハイレベルに遷移する。これにより、ダイナミックコンパレータ部３において、ＰチャネルＭＯＳトランジスタＭＰ１がオフして電源電圧ＡＶＤからダイナミックコンパレータ部３が遮断される。

制御回路５において、制御信号ＣＫＣＴがハイレベルに遷移すると、これに先立ってクロック信号ＡＣＫはハイレベルにあることより、論理積ゲートＡ１〜Ａ４は、残りの入力端子の論理レベルに応じて、ハイレベルの制御信号ｎＲ１〜ｎＲ４を出力することとなる。論理積ゲートＡ１〜Ａ４の中で最初にハイレベルの制御信号を出力するのは、差動出力端子ＸＣＤＴ，ＣＤＴのうち出力信号の論理レベルがローレベルである端子が接続されている論理積ゲート（論理積ゲートＡ１，Ａ３の何れか一方）である。これは、論理積ゲートＡ１，Ａ３には、差動出力端子ＸＣＤＴ，ＣＤＴが負論理で接続されているからである。

例えば、差動出力端子ＸＣＤＴ，ＣＤＴのうち出力端子ＸＣＤＴの出力信号がローレベルである場合を例示する。この場合、出力端子ＣＤＴはハイレベルとなる。また、接続点ｎＸＩは、ＰチャネルＭＯＳトランジスタＭＰ１１がオフ状態、ＰチャネルＭＯＳトランジスタＭＰＩＮがオン状態となるため、中間的な電位にあると考えられる。また、接続点ｎＩは、ＰチャネルＭＯＳトランジスタＭＰ１２がオンの状態にあり、出力端子ＣＤＴと接続されているため、ハイレベルであると考えられる。

クロック信号ＡＣＫのハイレベル遷移に応じて制御信号ＣＫＣＴがハイレベルに遷移すると、論理積ゲートＡ１から出力される制御信号ｎＲ１がハイレベルに遷移する。これにより、接続点ｎＸＩに接続されているＮチャネルＭＯＳトランジスタＭＮ１がオンし接続点ｎＸＩが放電される。ここで、差動入力信号ＩＮ，ＸＩＮには電位差があるものの、回路構成上の要請から何れの電位も差動対を構成するＰチャネルＭＯＳトランジスタＭＰＩＮ，ＭＰＸＩＮをオンする電圧レベルにあることが考えられる。その結果、接続点ｎＸＩに加えて、ＰチャネルＭＯＳトランジスタＭＰＩＮ，ＭＰＸＩＮを介して接続点ｎＩの電荷も少なくとも一部が放電される。

また、制御信号ｎＲ１がハイレベルとなることに応じて、制御信号ｎＲ１が入力される論理積ゲートＡ２から出力される制御信号ｎＲ２がハイレベルに遷移する。これにより、出力端子ＣＤＴに接続されているＮチャネルＭＯＳトランジスタＭＮ２がオンし出力端子ＣＤＴが放電される。

更に、出力端子ＣＤＴが放電されローレベルとなることに応じて、出力端子ＣＤＴが接続されている論理積ゲートＡ３から出力される制御信号ｎＲ３がハイレベルに遷移する。これにより、接続点ｎＩに接続されているＮチャネルＭＯＳトランジスタＭＮ３がオンし接続点ｎＩが放電される。この場合、接続点ｎＩの電荷は、上述したように、制御信号ｎＲ１がハイレベルに遷移したタイミングで、少なくともその一部が放電されている。このため、制御信号ｎＲ３がハイレベルに遷移するタイミングでは残留の電荷を放電することとなる。

また、制御信号ｎＲ３がハイレベルとなることに応じて、制御信号ｎＲ３が入力される論理積ゲートＡ４から出力される制御信号ｎＲ４がハイレベルに遷移する。これにより、出力端子ＸＣＤＴに接続されているＮチャネルＭＯＳトランジスタＭＮ４がオンし出力端子ＸＣＤＴが放電される。

このように、クロック信号ＡＣＫがハイレベルに遷移してリセット動作に移行すると、制御信号ｎＲ１〜ｎＲ４は、制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４の順にハイレベルに遷移して、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４が順次オンする。これにより、接続点ｎＸＩ及び接続点ｎＩの電荷の一部、出力端子ＣＤＴ、接続点ｎＩ、出力端子ＸＣＤＴがこの順番で順次放電される。

上述した例では、差動出力端子のうち出力端子ＸＣＤＴの出力信号がローレベルである場合を例示したが、出力端子ＣＤＴの出力信号がローレベルである場合にも同様に動作することは言うまでもない。この場合には、制御信号ｎＲ１〜ｎＲ４は、制御信号ｎＲ３，ｎＲ４，ｎＲ１，ｎＲ２の順にハイレベルに遷移して、ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ１，ＭＮ２が順次オンする。これにより、接続点ｎＩおよび接続点ｎＸＩの電荷の一部、出力端子ＸＣＤＴ、接続点ｎＸＩ、出力端子ＣＤＴが順次放電される。

何れの場合にも、クロック信号ＡＣＫがハイレベルに遷移してリセット動作に移行すると、接続点ｎＸＩ，ｎＩ（ただし、一方の接続点については電荷の一部）の放電、差動出力端子ＸＣＤＴ，ＣＤＴのうちハイレベルの出力端子の放電、接続点ｎＸＩ，ｎＩのうち電荷が残留している接続点の放電、差動出力端子ＸＣＤＴ，ＣＤＴのうちローレベルの出力端子の放電、の順に順次放電を行う。この場合、最初の放電である接続点ｎＸＩ，ｎＩ（ただし、一方の接続点については電荷の一部）の放電では、ハイレベルの出力端子に接続されていない端子から放電を行うことで、放電すべき電荷量を制限している。

クロック信号ＡＣＫがハイレベルに遷移することに応じて行われるリセット動作では、クロック信号ＡＣＫがハイレベルに遷移すると、制御回路５において、制御信号ＣＫＣＴが先行してハイレベルに遷移した後、制御信号ｎＲ１〜ｎＲ４が順次ハイレベルに遷移する。これにより、ダイナミックコンパレータ部３では、電源電圧ＡＶＤを介してバイアス電流を流すＰチャネルＭＯＳトランジスタＭＰ１がオフした後に、差動出力端子ＸＣＤＴ，ＣＤＴおよび接続点ｎＸＩ，ｎＩを接地電圧ＧＮＤに接続するＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４が順次オンする。このように、比較動作からリセット動作に切り替わる際、及びリセット動作中において、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４とが同時期にオン状態をなることがない。このため、電源電圧ＡＶＤから接地電圧ＧＮＤに向かって貫通電流が流れることを好適に抑制することができる。

また、リセット動作を行うに当たり、先行する比較動作において電圧レベルが印加されている差動出力端子ＸＣＤＴ，ＣＤＴおよび接続点ｎＸＩ，ｎＩを順次、放電することができる。このため、リセット動作に伴う放電電流の電流ピークを抑制でき、電流の時間変化量を抑制することができる。これにより、放電電流が時間的に分散されて流れる。この結果、電流経路に存在するインダクタンス成分に流れる電流の時間変化による逆起電力が抑制され、電源ノイズを低減することができる。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）クロック信号ＡＣＫがローレベルに遷移することに応じて行われる比較動作、およびハイレベルに遷移することに応じて行われるリセット動作の何れの場合においても、先行して制御信号ｎＲ１〜ｎＲ４がローレベルに遷移した後、制御信号ＣＫＣＴがローレベルに遷移する（比較動作の場合）。あるいは、先行して制御信号ＣＫＣＴがハイレベルに遷移した後、制御信号ｎＲ１〜ｎＲ４がハイレベルに遷移する（リセット動作の場合）。これにより、ダイナミックコンパレータ部３において、差動出力端子ＸＣＤＴ，ＣＤＴ及び接続点ｎＸＩ，ｎＩを接地電圧ＧＮＤに接続するＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４がオフした後、電源電圧ＡＶＤを介してバイアス電流が流れるＰチャネルＭＯＳトランジスタＭＰ１がオンする（比較動作の場合）。あるいは、ＰチャネルＭＯＳトランジスタＭＰ１がオフしてバイアス電流が遮断されたのち、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４がオンして差動出力端子ＸＣＤＴ，ＣＤＴ及び接続点ｎＸＩ，ｎＩを接地電圧ＧＮＤに接続する（リセット動作の場合）。すなわち、比較動作においては、バイアス電流を流す前にリセット状態が解除され、リセット動作においては、リセットに伴う電荷の放電が行われる前にバイアス電流が遮断される。これにより、リセット動作と比較動作との切り替わりの遷移タイミングを含めて、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４とが同時期にオン状態になることはない。このため、電源電圧ＡＶＤから接地電圧ＧＮＤに向かって貫通電流が流れることを抑制することができる。

（２）比較動作において、比較動作中にＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４に貫通電流が流れることがないため、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４の製造ばらつきに伴うインピーダンスのばらつきはない。この結果、比較精度の悪化が生ずることが抑制され、精度悪化によって比較結果にオフセットが生ずることが好適に抑制される。

（３）リセット動作では、出力端子ＸＣＤＴの出力信号がローレベルである場合には、制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４は、この順にハイレベルに遷移しＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４はこの順にオンする。これにより、接続点ｎＸＩ，出力端子ＣＤＴ，接続点ｎＩ，出力端子ＸＣＤＴの順に順次放電が行われる。また、出力端子ＣＤＴの出力信号がローレベルである場合には、制御信号ｎＲ３，ｎＲ４，ｎＲ１，ｎＲ２は、この順にハイレベルに遷移しＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ１，ＭＮ２はこの順にオンする。これにより、接続点ｎＩ，出力端子ＸＣＤＴ，接続点ｎＸＩ，出力端子ＣＤＴの順に放電が行われる。

したがって、リセット動作では、差動出力端子ＸＣＤＴ，ＣＤＴ及び接続点ｎＸＩ，ｎＩが順番に放電されるため、放電電流の電流ピークを抑制できる。放電電流が時間的に分散されて流れ、放電電流の時間変化量を抑制することができる。これにより、電流経路に存在するインダクタンス成分に流れる電流の時間変化による逆起電力が抑制され、電源ノイズを低減することができる。

（第２実施形態）
図２には、第２実施形態のダイナミックコンパレータ回路１Ａを示す。第１実施形態のダイナミックコンパレータ回路１と同様の構成については同じ符号を付し、以下の説明では詳細な説明を省略する。

ダイナミックコンパレータ回路１Ａは、図３に示すように複数のダイナミックコンパレータ回路１Ａが搭載されている場合に、リセット動作を個々のダイナミックコンパレータ回路１Ａごとに順次行うためのものである。

ダイナミックコンパレータ回路１Ａでは、制御回路７において、制御信号ｎＲ２，ｎＲ４を入力信号とする論理積ゲートＡ６を新たに備えている。論理積ゲートＡ６の出力端子は外部端子ＣＫＲＮに接続されている。また、制御回路７は、クロック信号ＡＣＫおよび制御信号ＣＫＣＴの入力に加えて、外部端子ＣＫＲを入力端子に接続する論理積ゲートＡ７を新たに備えている。また、論理積ゲートＡ１，Ａ２，Ａ３，Ａ４に代えて論理積ゲートＡ１１，Ａ２１，Ａ１３，Ａ１４が備えられている。論理積ゲートＡ１１〜Ａ１４には、論理積ゲートＡ１〜Ａ４において入力されるクロック信号ＡＣＫおよび制御信号ＣＫＣＴに代えて、論理積ゲートＡ７の出力端子が接続されている。

図３は、ダイナミックコンパレータ回路１Ａを複数備える場合の相互の接続関係を示したものである。１つのダイナミックコンパレータ回路１Ａの外部端子ＣＫＲＮが、他のダイナミックコンパレータ回路１Ａの外部端子ＣＫＲに接続されている。例えば、各ダイナミックコンパレータ回路１Ａの外部端子ＣＫＲＮは、次段のダイナミックコンパレータ回路１Ａの外部端子ＣＫＲに接続されている。なお、初段のダイナミックコンパレータ回路１Ａの外部端子ＣＫＲには、クロック信号ＡＣＫが供給される。

各ダイナミックコンパレータ回路１Ａにおいて、リセット動作時、論理積ゲートＡ６の出力端子から外部端子ＣＫＲＮに出力される信号は、制御信号ｎＲ２，ｎＲ４が共にハイレベルになることに応じてハイレベルとなる。ここで、制御信号ｎＲ２，ｎＲ４の何れか一方の信号は、制御信号ｎＲ１〜ｎＲ４のうち最後にハイレベルになる信号である。したがって、論理積ゲートＡ６から外部端子ＣＫＲＮに出力されるハイレベル信号は、当該論理積ゲートＡ６を搭載するダイナミックコンパレータ回路１Ａにおいて、リセット動作が完了したことを示すものである。

他のダイナミックコンパレータ回路１Ａ（ここでは、２段目以降のダイナミックコンパレータ回路１Ａ）では、１つのダイナミックコンパレータ回路１Ａ（ここでは、前段のダイナミックコンパレータ回路１Ａ）の外部端子ＣＫＲＮから出力されるハイレベル信号を外部端子ＣＫＲで受け取る。これにより、論理積ゲートＡ７から出力される信号がハイレベルに遷移する。この信号が論理積ゲートＡ１１〜Ａ１４に入力されることに応じて、制御信号ｎＲ１〜ｎＲ４が順次ハイレベルとなり、差動出力端子ＸＣＤＴ，ＣＤＴおよび接続点ｎＸＩ，ｎＩを順次放電するリセット動作が行われる。すなわち、２段目以降のダイナミックコンパレータ回路１Ａでは、前段のダイナミックコンパレータ回路１Ａの外部端子ＣＫＲＮからハイレベルの信号が供給されると、リセット動作が開始される。

これにより、複数のダイナミックコンパレータ回路１Ａを搭載する場合において、リセット動作は、ダイナミックコンパレータ回路１Ａごとに行われる。すなわち、縦続接続された複数のダイナミックコンパレータ回路１Ａにおいて、初段のダイナミックコンパレータ回路１Ａからｎ段目のダイナミックコンパレータ回路１Ａまで各ダイナミックコンパレータ回路１Ａごとに順番にリセット動作が行われる。詳述すると、初段のダイナミックコンパレータ回路１Ａのリセット動作が完了し、その初段のダイナミックコンパレータ回路１Ａの外部端子ＣＫＲＮからハイレベルの信号が２段目のダイナミックコンパレータ回路１Ａに入力されると、２段目のダイナミックコンパレータ回路１Ａでリセット動作が開始される。以後も同様に、２段目のダイナミックコンパレータ回路１Ａのリセット動作が完了すると、３段目のダイナミックコンパレータ回路１Ａ→４段目のダイナミックコンパレータ回路１Ａ→…→ｎ段目のダイナミックコンパレータ回路１Ａという順番でリセット動作が行われる。このように、ダイナミックコンパレータ回路１Ａのリセット動作が内部ノードを順番に放電することに加えて、複数のダイナミックコンパレータ回路１Ａがある場合に、ダイナミックコンパレータ回路１Ａごとにリセット動作が行われるので、複数のダイナミックコンパレータ回路１Ａに対するリセット動作においても、放電電流が時間的に分散されて流れる。これにより、電流経路に存在するインダクタンス成分に流れる電流の時間変化による逆起電力が抑制され、電源ノイズを低減することができる。

なお、複数のダイナミックコンパレータ回路１Ａを搭載する場合において、比較動作は、複数のダイナミックコンパレータ回路１Ａで同時に行われる。
以上説明した実施形態によれば、第１実施形態の（１）〜（３）の効果に加えて以下の効果を奏することができる。

（４）複数のダイナミックコンパレータ回路１Ａを搭載する場合において、リセット動作は、１つのダイナミックコンパレータ回路１Ａごとに順次行われる。ダイナミックコンパレータ回路１Ａの内部のリセット動作が内部ノードを順番に放電することに加えて、ダイナミックコンパレータ回路１Ａの間でも順次リセット動作が行われるので、複数のダイナミックコンパレータ回路１Ａに対してリセットを行う場合にも、リセット動作に伴う放電電流が時間的に分散されて流れる。インダクタンス成分に流れる電流の時間変化が抑制され、電源ノイズを低減することができる。

（第３実施形態）
図４には、第３実施形態のダイナミックコンパレータ回路１Ｂを示す。第２実施形態のダイナミックコンパレータ回路１Ａと同様の構成については同じ符号を付し、以下の説明では詳細な説明を省略する。

本例のダイナミックコンパレータ回路（ＤＣ回路）１Ｂは、第１の高電位電源電圧（電源電圧）ＶＤＤレベルの入力信号ＤＤを、電源電圧ＶＤＤよりも高い第２の高電位電源電圧（電源電圧）ＡＶＤレベルの信号にレベル変換するレベルシフト回路として機能する。本例のＤＣ回路１Ｂは、図５に示すように複数のＤＣ回路１Ｂが搭載されたレベル変換回路１０において、それら複数のＤＣ回路１Ｂで擬似ランダムにリセット動作を実行させるためのものである。

レベル変換回路１０は、レベルシフト回路１１と、複数（ここでは、ｎ個）のＤＣ回路１Ｂとを有している。複数のＤＣ回路１Ｂは縦続接続されている。すなわち、各ＤＣ回路１Ｂの外部端子ＣＫＲＮは、次段のＤＣ回路１Ｂの外部端子ＣＫＲに接続されている。

レベルシフト回路１１は、クロック信号ＣＫを受け取る。レベルシフト回路１１には、電源電圧ＡＶＤと接地電圧ＧＮＤとが供給される。レベルシフト回路１１は、１つのクロック信号ＣＫのレベルを、電源電圧ＡＶＤレベルに変換し、変換後のクロック信号ＡＣＫを出力する。

図６に示すように、これらクロック信号ＣＫとクロック信号ＡＣＫとの間には、レベル変換処理に要する時間及びクロック信号を伝達する時間に相当する遅延時間ｔｄｃｋが存在する。但し、クロック信号ＣＫとクロック信号ＡＣＫとは、同位相であり、ハイレベルにおける電圧値が異なる関係にある。例えば、クロック信号ＡＣＫの立ち上がりエッジのタイミングは、クロック信号ＣＫの立ち上がりエッジのタイミングから遅延時間ｔｄｃｋ分だけ遅れる。

図５に示すように、レベルシフト回路１１で変換されたクロック信号ＡＣＫは、複数のＤＣ回路１Ｂのうち初段のＤＣ回路１Ｂの外部端子ＣＫＲに供給されるとともに、各ＤＣ回路１ＢのＡＣＫ端子に供給される。なお、変換前のクロック信号ＣＫ（つまり、電源電圧ＶＤＤレベル又は接地電圧ＧＮＤレベルのクロック信号ＣＫ）は、各ＤＣ回路１ＢのＣＫ端子に供給される。

各ＤＣ回路１ＢのＤＤ端子には、デジタル入力信号（入力信号）ＤＤが供給される。入力信号ＤＤは、複数ビット（ここでは、ｎビット）のデジタル信号Ｄ１〜Ｄｎである。これら各ビットに対応するデジタル信号Ｄ１〜Ｄｎが複数のＤＣ回路１ＢのＤＤ端子にそれぞれ供給される。

図４に示すように、各ＤＣ回路１Ｂは、ダイナミックコンパレータ部３と、ダイナミックコンパレータ部３をクロック信号ＡＣＫにより同期制御する制御回路２０とを有している。制御回路２０は、リセット保持制御部２１と、電流源制御部２２と、リセット制御部２３と、論理積ゲートＡ６及び論理和ゲートＯ３とを有している。

リセット保持制御部２１は、電源電圧ＶＤＤで動作するリセット保持指令回路２４と、インバータ回路２５と、インバータ回路２５と接地電圧ＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタＳＷＮと、インバータ回路２５の出力端子に接続された容量Ｃｐとを有している。

リセット保持指令回路２４は、フリップフロップ回路（ＦＦ回路）２６，２７と、排他的論理和ゲート２８とを有している。ＦＦ回路２６，２７には、動作電源電圧として電源電圧ＶＤＤ及び接地電圧ＧＮＤが供給される。これらＦＦ回路２６，２７は、電源電圧ＶＤＤにて動作する低耐圧ＦＦ回路である。なお、以下の説明では、便宜上、電源電圧ＶＤＤが供給される電源線のことも電源電圧ＶＤＤと称する場合がある。

ＦＦ回路２６の入力端子には、入力信号ＤＤが供給される。ＦＦ回路２６のクロック端子には、クロック信号ＣＫが供給される。ＦＦ回路２６は、クロック信号ＣＫに同期して入力信号ＤＤをラッチし、ラッチしたレベルと等しい入力信号ＩＮと、ラッチしたレベルを論理反転したレベルの入力信号ＸＩＮを出力する。すなわち、ＦＦ回路２６は、クロック信号ＣＫに同期動作し、入力信号ＤＤに応じた差動入力信号ＩＮ，ＸＩＮを出力する。この差動入力信号ＩＮ，ＸＩＮは、ダイナミックコンパレータ部３の差動対であるトランジスタＭＰＩＮ，ＭＰＸＩＮ（図１参照）のゲート端子にそれぞれ供給される。また、入力信号ＩＮは、排他的論理和ゲート２８に供給されるとともに、ＦＦ回路２７の入力端子に供給される。

ＦＦ回路２７のクロック端子には、クロック信号ＣＫが供給される。ＦＦ回路２７は、クロック信号ＣＫに同期して入力信号ＩＮをラッチし、ラッチしたレベルと等しい遅延信号ＩＮＢを排他的論理和ゲート２８に出力する。すなわち、ＦＦ回路２７は、クロック信号ＣＫに同期動作し、入力信号ＩＮをクロック信号ＣＫの１周期分だけ遅延させた、遅延信号ＩＮＢを排他的論理和ゲート２８に出力する。換言すると、ＦＦ回路２７は、１周期前の入力信号ＩＮを保持し、その１周期前の入力信号ＩＮを遅延信号ＩＮＢとして排他的論理和ゲート２８に出力する。

排他的論理和ゲート２８は、入力信号ＩＮの論理レベルと、遅延信号ＩＮＢ（つまり、１周期前の入力信号ＩＮ）の論理レベルとが一致する場合に、ローレベルの制御信号ＥＯを出力する。一方、排他的論理和ゲート２８は、入力信号ＩＮの論理レベルと遅延信号ＩＮＢの論理レベルとが不一致である場合に、ハイレベルの制御信号ＥＯを出力する。制御信号ＥＯは、ＮチャネルＭＯＳトランジスタＳＷＮのゲート端子に供給されるとともに、インバータ回路２９に供給される。

インバータ回路２５は、ＰチャネルＭＯＳトランジスタＩＮＶＰと、ＮチャネルＭＯＳトランジスタＩＮＶＮとを有している。トランジスタＩＮＶＰ，ＩＮＶＮのゲート端子には、レベルシフト回路１１（図５参照）から出力されるクロック信号ＡＣＫが供給される。トランジスタＩＮＶＰのソース端子には、電源電圧ＡＶＤが供給される。トランジスタＩＮＶＰのドレイン端子は、トランジスタＩＮＶＮのドレイン端子に接続されている。トランジスタＩＮＶＮのソース端子は、トランジスタＳＷＮのドレイン端子に接続されている。トランジスタＳＷＮのソース端子には、接地電圧ＧＮＤが供給される。すなわち、インバータ回路２５には、トランジスタＳＷＮを介して接地電圧ＧＮＤが供給される。そして、インバータ回路２５の出力端子、つまりトランジスタＩＮＶＰ，ＩＮＶＮのドレイン端子は、電流源制御部２２である論理和ゲートＯ２と論理積ゲートＡ８とに接続されている。なお、以下の説明では、便宜上、電源電圧ＡＶＤが供給される電源線のことも電源電圧ＡＶＤと称する場合がある。

インバータ回路２５の出力端子と接地電圧ＧＮＤとの間には、容量Ｃｐが接続されている。この容量Ｃｐの充電電圧が制御信号ＳＣＫとして、論理和ゲートＯ２及び論理積ゲートＡ８に供給される。ここで、容量Ｃｐは、トランジスタＳＷＮがオフ状態となり、インバータ回路２５の出力がフローティング状態（ハイインピーダンス状態）となった後に、制御信号ＳＣＫをハイレベルに維持するために設けられた容量である。例えば、容量Ｃｐは、インバータ回路２５の出力がフローティング状態となった後、少なくともクロック信号ＡＣＫの半周期分の期間だけ制御信号ＳＣＫをハイレベルに維持することが可能な容量値に設定されている。

リセット保持制御部２１から出力される制御信号ＳＣＫは、上記第２実施形態におけるクロック信号ＡＣＫに対応する信号である。すなわち、外部端子ＣＫＲにハイレベルの信号が入力されているときに、制御信号ＳＣＫがハイレベルに遷移すると、ダイナミックコンパレータ部３においてリセット動作が行われる。一方、制御信号ＳＣＫがローレベルに遷移すると、ダイナミックコンパレータ部３において比較動作（及びレベルシフト動作）が行われる。

ここで、図６に示すように、クロック信号ＣＫの立ち上がりタイミング（時刻ｔ４参照）から、ＦＦ回路２６，２７から出力される入力信号ＩＮ及び遅延信号ＩＮＢの論理レベルが変化し、排他的論理和ゲート２８から出力される制御信号ＥＯの論理レベルが変化するまでの間には、所定の遅延時間ｔｄｅが存在する。この遅延時間ｔｄｅが上述した遅延時間ｔｄｃｋよりも大きくなると、クロック信号ＣＫがハイレベルに遷移した後において、制御信号ＥＯがハイレベルに遷移する前に、クロック信号ＡＣＫが立ち上がることになる。すると、そのクロック信号ＡＣＫの立ち上がりエッジに同期して制御信号ＳＣＫが立ち下がらず、制御信号ＥＯの立ち上がりエッジに同期して制御信号ＳＣＫが立ち下がることになる。すなわち、制御信号ＳＣＫの立ち下がりタイミングがクロック信号ＣＫ（クロック信号ＡＣＫ）に同期しなくなってしまう。その結果、ダイナミックコンパレータ部３における比較動作の開始タイミングがクロック信号ＣＫ（クロック信号ＡＣＫ）に同期しなくなってしまう。このため、上記比較動作の開始タイミングをクロック信号ＣＫ（クロック信号ＡＣＫ）に同期させるためには、図６に示したように遅延時間ｔｄｅが遅延時間ｔｄｃｋよりも小さい（ｔｄｅ＜ｔｄｃｋ）ことが必要である。なお、遅延時間ｔｄｅを遅延時間ｔｄｃｋよりも小さく設定することにより、制御信号ＥＯがハイレベルに遷移する場合における制御信号ＳＣＫの立ち下がりタイミングと、制御信号ＥＯがハイレベルに保持されている場合における制御信号ＳＣＫの立ち下がりタイミングとを一定にすることができる。

図４に示すように、電流源制御部２２は、制御信号ＳＣＫ及び制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４に基づく制御信号ＣＫＣＴをリセット制御部２３に出力する論理和ゲートＯ２を有している。すなわち、論理和ゲートＯ２は、クロック信号ＡＣＫに代えて制御信号ＳＣＫが入力される点が上記第２実施形態の論理和ゲートＯ１と異なる。

リセット制御部２３は、上記第２実施形態の制御回路７と略同様の構成を有している。例えば、リセット制御部２３は、論理積ゲートＡ１１，Ａ１２，Ａ１３，Ａ１４に代えて設けられた論理積ゲートＡ２１，Ａ２２，Ａ２３，Ａ２４と、論理積ゲートＡ７に代えて設けられた論理積ゲートＡ８とを有している。論理積ゲートＡ８には、クロック信号ＡＣＫに代えて、リセット保持制御部２１から出力される制御信号ＳＣＫが供給される。そして、論理積ゲートＡ８は、制御信号ＳＣＫと、制御信号ＣＫＣＴと、外部端子ＣＫＲに入力される信号（つまり、前段のＤＣ回路１Ｂの外部端子ＣＫＲＮから出力される信号）とに基づいて、制御信号ｎＲを出力する。この制御信号ｎＲは、論理積ゲートＡ２１〜Ａ２４に供給される。

論理和ゲートＯ３には、論理積ゲートＡ６の出力信号が入力されるとともに、リセット保持指令回路２４から出力される制御信号ＥＯがインバータ回路２９を介して入力される。論理和ゲートＯ３の出力端子は、外部端子ＣＫＲＮに接続されている。論理和ゲートＯ３は、例えば、入力信号ＩＮと遅延信号ＩＮＢとが一致してローレベルの制御信号ＥＯが入力されると、ハイレベルの出力信号を外部端子ＣＫＲＮに出力する。この外部端子ＣＫＲＮは、上述したように次段のＤＣ回路１Ｂの外部端子ＣＫＲに接続されている。このため、１周期以上論理レベルが変化しない入力信号ＤＤが入力されるＤＣ回路１Ｂは、次段のＤＣ回路１Ｂの外部端子ＣＫＲに対してハイレベルの信号を出力する。なお、このハイレベルの信号に応答して、次段のＤＣ回路１Ｂは上記第２実施形態と同様に、リセット動作が許可される。

次に、図６を併せ参照して、複数のＤＣ回路１Ｂを有するレベル変換回路１０の動作について説明する。
各ＤＣ回路１Ｂのダイナミックコンパレータ部３では、上述したように、外部端子ＣＫＲにハイレベルの信号が入力されているときに制御信号ＳＣＫがハイレベルに遷移するとリセット動作が行われる一方で、制御信号ＳＣＫのローレベルへの遷移に応答して比較動作が行われる。この比較動作では、入力信号ＩＮと入力信号ＸＩＮとが比較され、レベルの高い方の入力信号のレベルが、電源電圧ＶＤＤレベルから電源電圧ＡＶＤレベルにレベル変換され、その変換後の出力信号がダイナミックコンパレータ部３から出力される。また、上記比較結果に応じて、レベルの低い方の入力信号、つまりローレベルの入力信号と等しいレベルの出力信号がダイナミックコンパレータ部３から出力される。すなわち、ダイナミックコンパレータ部３は、比較動作のときに、相補な信号を差動出力端子ＸＣＤＴ，ＣＤＴから出力する。そして、差動出力端子ＸＣＤＴ，ＣＤＴから出力される相補な信号（つまり、レベル変換後の信号）は、図示しないラッチ回路等に保持される。

ここで、制御信号ＳＣＫは、デジタル入力信号ＤＤの論理レベルがクロック信号ＣＫの１周期前の論理レベルから変化している場合（図６の時刻ｔ４以降参照）には、インバータ回路２５によりクロック信号ＡＣＫが論理反転されて生成される。詳述すると、入力信号ＩＮと遅延信号ＩＮＢが一致しない場合には、排他的論理和ゲート２８からハイレベルの制御信号ＥＯが出力され、その制御信号ＥＯに応答してトランジスタＳＷＮがオンされる。このため、インバータ回路２５に接地電圧ＧＮＤが供給され、クロック信号ＡＣＫがインバータ回路２５で論理反転されて制御信号ＳＣＫが生成される。これにより、入力信号ＤＤが変化する場合には、クロック信号ＡＣＫのレベル遷移に応じて、制御信号ＳＣＫのローレベルへの遷移（時刻ｔ５参照）と、制御信号ＳＣＫのハイレベルへの遷移（時刻ｔ６参照）とが繰り返される。すなわち、入力信号ＤＤが変化する場合には、ダイナミックコンパレータ部３で比較動作とリセット動作とが繰り返し実行される。

その一方で、制御信号ＳＣＫは、入力信号ＤＤの論理レベルが１周期前の論理レベルから変化しない場合には、クロック信号ＡＣＫに関係なく所定のレベル（ここでは、ハイレベル）に固定される。すなわち、入力信号ＩＮと遅延信号ＩＮＢとが一致する場合には、排他的論理和ゲート２８からローレベルの制御信号ＥＯが出力され、その制御信号ＥＯに応答してトランジスタＳＷＮがオフされることにより、制御信号ＳＣＫがハイレベルに固定される。詳述すると、ローレベルの制御信号ＥＯに応答してトランジスタＳＷＮがオフしているときに、クロック信号ＡＣＫがローレベルに遷移した場合には（時刻ｔ１参照）、インバータ回路２５内のＰチャネルＭＯＳトランジスタＩＮＶＰがオンされるため、制御信号ＳＣＫがハイレベル（電源電圧ＡＶＤレベル）となる。このとき、容量Ｃｐの充電電圧は、電源電圧ＡＶＤレベルとなる。また、クロック信号ＡＣＫがハイレベルに遷移した場合に（時刻ｔ２参照）、ローレベルの制御信号ＥＯに応答してトランジスタＳＷＮがオフされていると、インバータ回路２５が接地電圧ＧＮＤから分離されるため、インバータ回路２５の出力がフローティング状態となる。このとき、インバータ回路２５の出力端子に容量Ｃｐを接続しているため、その容量Ｃｐの充電電圧によって制御信号ＳＣＫがハイレベルに保持される。ここで、容量Ｃｐは、インバータ回路２５の出力がフローティング状態となった後、少なくともクロック信号ＡＣＫの半周期分の期間だけ制御信号ＳＣＫをハイレベルに維持することが可能な容量値に設定されている。これにより、ローレベルの信号が後段の論理積ゲートＡ８，Ａ２１〜Ａ２４等に伝達されることが抑制されるため、それら論理積ゲートＡ８，Ａ２１〜Ａ２４等で誤動作が発生することを好適に抑制できる。

このように制御信号ＳＣＫがハイレベルに固定されると、ダイナミックコンパレータ部３の動作状態がリセット状態に保持される。すなわち、制御信号ＳＣＫがハイレベルに固定されている期間では、クロック信号ＡＣＫのハイレベルへの遷移が発生しても、制御信号ＳＣＫのローレベルへの遷移が発生しないため、ダイナミックコンパレータ部３が比較動作に移行しない。したがって、ローレベルの制御信号ＥＯによってリセット状態が保持されている期間では、比較動作とその比較動作に伴うリセット動作との実行が省略される。これにより、消費電力を低減できる。

このように、各ＤＣ回路１Ｂでは、入力信号ＩＮと遅延信号ＩＮＢが一致し、１周期前の比較動作でラッチされた相補な信号（レベル変換後の信号）をそのまま利用できる場合、つまり比較動作が不要な場合には、比較動作を行わない。例えば、各ＤＣ回路１Ｂでは、入力信号ＤＤに変化が無い場合には、比較動作に遷移させないように、制御信号ＳＣＫをハイレベルに固定してリセット状態を保持している。このため、レベル変換回路１０では、クロック信号ＡＣＫのハイレベルへの遷移に応答して、複数のＤＣ回路１Ｂのうち、リセット状態に保持されたＤＣ回路１Ｂ以外のＤＣ回路１Ｂのみで比較動作が実行される。

さらに、入力信号ＩＮと遅延信号ＩＮＢが一致して制御信号ＥＯがローレベルになると、インバータ回路２９の出力信号がハイレベルとなるため、論理和ゲートＯ３からハイレベル（電源電圧ＡＶＤレベル）の信号が外部端子ＣＫＲＮに出力される。すなわち、１周期以上論理レベルが変化しない入力信号ＤＤが入力されるＤＣ回路１Ｂの外部端子ＣＫＲＮからは、次段のＤＣ回路１Ｂの外部端子ＣＫＲに対してハイレベルの信号が出力される。このため、レベル変換回路１０においては、クロック信号ＡＣＫのローレベルへの遷移に応答して、外部端子ＣＫＲにハイレベルの信号が入力されるＤＣ回路１Ｂ、つまり入力信号ＤＤが変化しないＤＣ回路１Ｂの次段のＤＣ回路１Ｂからリセット動作が開始される。

例えば、デジタル信号Ｄ１〜Ｄｎのうちデジタル信号Ｄ２のみが１周期前と論理レベルが変化しなかった場合には、クロック信号ＡＣＫのローレベルへの遷移に応答して、１段目のＤＣ回路１Ｂと、２段目のＤＣ回路１Ｂからハイレベルの信号が外部端子ＣＫＲに入力される３段目のＤＣ回路１Ｂとでリセット動作が開始される。これら１段目のＤＣ回路１Ｂ及び３段目のＤＣ回路１Ｂにおけるリセット動作が完了すると、それらＤＣ回路１Ｂの外部端子ＣＫＲＮからハイレベルの信号が出力される。このハイレベルの信号に応答して４段目のＤＣ回路１Ｂでリセット動作が実行され、その後も同様に、５段目のＤＣ回路１Ｂ→…→ｎ段目のＤＣ回路１Ｂという順番でリセット動作が実行される。このとき、２段目のＤＣ回路１Ｂでは、制御信号ＳＣＫがハイレベルに維持されているため、１段目のＤＣ回路１Ｂからハイレベルの信号が外部端子ＣＫＲに入力されても、そのままリセット状態が保持される。

また、デジタル信号Ｄ１〜Ｄｎの全てが１周期前と論理レベルが変化する場合には、上記第２実施形態と同様に、クロック信号ＡＣＫのローレベルへの遷移に応答して、１段目のＤＣ回路１Ｂからｎ段目のＤＣ回路１Ｂに向かって順次リセット動作が実行される。

以上説明したように、レベル変換回路１０では、縦続接続された複数のＤＣ回路１Ｂのうち、入力信号ＩＮと遅延信号ＩＮＢとの一致に応答して比較動作に移行しなかったＤＣ回路１Ｂに挟まれたＤＣ回路１Ｂで順次リセット動作が行われる。このため、レベル変換回路１０では、デジタル入力信号ＤＤ（デジタル信号Ｄ１〜Ｄｎ）によって、リセット動作が実行される順番、及び同時にリセット動作が実行されるＤＣ回路１Ｂの数が決定される。さらに、デジタル入力信号ＤＤの変化はクロック信号ＣＫの周期毎に異なるため、複数のＤＣ回路１Ｂにおけるリセット動作の実行順序及び同時実行数等をクロック信号ＣＫの周期毎に異なって変化させることができる。これにより、複数のＤＣ回路１Ｂにおいて擬似ランダムにリセット動作が実行されるため、そのリセット動作時における電源ノイズを分散させることができ、特定の周波数のノイズのピークを小さくすることができる。

以上説明した実施形態によれば、第１実施形態の（１）〜（３）の効果及び第２実施形態の（４）の効果に加えて、以下の効果を奏することができる。
（５）デジタル入力信号ＤＤの論理レベルが１周期以上変化しない場合には、比較動作に移行させないように、制御信号ＳＣＫをハイレベルに固定してリセット状態を保持するようにした。これにより、制御信号ＳＣＫをハイレベルに固定している期間では、比較動作及びその比較動作に伴うリセット動作との実行が省略されるため、消費電力を低減できる。

（６）複数のダイナミックコンパレータ回路１Ｂを有するレベル変換回路１０において、リセット動作は、比較動作に移行しなかったＤＣ回路１Ｂに挟まれたＤＣ回路１Ｂで順次行われる。これにより、複数のＤＣ回路１Ｂにおいて擬似ランダムにリセット動作が実行されるため、そのリセット動作時における電源ノイズを分散させることができ、特定の周波数のノイズのピークを小さくすることができる。

（第４実施形態）
図７には、第４実施形態のダイナミックコンパレータ回路１Ｃを示す。第３実施形態のダイナミックコンパレータ回路１Ｂと同様の構成については同じ符号を付し、以下の説明では詳細な説明を省略する。

本例のダイナミックコンパレータ回路（ＤＣ回路）１Ｃは、ＤＣ回路１Ｂと同様に、電源電圧ＶＤＤレベルの入力信号ＤＤを、電源電圧ＡＶＤレベルの信号にレベル変換するレベルシフト回路として機能する。本例のＤＣ回路１Ｃは、ＤＣ回路１Ｂと同様に、図５に示すように複数のＤＣ回路１Ｃが搭載されたレベル変換回路１０において、それら複数のＤＣ回路１Ｃで擬似ランダムにリセット動作を実行させるためのものである。

図７に示すように、各ＤＣ回路１Ｃは、ダイナミックコンパレータ部３と、ダイナミックコンパレータ部３をクロック信号ＡＣＫにより同期制御する制御回路３０とを有している。制御回路３０は、リセット保持制御部３１と、電流源制御部３２と、リセット制御部３３と、インバータ回路３４と、否定論理積ゲートＮＡ１と、論理積ゲートＡ６とを有している。

インバータ回路３４には、レベルシフト回路１１（図５参照）からクロック信号ＡＣＫが入力される。また、インバータ回路３４には、動作電源電圧として電源電圧ＡＶＤ及び接地電圧ＧＮＤが供給される。インバータ回路３４は、クロック信号ＡＣＫを論理反転させてクロック信号ＸＡＣＫを生成し、そのクロック信号ＸＡＣＫを、電流源制御部３２である論理和ゲートＯ４と否定論理積ゲートＮＡ１とに出力する。

論理和ゲートＯ４は、クロック信号ＸＡＣＫ及び制御信号ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４に基づいて制御信号ＣＫＣＴを生成し、その制御信号ＣＫＣＴを否定論理積ゲートＮＡ１に出力する。この論理和ゲートＯ４は、制御信号ＳＣＫに代えてクロック信号ＸＡＣＫが入力される点が上記第３実施形態の論理和ゲートＯ２と異なる。

否定論理積ゲートＮＡ１は、クロック信号ＸＡＣＫと、制御信号ＣＫＣＴと、前段のＤＣ回路１Ｃから外部端子ＣＫＲに入力される信号とに基づいて、ダイナミックコンパレータ部３における動作状態を制御する動作制御信号ｎＲａを生成する。否定論理積ゲートＮＡ１は、生成した動作制御信号ｎＲａをリセット保持制御部３１内のリセット信号保持回路３５に出力する。

リセット制御部３３は、論理積ゲートＡ２１，Ａ２２，Ａ２３，Ａ２４に代えて設けられた論理積ゲートＡ３１，Ａ３２，Ａ３３，Ａ３４を有している。論理積ゲートＡ３１〜Ａ３４の入力端子には、論理積ゲートＡ８の出力端子に代えて、リセット信号保持回路３５の出力端子が接続されている。

リセット保持制御部３１は、リセット保持指令回路２４と、否定論理積ゲートＮＡ１とリセット制御部３３との間に設けられたリセット信号保持回路３５とを有している。リセット保持指令回路２４は、デジタル入力信号ＤＤの論理レベルが１周期前から変化していない場合にはローレベルの制御信号ＥＯを出力し、デジタル入力信号ＤＤの論理レベルが１周期前から変化している場合にはハイレベルの制御信号ＥＯをリセット信号保持回路３５に出力する。

リセット信号保持回路３５は、インバータ回路３６と、ＮチャネルＭＯＳトランジスタＳＷＮと、ＰチャネルＭＯＳトランジスタＳＷＰと、容量Ｃｐ１とを有している。
否定論理積ゲートＮＡ１から出力される動作制御信号ｎＲａは、インバータ回路３６と、トランジスタＳＷＰのゲート端子とに供給される。インバータ回路３６には、動作電源電圧として電源電圧ＡＶＤ及び接地電圧ＧＮＤが供給される。インバータ回路３６は、動作制御信号ｎＲａを論理反転させた信号をトランジスタＳＷＮの第１端子に出力する。

トランジスタＳＷＮの第２端子は、リセット制御部３３内の論理積ゲートＡ３１〜Ａ３４の入力端子に接続されている。トランジスタＳＷＮのゲート端子には、リセット保持指令回路２４から制御信号ＥＯが供給される。

トランジスタＳＷＰのソース端子には、電源電圧ＡＶＤが供給される。トランジスタＳＷＰのドレイン端子は、トランジスタＳＷＮの第２端子に接続されている。トランジスタＳＷＰ，ＳＷＮ間の接続点は、容量Ｃｐ１の第１端子に接続されている。容量Ｃｐ１の第２端子には、接地電圧ＧＮＤが供給される。この容量Ｃｐ１の充電電圧が制御信号ｎＲとして、論理積ゲートＡ３１〜Ａ３４に供給される。ここで、容量Ｃｐ１は、トランジスタＳＷＮ，ＳＷＰが共にオフ状態となった後に、制御信号ｎＲをハイレベルに維持するために設けられた容量である。例えば、容量Ｃｐ１は、トランジスタＳＷＮ，ＳＷＰが共にオフ状態となった後、少なくともクロック信号ＡＣＫの半周期分の期間だけ制御信号ｎＲをハイレベルに維持することが可能な容量値に設定されている。

次に、複数のＤＣ回路１Ｃを有するレベル変換回路１０の動作について説明する。
各ＤＣ回路１Ｃのダイナミックコンパレータ部３では、制御信号ｎＲのハイレベルへの遷移に応答してリセット動作が行われ、制御信号ＳＣＫのローレベルへの遷移に応答して比較動作が行われる。

ここで、制御信号ｎＲは、デジタル入力信号ＤＤの論理レベルがクロック信号ＣＫの１周期前の論理レベルから変化している場合には、インバータ回路３６により動作制御信号ｎＲａが論理反転されて生成される。詳述すると、入力信号ＩＮと遅延信号ＩＮＢが一致しない場合には、排他的論理和ゲート２８からハイレベルの制御信号ＥＯが出力され、その制御信号ＥＯに応答してトランジスタＳＷＮがオンされる。この場合には、クロック信号ＡＣＫのハイレベルへの遷移に応答して動作制御信号ｎＲａがハイレベルに遷移すると、そのハイレベルの動作制御信号ｎＲａに応答してトランジスタＳＷＰがオフされ、ハイレベルの動作制御信号ｎＲａがインバータ回路３６により論理反転される。これにより、リセット信号保持回路３５からローレベルの制御信号ｎＲが出力される。また、クロック信号ＡＣＫのローレベルへの遷移に応答して動作制御信号ｎＲａがローレベルに遷移すると、そのローレベルの動作制御信号ｎＲａに応答してトランジスタＳＷＰがオンされ、ローレベルの動作制御信号ｎＲａがインバータ回路３６により論理反転される。これにより、リセット信号保持回路３５からハイレベルの制御信号ｎＲが出力される。

このように、入力信号ＤＤが変化する場合には、クロック信号ＡＣＫ及び動作制御信号ｎＲａのレベル遷移に応じて、制御信号ｎＲのローレベルへの遷移と、制御信号ｎＲのハイレベルへの遷移とが繰り返される。すなわち、入力信号ＤＤが変化する場合には、ダイナミックコンパレータ部３で比較動作とリセット動作とが繰り返し実行される。

その一方で、制御信号ｎＲは、入力信号ＤＤの論理レベルが１周期前の論理レベルから変化しない場合には、動作制御信号ｎＲａに関係なく所定のレベル（ここでは、ハイレベル）に固定される。すなわち、制御信号ｎＲは、入力信号ＩＮと遅延信号ＩＮＢとが一致する場合には、ダイナミックコンパレータ部３の動作状態をリセット状態に設定するためのハイレベルに固定される。入力信号ＩＮと遅延信号ＩＮＢとが一致する場合には、排他的論理和ゲート２８からローレベルの制御信号ＥＯが出力され、その制御信号ＥＯに応答してトランジスタＳＷＮがオフされることにより、制御信号ｎＲがハイレベルに固定される。詳述すると、ローレベルの制御信号ＥＯに応答してトランジスタＳＷＮがオフされているときに、クロック信号ＡＣＫのハイレベルへの遷移に応答して動作制御信号ｎＲａがハイレベルに遷移すると、ＰチャネルＭＯＳトランジスタＳＷＰがオフされる。このとき、容量Ｃｐ１の充電電圧によって動作制御信号ｎＲａがハイレベルに保持される。なお、トランジスタＳＷＮがオフしているときに、クロック信号ＡＣＫのローレベルへの遷移に応答して動作制御信号ｎＲａがローレベルに遷移すると、ＰチャネルＭＯＳトランジスタＳＷＰがオンされるため、動作制御信号ｎＲａがハイレベルとなる。

このように動作制御信号ｎＲａがハイレベルに固定されると、ダイナミックコンパレータ部３がリセット状態に保持される。このため、ローレベルの制御信号ＥＯによってリセット状態が保持されている期間では、比較動作とその比較動作に伴うリセット動作との実行が省略される。

また、動作制御信号ｎＲａがハイレベルに保持されると、制御信号ｎＲ２，ｎＲ４もハイレベルに保持される。このため、論理積ゲートＡ６からハイレベルの信号が外部端子ＣＫＲＮに出力される。すなわち、１周期以上論理レベルが変化しない入力信号ＤＤが入力されるＤＣ回路１Ｃの外部端子ＣＫＲＮからは、次段のＤＣ回路１Ｃの外部端子ＣＫＲに対してハイレベルの信号が出力される。これにより、ＤＣ回路１Ｃを複数有するレベル変換回路１０では、上記第２実施形態と同様に、入力信号ＩＮと遅延信号ＩＮＢとの一致に応答して比較動作に移行しなかったＤＣ回路１Ｃに挟まれたＤＣ回路１Ｃで順次リセット動作が行われる。

以上説明した実施形態によれば、第１〜第３実施形態の（１）〜（６）に加えて、以下の効果を奏することができる。
（７）入力信号ＤＤの論理レベルが１周期前の論理レベルから変化しない場合に、クロック信号ＡＣＫの後段への伝達を停止させるのではなく、ダイナミックコンパレータ部３の動作状態を比較動作に設定するためのローレベルの動作制御信号ｎＲａの後段への伝達を停止させるようにした。例えば、論理和ゲートＯ２及び論理積ゲートＡ８の入力端子に接続された容量Ｃｐの代わりに、論理積ゲートＡ３１〜Ａ３４の入力端子に容量Ｃｐ１を設けるようにした。これにより、クロック信号ＸＡＣＫのレベル遷移の高速化を容易に行うことができる。すなわち、例えばインバータ回路３４の駆動能力を上げることによってクロック信号ＸＡＣＫを高速化した場合であっても、インバータ回路３４の出力端子に容量Ｃｐ等の大きな負荷が接続されていないため、その容量Ｃｐ等に起因するリーク電流を考慮する必要がない。換言すると、リーク電流を考慮せずに、インバータ回路３４の駆動能力を挙げることができるため、クロック信号ＸＡＣＫを容易に高速化することができ、例えばクロック信号ＸＡＣＫの立ち下がりを高速化することができる。これにより、否定論理積ゲートＮＡ１から出力される動作制御信号ｎＲａの立ち上がりを高速化することができ、インバータ回路３６の出力信号（制御信号ｎＲ）の立ち下がりを高速化することができる。さらに、制御信号ｎＲの立ち下がりの高速化に伴って、論理積ゲートＡ３１〜Ａ３４から出力される制御信号ｎＲ１〜ｎＲ４の立ち下がりを高速化することができる。この結果、制御信号ＣＫＣＴの立ち下がりを高速化することができ、高い周波数で動作する高速動作に容易に対応させることができる。このように、制御信号ＣＫＣＴの高速化は、その制御信号ＣＫＣＴの立ち下がりに関する駆動能力を上げることによって容易に実現可能である。さらに、制御信号ＣＫＣＴの高速化に伴う制御回路３０の面積増加を小さくすることができる。

ここで、ダイナミックコンパレータ回路１，１Ａ〜１Ｃはダイナミックコンパレータの一例であり、クロック信号ＡＣＫのハイレベルはクロック信号の第１レベルの一例であり、クロック信号ＡＣＫのローレベルはクロック信号の第２レベルの一例である。また、ＰチャネルＭＯＳトランジスタＭＰ１は電流源の一例であり、ＰチャネルＭＯＳトランジスタＭＰＩＮ、ＭＰＸＩＮは差動対の一例である。また、ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネルＭＯＳトランジスタＭＮ１１、およびＰチャネルＭＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジスタＭＮ１２とで構成される１対のインバータゲートは正帰還回路の一例である。また、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４はリセットスイッチの一例である。また、論理積ゲートＡ１〜Ａ４，Ａ１１〜Ａ１４，Ａ２１〜Ａ２４，Ａ３１〜Ａ３４はリセット制御部の一例であり、制御信号ｎＲ１〜ｎＲ４はリセット制御信号の一例である。ここで、制御信号ｎＲ１〜ｎＲ４のハイレベルがリセット指令の一例であり、制御信号ｎＲ１〜ｎＲ４のローレベルがリセット停止指令の一例である。また、論理和ゲートＯ１は電流源制御部の一例であり、論理和ゲートＯ１から出力される制御信号ＣＫＣＴは電流源制御信号の一例である。ここで、制御信号ＣＫＣＴのハイレベルが電流源をオフするオフ指令の一例であり、ローレベルが電流源をオンするオン指令の一例である。また、ＮチャネルＭＯＳトランジスタＭＮ１は第１リセットスイッチの一例であり、ＮチャネルＭＯＳトランジスタＭＮ２は第２リセットスイッチの一例であり、ＮチャネルＭＯＳトランジスタＭＮ３は第３リセットスイッチの一例であり、ＮチャネルＭＯＳトランジスタＭＮ４は第４リセットスイッチの一例である。また、制御信号ｎＲ１は第１リセット制御信号の一例であり、論理積ゲートＡ１、Ａ１１は第１リセット制御部の一例である。制御信号ｎＲ２は第２リセット制御信号の一例であり、論理積ゲートＡ２、Ａ１２は第２リセット制御部の一例である。制御信号ｎＲ３は第３リセット制御信号の一例であり、論理積ゲートＡ３、Ａ１３は第３リセット制御部の一例である。制御信号ｎＲ４は第４リセット制御信号の一例であり、論理積ゲートＡ４、Ａ１４は第４リセット制御部の一例である。また、論理積ゲートＡ６及び論理和ゲートＯ３は次段リセット制御部の一例である。また、ローレベルの制御信号ＥＯはリセット保持指令信号の一例であり、レベルシフト回路１１は変換回路の一例であり、否定論理積ゲートＮＡ１は動作制御部の一例である。

（他の実施形態）
なお、本願に開示される技術は上記各実施形態に限定されるものではなく、趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。

・例えば、上記第１及び第２実施形態では、リセット制御部の一例として論理積ゲートＡ１〜Ａ４又は論理積ゲートＡ１１〜Ａ１４に具体化し、電流源制御部の一例として論理和ゲートＯ１に具体化したが、これに限定されない。各制御信号ｎＲ１〜ｎＲ４，ＣＫＣＴの論理レベルの遷移のシーケンスが維持されれば回路構成はこれに限るものではない。

・上記第３及び第４実施形態におけるリセット保持制御部２１，３１、電流源制御部２２，３２及びリセット制御部２３，３３の内部構成は、各制御信号ｎＲ，ｎＲ１〜ｎＲ４，ＣＫＣＴ，ＳＣＫ及び動作制御信号ｎＲａ等の論理レベルの遷移のシーケンスが維持されていれば、特に限定されない。

・上記第３及び第４実施形態では、ダイナミックコンパレータ回路１Ｂ，１Ｃを、デジタル入力信号ＤＤをレベル変換するレベルシフト回路として利用した。これに限らず、例えば、ダイナミックコンパレータ回路１Ｂ，１Ｃを比較回路として利用してもよい。

・上記各実施形態では、ダイナミックコンパレータ部３の差動対をＰチャネルＭＯＳトランジスタＭＰＩＮ，ＭＰＸＩＮで実現したが、これに限定されない。例えば、ダイナミックコンパレータ部３の差動対を、ＮチャネルＭＯＳトランジスタで実現するようにしてもよい。

・上記各実施形態のダイナミックコンパレータ部３におけるリセット動作では、差動出力端子ＸＣＤＴ，ＣＤＴ及び接続点ｎＸＩ，ｎＩを、接地電圧ＧＮＤに接続して接地電圧に放電するものとして説明したが、これに限定されない。例えば、リセット動作において、差動出力端子ＸＣＤＴ，ＣＤＴ及び接続点ｎＸＩ，ｎＩを、電源電圧ＡＶＤに接続して電源電圧に充電するようにしてもよい。

１，１Ａ〜１Ｃ ダイナミックコンパレータ回路
３ ダイナミックコンパレータ部
５，７，２０，３０ 制御回路
１０ レベル変換回路
１１ レベルシフト回路
２１，３１ リセット保持制御部
２２，３２ 電流源制御部
２３，３３ リセット制御部
Ａ１〜Ａ４，Ａ６，Ａ７，Ａ８，Ａ１１〜Ａ１４ 論理積ゲート
Ａ２１〜Ａ２４，Ａ３１〜Ａ３４ 論理積ゲート
ＣＫＲ，ＣＫＲＮ 外部端子
ＭＮ１〜ＭＮ４，ＭＮ１１，ＭＮ１２ ＮチャネルＭＯＳトランジスタ
ＭＰＩＮ，ＭＰＸＩＮ，ＭＰ１，ＭＰ１１，ＭＰ１２ ＰチャネルＭＯＳトランジスタ
Ｏ１〜Ｏ４ 論理和ゲート
ＡＣＫ，ＸＡＣＫ，ＣＫ クロック信号
ＡＶＤ，ＶＤＤ 電源電圧
ＣＫＣＴ，ｎＲ１，ｎＲ２，ｎＲ３，ｎＲ４ 制御信号
ＥＯ，ｎＲ，ＳＣＫ 制御信号
ｎＲａ 動作制御信号
ＩＮ，ＸＩＮ 差動入力信号
ＸＣＤＴ，ＣＤＴ 差動出力端子
ｎＸＩ，ｎＩ 接続点

Claims (11)

1. 差動入力信号が入力される差動対と、
   前記差動対に接続され、前記差動入力信号を増幅して差動出力端子に出力する正帰還回路と、
   クロック信号の第１レベルに応じてバイアス電流を停止し、前記クロック信号の第２レベルに応じて前記バイアス電流を供給する電流源と、
   前記差動対と前記正帰還回路との接続点及び前記差動出力端子のそれぞれを放電するリセットスイッチと、
   前記クロック信号の前記第１レベルへの遷移に応じて、前記リセットスイッチを順次オンし、前記クロック信号の前記第２レベルへの遷移に応じて、前記リセットスイッチをオフするリセット制御信号を出力するリセット制御部と、
   前記クロック信号の前記第２レベルへの遷移と前記リセットスイッチをオフする前記リセット制御信号に応じて、前記バイアス電流の供給を開始し、前記クロック信号の前記第１レベルへの遷移に応じて、前記バイアス電流の供給を終了する電流源制御信号を出力する電流源制御部とを備えることを特徴とするダイナミックコンパレータ。
2. 前記リセットスイッチは、
   前記差動対と前記正帰還回路との接続点のうち一方側の接続点を放電する第１リセットスイッチと、
   前記差動出力端子のうち他方側の出力端子を放電する第２リセットスイッチと、
   前記差動対と前記正帰還回路との接続点のうち他方側の接続点を放電する第３リセットスイッチと、
   前記差動出力端子のうち一方側の出力端子を放電する第４リセットスイッチと、を備えることを特徴とする請求項１に記載のダイナミックコンパレータ。
3. 前記リセット制御部は、
   前記クロック信号及び前記電流源制御信号及び前記一方側の出力端子の電圧レベルに応じて、前記第１リセットスイッチを制御する第１リセット制御信号を出力する第１リセット制御部と、
   前記クロック信号及び前記電流源制御信号及び前記第１リセット制御信号に応じて、前記第２リセットスイッチを制御する第２リセット制御信号を出力する第２リセット制御部と、
   前記クロック信号及び前記電流源制御信号及び前記他方側の出力端子の電圧レベルに応じて、前記第３リセットスイッチを制御する第３リセット制御信号を出力する第３リセット制御部と、
   前記クロック信号及び前記電流源制御信号及び前記第３リセット制御信号に応じて、前記第４リセットスイッチを制御する第４リセット制御信号を出力する第４リセット制御部と、を備えることを特徴とする請求項２に記載のダイナミックコンパレータ。
4. 前記電流源制御部は、前記クロック信号及び前記第１〜第４リセット制御信号に応じて、前記電流源制御信号を出力することを特徴とする請求項３に記載のダイナミックコンパレータ。
5. 前記ダイナミックコンパレータが複数搭載されている場合に、順次リセット動作を行うように接続されたダイナミックコンパレータであって、
   前記第２リセット制御信号及び前記第４リセット制御信号に応じて、次段のダイナミックコンパレータにリセット許可指令信号を出力する次段リセット制御部を備え、
   前記リセット制御部は、
   前記クロック信号の前記第１レベルへの遷移及び前段のダイナミックコンパレータから出力されるリセット許可指令信号に応じて、前記リセットスイッチを順次オンすることを特徴とする請求項３又は４に記載のダイナミックコンパレータ。
6. 複数の前記ダイナミックコンパレータと縦続接続されたダイナミックコンパレータであって、
   前記差動入力信号の論理レベルが前記クロック信号の１周期前の差動入力信号の論理レベルと一致する場合に、リセット保持指令信号を生成し、前記リセット保持指令信号に基づいて、前記クロック信号を前記第１レベルに固定するリセット保持制御部と、
   前記第２リセット制御信号及び前記第４リセット制御信号及び前記リセット保持指令信号に応じて、次段のダイナミックコンパレータにリセット許可指令信号を出力する次段リセット制御部と、を備え、
   前記リセット制御部は、
   前記クロック信号の前記第１レベルへの遷移及び前段のダイナミックコンパレータから出力されるリセット許可指令信号に応じて、前記リセットスイッチを順次オンすることを特徴とする請求項３又は４に記載のダイナミックコンパレータ。
7. 複数の前記ダイナミックコンパレータと縦続接続されたダイナミックコンパレータであって、
   前記第２リセット制御信号及び前記第４リセット制御信号に応じて、次段のダイナミックコンパレータにリセット許可指令信号を出力する次段リセット制御部と、
   前記クロック信号及び前記電流源制御信号及び前段のダイナミックコンパレータから出力されるリセット許可指令信号に応じて、動作制御信号を生成する動作制御部と、
   前記動作制御信号の第１レベルへの遷移に応じて、前記リセットスイッチを順次オンする前記リセット制御信号を生成し、前記動作制御信号の第２レベルへの遷移に応じて、前記リセットスイッチをオフする前記リセット制御信号を生成する前記リセット制御部と、
   前記差動入力信号の論理レベルが前記クロック信号の１周期前の差動入力信号の論理レベルと一致する場合に、前記動作制御信号を前記第１レベルに固定するリセット保持制御部と、
   を有することを特徴とする請求項３又は４に記載のダイナミックコンパレータ。
8. 縦続接続された複数の、請求項６又は７に記載のダイナミックコンパレータと、
   第１の電圧を信号レベルとする第１クロック信号を第２の電圧を信号レベルとする前記クロック信号に変換し、前記クロック信号を前記複数のダイナミックコンパレータに出力する変換回路と、を有し、
   前記複数のダイナミックコンパレータは、前記リセットスイッチをオフしたときに、前記第１の電圧を信号レベルとする前記差動入力信号を、前記第２の電圧を信号レベルとする出力信号に変換することを特徴とするレベル変換回路。
9. 差動入力信号が入力される差動対と、前記差動対に接続され、前記差動入力信号を増幅して差動出力端子に出力する正帰還回路と、クロック信号の第１レベルに応じてバイアス電流を停止し、前記クロック信号の第２レベルに応じて前記バイアス電流を供給する電流源と、前記差動対と前記正帰還回路との接続点及び前記差動出力端子のそれぞれを放電するリセットスイッチとを備えるダイナミックコンパレータを制御する制御回路において、
   前記クロック信号の前記第１レベルへの遷移に応じて、前記リセットスイッチを順次オンし、前記クロック信号の前記第２レベルへの遷移に応じて、前記リセットスイッチをオフするリセット制御信号を出力するリセット制御部と、
   前記クロック信号の前記第２レベルへの遷移と前記リセットスイッチをオフする前記リセット制御信号に応じて、前記バイアス電流の供給を開始し、前記クロック信号の前記第１レベルへの遷移に応じて、前記バイアス電流の供給を終了する電流源制御信号を出力する電流源制御部とを備えることを特徴とする制御回路。
10. 前記リセットスイッチは、
    前記差動対と前記正帰還回路との接続点のうち一方側の接続点を放電する第１リセットスイッチと、
    前記差動出力端子のうち他方側の出力端子を放電する第２リセットスイッチと、
    前記差動対と前記正帰還回路との接続点のうち他方側の接続点を放電する第３リセットスイッチと、
    前記差動出力端子のうち一方側の出力端子を放電する第４リセットスイッチと、を備え、
    前記リセット制御部は、
    前記クロック信号及び前記電流源制御信号及び前記一方側の出力端子の電圧レベルに応じて、前記第１リセットスイッチを制御する第１リセット制御信号を出力する第１リセット制御部と、
    前記クロック信号及び前記電流源制御信号及び前記第１リセット制御信号に応じて、前記第２リセットスイッチを制御する第２リセット制御信号を出力する第２リセット制御部と、
    前記クロック信号及び前記電流源制御信号及び前記他方側の出力端子の電圧レベルに応じて、前記第３リセットスイッチを制御する第３リセット制御信号を出力する第３リセット制御部と、
    前記クロック信号及び前記電流源制御信号及び前記第３リセット制御信号に応じて、前記第４リセットスイッチを制御する第４リセット制御信号を出力する第４リセット制御部と、を備えることを特徴とする請求項９に記載の制御回路。
11. 前記ダイナミックコンパレータが複数搭載されている場合に、個々のダイナミックコンパレータに対して順次リセット動作を行うためのダイナミックコンパレータを制御する制御回路であって、
    前記第２リセット制御信号および第４リセット制御信号に応じて、次段のダイナミックコンパレータのリセット許可指令信号を出力する次段リセット制御部を備え、
    前記リセット制御部は、
    前記クロック信号の前記第１レベルへの遷移および前段の制御回路から出力されるリセット許可指令信号に応じて、前記リセットスイッチを順次オンすることを特徴とする請求項１０に記載の制御回路。