KR20100134935A - 멀티플렉싱 기능을 갖는 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로 - Google Patents

멀티플렉싱 기능을 갖는 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로 Download PDF

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Abstract

다이내믹 회로는 제어 회로 및 멀티플렉싱 논리 회로를 포함한다. 제어 회로는, 제1 입력 신호 및 선택 신호에 응답하여 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생한다. 멀티플렉싱 논리 회로는 복수의 제2 입력 신호들, 선택 신호 및 조건부 펄스 신호에 응답하여 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 제1 입력 신호에 상응하는 출력 신호를 발생한다. 다이내믹 회로는 멀티플렉싱 기능을 구현함과 동시에 고속 동작이 가능하다.

Description

멀티플렉싱 기능을 갖는 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로{Dynamic circuit with multiplexing function, flip-flop circuit and pipe-line circuit including the same}
본 발명은 다이내믹 회로에 관한 것으로서, 더욱 상세하게는 멀티플렉싱 기능을 갖는 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로에 관한 것이다.
고속 동작을 위한 칩(chip) 설계를 위해 많은 경우에 다이내믹(dynamic) 회로가 사용되고 있다. 이와 같은 다이내믹 회로를 스태틱(static) 회로와 병합해서 사용할 경우 다이내믹 회로 자체는 빠르게 동작하지만 병합에 따른 부가 회로로 인하여 다이내믹 회로를 통해 얻은 속도 이득(speed gain)을 잃는 경우가 많다. 특히, 멀티플렉싱(multiplexing) 기능을 갖는 회로가 다이내믹으로 구현될 경우 논-크리티컬(non-critical) 신호가 크리티컬(critical) 신호에 병합(merge or muxing)되어 크리티컬 신호의 지연을 증가시키는 결과를 초래한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 스태틱 신호와의 멀티플렉싱에 의한 동작 속도의 저하를 방지할 수 있는 새로운 구조의 다이내믹 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 다이내믹 회로를 포함하는 플립-플롭 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 다이내믹 회로를 포함하는 파이프라인 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 다이내믹 회로는 제어 회로 및 멀티플렉싱 논리 회로를 포함한다.
상기 제어 회로는, 제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생한다. 상기 멀티플렉싱 논리 회로는, 복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 출력 신호를 발생한다.
일 실시예에서, 상기 제어 회로는, 상기 선택 신호가 제1 논리 레벨일 때에는 상기 제1 입력 신호의 논리 레벨에 관계없이 상기 조건부 펄스 신호를 활성화할 수 있고, 상기 선택 신호가 제2 논리 레벨일 때에는 상기 제1 입력 신호의 논리 레벨에 따라 선택적으로 상기 조건부 펄스 신호를 활성화하거나 비활성화할 수 있다.
일 실시예에서, 상기 제어 회로는, 상기 제1 입력 신호 및 상기 선택 신호를 논리 연산하여 펄스 제어 신호를 발생하는 논리 소자, 및 상기 펄스 제어 신호에 응답하여 상기 조건부 펄스 신호를 발생하는 펄스 발생기를 포함할 수 있다.
일 실시예에서, 상기 멀티플렉싱 논리 회로는, 전원 전압 및 제1 노드 사이에 결합되고 클록 신호를 수신하는 프리차지 트랜지스터, 접지 전압 및 제2 노드 사이에 결합되고 상기 조건부 펄스 신호를 수신하는 디스차지 트랜지스터, 상기 제1 노드 및 상기 제2 노드 사이에 결합되고 상기 선택 신호를 수신하는 선택 트랜지스터, 및 상기 제1 노드 및 상기 제2 노드 사이에 상기 선택 트랜지스터와 병렬로 결합되고 상기 제2 입력 신호들을 수신하여 논리 연산을 수행하는 논리부를 포함할 수 있다.
상기 선택 신호에 응답하여 상기 선택 트랜지스터가 턴온되는 경우, 상기 논리부는 비활성화될 수 있다.
일 실시예에서, 상기 프리차지 트랜지스터는 상기 클록 신호의 제1 구간에서 상기 제1 노드를 프리차지하고, 상기 디스차지 트랜지스터는 상기 클록 신호의 제2 구간에서 상기 조건부 펄스 신호에 응답하여 상기 제1 노드를 선택적으로 디스차지할 수 있다.
일 실시예에서, 상기 논리부는, 상기 제2 입력 신호들을 각각 수신하고 상기 제1 노드와 상기 제2 노드 사이에 캐스코드(cascode) 결합된 복수의 트랜지스터들을 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 플립-플롭 회로는, 제어 회로, 멀티플렉싱 논리 회로 및 래치 회로를 포함한다.
상기 제어 회로는, 제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생한다. 상기 멀티플렉싱 논리 회로는, 복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 래치 입력 신호를 발생한다. 상기 래치 회로는 상기 래치 입력 신호를 래치하여 출력 신호를 발생한다.
일 실시예에서, 상기 래치 회로의 출력이 피드백되어 상기 제1 입력 신호로서 제공될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 파이프라인 회로는, 전단의 출력 신호를 수신하도록 순차적으로 연결된 복수의 다이내믹 회로들을 포함한다.
상기 다이내믹 회로는, 제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생하는 제어 회로, 및 복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 출력 신호를 발생하는 멀티플렉싱 논리 회로를 포함한다.
상기와 같은 본 발명의 실시예들에 따른 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로는, 다이내믹 멀티플렉싱 기능을 구현하면서도 멀티 플렉싱에 의해 속도 이득(speed gain)이 저해되는 것을 방지하여 고속으로 동작할 수 있다.
또한, 상기와 같은 본 발명의 실시예들에 따른 플립-플롭 회로는, 플립-플롭이 클록 게이팅된 경우 이를 다이내믹 회로로 변경할 때 유용하게 이용될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 다이내믹 회로를 나타내는 블록도이다.
도 1을 참조하면, 다이내믹 회로(10)는 제어 회로(200) 및 멀티플렉싱 논리 회로(400)를 포함한다.
제어 회로(200)는 제1 입력 신호(IN1) 및 선택 신호(SB)에 응답하여 조건부 펄스 신호(CPLS)를 발생한다. 조건부 펄스 신호(CPLS)는 제1 입력 신호(IN1) 및 선택 신호(SB)의 논리 레벨에 따라 선택적으로 활성화된다. 멀티플렉싱 논리 회로(400)는 복수의 제2 입력 신호들(IN2), 선택 신호(SB) 및 조건부 펄스 신호(CPLS)에 응답하여 출력 신호(OUT)를 발생한다. 멀티플렉싱 논리 회로(400)에서 발생되는 출력 신호(OUT)는 제2 입력 신호들(IN2)을 논리 연산한 결과에 상응하거나 또는 제1 입력 신호(IN1)에 상응한다. 즉, 멀티플렉싱 논리 회로(400)는 제2 입력 신호들(IN2)에 대한 논리 연산을 수행할 뿐만 아니라, 선택 신호(SB) 및 조건부 펄스 신호(CPLS)에 응답하여 상기 논리 연산의 결과 또는 제1 입력 신호(IN1)를 선택적으로 출력하는 멀티플렉싱 기능을 수행한다. 이러한 멀티플렉싱 기능의 구현을 위하여, 제어 회로(200)는 선택 신호(SB)가 제1 논리 레벨, 예를 들어, 논리 로우 레벨(logic low level)일 때에는 제1 입력 신호(IN1)의 논리 레벨에 관계없이 조건부 펄스 신호(CPLS)를 활성화하고, 선택 신호(SB)가 제2 논리 레벨, 예를 들어, 논리 하이 레벨(logic high level)일 때에는 제1 입력 신호(IN1)의 논리 레벨에 따라 선택적으로 조건부 펄스 신호(CPLS)를 활성화하거나 비활성화할 수 있다.
이하 도 2 및 도 3을 참조하여, 제어 회로(200)의 구성의 일 예 및 동작을 설명한다.
도 2는 도 1의 다이내믹 회로에 포함된 제어 회로를 나타내는 회로도이다.
도 2를 참조하면, 제어 회로(200)는 논리 소자(210) 및 펄스 발생기(230)를 포함하여 구현될 수 있다.
논리 소자(210)는 제1 입력 신호(IN1) 및 선택 신호(SB)를 논리 연산하여 펄스 제어 신호(PCTRL)를 발생한다. 예를 들어, 도 2에 도시된 바와 같이 논리 소자(210)는 제1 입력 신호(IN1)의 반전 신호 및 선택 신호(SB)를 수신하는 NAND 게이트로 구현될 수 있다. 이 경우, 도 3을 참조하여 후술하는 바와 같이, 선택 신호(SB)가 논리 하이 레벨이고 제1 입력 신호(IN1)가 논리 로우 레벨인 경우에만 펄스 제어 신호(PCTRL)는 논리 로우 레벨로 비활성화되고, 나머지 경우에는 펄스 제어 신호(PCTRL)는 논리 하이 레벨로 활성화된다.
펄스 발생기(230)는, 제1 입력 신호(IN1) 및 선택 신호(SB)의 논리 레벨에 따라 선택적으로 활성화 또는 비활성화되는 펄스 제어 신호(PCTRL)에 응답하여 조건부 펄스 신호(CPLS)를 발생한다. 펄스 발생기(230)는 지연부(232), NAND 게이트(234) 및 인버터(236)를 포함하여 구현될 수 있다. 지연부(232)는 클록 신호(CK)를 지연 및 반전하여 출력한다. 지연부(232)는 직렬로 연결된 홀수 개의 인버터들로 구현될 수 있으며, 조건부 펄스 신호(CPLS)의 펄스폭에 상응하는 지연 시간은 상기 인버터들의 동작 속도 및 개수에 의해 조절될 수 있다. NAND 게이트(234)는 펄스 제어 신호(PCTRL), 클록 신호(CK), 및 지연부(232)의 출력을 NAND 연산하여 출력하고, 인버터(236)는 NAND 게이트(234)의 출력을 반전하여 조건부 펄스 신호(CPLS)를 출력한다. 결과적으로, 선택 신호(SB)가 논리 하이 레벨이고 제1 입력 신호(IN1)가 논리 로우 레벨인 경우에만 조건부 펄스 신호(CPLS)는 논리 로우 레벨로 비활성화되고, 나머지 경우에는 조건부 펄스 신호(CPLS)가 활성화되어 클록 신호(CK)의 상승 에지(rising edge)에 동기된 포지티브 펄스(positive pulse)들을 포함한다.
도 3은 도 2의 제어 회로의 동작을 나타내는 타이밍도이다.
도 3을 참조하면, 제어 회로(200)의 동작 모드는 제1 모드 구간(M1), 제2 모드 구간(M2) 및 제3 모드 구간(M3)으로 구분될 수 있다. 제1 모드 구간(M1)은 선택 신호(SB)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)인 구간이고, 제1 모드 구간(M1)에서 멀티플렉싱 논리 회로(400)는 제2 입력 신호들(IN2)을 논리 연산한 결과를 출력 신호(OUT)로서 발생한다. 제2 모드 구간(M2) 및 제3 모드 구간(M3)은 선택 신호(SB)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)인 구간이고, 제2 모드 구간(M2) 및 제3 모드 구간(M3)에서 멀티플렉싱 논리 회로(400)는 제1 입력 신호(IN1)에 상응하는 출력 신호(OUT)를 발생한다.
도 2에 예시된 논리 소자(210)는, 도 3에 도시된 바와 같이, 선택 신호(SB)가 논리 로우 레벨인 제1 모드 구간(M1)에서 제1 입력 신호(IN1)의 논리 레벨에 관계없이 펄스 제어 신호(PCTRL)를 논리 하이 레벨로 활성화하여 출력한다. 반면에, 논리 소자(210)는 선택 신호(SB)가 논리 하이 레벨인 제2 모드 구간(M2) 및 제3 모 드 구간(M3)에서 제1 입력 신호(IN1)의 논리 레벨에 따라 선택적으로 펄스 제어 신호(PCTRL)를 활성화하거나 비활성하여 출력한다. 즉, 제1 입력 신호(IN1)가 논리 로우 레벨인 제2 모드 구간(M2)에서는 펄스 제어 신호(PCTRL)가 논리 로우 레벨로 비활성화되고, 제1 입력 신호(IN1)가 논리 하이 레벨인 제3 모드 구간(M3)에서는 펄스 제어 신호(PCTRL)가 논리 하이 레벨로 활성화된다. 도 2의 제어 회로(200)에 포함된 펄스 발생기(230)는 이러한 펄스 제어 신호(PCTRL)에 응답하여 선택적으로 조건부 펄스 신호(CPLS)를 활성화하거나 비활성화하여 출력한다. 결과적으로, 도 3에 도시된 바와 같이, 선택 신호(SB)가 논리 로우 레벨인 제1 모드 구간(M1)에서는 제1 입력 신호(IN1)의 논리 레벨에 관계없이 펄스 신호(CPLS)는 활성화되어 클록 신호(CK)의 상승 에지에 동기된 포지티브(positive) 펄스들(P11, P12, P13, P14)을 포함한다. 선택 신호(SB)가 논리 하이 레벨이고 제1 입력 신호(IN1)가 논리 로우 레벨인 제2 모드 구간(M2)에서는 조건부 펄스 신호(CPLS)는 논리 로우 레벨로 비활성화되고 펄스를 포함하지 않는다. 선택 신호(SB)가 논리 하이 레벨이고 제1 입력 신호(IN1)가 논리 하이 레벨인 제3 모드 구간(M3)에서는 조건부 펄스 신호(CPLS)는 활성화되어 클록 신호(CK)의 상승 에지에 동기된 포지티브 펄스들(P21, P22, P23)을 포함한다.
후술하는 바와 같이, 멀티플렉싱 논리 회로(400)는 선택 신호(SB) 및 상기 설명한 바와 같은 조건부 펄스 신호(CPLS)에 응답하여 제2 입력 신호들(IN2)을 논리 연산한 결과 또는 제1 입력 신호(IN1)를 선택적으로 출력하는 멀티플렉싱 기능을 수행한다.
도 4는 도 1의 다이내믹 회로에 포함된 멀티플렉싱 논리 회로를 나타내는 회로도이다.
도 4를 참조하면, 멀티플렉싱 논리 회로(400)는, 프리차지 트랜지스터(T1), 선택 트랜지스터(T2), 디스차지 트랜지스터(T3) 및 논리부(410)를 포함하여 구현될 수 있다.
프리차지 트랜지스터(T1)는 전원 전압(VDD) 및 제1 노드(N1) 사이에 결합되고 클록 신호(CK)를 수신한다. 디스차지 트랜지스터(T2)는 접지 전압 및 제2 노드(N2) 사이에 결합되고 조건부 펄스 신호(CPLS)를 수신한다. 선택 트랜지스터(T2)는 제1 노드(N1) 및 제2 노드(N2) 사이에 결합되고 선택 신호(SB)를 수신한다. 논리부(410)는 제1 노드(N1) 및 제2 노드(N2) 사이에 선택 트랜지스터(T2)와 병렬로 결합되고 제2 입력 신호들(IN2)을 수신하여 논리 연산을 수행한다.
예를 들어, 프리차지 트랜지스터(T1)가 PMOS 트랜지스터로 구현되는 경우에는 클록 신호(CK)가 논리 로우 레벨인 제1 구간(프리차지 구간)에서 제1 노드(N1)를 논리 하이 레벨로 프리차지한다. 디스차지 트랜지스터(T3)는 클록 신호가 논리 하이 레벨인 제2 구간(디스차지 구간)에서 프리차지된 제1 노드(N1)를 조건부 펄스 신호(CPLS)에 응답하여 선택적으로 디스차지한다.
선택 트랜지스터(T2)와 논리부(410)는 제1 노드(N1)와 제2 노드(N2) 사이에서 병렬로 결합되어 있기 때문에, 선택 신호(SB)의 논리 레벨에 따라 선택 트랜지스터(T2)가 턴온되면 논리부(410)는 비활성화된다. 예를 들어, 선택 트랜지스터(T2)가 NMOS 트랜지스터로 구현되는 경우, 선택 신호(SB)가 논리 하이 레벨이면 선택 트랜지스터(T2)가 턴온되므로 논리부(410)의 논리 연산 결과에 관계없이 선택 트랜지스터(T2)를 통하여 제1 노드(N1) 및 제2 노드(N2) 사이에 전도 경로가 형성된다. 이 경우, 디스차지 트랜지스터(T3)가 활성화된 조건부 펄스 신호(CPLS)에 응답하여 턴온되면 제1 노드(N1)가 접지 전압에 연결되어 제1 노드(N1)는 논리 로우 레벨로 디스차지된다. 반면에 선택 신호(SB)가 논리 로우 레벨이면 선택 트랜지스터(T2)가 턴오프되므로 논리부의 논리 연산 결과에 따라 제1 노드(N1) 및 제2 노드(N2) 사이에 도전 경로가 선택적으로 형성된다. 이 경우, 디스차지 트랜지스터(T3)가 활성화된 조건부 펄스 신호(CPLS)에 응답하여 턴온되더라도, 제1 노드(N1)는 논리부(410)의 논리 연산 결과에 따라 선택적으로 논리 로우 레벨로 디스차지되거나, 프리차지된 논리 하이 레벨을 유지한다.
결과적으로, 선택 신호(SB)가 논리 하이 레벨인 경우에는 제1 입력 신호(IN1)의 논리 레벨이 조건부 펄스 신호(CPLS)에 반영되고, 이에 응답하여 다이내믹 회로(10)는 제1 입력 신호(IN1)에 상응하는 출력 신호(OUT)를 발생한다. 반면에, 선택 신호(SB)가 논리 로우 레벨인 경우에는 출력 신호(OUT)는 논리부(410)의 논리 연산 결과에 따라 결정된다. 이와 같이, 다이내믹 회로(10)는 조건부 펄스 신호(CPLS)를 이용하여 제1 입력 신호(IN1) 또는 제2 입력 신호들(IN2)의 논리 연산 결과를 선택적으로 출력하는 멀티플렉싱 기능을 수행한다.
도 5는 도 4의 멀티플렉싱 논리 회로에 포함된 논리부의 일 예를 나타내는 회로도이다.
도 5에는 제2 입력 신호들(IN2)이 네 개의 신호들(IN21, IN22, IN23, IN24) 을 포함하고, (IN21 and IN22) or (IN23 and IN24)의 논리 연산을 수행하는 논리부(410)의 일 예가 도시되어 있으나, 논리부(410)의 구성은 수행하고자하는 논리 연산에 따라서 다양하게 변형될 수 있다. 논리부(410)는 제2 입력 신호들(IN2)을 각각 수신하고 제1 노드(N1)와 제2 노드(N2) 사이에 캐스코드 결합된 복수의 트랜지스터들을 포함하여 구현될 수 있다.
도 5를 참조하면, 논리부(410)의 논리 연산 결과가 논리 하이에 해당하면 제1 노드(N1)와 제2 노드(N2) 사이에 전도 경로가 형성되고, 제2 노드(N2)에 결합된 디스차지 트랜지스터(T3)가 턴온되면 논리 하이 레벨로 프리차지된 제1 노드(N1)는 논리 로우 레벨로 디스차지된다. 반면에, 논리부(410)의 논리 연산 결과가 논리 로우에 해당하면 제1 노드(N1)와 제2 노드(N2) 사이에 전도 경로가 형성되지 않고, 제2 노드(N2)에 결합된 디스차지 트랜지스터(T3)가 턴온되더라도 제1 노드(N1)는 프리차지된 논리 하이 레벨을 유지한다.
이하 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 다이내믹 회로(10)의 전체적인 동작을 설명한다.
클록 신호(CK)가 논리 로우 레벨인 프리차지 구간에서 프리차지 트랜지스터(T1)가 턴온되어 제1 노드(N1)는 논리 하이 레벨로 프리차지된다. 이후 클록 신호(CK)가 논리 하이 레벨인 디스차지 구간에서, 선택 신호(SB), 제1 입력 신호(IN1) 및 제2 입력 신호들(IN2)의 논리 연산 결과에 따라 선택적으로 제1 노드(N1)가 논리 로우 레벨로 디스차지되거나 또는 프리차지된 논리 하이 레벨을 유지한다. 디스차지 동작은, 도 3에 도시된 바와 같이, 제1 모드 구간(M1), 제2 모드 구간(M2) 및 제2 모드 구간(M3)으로 나누어 다음과 같이 설명할 수 있다.
선택 신호(SB)가 논리 로우 레벨인 제1 모드 구간(M1)에서는, 선택 트랜지스터(T2)가 턴오프되어 논리부(410)의 논리 연산 결과에 따라 선택적으로 제1 노드(N1)와 제2 노드(N2) 사이에 전도 경로가 형성된다. 제1 모드 구간(M1)에서는 제1 입력 신호(IN1)에 관계없이 조건부 펄스 신호(CPLS)가 활성화되고, 따라서 제1 노드(N1)는 논리부(410)의 논리 연산 결과에 따라 선택적으로 디스차지된다. 인버터(420)는 제1 노드(N1)의 논리 상태를 반전하여 출력하고, 따라서 출력 신호(OUT)는 논리부(410)의 논리 연산 결과를 나타낸다.
선택 신호(SB)가 논리 하이 레벨인 제2 모드 구간(M2) 및 제3 모드 구간(M3)에서는, 선택 트랜지스터(T2)가 턴온되어 논리부(410)는 비활성화되고 논리부(410)의 논리 연산 결과에 관계없이 제1 노드(N1)와 제2 노드(N2) 사이에 전도 경로가 형성된다. 조건부 펄스 신호(CPLS)는 제1 입력 신호(IN1)의 논리 레벨에 따라 선택적으로 활성화되거나 비활성화되고, 이에 따라, 제1 노드(N1)는 선택적으로 디스차지된다. 인버터(420)는 제1 노드(N1)의 논리 상태를 반전하여 출력하고, 따라서 출력 신호(OUT)는 제1 입력 신호(IN1)에 상응하는 논리 레벨을 나타낸다.
종래의 다이내믹 회로에서는, 제1 입력 신호(IN1)를 출력하거나 제2 입력 신호(IN2)의 논리 연산 결과를 출력하는 멀티플렉싱 기능을 수행하기 위하여 논리부(410)와 제2 노드(N2) 사이에 디스차지 트랜지스터(T3) 뿐만 아니라 선택 신호(SB)에 응답하여 동작하는 추가적인 트랜지스터를 포함한다. 이러한 추가적인 트랜지스터는 논-크리티컬(non-critical)한 제1 입력 신호(IN1)의 멀티플렉싱을 위해 제2 입력 신호들(IN2)의 논리 연산 결과를 출력하기 위한 크리티컬(critical)한 전도 경로에 기생 커패시티를 증가시켜 다이내믹 회로의 동작 속도를 저해하는 요소가 된다. 이와는 다르게, 본 발명의 일 실시예에 따른 다이내믹 회로(10)는 종래 기술과 같은 추가적인 트랜지스터를 포함하지 않으면서, 논-크리티컬한 제1 입력 신호(IN1)의 논리 레벨을 조건부 펄스 신호(CPLS)에 반영하는 방식에 의해 제1 입력 신호(IN1)를 출력하거나 제2 입력 신호들(IN2)의 논리 연산 결과를 출력하는 멀티플렉싱 기능을 수행할 수 있다. 따라서, 본 발명의 실시예에 따른 새로운 구조의 다이내믹 회로(10)는 멀티플렉싱에 의한 속도 이득이 저하됨이 없이 빠르게 동작할 수 있다.
또한, 종래의 다이내믹 회로에서는, 제1 입력 신호(IN1) 및 제2 입력 신호들(IN2)이 스태틱(static) 논리 회로의 출력인 경우에 논리부(410)의 논리 연산의 결과에 대한 샘플링 또는 평가(evaluation)를 정확히 수행하기 위해서는 클록 신호(CK)가 논리 하이 레벨인 구간(디스차지 구간)에서 각 입력 신호를 유지할 필요가 있다. 이를 위해서 종래의 다이내믹 회로의 모든 입력에는 래치가 사용된다. 이와는 다르게, 본 발명의 일 실시예에 따른 다이내믹 회로(10)는 디스차지 트랜지스터(T3)에 클록 신호 대신에 펄스 신호를 인가하여 종래 기술에서 사용되었던 입력단의 래치들을 제거할 수 있다.
도 6은 본 발명의 일 실시예에 따른 플립-플롭 회로를 나타내는 블록도이다.
도 6을 참조하면, 플립-플롭 회로(20)는 제어 회로(200), 멀티플렉싱 논리 회로(400) 및 래치 회로(600)를 포함한다.
제어 회로(200)는 제1 입력 신호(IN1) 및 선택 신호(SB)에 응답하여 조건부 펄스 신호(CPLS)를 발생한다. 조건부 펄스 신호(CPLS)는 제1 입력 신호(IN1) 및 선택 신호(SB)의 논리 레벨에 따라 선택적으로 활성화된다. 멀티플렉싱 논리 회로(400)는 복수의 제2 입력 신호들(IN2), 선택 신호(SB) 및 조건부 펄스 신호(CPLS)에 응답하여 래치 입력 신호(LI)를 발생한다. 멀티플렉싱 논리 회로(400)에서 발생되는 래치 입력 신호(LI)는 제2 입력 신호들(IN2)을 논리 연산한 결과에 상응하거나 또는 제1 입력 신호(IN1)에 상응한다. 즉, 멀티플렉싱 논리 회로(400)는 제2 입력 신호들(IN2)에 대한 논리 연산을 수행할 뿐만 아니라, 선택 신호(SB) 및 조건부 펄스 신호(CPLS)에 응답하여 상기 논리 연산의 결과 또는 제1 입력 신호(IN1)를 선택적으로 출력하는 멀티플렉싱 기능을 수행한다. 이러한 멀티플렉싱 기능의 구현을 위하여, 제어 회로(200)는 선택 신호(SB)가 제1 논리 레벨, 예를 들어, 논리 로우 레벨(logic low level)일 때에는 제1 입력 신호(IN1)의 논리 레벨에 관계없이 조건부 펄스 신호(CPLS)를 활성화하고, 선택 신호(SB)가 제2 논리 레벨, 예를 들어, 논리 하이 레벨(logic high level)일 때에는 제1 입력 신호(IN1)의 논리 레벨에 따라 선택적으로 조건부 펄스 신호(CPLS)를 활성화하거나 비활성화할 수 있다.
래치 회로(600)는 래치 입력 신호(LI)를 래치하여 출력 신호(LO)를 발생한다.
도 7은 도 6의 플립-플롭 회로의 일 예를 나타내는 회로도이다.
도 7을 참조하면, 플립-플롭 회로(20a)는 제어 회로(200a), 멀티플렉싱 논리 회로(400a) 및 래치 회로(600a)를 포함한다.
도 2를 참조하여 설명한 바와 같이, 제어 회로(200a)는 논리 소자(210) 및 펄스 발생기(230)를 포함하여 구현될 수 있다. 논리 소자(210)는 제1 입력 신호(IN1) 및 선택 신호(SB)를 논리 연산하여 펄스 제어 신호(PCTRL)를 발생한다. 예를 들어, 도 7에 도시된 바와 같이 논리 소자(210)는 제1 입력 신호(IN1)의 반전 신호 및 선택 신호(SB)를 수신하는 NAND 게이트로 구현될 수 있다. 펄스 발생기(230)는, 제1 입력 신호(IN1) 및 선택 신호(SB)의 논리 레벨에 따라 선택적으로 활성화 또는 비활성화되는 펄스 제어 신호(PCTRL)에 응답하여 조건부 펄스 신호(CPLS)를 발생한다. 펄스 발생기(230)는 지연부(232), NAND 게이트(234) 및 인버터(236)를 포함하여 구현될 수 있다. 지연부(232)는 클록 신호(CK)를 지연 및 반전하여 출력한다. 지연부(232)는 직렬로 연결된 홀수 개의 인버터들로 구현될 수 있으며, 조건부 펄스 신호(CPLS)의 펄스폭에 상응하는 지연 시간은 상기 인버터들의 동작 속도 및 개수에 의해 조절될 수 있다. NAND 게이트(234)는 펄스 제어 신호(PCTRL), 클록 신호(CK), 지연부(232)의 출력을 NAND 연산하여 출력하고, 인버터(236)는 NAND 게이트(234)의 출력을 반전하여 조건부 펄스 신호(CPLS)를 출력한다.
전술한 바와 같이, 선택 신호(SB)가 논리 하이 레벨이고 제1 입력 신호(IN1)가 논리 로우 레벨인 경우에만 조건부 펄스 신호(CPLS)는 활성화되어 클록 신호(CK)의 상승 에지(rising edge)에 동기된 포지티브 펄스(positive pulse)들을 포함하고, 나머지 경우에는 조건부 펄스 신호(CPLS)는 논리 로우 레벨로 비활성화될 수 있다.
도 4를 참조하여 설명한 바와 같이, 멀티플렉싱 논리 회로(400a)는, 프리차지 트랜지스터(T1), 선택 트랜지스터(T2), 디스차지 트랜지스터(T3) 및 논리부(410)를 포함하여 구현될 수 있다. 프리차지 트랜지스터(T1)는 전원 전압(VDD) 및 제1 노드(N1) 사이에 결합되고 클록 신호(CK)를 수신한다. 디스차지 트랜지스터(T2)는 접지 전압 및 제2 노드(N2) 사이에 결합되고 조건부 펄스 신호(CPLS)를 수신한다. 선택 트랜지스터(T2)는 제1 노드(N1) 및 제2 노드(N2) 사이에 결합되고 선택 신호(SB)를 수신한다. 논리부(410)는 제1 노드(N1) 및 제2 노드(N2) 사이에 선택 트랜지스터(T2)와 병렬로 결합되고 제2 입력 신호들(IN2)을 수신하여 논리 연산을 수행한다.
프리차지 트랜지스터(T1)는 클록 신호(CK)가 논리 로우 레벨인 제1 구간( 프리차지 구간)에서 제1 노드(N1)를 논리 하이 레벨로 프리차지한다. 디스차지 트랜지스터(T3)는 클록 신호가 논리 하이 레벨인 제2 구간(디스차지 구간)에서 프리차지된 제1 노드(N1)를 조건부 펄스 신호(CPLS)에 응답하여 선택적으로 디스차지한다.
선택 신호(SB)가 논리 하이 레벨이면 선택 트랜지스터(T2)가 턴온되므로 논리부의 논리 연산 결과에 관계없이 제1 노드(N1) 및 제2 노드(N2) 사이에 전도 경로가 형성된다. 이 경우, 디스차지 트랜지스터(T3)가 활성화된 조건부 펄스 신호(CPLS)에 응답하여 턴온되면 제1 노드(N1)가 접지 전압에 연결되어 제1 노드(N1)는 논리 로우 레벨로 디스차지된다. 반면에 선택 신호(SB)가 논리 로우 레벨이면 선택 트랜지스터(T2)가 턴오프되므로 논리부의 논리 연산 결과에 따라 제1 노드(N1) 및 제2 노드(N2) 사이에 도전 경로가 선택적으로 형성된다. 이 경우, 디스차지 트랜지스터(T3)가 활성화된 조건부 펄스 신호(CPLS)에 응답하여 턴온되더라도, 제1 노드(N1)는 논리부(410)의 논리 연산 결과에 따라 선택적으로 논리 로우 레벨로 디스차지되거나, 프리차지된 논리 하이 레벨을 유지한다.
래치 회로(600a)는 출력과 입력이 상호 접속된 제 1 인버터(610) 및 제 2 인버터(620)로 구현될 수 있다. 래치 입력 신호(LI)가 인가되는 래치 노드(N3)에는 제 1 인버터(610)의 출력과 제 2 인버터(620)의 입력이 결합되고 반전 래치 노드(N4)에는 제 1 인버터(610)의 입력과 제 2 인버터(620)의 출력이 결합된다. 도 7에 도시된 바와 같이, 멀티플렉싱 논리 회로(400a)의 제1 노드(N1)는 래치 노드(N3)와 실질적으로 동일한 노드일 수 있다. 제3 인버터(630)는 래치 노드(N3)의 신호를 반전하여 출력 신호(LO)를 발생한다. 제 3 인버터(630)는 래치 노드(N3)의 신호를 반전할 뿐만 아니라 증폭하여 출력하는 버퍼(buffer) 또는 구동기(driver)로서의 역할을 수행할 수 있다. 실시예에 따라서, 제3 인버터(630)는 생략될 수 있으며, 반전 래치 노드(N4)를 통하여 출력 신호(Q)가 제공될 수도 있다. 도 7의 래치 회로(600a)에서, 제1 인버터(610)는 클록 신호(CK) 및 조건부 펄스 신호(CPLS)에 응답하여 동작하는 3-상태 인버터(tri-state inverter)로 구현될 수 있다.
도 8은 도 7의 래치 회로에 포함된 3-상태 인버터의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 3-상태 인버터(610)는 전원 전압(VDD)과 접지 전압 사이에 직렬 연결된 제 1 PMOS 트랜지스터(PT21), 제 2 PMOS 트랜지스터(PT22), 제 1 NMOS 트랜지스터(NT21) 및 제 2 NMOS 트랜지스터(NT22)를 포함하여 구현될 수 있다.
제 1 PMOS 트랜지스터(PT21) 및 제 1 NMOS 트랜지스터(NT21)의 게이트들은 반전 래치 노드(N4)에 결합되고, 3-상태 인버터(610)의 출력은 래치 노드(N3)에 결합된다. 제 2 PMOS 트랜지스터(PT22)의 게이트에는 조건부 펄스 신호(CPLS)가 인가되고 제 2 NMOS 트랜지스터(NT22)의 게이트에는 클록 신호(CK)가 인가된다.
클록 신호(CK)가 논리 로우 레벨인 프리차지 구간에서는 제1 NMOS 트랜지스터(NT21)가 턴오프되어 제1 노드(N1), 즉 래치 노드(N3)의 전압이 제1 인버터(610)에 의해 디스차지되는 것을 방지할 수 있다. 한편, 조건부 펄스 신호(CPLS)에 포함된 포지티브 펄스에 의해서 제2 PMOS 트랜지스터(PT22)가 일시적으로 턴오프된다. 이와 같이, 디스차지 동작시 제1 인버터(610)의 출력을 포지티브 펄스에 의해서 일시적으로 차단함으로써, 래치 노드(N3)가 멀티플렉싱 논리 회로(400a)에 의해서 신속히 디스차지될 수 있도록 한다.
도 9는 도 6의 플립-플롭 회로의 다른 예를 나타내는 회로도이다.
도 9를 참조하면, 플립-플롭 회로(20b)는 제어 회로(200b), 멀티플렉싱 논리 회로(400b) 및 래치 회로(600b)를 포함한다.
도 9의 플립-플롭 회로(20b)는 도 7의 플립-플롭 회로(20a)와 유사한 구성이므로 중복된 설명은 생략한다. 다만, 도 7의 플립-플롭 회로(20a)에서는 제1 입력 신호(IN1)가 외부에서 제공되는 신호이지만, 도 9의 플립-플롭 회로(20b)에서는 래치 회로(600b)로부터의 피드백 신호(FD)가 제1 입력 신호(IN1)로서 제공된다. 피드 백 신호(FD)는 반전 래치 노드(N4)에 결합된 인버터(640)를 통하여 제공될 수 있다.
선택 신호(SB)가 논리 로우 레벨일 때에는, 도 7의 플립-플롭 회로(20a)와 마찬가지로 도 9의 플립-플롭 회로(20b)는 논리부(400b)의 논리 연산 결과를 샘플링 또는 평가(evaluation)하여 출력한다. 그러나 선택 신호(SB)가 논리 하이 레벨일 때에는, 도 7의 플립-플롭 회로(20a)가 제1 입력 신호(IN1)에 상응하는 출력 신호(LO)를 발생하는 것과는 다르게, 플립-플롭 회로(20b)는 비활성화된다. 여기서 플립-플롭 회로(20b)가 비활성화된다는 것의 의미는 다음과 같다. 선택 신호(SB)가 논리 하이 레벨이고 출력 신호(LO)가 논리 하이 레벨인 경우 각 클록 사이클의 프리차지 동작과 디스차지 동작에 의해 논리 하이 레벨과 논리 하이 레벨을 반복하게 되고, 선택 신호(SB)가 논리 하이 레벨이고 출력 신호(LO)가 논리 로우 레벨인 경우 프리차지 상태(즉, 논리 하이 레벨)가 지속되므로, 결과적으로 출력 신호(LO)는 항상 논리 로우 레벨이 된다. 도 9에 도시된 것과 같은 플립-플롭 회로(20b)는 스태틱 로직에서 플립-플롭이 클록-게이팅된 경우 이를 다이내믹 회로로 변경할 때 유용하게 이용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 파이프라인 회로를 나타내는 블록도이다.
도 10을 참조하면, 파이프라인 회로(30)는 전단의 출력 신호를 수신하도록 순차적으로 연결된 복수의 다이내믹 회로들(10a, 10b, ..., 10n)을 포함한다. 각 다이내믹 회로는, 도 1 내지 도9를 참조하여 설명한 바와 같이, 제어 회로(200) 및 멀티플렉싱 논리 회로(400)를 포함하여 구현될 수 있고, 래치 회로(600)를 더 포함할 수도 있다. 제어 회로(200)는 제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생한다. 멀티플렉싱 논리 회로(400)는 복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 출력 신호를 발생한다. 각 단의 다이내믹 회로가 수신하는 상기 제2 입력 신호들에는 전단의 출력 신호가 포함된다. 예를 들어, 제2 다이내믹 회로(10b)가 수신하는 제2 입력 신호들에는 전단의 출력 신호(OUT1)가 포함될 수 있고, 제2 다이내믹 회로(10b)는 전단의 출력 신호(OUT1)를 포함하는 제2 입력 신호들을 논리 연산한 결과에 상응하는 출력 신호(OUT2)를 출력한다. 이와 같은 도미노(domino) 방식으로 논리 연산된 최종 결과는 마지막 단의 다이내믹 회로(10n)의 출력 신호(OUTn)로서 제공된다. 예를 들어, 각 다이내믹 회로(10a, 10b, ..., 10n)에서 논리 연산 결과를 평가(evaluation)하기 위한 타이밍을 제어하는 조건부 펄스 신호는 전단의 출력 신호가 후단의 논리 연산에 반영될 수 있도록 조건부 펄스 신호의 펄스의 발생 시점이 후단으로 갈수록 순차적으로 지연되도록 구현될 수 있다.
전술한 바와 같이, 각 다이내믹 회로(10a, 10b, ..., 10n)는 제1 입력 신호를 출력하거나 제2 입력 신호들의 논리 연산 결과를 출력하는 멀티플렉싱 기능을 가지면서도 고속 동작이 가능하다. 따라서 종래의 파이프라인 회로보다도 더 많은 개수의 다이내믹 회로들을 순차적으로 연결하는 것이 가능하고 하나의 클록 사이클 내에 순차적으로 수행되는 복수의 논리 연산들에 대한 결과를 출력할 수 있다.
본 발명은 고속 동작 및 멀티플렉싱 기능이 동시에 요구되는 다이내믹 회로, 이를 포함하는 다양한 회로 및 시스템에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 다이내믹 회로를 나타내는 블록도이다.
도 2는 도 1의 다이내믹 회로에 포함된 제어 회로를 나타내는 회로도이다.
도 3은 도 2의 제어 회로의 동작을 나타내는 타이밍도이다.
도 4는 도 1의 다이내믹 회로에 포함된 멀티플렉싱 논리 회로를 나타내는 회로도이다.
도 5는 도 4의 멀티플렉싱 논리 회로에 포함된 논리부의 일 예를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 플립-플롭 회로를 나타내는 블록도이다.
도 7은 도 6의 플립-플롭 회로의 일 예를 나타내는 회로도이다.
도 8은 도 7의 래치 회로에 포함된 3-상태 인버터의 일 예를 나타내는 회로도이다.
도 9는 도 6의 플립-플롭 회로의 다른 예를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 파이프라인 회로를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 다이내믹 회로 20: 플립-플롭 회로
30: 파이프라인 회로 200: 제어 회로
400: 멀티플렉싱 논리 회로 600: 래치 회로
230: 펄스 발생기 232: 지연부
410: 논리부 T1: 프리차지 트랜지스터
T2: 선택 트랜지스터 T3: 디스차지 트랜지스터
CK: 클록 신호 SB: 선택 신호
IN1: 제1 입력 신호 IN2: 제2 입력 신호
PCTRL: 펄스 제어 신호 CPLS: 조건부 펄스 신호

Claims (10)

  1. 제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생하는 제어 회로; 및
    복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 출력 신호를 발생하는 멀티플렉싱 논리 회로를 포함하는 다이내믹 회로.
  2. 제1 항에 있어서, 상기 제어 회로는,
    상기 선택 신호가 제1 논리 레벨일 때에는 상기 제1 입력 신호의 논리 레벨에 관계없이 상기 조건부 펄스 신호를 활성화하고,
    상기 선택 신호가 제2 논리 레벨일 때에는 상기 제1 입력 신호의 논리 레벨에 따라 선택적으로 상기 조건부 펄스 신호를 활성화하거나 비활성화는 것을 특징으로 하는 다이내믹 회로.
  3. 제1 항에 있어서, 상기 제어 회로는,
    상기 제1 입력 신호 및 상기 선택 신호를 논리 연산하여 펄스 제어 신호를 발생하는 논리 소자; 및
    상기 펄스 제어 신호에 응답하여 상기 조건부 펄스 신호를 발생하는 펄스 발생기를 포함하는 것을 특징으로 하는 다이내믹 회로.
  4. 제1 항에 있어서, 상기 멀티플렉싱 논리 회로는,
    전원 전압 및 제1 노드 사이에 결합되고 클록 신호를 수신하는 프리차지 트랜지스터;
    접지 전압 및 제2 노드 사이에 결합되고 상기 조건부 펄스 신호를 수신하는 디스차지 트랜지스터;
    상기 제1 노드 및 상기 제2 노드 사이에 결합되고 상기 선택 신호를 수신하는 선택 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드 사이에 상기 선택 트랜지스터와 병렬로 결합되고 상기 제2 입력 신호들을 수신하여 논리 연산을 수행하는 논리부를 포함하는 것을 특징으로 하는 다이내믹 회로.
  5. 제4 항에 있어서,
    상기 선택 신호에 응답하여 상기 선택 트랜지스터가 턴온되는 경우, 상기 논리부는 비활성화되는 것을 특징으로 하는 다이내믹 회로.
  6. 제4 항에 있어서,
    상기 프리차지 트랜지스터는 상기 클록 신호의 제1 구간에서 상기 제1 노드 를 프리차지하고,
    상기 디스차지 트랜지스터는 상기 클록 신호의 제2 구간에서 상기 조건부 펄스 신호에 응답하여 상기 제1 노드를 선택적으로 디스차지하는 것을 특징으로 하는 다이내믹 회로.
  7. 제4 항에 있어서, 상기 논리부는,
    상기 제2 입력 신호들을 각각 수신하고 상기 제1 노드와 상기 제2 노드 사이에 캐스코드(cascode) 결합된 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 다이내믹 회로.
  8. 제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생하는 제어 회로;
    복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 래치 입력 신호를 발생하는 멀티플렉싱 논리 회로; 및
    상기 래치 입력 신호를 래치하여 출력 신호를 발생하는 래치 회로를 포함하는 플립-플롭 회로.
  9. 제8 항에 있어서,
    상기 래치 회로의 출력이 피드백되어 상기 제1 입력 신호로서 제공되는 것을 특징으로 하는 플립-플롭 회로.
  10. 전단의 출력 신호를 수신하도록 순차적으로 연결된 복수의 다이내믹 회로들을 포함하고,
    상기 다이내믹 회로는,
    제1 입력 신호 및 선택 신호에 응답하여, 상기 제1 입력 신호 및 상기 선택 신호의 논리 레벨에 따라 선택적으로 활성화되는 조건부 펄스 신호를 발생하는 제어 회로; 및
    복수의 제2 입력 신호들, 상기 선택 신호 및 상기 조건부 펄스 신호에 응답하여, 상기 제2 입력 신호들을 논리 연산한 결과에 상응하거나 또는 상기 제1 입력 신호에 상응하는 출력 신호를 발생하는 멀티플렉싱 논리 회로를 포함하는 파이프라인 회로.
KR1020090053304A 2009-06-16 2009-06-16 멀티플렉싱 기능을 갖는 다이내믹 회로, 이를 포함하는 플립-플롭 회로 및 파이프라인 회로 KR20100134935A (ko)

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