KR20200029382A - 타이밍 이벤트를 검출하는 순차 회로 및 타이밍 이벤트 검출 방법 - Google Patents

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Abstract

타이밍 이벤트 검출을 갖는 순차 회로가 개시된다. 2상 위상 클록 신호의 제2 클록 위상 동안 출력을 어서트하는 입력을 갖는다. 타이밍 이벤트 검출기는, 제1 클록 위상 동안 어서트되지 않지만, 제2 클록 위상 동안 순차 소자 입력에서 천이가 발생한 경우 타이밍 이벤트 신호를 어서트하기 위해 순차 소자 입력에 커플링된다.

Description

타이밍 이벤트를 검출하는 순차 회로 및 타이밍 이벤트 검출 방법
본 발명은 일반적으로 디지털 프로세서 회로와 같은 전자 장치의 에너지 소비를 제어하는 것에 관한 것이다. 특히, 본 발명은 전자 장치 내의 타이밍 이벤트를 검출하는 것에 관한 것이다.
종래의 디지털 디자인 흐름 내에서 조합 로직 타이밍 조건은 로직 합성 동안에 결정되기 때문에 거의 변화하지 않는다. 합성으로 인한 회로는 런타임 동안 회로 작동을 보장하기 위해 최악의 경우의 작동 조건을 충족시켜야 한다. 다시 말해, 합성 동안에 생성되는 타이밍 제한은 최악의 경우를 생각한 지연 조건을 충족시켜야만 한다. 이러한 최악의 조건의 타이밍 제한은 일반적으로 오버 디자인을 야기한다. 오버 디자인은 시스템의 전력 소비 및 면적을 증가시킨다. 임계 전압 또는 그 근처에서의 종래의 디지털 디자인 흐름은, 이러한 전압 영역 내에서 글로벌 및 로컬 프로세스 변동에 대한 민감도가 가장 크기 때문에 특히 오버 디자인이 요구된다.
타이밍 이벤트 검출 시스템이 장착된 디지털 디자인 흐름은 최악의 경우에 관한 디자인 제한이 필요하지 않다. 타이밍 이벤트 검출 시스템은 조합 로직으로부터 데이터가 늦게 도착하는 것을 허용할 수 있다. 타이밍 이벤트 검출 시스템 내의 타이밍 이벤트 검출기(TED) 회로는, 상기 시스템이 늦게 도착하는 데이터를 허용하고 이벤트로부터 복구하기 위해 반응할 수 있게 한다.
TED 동작의 예가 도 1A 및 도 1B에 개념적으로 도시된다. (각각 입력 데이터 신호(D1, D2), 타이밍 이벤트 신호(TE1, TE2), 및 출력 신호(Q1, Q2)를 갖는) 2개의 TED 회로(101, 103) 사이의 로직 스테이지(102)가 도 1A에 도시된다. 제2 TED 회로(103)의 신호는 도 1B에 도시된다. 도 1B에서 알 수 있듯이, 데이터(D2)의 제1 천이는 일찍 도착하여 타이밍 이벤트 신호(TE2)를 트리거하지 않는 반면에, 데이터(D2)의 제2 천이는 늦게 도착하여 타이밍 이벤트 신호(TE2)를 트리거 한다. 예를 들어, 타이밍 이벤트 신호(TE2)는 최신 프로세서에서 명령 재생을 트리거하거나 클록(CLK) 신호의 주기를 연장하는데 사용될 수 있다.
타이밍 이벤트 검출을 위한 종래의 TED 회로의 일례가 도 2에 도시된다. 여기서, 종래의 래치(202)의 데이터(D) 및 클록(CLK) 입력은, (포지티브 에지 트리거 래치의 경우) 클록 하이 주기에서 데이터(D)가 천이될 때 타이밍 이벤트 신호(TE)를 생성하는 천이 검출기(201)에 연결된다. 지연 라인(203) 및 XOR(배타적 OR) 게이트(204)에 의해 형성되는 펄스 발생기는, 데이터(D)가 로우에서 하이로 또는 하이에서 로우로 천이될 때 펄스 신호(A)를 생성한다. 펄스 신호(A)는 동적 로직 게이트(PMOS(p-채널 금속 산화물 반도체) 트랜지스터(P1) 및 NMOS(n-채널 금속 산화물 반도체) 트랜지스터(N1, N2)를 포함하고, 드라이버(205)는 지연을 제공하여 키퍼 회로(206)에 입력 노드로서 작용)를 접지(ground)로 구동하고, 결과적으로, 타임 이벤트 신호(즉, TE가 로우에서 하이로 천이)를 발생시킨다.
종래의 TED 회로는, 일반적으로 낮은 공급 전압에서(예를 들어, 임계치 또는 그 근처에서) 및/또는 현대의 딥 서브 미크론 상보성 금속 산화물 반도체(CMOS) 회로에서 동작할 때, 신뢰성이 낮고 면적 측면에서 비용이 많이 든다. 예를 들어, 동적 로직 게이트는 부가 영역 오버헤드가 있어서 노이즈 및 누설 전류에 영향을 받기 쉽다. 종래의 TED 회로의 다른 단점은 펄스 신호(A)를 요구하는 것이다. 또한, 펄스 신호(A)의 생성은, 펄스 신호(A)가 지연 라인(203)에 대한 국부 변화의 영향에 매우 민감하기 때문에 면적 측면에서 비용이 많이 든다. 펄스 신호(A)가 변동 하에서 TE를 생성하는데 충분히 넓도록 보장하기 위해, 지연 라인(203)에 넓은 면적이 요구된다. 그러나, 펄스 신호(A)가 너무 넓은 경우, 시스템의 성능은 제한되고, 즉, 동작 속도가 감소한다.
따라서, 펄스 발생기, 지연 체인, 또는 동적 로직 게이트를 필요로 하지 않는 새로운 접근이 필요하다.
순차 회로의 일 실시 양태는 2상 클록 신호의 제2 클록 위상 동안 출럭에 어서트(assert)되는 입력 신호를 갖는 순차 소자를 포함한다. 상기 순차 회로는 순차 회로의 입력 신호에 커플링된 타이밍 이벤트 검출기를 더 포함한다. 타이밍 이벤트 검출기는, 제2 클록 위상 동안 순차 소자의 입력 신호에서 발생하는 천이에 응답하여 이벤트 신호를 어서트하도록 구성된다. 타이밍 이벤트 검출기는, 2상 클록 신호의 제1 클록 위상 동안 이벤트 신호를 어서트하는 것을 억제하도록 추가로 구성된다.
여기서, "클록 위상"이라는 용어는 클록 신호의 듀티 사이클부를 나타낸다. 따라서, 제1 클록 위상은 클록 신호의 제1 듀티 사이클부를 나타내고, 제2 클록 위상은 클록 신호의 제2 듀티 사이클부를 나타낸다.
일 실시 양태에서, 대안적으로 또는 전술한 실시 양태에 추가하여, 타이밍 이벤트 검출기는, 클록 에지에서 입력 데이터의 차동 값을 설정하도록 구성된 클록 비교기를 포함한다.
일 실시 양태에서, 대안적으로 또는 전술한 실시 양태에 추가하여, 타이밍 이벤트 검출기는 디지털 로직 블록을 더 포함하고, 클록 비교기는 타이밍 이벤트 검출을 허용하기 위해 디지털 로직 블록을 설정하도록 추가로 구성된다.
타이밍 이벤트 검출하는 방법의 일 실시 양태는:
클록 신호가 제1 클록 위상으로부터 제2 클록 위상으로 천이하는지를 결정하는 단계;
제1 클록 위상으로부터 제2 클록 위상으로 천이되는 것으로 결정된 클록 신호에 응답하여:
입력 데이터에 기초하여 클록 비교기의 차동 상태를 설정하는 단계;
클록 신호가 제1 클록 위상으로부터 제2 클록 위상으로 천이할 때, 클록 비교기의 천이 상태가 저장되도록 디지털 로직 블록으로부터 클록 비교기로 피드백을 설정하는 단계;
클록 신호가 제2 클록 위상에 있는지를 결정하는 단계;
제2 클록 위상에 존재하는 것으로 결정된 클록 신호에 응답하여:
클록 신호가 제2 클록 위상에 있는 동안 데이터 신호가 제1 상태에서 제2 상태로 또는 제2 상태에서 제1 상태로 천이하는지를 결정하는 단계;
클록 신호가 제2 클록 단계에 있는 동안 제1 상태에서 제2 상태로 또는 제2 상태에서 제1 상태로 천이되는 것으로 결정된 클록 신호에 응답하여:
타이밍 이벤트를 플래그(flag)하는 단계;를 포함한다.
일 실시 양태에서, 클록 신호의 제1 클록 위상은 로우에 대응하고 클록 신호의 제2 클록 위상은 하이에 대응하며, 데이터 신호의 제1 상태는 로우에 대응하고 클록 신호의 제2 상태는 하이에 대응한다. 다른 실시 양태에서, 클록 신호의 제1 클록 위상은 하이에 대응하고 클록 신호의 제2 클록 위상은 로우에 대응하며, 데이터 신호의 제1 상태는 하이에 대응하고 데이터 신호의 제2 신호는 로우에 대응한다.
본 발명은 지연 체인, 펄스 발생기 또는 종래의 래치를 요구하지 않고 디지털 로직 블록 내에서 타이밍 이벤트를 검출할 수 있다. 따라서, 본 발명은 단축된 디자인 타임, 타이밍 이벤트 검출에서의 향상된 견고성, 및 낮은 공급 전압 구현과 딥 서브 미크론 CMOS 구현에 대한 향상된 적응성을 허용한다.
본 발명의 추가적인 이해를 제공하고 본 명세서의 일부분을 구성하기 위해 포함된 첨부 도면은 본 발명의 실시 양태를 도시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는데 도움을 준다. 도면에서:
도 1A는 2개의 TED 회로 사이의 종래 기술의 로직 스테이지를 도시한 다이어그램이다;
도 1B는 타이밍 이벤트 검출기의 개념을 도시하는 타이밍 다이어그램이다;
도 2는 종래 기술의 타이밍 오류 검출 회로의 개략도이다;
도 3은 예시적인 실시 양태에 따른 타이밍 이벤트 검출기를 갖는 순차 로직 소자의 개략도이다;
도 4는 도 3A의 타이밍 이벤트 검출기를 갖는 순차 로직 소자의 예시적인 흐름도이다;
도 5A는 예시적인 실시 양태에 따른 타이밍 이벤트 검출기를 갖는 순차 로직 소자의 개략도이다;
도 5B는 도 5A의 타이밍 이벤트 검출기를 갖는 순차 로직 소자의 타이밍 다이어그램이다.
첨부된 도면에서 동일한 부분을 나타내기 위해 동일한 참조 번호가 사용된다.
본 발명의 실시 양태에 대한 설명이 이제 상세하게 이루어질 것이며, 그 예들이 첨부된 도면에서 도시된다. 첨부된 도면과 관련하여 이하에서 제공된 상세한 설명은 본 발명의 실시 예를 설명하고자 한 것이며, 본 발명의 실시 예가 구성되거나 활용될 수 있는 유일한 형태를 나타내도록 의도된 것은 아니다. 상기 설명은 실시 예의 기능과, 실시 예를 구성하고 작동시키기 위한 순서를 서술하기 위한 것이다. 그러나, 동일하거나 동등한 기능 및 순서는 다른 실시 예에 의해 달성될 수 있다.
도 3A는 예시적인 일 실시 양태에 따른 타이밍 이벤트 검출기를 갖는 순차 로직 소자(300)를 도시한다. 예를 들어, 이러한 회로(300)는 파이프라인 로직의 중요한 경로에서 종래의 마스터 슬레이브 플립플롭(master-slave flip-flop) 및/또는 래치 기반 회로를 대체하기 위하여 사용될 수 있다. 도 3의 순차 논리 소자(300)는 데이터 래치(301) 및 타이밍 이벤트 검출기(302)를 포함한다. 예를 들어, 상기 타이밍 이벤트 검출기(302)는 성능을 향상시키고, 수율을 향상시키고, 전력 소비는 줄이는데 사용될 수 있다.
상기 타이밍 이벤트 검출기(302)는 클록 비교기(303) 및 로직 게이트(304)를 포함한다. 상기 클록 비교기(303)의 차동 상태(differential state)는 클록(CLK)이 로우에서 하이(LH)로 천이될 때의 입력 데이터(D)의 값에 기초하여 설정된다. 로직 게이트(304)는 클록 비교기(303)의 차동 상태를 모니터링한다. 클록(CLK)이 LH로부터 상승하고, 클록 비교기의 차동 상태가 정상 상태(steady-state)에 도달 한 후, 논리 게이트(304)는 클록(CLK)이 하이에서 로우(HL)로 천이될 때까지 클록 비교기(303)의 차동 상태를 유지하기 위해 피드백 경로(305)에 로직 하이를 적용한다. 클록(CLK)이 하이일 때, LH 또는 HL로부터 입력(D)의 임의의 천이가 타이밍 이벤트(TE)를 트리거한다.
상기 타이밍 이벤트 검출기(302)는 펄스 생성기, 지연 체인, 또는 동적 로직 게이트에 대한 종래 기술의 필요성을 제거한다. 따라서, 상기 타이밍 이벤트 검출기(302)는 예를 들어 최신 팁 서브 미크론 CMOS 회로 및 낮은 공급 전압에서 유리하다.
도 4는 타이밍 이벤트를 검출하는 방법(400)의 예시적인 흐름도이다. 도 4에 도시된 방법(400)에서, 타이밍 이벤트는 클록(CLK) 신호가 하이일 때만 검출된다. 도시되지는 않았지만, 상기 시스템은, 클록(CLK)이 로우일 때만, 도 3의 래치(301) 및 타이밍 이벤트 검출기(302)의 클록(CLK) 입력에 인버터를 추가함으로써 타이밍 이벤트를 발생시키도록 설계될 수 있다.
401 단계에서, 클록(CLK) 신호가 로우에서 하이로 천이되는지 여부가 결정된다. 그렇다면, 방법은 402 단계를 진행한다. 그렇지 않다면, 방법은 401 단계에 머무른다.
402 단계에서, 클록 비교기의 차동 상태는 데이터 신호(D), 데이터 신호(D)의 역변환 값(inverted version), 및 클록(CLK) 신호를 사용하여 설정된다.
403 단계에서, 입력 신호(D) 내에서 추가 변경이 클록 비교기의 차동 상태를 변경하지 않도록 디지털 로직 게이트의 블록으로부터 클록 비교기로의 피드백이 설정된다.
404 단계에서, 클록(CLK) 신호가 하이인지 여부가 결정된다. 그렇다면, 상기 방법은 405 단계로 진행한다. 그렇지 않다면, 방법은 401 단계로 되돌아 간다.
405 단계에서, 클록(CLK)이 하이일 때, 데이터 신호(D)가 LH에서 HL로 천이되는지 여부가 결정된다. 그렇다면, 방법은 406 단계로 진행한다. 그렇지 않다면, 방법은 404 단계로 되돌아 간다.
406 단계에서, 타이밍 이벤트는, 클록(CLK) 타임이 하이인 동안 데이터(D)가 LH 또는 HL로부터 천이되었다는 결정, 즉, 406 단계에서 기록된 상태와 다른 상태로 데이터(D)가 전환되었다는 결정에 응답하여 플래그된다. 마지막으로, 상기 방법은 401 단계로 돌아갈 수 있다.
도 5A는 예시적인 일 실시 양태에 따른 타이밍 이벤트 검출기를 갖는 순차 로직 소자(500)의 다른 개략도이다. 도 5A의 순차 로직 소자(500)는 타이밍 이벤트 검출기(502) 및 순차 소차(501)를 포함한다. 상기 타이밍 이벤트 검출기(502)는 클록 비교기(503) 및 디지털 로직 블록(504)을 포함한다. 디지털 로직 블록(504)은 클록 비교기(503)의 차동 상태를 모니터하고, 필요할 때, 입력 데이터(D)는 타이밍 이벤트(TE)를 트리거한다. 클록(CLK)이 하이이고, 데이터(D)가 LH 또는 HL로 천이할 때, 타이밍 이벤트는 트리거된다(즉, TE가 로우에서 하이로 천이됨).
클록(CLK)이 LH로부터 천이될 때, 클록 비교기(503)의 차동 상태는 입력 데이터(D)의 값으로부터 결정된다. 클록(CLK)이 로우일 때, NMOS 트렌지스터(M3, M4)가 OFF이고 PMOS 트렌지시터(M5, M6)가 클록 비교기(503)의 2개의 출력(VC1, VC2)을 로직 하이로 구동하기 때문에, 클록 비교기(503)는 비활성화이고, 그 차동 상태를 변경할 수 없다. 입력 데이터 신호(D)의 역변환 값(여기서 Dn으로 표시된)은 클록 비교기(503) 내의 차동 구조의 동작을 보조한다. 클록(CLK)이 LH로부터 천이될 때, 입력(D, Dn)은 출력(VC1, VC2)을 결정한다. 예를 들어, 입력(D)이 하이이고, 따라서, 입력(Dn)이 로우인 경우, 클록(CLK)이 LH로부터 상승함에 따라, 출력(VC2)은 로직 로우(0V)로 구동되고, 출력(VC1)은 로직 하이(양의 공급 전압, VDD)로 구동된다. 클록 비교기(503) 내에 NMOS 트렌지시터(MX, MY, MZ)에 의해 형성되는 풀다운(pull-down) 네트워크는, 클록(CLK)이 LH로부터 상승할 때는 활성화되지 않는다. 풀다운 네트워크(MX, MY, MZ)는 출력(VC1, VC2)이 정상 상태에 도달한 후에만 활성화된다.
디지털 로직 게이트 블록(504) 내의 로직 게이트(XOR1)는 클록 비교기(503) 내의 출력(VC1, VC2)을 모니터한다. 클록(CLK)이 LH로부터 상승한 후, 클록 비교기의 차동 출력(VC1, VC2)은 정상 상태에 도달하고, 로직 게이트(XOR1)는 노드(COMPs)에서 로직 하이를 트리거한다. 노드(COMPs)에서 로직 하이는, 클록 비교기(503) 내의 풀다운 네트워크(MX, MY, MZ)를 활성화하기 위한 피드백(505)으로 적용된다. 로우-하이로부터의 노드(COMPs) 천이로 인한 풀다운 네트워크의 활성화는, 클록(CLK) 타임이 하이인 동안 출력(VC1, VC2)의 상태가 입력(D)의 값에 독립적이도록 보장한다. 풀다운 네트워크(MX, MY, MZ)의 풀다운 강도는, 클록(CLK) 타임이 하이일 동안 출력(VC1, VC2)의 상태가 입력(D)의 천이에 의해 영향받지 않는 것을 보장하기 위해 트랜지스터(M2, M1)의 풀다운 강도보다 크다.
노드(COMPs)가 하이이면, 클록 비교기(503)는 클록(CLK) 타임이 하이인 동안 출력(VC1, VC2)의 상태를 변경할 수 없다. 출력(VC2)은 라이징(rising) 클록(CLK) 에지에서 입력(D) 값의 로직 보완(complement)이다. 따라서, 입력(D)이 클록(CLK) 타임이 하이인 동안 LH 또는 HL로부터 천이하는 경우, 로직 게이트(XNOR1)는 LH로부터 천이한다. 노드(COMPs)가 하이이기 때문에, 로직 게이트(AND1)는 로직 하이를 출력하고 타이밍 이벤트가 플래그되고, 즉, 타이밍 이벤트(TE) 노드는 로우에서 하이로 간다. 모든 다른 조건에서, TE는 로우이다.
클록 비교기(503) 및 디지털 로직(504)의 대안적인 구현은 동일한 기능을 제공한다. 예를 들어, 클록 비교기(503)는 라이징 클록 에지에서 활성화되는 1개 더 적은 트랜지스터를 사용할 수 있다. 일 실시 양태에서, 트랜지스터(M3, M4)는 제거되고 (클록(CLK) 입력 신호를 갖는) 단일 트랜지스터로 대체될 수 있다. 클록(CLK) 입력 신호를 갖는 단일 트랜지스터는, 트랜지스터(M1, M2)의 소스에 연결되는 새로운 노드와 접지 사이에 추가될 수 있다.
또한, 상기 디지털 로직(504)은 변경될 수 있고, 여전히 동일한 기능을 생성할 수 있다. 예를 들어, 로직 게이트(XNOR1)는 2-입력 멀티플렉서(MUX)로 대체될 수 있다. 멀티플렉서(MUX)의 출력은 2-입력 로직 게이트(AND1)에 공급될 수 있다. 멀티플렉서(MUX)의 제어 신호는 (VC1)일 수 있고, 멀티플렉서(MUX)로의 제로 입력은 데이터(D)일 수 있고, 1개의 입력은 Dn일 수 있다. 출력(VC1)은, 클록(CLK)이 로우로부터 하이로 천이되고 클록 비교기(503)의 출력이 안정화된 후(즉, COMPs가 하이로 트리거 되고) 데이터(D)와 논리적으로 등가이다. 예를 들어, 클록(CLK)이 로우에서 하이로 천이될 때 데이터(D)가 하이라면, 클록(CLK)이 하이인 동안 출력(VC1)은 하이이다. 따라서, 출력(VC1)이 멀티플렉서(MUX)의 1개의 입력 또는 Dn을 통과시킨다. 클록(CLK) 타임이 하이인 동안, 데이터(D)가 천이하지 않는 경우, Dn은 로우로 유지되고 멀티플렉서(MUX)의 출력은 로우가 된다. 클록(CLK) 타임이 하이인 동안, 데이터(D)가 하이에서 로우로 천이하는 경우, Dn은 로우에서 하이로 천이하고, 멀티플렉서(MUX)는 하이를 출력한다. 결과적으로, 로직 게이트(AND1)는 두개의 입력 모두 하이이기 때문에 타이밍 이벤트(TE)를 트리거한다.
도 5B는 예시적인 일 실시 양태에 따른 도 5A의 회로의 동작을 더 상세히 도시한 타이밍 다이어그램이다. 다이어그램(550)에서 도시된 바와 같이, 클록 신호(CLK)의 라이징 에지(강조된 부분)에서, VC1 또는 VC2는 입력 데이터 신호(D)의 값에 따라 로우로 구동된다. 결과적으로, 노드(COMPs)는, VC1 및 VC2가 안정화 되면 하이로 구동된다. 다이어그램(560)에서 도시된 바와 같이, 클록(CLK) 신호가 하이일 때(강조된 부분), 입력 신호(D)의 임의의 천이는 로직 게이트(XNOR1)가 로우에서 하이로 천이하게 한다. 노드(COMPs)는 이미 하이로 설정(즉, 라이징 클록(CLK) 에지 이후에)되기 때문에, 로직 게이트(AND1)는 2개의 하이 신호를 갖는다. 따라서, 타이밍 이벤트(TE) 노드는 로우에서 하이로 천이된다. 본 명세서에서, 이를 타이밍 이벤트 검출이라고 한다. 다이어그램(570)에서 도시된 바와 같이, 클록(CLK) 신호가 로우(강조된 부분)일 때, VC1 및 VC2는 모두 하이이고, 따라서, COMPs는 로우이다. 따라서, 로우에서 하이로 또는 하이에서 로우로의 입력 데이터 신호(D)의 천이는 로직 게이트(AND1)가 로우에서 하이로 천이하는 것을 초래하지 않는다(즉, 타이밍 이벤트가 플래그되지 않음).
전술한 실시 양태의 래치(301, 501)는 양(positive)의 에지 트리거 래치이지만, 임의 형태의 래치가(예를 들어, 음(negative)의 에지 트리거) 일반성의 손실 없이 사용될 수 있음을 이해해야 한다.
본 명세서에서 서술된 기능은, 하나 이상의 하드웨어 로직 구성 요소에 의해, 적어도 부분적으로 수행될 수 있다.
본 명세서에서 제공된 임의의 범위 또는 장치 값은 추구하는 효과를 잃지 않고 확장되거나 변경될 수 있다. 또한, 명시적으로 금지하지 않는 한, 임의의 실시 양태는 다른 실시 양태와 결합될 수 있다.
상기 주제는 구조적 특징 및/또는 작용에 특정한 언어로 서술되었지만, 첨부된 청구 범위에 규정된 주제는 전술한 특정의 특징 또는 작용에 한정되는 것은 아니라는 것을 이해하여야한다. 오히려, 전술한 특정의 특징 및 작용은 청구 범위를 구현하는 실시 예로서 개시되고, 다른 동등한 특징 및 작용은 청구 범위의 내에 속하는 것으로 파악되어야 한다.
전술한 이점 및 장점은 일 실시 양태 또는 여러 실시 양태에 관련될 수 있다는 것이 이해될 것이다. 상기 실시 양태는, 언급된 문제 중 일부 또는 전부를 해결하는 것 또는 언급된 이점 및 장점의 일부 또는 전부를 갖는 것들로 제한되지 않는다. 또한, '하나의' 항목에 대한 언급 사항은 그러한 항목들의 하나 이상에도 관련될 수 있음을 이해할 것이다.
본 명세서에 서술된 방법의 단계는 임의의 적합한 순서로, 또는 적절한 경우에는 동시에 실행될 수도 있다. 또한, 개별 블록은 본 명세서에서 서술된 주제의 기술적 사상 및 범위를 벗어남이 없이 일련의 방법으로부터 삭제될 수 있다. 전술한 임의의 실시 양태는, 추구하는 효과를 잃지 않으면서 추가의 실시 양태를 형성하기 위해 전술한 임의의 다른 실시 양태와 통합될 수 있다.
'포함하는'이라는 용어는 본 명세서에서 확인된 방법, 블록 또는 소자를 포함하는 것을 의미하는 것으로 사용되지만, 그러한 블록 또는 소자는 배타적인 목록을 구성하는 것은 아니며, 방법 또는 장치가 추가 블록 또는 소자를 포함할 수 있다는 것을 의미한다.
본 발명은 다수의 예시적인 실시 양태 및 실행예와 관련하여 설명되었지만, 본 발명은 이에 한정되지 않고, 청구항의 잠재적인 범위 내에 있는 다양한 수정 및 등가의 구성도 포함하고 있다.

Claims (4)

  1. 2상 클록 신호의 제2 클록 위상 동안 출력으로 어서트(assert)되는 입력 신호를 갖는 순차 소자(301, 501); 및
    상기 순차 소자(301, 501)의 상기 입력 신호에 커플링된 타이밍 이벤트 검출기(302, 502)로서, 상기 타이밍 이벤트 검출기(302, 502)는 상기 2상 클록 신호의 상기 제2 클록 위상 동안 상기 순차 소자(301, 501)의 입력 신호에서 발생하는 천이에 응답하여 이벤트 신호를 어서트하도록 구성되고 또한 상기 2상 클록 신호의 제1 클록 위상 동안 상기 이벤트 신호를 어서트하는 것을 억제하도록 구성되는 타이밍 이벤트 검출기(302, 502);를 포함하는,
    순차 회로(300, 500).
  2. 제1항에 있어서,
    상기 타이밍 이벤트 검출기(303, 502)는 클록 에지에서 상기 입력의 차동 값을 설정하도록 구성된 클록 비교기(303, 503)를 포함하는,
    순차 회로(300, 500).
  3. 제2항에 있어서,
    상기 타이밍 이벤트 검출기(302, 502)는 디지털 로직 블록(304, 504)를 더 포함하고, 상기 클록 비교기(303, 503)는 타이밍 이벤트 검출을 허용하기 위해 상기 디지털 로직 블록(304, 504)을 설정하도록 추가로 구성되는,
    순차 회로(300, 500).
  4. 클록 신호가 제1 클록 위상으로부터 제2 클록 위상으로 천이되는지 여부를 결정하는 단계(401);
    상기 제1 클록 위상으로부터 상기 제2 클록 위상으로 천이되는 것으로 결정된 상기 클록 신호에 응답하여:
    입력 데이터에 기초하여 클록 비교기의 차동 상태를 설정하는 단계(402);
    상기 클록 신호가 상기 제1 클록 위상으로부터 상기 제2 클록 위상으로 천이할 때, 상기 클록 비교기의 차동 상태가 저장되는 것을 허용하기 위해 디지털 로직 블록으로부터 상기 클록 비교기로 피드백을 설정하는 단계(403);
    상기 클록 신호가 상기 제2 클록 위상 내에 있는지 여부를 결정하는 단계(404);
    상기 제2 클록 위상 내에 있는 것으로 결정된 상기 클록 신호에 응답하여:
    상기 클록 신호가 제2 클록 위상 내에 있는 동안 제1 상태로부터 제2 상태로 또는 상기 제2 상태로부터 상기 제1 상태로 데이터 신호가 천이하는지 여부를 결정하는 단계(405); 및
    상기 클록 신호가 제2 클록 위상 내에 있는 동안 상기 제1 상태로부터 상기 제2 상태로 또는 상기 제2 상태로부터 상기 제1 상태로 천이되는 것으로 결정된 상기 클록 신호에 응답하여:
    타이밍 이벤트를 플래그(flag)하는 단계(406);를 포함하는 것을 특징으로 하는,
    타이밍 이벤트를 검출하는 방법(400).
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