JP2005304026A - 高速のフリップフロップ及びそれを利用した複合ゲート - Google Patents

高速のフリップフロップ及びそれを利用した複合ゲート Download PDF

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Abstract

【課題】高速のフリップフロップ及びそれを利用した複合ゲートを提供する。
【解決手段】第１ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのゲートは、入力データに連結され、第３ＮＭＯＳトランジスタのゲートは、クロックパルス信号に連結され、第１ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとの間の第１中間ノードは、第１ラッチによりそのロジックレベルがラッチされ、電源電圧と接地電圧との間に直列連結される第４ＰＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタを含むフリップフロップである。第４ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタのゲートは、第１中間ノードに連結され、第６ＮＭＯＳトランジスタのゲートは、クロックパルス信号に連結され、第４ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタとの間の第２中間ノードは、第２ラッチによりそのロジックレベルが維持される。
【選択図】図３

Description

本発明は、フリップフロップに係り、特に、高速のフリップフロップ及びそれを利用した複合ゲートに関する。
フリップフロップは、デジタル電子回路に使われる汎用データの保存素子である。フリップフロップは、デジタル回路の設計において重要な要素である。なぜならば、フリップフロップは、シーケンシャルで安定的なロジック設計を可能にするクロック動作保存素子であるためである。フリップフロップは、ロジックステートやパラメータまたはデジタル制御信号を保存する用途で使われる。
例えば、マイクロプロセッサは、典型的に多くのフリップフロップを含むが、高性能のマイクロプロセッサの動作に適合するように、フリップフロップは、フリップフロップのセットアップ、ホールド時間、クロック・ツー・出力時間を短縮して、最大のロジッククロッキング速度を提供することが要求される。また、フリップフロップは、データ・ツー・出力時間を短縮して、短いデータ応答時間を提供することも要求される。
図１は、従来のフリップフロップを説明する図である。これを参照すれば、フリップフロップ１００は、クロック信号ＣＫに応答して受信されるデータＤのロジックレベルによって、ノードＮ１２５信号及び出力信号ＱＮを発生させる。データＤは、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１１０のゲートに連結され、クロック信号ＣＫは、ＮＭＯＳトランジスタ１１２のゲートに連結され、クロック信号ＣＫを入力し、直列連結された３個のインバータ１０２、１０４、１０６の出力が、ＮＭＯＳトランジスタ１１４のゲートに連結される。トランジスタ１０８、１１０、１１２、１１４は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結される。
ＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１１０との間のノードＮ１０９は、電源電圧ＶＤＤに連結され、クロック信号ＣＫにゲーティングされるＰＭＯＳトランジスタ１１６、インバータ１０６の出力にゲーティングされるＰＭＯＳトランジスタ１２０、及びトランジスタ１１６、１２０と連結され、ノードＮ１２５にゲーティングされるＰＭＯＳトランジスタ１１８により、そのロジックレベルが維持される。ノードＮ１２５にゲーティングされるＮＭＯＳトランジスタ１２２は、ＮＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１２との間のノードＮ１１１及び接地電圧ＧＮＤ間に連結されて、ノードＮ１１１のロジックレベルを決定する。
電源電圧ＶＤＤと接地電圧ＶＳＳとの間に、ＰＭＯＳトランジスタ１２４と、ＮＭＯＳトランジスタ１２６、１２８、１３０とが直結連結され、トランジスタ１２４、１２６のゲートは、ノードＮ１０９に、トランジスタ１２８のゲートは、クロック信号ＣＫに、トランジスタ１３０のゲートは、インバータ１０６の出力にそれぞれ連結される。トランジスタ１２４とトランジスタ１２６との間のノードＮ１２５は、インバータ１４０を介して出力信号ＱＮとして発生する。そして、ノードＮ１２５は、インバータ１３８と連結され、インバータ１３８の出力に応答するＰＭＯＳトランジスタ１３２、ＮＭＯＳトランジスタ１３４、及びノードＮ１０９にゲーティングされるＮＭＯＳトランジスタ１３６により、そのロジックレベルが決定され、維持される。
このようなフリップフロップ１００の動作は、図２のタイミングダイヤグラムに示されている。図２を参照すれば、クロック信号ＣＫが順次に入力され、データＤがロジックローレベルからロジックハイレベルへ、再びロジックローレベルへ遷移されつつ入力される。これにより、ｔ２時間で、クロック信号ＣＫの立ち上がりエッジである時、データＤのロジックローレベルからロジックハイレベルへの遷移に応答して、ノードＮ１０９は、ロジックハイレベルからロジックローレベルへ、ノードＮ１２５は、ロジックローレベルからロジックハイレベルへ、出力信号ＱＮは、ロジックハイレベルからロジックローレベルへ遷移する。次いで、ｔ６時間で、クロック信号ＣＫの立ち上がりエッジである時、データＤのロジックハイレベルからロジックローレベルへの遷移に応答して、ノードＮ１０９は、ロジックローレベルからロジックハイレベルへ、ノードＮ１２５は、ロジックハイレベルからロジックローレベルへ、出力信号ＱＮは、ロジックローレベルからロジックハイレベルへ遷移する。即ち、データＤのロジックレベルの通りノードＮ１２５信号が発生し、データＤの反転されたロジックレベルの通り出力信号ＱＮが発生する。
フリップフロップ１００の動作において、その動作速度、例えばデータ・ツー・出力時間を決定する主要ノードは、中間ノードであるノードＮ１０９及びノードＮ１２５である。特に、ノードＮ１０９とノードＮ１２５のロジックローレベルへの遷移時間が重要である。ノードＮ１０９は、トランジスタ１１０、１１２、１１４を介して接地電圧ＶＳＳへの経路が形成され、ノードＮ１２５は、トランジスタ１２６、１２８、１３０を介して接地電圧ＶＳＳへの経路が形成される。ノードＮ１０９とノードＮ１２５とは、３個のトランジスタを経て接地電圧ＶＳＳと連結されるので、各トランジスタの負荷によって、ノードＮ１０９とノードＮ１２５のローレベルへのスイッチング時間に根本的な制限となる。
したがって、中間ノードの負荷を減らすことによって、データ・ツー・出力時間を短縮して、高速動作されるフリップフロップの存在が必要である。そして、このようなフリップフロップをアンド、オア、ＡＯＩなどの複合ゲートに使用すれば、ロジック出力ファンクションを駆動するのに高速動作が可能になる。
本発明の目的は、高速のフリップフロップを提供するところにある。
本発明の他の目的は、前記フリップフロップを応用した複合ゲートを提供するところにある。
前記目的を達成するために、本発明の第１面によるフリップフロップは、電源電圧がそのソースに連結され、入力データがそのゲートに印加される第１ ＰＭＯＳトランジスタと、第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、入力データがそのゲートに印加される第２ ＮＭＯＳトランジスタと、第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、第１ ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタとの間の第１ノード、及び第２ ＮＭＯＳトランジスタと第３ ＮＭＯＳトランジスタとの間の第２ノードのレベルをラッチする第１ラッチと、電源電圧がそのソースに連結され、第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、第１ノードがそのゲートに連結される第５ ＮＭＯＳトランジスタと、第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第６ ＮＭＯＳトランジスタと、第４ ＰＭＯＳトランジスタと第５ ＮＭＯＳトランジスタとの間の第３ノードのレベルをラッチする第２ラッチと、を含む。
前記目的を達成するために、本発明の第２面によるフリップフロップは、電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、クロックパルス信号がそのゲートに連結される第２ ＮＭＯＳトランジスタと、第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、入力データがそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、第１ ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、電源電圧がそのソースに連結され、第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、第２クロック信号がそのゲートに連結される第５ ＮＭＯＳトランジスタと、第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、第１ノードがそのゲートに連結され、接地電圧がそのソースに連結される第６ ＮＭＯＳトランジスタと、第４ ＰＭＯＳトランジスタと第５ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を含む。
前記目的を達成するために、本発明の第３面によるフリップフロップは、電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、入力データがそのゲートに連結される第２ ＮＭＯＳトランジスタと、第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、第１ ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、電源電圧がそのソースに連結され、第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、第１ノードがそのゲートに連結される第５ ＮＭＯＳトランジスタと、第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結される第６ ＮＭＯＳトランジスタと、第４ ＰＭＯＳトランジスタと第５ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を含む。
本発明によれば、フリップフロップの中間ノードがロジックレベルスイッチング時、接地電圧への経路が２個のＮＭＯＳトランジスタを介して形成されるので、従来の３個のトランジスタを介して形成された接地電圧への経路に比べて、スイッチング時間が短縮される。そして、このようなフリップフロップを利用した複合ゲートも、短いスイッチング時間を有する。
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
本明細書で説明する信号のロジックハイレベル及びロジックローレベルは、それぞれハイレベル及びローレベルと簡略に説明する。そして、本発明のフリップフロップの動作を説明するタイミングダイヤグラムで、トランジスタとロジックゲートとを通過しつつ、物理的に発生する所定の時間遅延は考慮せずに無視される。これは、フリップフロップのデジタル的な動作をさらに明確に示すためである。
図３は、本発明の第１実施例によるフリップフロップを説明する図である。これを参照すれば、フリップフロップ３００は、電源電圧ＶＤＤと接地電圧との間に直列連結されるＰＭＯＳトランジスタ３０１、ＮＭＯＳトランジスタ３０２、３０３を含む。ＰＭＯＳトランジスタ３０１と、ＮＭＯＳトランジスタ３０２のゲートは、データＤに連結され、ＮＭＯＳトランジスタ３０３のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２との間のノードＮ３０１は、第１ラッチ３１０に連結される。
そして、フリップフロップ３００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ３０４、ＮＭＯＳトランジスタ３０５、３０６をさらに含む。ＰＭＯＳトランジスタ３０４と、ＮＭＯＳトランジスタ３０５のゲートは、ノードＮ３０１に連結され、ＮＭＯＳトランジスタ３０６のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ３０４とＮＭＯＳトランジスタ３０５との間のノードＮ３０４は、第２ラッチ３２０に連結される。そして、ノードＮ３０４は、出力信号ＱＮを出力する第１インバータ３０７に連結される。
第１ラッチ３１０は、電源電圧ＶＤＤとノードＮ３０１との間に直列連結されるＰＭＯＳトランジスタ３１１、３１２、及びＮＭＯＳトランジスタ３０２とＮＭＯＳトランジスタ３０３との間のノードＮ３０２及び接地電圧ＶＳＳ間に連結されるＮＭＯＳトランジスタ３１３を含む。ＰＭＯＳトランジスタ３１１及びＮＭＯＳトランジスタ３１３のゲートは、ノードＮ３０４に連結され、ＰＭＯＳトランジスタ３１２のゲートは、クロックパルス信号ＣＫＰに連結される。
第２ラッチ３２０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ３２１、３２２、及びＮＭＯＳトランジスタ３２３、３２４を含み、ＰＭＯＳトランジスタ３２２とＮＭＯＳトランジスタ３２３との間のノードは、ノードＮ３０４と連結され、ノードＮ３０４は、第２インバータ３２５と連結される。ＰＭＯＳトランジスタ３２１のゲートは、第２インバータ３２５の出力に連結され、ＰＭＯＳトランジスタ３２２のゲートは、ノードＮ３０４に連結され、ＮＭＯＳトランジスタ３２３のゲートは、ノードＮ３０１に連結され、ＮＭＯＳトランジスタ３２４のゲートは、第２インバータ３２５の出力に連結される。
クロックパルス信号ＣＫＰは、クロック信号ＣＫから発生するが、クロックパルス発生回路は、図４Ａないし図４Ｄに示されている。図４Ａを参照すれば、クロックパルス発生回路４００は、クロック信号ＣＫを入力する直列連結されたインバータ４０１、４０２、４０３、インバータ４０３の出力とクロック信号ＣＫとを入力するナンドゲート４０４、及びナンドゲート４０４の出力を入力して、クロックパルス信号ＣＫＰを発生させるインバータ４０５を含む。第１インバータ４０１の出力は、第１クロック信号ＣＫＢ１として発生し、第２インバータ４０２の出力は、第２クロック信号ＣＫ２として発生する。クロック信号ＣＫは、一般的に外部から提供されるクロック信号であって、ハイレベル及びローレベルの間に所定の間隔を有する。内部クロック信号は、クロック信号ＣＫの立ち上がりエッジごとに所定のハイレベルパルスとして発生する。
図４Ｂを参照すれば、クロックパルス発生回路４１０は、クロック信号ＣＫとノードＮ４１１とを入力するナンドゲート４１１、ナンドゲート４１１の出力を入力する第１インバータ４１２、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ４１３、ＮＭＯＳトランジスタ４１４、ＰＭＯＳトランジスタ４１３とＮＭＯＳトランジスタ４１４との間のノードＮ４１１に連結される第２インバータ４１５、及びノードＮ４１１と接地電圧ＶＳＳとの間に直列連結されるＮＭＯＳトランジスタ４１６、４１７を含む。ＰＭＯＳトランジスタ４１３のゲートは、クロック信号ＣＫに連結され、ＮＭＯＳトランジスタ４１４のゲートは、第１インバータ４１２の出力に連結される。第１インバータ４１２の出力は、クロックパルス信号ＣＫＰとして発生する。ＮＭＯＳトランジスタ４１６のゲートは、クロック信号ＣＫに連結され、ＮＭＯＳトランジスタ４１７のゲートは、第２インバータ４１５の出力に連結される。
図４Ｃを参照すれば、クロックパルス発生回路４２０は、クロック信号ＣＫを入力する直列連結された３個のインバータ４２１、４２２、４２３、クロック信号ＣＫ、イネーブル信号ＥＮ、インバータ４２３の出力を入力するナンドゲート４２４、及びナンドゲート４２４の出力を入力して、クロックパルス信号ＣＫＰを発生させるインバータ４２５を含む。クロックパルス発生回路４２０は、イネーブル信号ＥＮがハイレベルであれば、図４Ａのクロックパルス発生回路と同一に動作する。
図４Ｄを参照すれば、クロックパルス発生回路４３０は、信号ＥＮ、ノードＮ４３１を入力するナンドゲート４３１、ナンドゲート４３１の出力を入力する第１インバータ４３２、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ４３３、ＮＭＯＳトランジスタ４３４、ＰＭＯＳトランジスタ４３３とＮＭＯＳトランジスタ４３４との間のノードＮ４３１に連結される第２インバータ４３５、及びノードＮ４３１と接地電圧ＶＳＳとの間に直列連結されるＮＭＯＳトランジスタ４３６、４３７を含む。ＰＭＯＳトランジスタ４３３のゲートは、クロック信号ＣＫに連結され、ＮＭＯＳトランジスタ４３４のゲートは、第１インバータ４３２の出力に連結される。第１インバータ４３２の出力は、クロックパルス信号ＣＫＰとして発生する。ＮＭＯＳトランジスタ４３６のゲートは、クロック信号ＣＫに連結され、ＮＭＯＳトランジスタ４３７のゲートは、第２インバータ４３５の出力に連結される。クロックパルス発生回路４３０は、イネーブル信号ＥＮがハイレベルである区間で、図４Ｂのクロックパルス発生回路４１０と同一に動作する。
図５は、図３のフリップフロップ３００の動作を説明するタイミングダイヤグラムである。図３のフリップフロップ３００と連係して、図５を参照すれば、順次に入力されるクロック信号ＣＫの立ち上がりエッジごとに、所定のパルスでクロックパルス信号ＣＫＰが発生する。ｔ２時間で、データＤがローレベルからハイレベルへ遷移する。ハイレベルのデータＤと、ハイレベルパルスのクロックパルス信号ＣＫＰとに応答して、ＮＭＯＳトランジスタ３０２、３０３がターンオンされて、ノードＮ３０１は、ローレベルへ遷移する。ローレベルのノードＮ３０１に応答して、ＰＭＯＳトランジスタ３０４がターンオンされて、ノードＮ３０４は、ハイレベルとなる。この際、ＮＭＯＳトランジスタ３０５は、ローレベルのノードＮ３０１に応答してターンオフされるので、接地電圧ＶＳＳへの経路が遮断される。
ハイレベルのノードＮ３０４に応答して、ＰＭＯＳトランジスタ３１１がターンオフされ、クロックパルス信号ＣＫＰのハイレベルパルスに応答して、ＰＭＯＳトランジスタ３１２がターンオフされる。次いで、クロックパルス信号ＣＫＰのローレベルに応答して、ＰＭＯＳトランジスタ３１２がターンオンされるが、ＰＭＯＳトランジスタ３１１がターンオフされているので、ノードＮ３０１は、電源電圧ＶＤＤの供給が完全に遮断されて、ローレベルを維持する。そして、ハイレベルのノードＮ３０４に応答して、ＮＭＯＳトランジスタ３１３がターンオンされるので、ノードＮ３０１は、ローレベルを維持する。ハイレベルのノードＮ３０４により、第２インバータ３２５の出力はローレベルとなる。
ローレベルの第２インバータ３２５の出力に応答して、ＰＭＯＳトランジスタ３２１がターンオンされるが、ハイレベルのノードＮ３０４に応答して、ＰＭＯＳトランジスタ３２２がターンオフされ、ローレベルのノードＮ３０１に応答して、ＮＭＯＳトランジスタ３２３がターンオフされ、ローレベルの第２インバータ３２５の出力に応答して、ＮＭＯＳトランジスタ３２４がターンオフされる。これにより、ノードＮ３０４は、その電圧レベル、即ちハイレベルを維持する。ハイレベルのノードＮ３０４は、第１インバータ３０７を通じて、ローレベルの出力信号ＱＮとして発生する。
ｔ６時間で、データＤがハイレベルからローレベルへ遷移する。クロックパルス信号ＣＫＰのハイレベルパルスに応答して、ＮＭＯＳトランジスタ３０３がターンオンされるが、ローレベルのデータＤに応答して、ＰＭＯＳトランジスタ３０１がターンオンされ、ＮＭＯＳトランジスタ３０２がターンオフされて、ノードＮ３０１は、ハイレベルへ遷移する。ハイレベルのノードＮ３０１に応答して、ＰＭＯＳトランジスタ３０４がターンオフされ、ＮＭＯＳトランジスタ３０５がターンオンされる。そして、ハイレベルパルスに応答して、ＮＭＯＳトランジスタ３０６がターンオンされる。ノードＮ３０４は、ＮＭＯＳトランジスタ３０５、３０６を通じてローレベルとなる。
ローレベルのノードＮ３０４に応答して、ＰＭＯＳトランジスタ３１１がターンオンされ、クロックパルス信号ＣＫＰのハイレベルパルスに応答して、ＰＭＯＳトランジスタ３１２がターンオフされ、ローレベルのノードＮ３０４に応答して、ＮＭＯＳトランジスタ３１３がターンオフされる。次いで、クロックパルス信号ＣＫＰのローレベルに応答して、ＰＭＯＳトランジスタ３１２がターンオンされるので、ノードＮ３０１は、電源電圧ＶＤＤレベルのハイレベルを維持する。ローレベルのノードＮ３０４により、第２インバータ３２５の出力は、ハイレベルとなる。
ハイレベルの第２インバータ３２５の出力に応答して、ＰＭＯＳトランジスタ３２１がターンオフされ、ローレベルのノードＮ３０４に応答して、ＰＭＯＳトランジスタ３２２がターンオンされ、ハイレベルのノードＮ３０１に応答して、ＮＭＯＳトランジスタ３２３がターンオンされ、ハイレベルの第２インバータ３２５の出力に応答して、ＮＭＯＳトランジスタ３２４がターンオンされる。これにより、ノードＮ３０４は、ＮＭＯＳトランジスタ３２３、３２４を通じてローレベルが維持される。ローレベルのノードＮ３０４は、第１インバータ３０７を通じて、ハイレベルの出力信号ＱＮとして発生する。
このようなフリップフロップ３００は、その中間ノードであるノードＮ３０１及びノードＮ３０４の接地電圧への経路が、２個のトランジスタ、即ちＮＭＯＳトランジスタ３０２及び３０３、３０５及び３０６により形成される。したがって、従来の図１で、中間ノードＮ１０９、Ｎ１２５が３個のトランジスタにより接地電圧への経路が形成されることに比べて、第１実施例のフリップフロップ３００は、３０％以上のスイッチング時間の短縮がはかれる。そして、フリップフロップ３００は、入力データＤのロジックレベルがハイレベルで一定した区間の間に、ノードＮ３０１のロジックレベルも、ローレベルで一定に維持されるので、スタティックフリップフロップと称する。
図３のフリップフロップを応用した複合ゲートが、図６ないし図８に示されている。図６は、３−入力アンドゲートを示す図である。３−入力アンドゲート６００は、クロックパルス信号ＣＫＰに応答して、入力部６１０を通じて受信される３個の入力データＡ、Ｂ、Ｃをアンドして、出力信号ＱＮを発生させる。３−入力アンドゲート６００は、入力部６１０、ＮＭＯＳトランジスタ６１７、６３２、６３３、第１ラッチ６２０、ＰＭＯＳトランジスタ６３１、第２ラッチ６４０、及び第１インバータ６５０を含む。
入力部６１０は、電源電圧ＶＤＤとノードＮ６１１との間に並列連結される３個のＰＭＯＳトランジスタ６１１、６１２、６１３、及びノードＮ６１１とノードＮ６１６との間に直列連結される３個のＮＭＯＳトランジスタ６１４、６１５、６１６を含む。ＰＭＯＳトランジスタ６１１及びＮＭＯＳトランジスタ６１４のゲートは、入力データＡに連結され、ＰＭＯＳトランジスタ６１２及びＮＭＯＳトランジスタ６１５のゲートは、入力データＢに連結され、ＰＭＯＳトランジスタ６１３及びＮＭＯＳトランジスタ６１６のゲートは、入力データＣに連結される。
ノードＮ６１６と接地電圧との間に、ＮＭＯＳトランジスタ６１７が連結され、ＮＭＯＳトランジスタ６１７のゲートは、クロックパルス信号ＣＫＰに連結される。第１ラッチ６２０は、電源電圧ＶＤＤとノードＮ６１１との間に直列連結されるＰＭＯＳトランジスタ６２１、６２２、及びノードＮ６１６と接地電圧ＶＳＳとの間に連結されるＮＭＯＳトランジスタ６２３を含む。ＰＭＯＳトランジスタ６２１のゲートは、ノードＮ６３１に連結され、ＰＭＯＳトランジスタ６２２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ６２３のゲートは、ノードＮ６３１に連結される。
トランジスタ６３１、６３２、６３３は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるが、ＰＭＯＳトランジスタ６３１及びＮＭＯＳトランジスタ６３２のゲートは、ノードＮ６１１に連結され、ＮＭＯＳトランジスタ６３３のゲートは、クロックパルス信号ＣＫＰに連結される。第２ラッチ６４０は、ノードＮ６３１に連結される第２インバータ６４５、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ６４１、６４２、及びＮＭＯＳトランジスタ６４３、６４４を含む。ＰＭＯＳトランジスタ６４１のゲートは、第２インバータ６４５の出力に連結され、ＰＭＯＳトランジスタ６４２のゲートは、ノードＮ６３１に連結され、ＮＭＯＳトランジスタ６４３のゲートは、ノードＮ６１１に連結され、ＮＭＯＳトランジスタ６４４のゲートは、第２インバータ６４５の出力に連結される。ノードＮ６３１は、第１インバータ６５０と連結されて、出力信号ＱＮとして発生する。
このような３−入力アンドゲート６００は、ノードＮ６３１が２個のＮＭＯＳトランジスタ６３２、６３３を介して、接地電圧ＶＳＳへの経路が形成されるので、スイッチング時間が短縮される。
図７は、３−入力オアゲートを示す図である。３−入力オアゲート７００は、図６の３−入力アンドゲート６００と比較して、入力部７１０の構成のみに差があり、残りの構成要素であるＮＭＯＳトランジスタ６１７、第１ラッチ６２０、トランジスタ６３１、６３２、６３３、第２ラッチ６４０、及び第１インバータ６５０は同一である。説明の重複を避けるために、残りの構成要素についての説明は省略する。
３−入力オアゲート７００は、クロックパルス信号ＣＫＰに応答して受信される３個の入力データＡ、Ｂ、Ｃを論理和して、出力信号ＱＮを発生させる。入力部７１０は、電源電圧ＶＤＤとノードＮ７１３との間に直列連結される３個のＰＭＯＳトランジスタ７１１、７１２、７１３、及びノードＮ７１３とノードＮ７１４との間に並列連結される３個のＮＭＯＳトランジスタ７１４、７１５、７１６を含む。ＰＭＯＳトランジスタ７１１及びＮＭＯＳトランジスタ７１４のゲートは、入力データＡに連結され、ＰＭＯＳトランジスタ７１２及びＮＭＯＳトランジスタ７１５のゲートは、入力データＢに連結され、ＰＭＯＳトランジスタ７１３及びＮＭＯＳトランジスタ７１６のゲートは、入力データＣに連結される。
図８は、４−入力ＡＯＩゲートを示す図である。４−入力ＡＯＩゲート８００は、図７の３−入力オアゲート７００と同様に、図６の３−入力アンドゲート６００と比較して、入力部８１０のみに差があり、残りの構成要素は同一であるので、残りの構成要素についての説明は省略する。
４−入力ＡＯＩゲート８００は、クロックパルス信号ＣＫＰに応答して、４個の入力データＡ、Ｂ、Ｃ、Ｄをアンド・オア・反転して、出力信号ＱＮを発生させる。４−入力ＡＯＩゲート８００は、高速加算器に主に使われる。入力部８１０は、電源電圧ＶＤＤとノードＮ８１２との間に直列連結されるＰＭＯＳトランジスタ８１１及び８１２、８１５及び８１６を含み、ノードＮ８１２とノードＮ８１４との間に直列連結されるＮＭＯＳトランジスタ８１３及び８１４、８１７及び８１８を含む。ＰＭＯＳトランジスタ８１２及びＮＭＯＳトランジスタ８１３のゲートは、入力データＡに連結され、ＰＭＯＳトランジスタ８１６及びＮＭＯＳトランジスタ８１４のゲートは、入力データＢに連結され、ＰＭＯＳトランジスタ８１１及びＮＭＯＳトランジスタ８１７のゲートは、入力データＣに連結され、ＰＭＯＳトランジスタ８１５とＮＭＯＳトランジスタ８１８のゲートは、入力データＤに連結される。
図９は、本発明の第２実施例によるフリップフロップを説明する図である。これを参照すれば、フリップフロップ９００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ９１１、ＮＭＯＳトランジスタ９１２、９１３を含む。ＰＭＯＳトランジスタ９１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ９１２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ９１３のゲートは、入力データＤに連結される。第２クロック信号ＣＫ２とクロックパルス信号ＣＫＰとは、前述した図４Ａのクロックパルス発生回路で提供される。ＰＭＯＳトランジスタ９１１とＮＭＯＳトランジスタ９１２との間のノードＮ９１１は、第１ラッチ９２０によりそのロジックレベルが維持される。
そして、フリップフロップ９００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ９３１、及びＮＭＯＳトランジスタ９３２、９３３を含む。ＰＭＯＳトランジスタ９３１及びＮＭＯＳトランジスタ９３３のゲートは、ノードＮ９１１に連結され、ＮＭＯＳトランジスタ９３２のゲートは、第２クロック信号ＣＫ２に連結される。ＰＭＯＳトランジスタ９３１とＮＭＯＳトランジスタ９３２との間のノードＮ９３１は、第２ラッチ９４０によりそのロジックレベルが維持される。ノードＮ９３１は、第１インバータ６５０を介して出力信号ＱＮとして発生する。
第１ラッチ９２０は、ノードＮ９１１に連結される第２インバータ９２５、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ９２１、９２２、及びＮＭＯＳトランジスタ９２３、９２４を含む。ＰＭＯＳトランジスタ９２１及びＮＭＯＳトランジスタ９２４のゲートは、第２インバータ９２５の出力に連結され、ＰＭＯＳトランジスタ９２２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ９２３のゲートは、第２クロック信号ＣＫ２に連結される。
第２ラッチ９４０は、ノードＮ９３１に連結される第３インバータ９４５、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ９４１、９４２、及びＮＭＯＳトランジスタ９４３、９４４を含む。ＰＭＯＳトランジスタ９４１及びＮＭＯＳトランジスタ９４４のゲートは、第３インバータ９４５の出力に連結され、ＰＭＯＳトランジスタ９４２のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ９４３のゲートは、第１クロック信号ＣＫＢ１に連結される。
図１０は、図９のフリップフロップの動作を説明するタイミングダイヤグラムである。図９のフリップフロップ９００と連係して、図１０を参照すれば、順次に入力されるクロック信号ＣＫの立ち上がりエッジごとに、所定のパルスでクロックパルス信号ＣＫＰが発生し、クロック信号ＣＫと同一の位相で第２クロック信号ＣＫ２が発生する。ｔ２時間で、入力データＤがローレベルからハイレベルへ遷移する。ハイレベルの第２クロック信号ＣＫ２に応答して、ＰＭＯＳトランジスタ９１１がターンオフされ、クロックパルス信号ＣＫＰのハイレベルパルスに応答して、ＮＭＯＳトランジスタ９１２がターンオンされ、入力データＤのハイレベルに応答して、ＮＭＯＳトランジスタ９１３がターンオンされ、ノードＮ９１１はローレベルとなる。ローレベルのノードＮ９１１は、ハイレベルの第２クロック信号ＣＫ２とハイレベルの第２インバータ９２５の出力に、それぞれ応答してターンオンされるＮＭＯＳトランジスタ９２３、９２４によりそのロジックレベルが維持される。
ノードＮ９３１は、ローレベルのノードＮ９１１に応答して、ＰＭＯＳトランジスタ９３１がターンオンされてハイレベルとなる。この際、ハイレベルの第２クロック信号ＣＫ２に応答して、ＮＭＯＳトランジスタ９３２がターンオンされるが、ローレベルのノードＮ９１１に応答して、ＮＭＯＳトランジスタ９３３がターンオフされる。ハイレベルのノードＮ９３１は、ハイレベルの第３インバータ９４５の出力に応答して、ターンオンされるＰＭＯＳトランジスタ９４１、及びハイレベルの第２クロック信号ＣＫ２に応答して、ターンオンされるＰＭＯＳトランジスタ９４２を介して、そのロジックレベルが維持される。ハイレベルのノードＮ９３１は、第１インバータ６５０を介して、ローレベルの出力信号ＱＮとして発生する。
次いで、ローレベルのノードＮ９１１は、第２クロック信号ＣＫ２がローレベルにトグリングされる区間に応答して、ターンオンされるＰＭＯＳトランジスタ９１１によりハイレベルに変化する。この際、ハイレベルの入力データＤに応答して、ＮＭＯＳトランジスタ９１３がターンオンされているが、クロックパルス信号ＣＫＰのローレベルパルスに応答して、ＮＭＯＳトランジスタ９１２がターンオフされて、ノードＮ９１１は、ハイレベルである。そして、ハイレベルのノードＮ９１１は、ローレベルの第２インバータ９２５の出力に応答して、ターンオンされるＰＭＯＳトランジスタ９２１、及びローレベルのクロックパルス信号ＣＫＰに応答して、ターンオンされるＰＭＯＳトランジスタ９２２を介して、そのロジックレベルが維持される。このような動作の反復で、ノードＮ９１１は、入力データＤのハイレベルの区間の間に、第２クロック信号ＣＫ２のロジックレベルによってトグリングされる。
ｔ６時間で、入力データＤが、ハイレベルからローレベルへ遷移される。ローレベルの入力データＤに応答して、ＮＭＯＳトランジスタ９１３がターンオフされる。ハイレベルの第２クロック信号ＣＫ２に応答して、ＰＭＯＳトランジスタ９１１がターンオンされ、ノードＮ９１１は、ハイレベルとなる。ハイレベルのノードＮ９１１は、ローレベルの第２インバータ９２５の出力に応答して、ターンオンされるＰＭＯＳトランジスタ９２１、及びローレベルのクロックパルス信号ＣＫＰに応答して、ターンオンされるＰＭＯＳトランジスタ９２２により、そのロジックレベルが維持される。
ハイレベルのノードＮ９１１に応答して、ＰＭＯＳトランジスタ９３１がターンオフされ、ハイレベルの第２クロック信号ＣＫ２に応答して、ＮＭＯＳトランジスタ９３２がターンオンされ、ハイレベルのノードＮ９１１に応答して、ＮＭＯＳトランジスタ９３３がターンオンされて、ノードＮ９３１は、ローレベルとなる。ローレベルのノードＮ９３１は、ハイレベルの第３インバータ９４５の出力に応答して、ターンオンされるＮＭＯＳトランジスタ９４４、及びハイレベルの第１クロック信号ＣＫＢ１に応答して、ターンオンされるＮＭＯＳトランジスタ９４３により、その電圧レベルが維持される。ローレベルのノードＮ９３１は、第１インバータ６５０を介して、ハイレベルの出力信号ＱＮとして発生する。
第２実施例のフリップフロップ９００は、その中間ノード、即ちノードＮ９１１及びノードＮ９３１が、２個のＮＭＯＳトランジスタ９１２及び９１３、９３２及び９３３を介して接地電圧への経路が形成されるので、スイッチング時間が短縮される。そして、フリップフロップ９００は、入力データＤがハイレベルで一定した区間の間に、ノードＮ９１１のロジックレベルがトグリングするので、ダイナミックフリップフロップと称する。
第２実施例のフリップフロップ９００を利用した複合ゲートが、図１１ないし図１５に示されている。図１１は、３−入力アンドゲートを示す図である。３−入力アンドゲート１１００は、第２クロック信号ＣＫ２及びクロックパルス信号ＣＫＰに応答して、３個の入力データＡ、Ｂ、Ｃをアンドして、その出力信号ＱＮを発生させる。３−入力アンドゲート１１００は、入力部１１１０、第１ラッチ９２０、トランジスタ９３１、９３２、９３３、第２ラッチ９４０、及び第１インバータ６５０を含む。第１ラッチ部９２０、トランジスタ９３１、９３２、９３３、第２ラッチ９４０、及び第１インバータ６５０は、図９のフリップフロップ９００の構成と同一である。説明の重複を避けるために、同一の構成要素の説明は省略する。
入力部１１１０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ１１１１、及びＮＭＯＳトランジスタ１１１２、１１１３、１１１４、１１１５を含む。ＰＭＯＳトランジスタ１１１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１１１２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ１１１３のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１１１４のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１１１５のゲートは、入力データＣに連結される。ＰＭＯＳトランジスタ１１１１とＮＭＯＳトランジスタ１１１２との間のノードＮ１１１１は、第１ラッチ９２０に連結されて、そのロジックレベルが維持される。
図１２は、第１例の３−入力オアゲートを示す図である。これを参照すれば、３−入力オアゲート１２００は、第２クロック信号ＣＫ２及びクロックパルス信号ＣＫＰに応答して、３個の入力データＡ、Ｂ、Ｃをオアして、その出力信号ＱＮを発生させる。３−入力オアゲート１２００は、図１１の３−入力アンドゲート１１００と同様に、図９のフリップフロップ９００と比較して、入力部１２１０のみに差があり、残りの構成要素は同一であるので、残りの構成要素についての説明は省略する。
入力部１２１０は、電源電圧ＶＤＤとノードＮ１２１２との間に直列連結されるＰＭＯＳトランジスタ１２１１、ＮＭＯＳトランジスタ１２１２、及びノードＮ１２１２と接地電圧ＶＳＳとの間に並列連結される３個のＮＭＯＳトランジスタ１２１３、１２１４、１２１５を含む。ＰＭＯＳトランジスタ１２１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１２１２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ１２１３のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１２１４のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１２１５のゲートは、入力データＣに連結される。ＰＭＯＳトランジスタ１２１１とＮＭＯＳトランジスタ１２１２との間のノードＮ１２１１は、第１ラッチ９２０に連結されて、そのロジックレベルが維持される。
図１３は、第２例の３−入力オアゲートを示す図である。これを参照すれば、３−入力オアゲート１３００は、第２クロック信号ＣＫ２及びクロックパルス信号ＣＫＰに応答して、３個の入力データＡ、Ｂ、Ｃをオアして、その出力信号ＱＮを発生させる。３−入力オアゲート１３００は、図１１の３−入力アンドゲート１１００と同様に、図９のフリップフロップ９００と比較して、入力部１３１０のみに差があり、残りの構成要素は同一であるので、残りの構成要素についての説明は省略する。
入力部１３１０は、電源電圧ＶＤＤとノードＮ１３１１との間に連結されるＰＭＯＳトランジスタ１３１１、ノードＮ１３１１と接地電圧との間にそれぞれ直列連結されるＮＭＯＳトランジスタ１３１２及び１３１５、１３１３及び１３１６、１３１４及び１３１７を含む。ＰＭＯＳトランジスタ１３１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１３１２のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１３１３のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１３１４のゲートは、入力データＣに連結され、ＮＭＯＳトランジスタ１３１５、１３１６、１３１７のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ１３１１とＮＭＯＳトランジスタ１３１２、１３１３、１３１４との間のノードＮ１３１１は、第１ラッチ９２０に連結されて、そのロジックレベルが維持される。
図１４は、第３例の３−入力オアゲートを示す図である。これを参照すれば、３−入力オアゲート１４００は、第２クロック信号ＣＫ２及びクロックパルス信号ＣＫＰに応答して、３個の入力データＡ、Ｂ、Ｃをオアして、その出力信号ＱＮを発生させる。３−入力オアゲート１４００は、図１１の３−入力アンドゲート１１００と同様に、図９のフリップフロップ９００と比較して、入力部１４１０のみに差があり、残りの構成要素は同一であるので、残りの構成要素についての説明は省略する。
入力部１４１０は、電源電圧ＶＤＤとノードＮ１４１１との間に連結されるＰＭＯＳトランジスタ１４１１、ノードＮ１４１１とノードＮ１４１２との間に並列連結される３個のＮＭＯＳトランジスタ１４１２、１４１３、１４１４、及びノードＮ１４１２と接地電圧ＶＳＳとの間に連結されるＮＭＯＳトランジスタ１４１５を含む。ＰＭＯＳトランジスタ１４１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１４１２のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１４１３のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１４１４のゲートは、入力データＣに連結され、ＮＭＯＳトランジスタ１４１５のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ１４１１とＮＭＯＳトランジスタ１４１２、１４１３、１４１４との間のノードＮ１４１１は、第１ラッチ９２０に連結されて、そのロジックレベルが維持される。
図１５は、６−入力ＡＯＩゲートを示す図である。これを参照すれば、６−入力ＡＯＩゲート１５００は、第２クロック信号ＣＫ２及びクロックパルス信号ＣＫＰに応答して、６個の入力データＡ、Ｂ、Ｃ、Ｘ、Ｙ、Ｚをアンド・オア・反転して、出力信号ＱＮを発生させる。６−入力ＡＯＩゲート１５００は、図１１の３−入力アンドゲート１１００と同様に、図９のフリップフロップ９００と比較して、入力部１５１０のみに差があり、残りの構成要素は同一であるので、残りの構成要素についての説明は省略する。
入力部１５１０は、電源電圧ＶＤＤとノードＮ１５１２との間に直列連結されるＰＭＯＳトランジスタ１５１１、ＮＭＯＳトランジスタ１５１２、及びノードＮ１５１２と接地電圧ＶＳＳとの間にそれぞれ直列連結されるＮＭＯＳトランジスタ１５１３及び１５１６、１５１４及び１５１７、１５１５及び１５１８を含む。ＰＭＯＳトランジスタ１５１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１５１２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ１５１３のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１５１４のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１５１５のゲートは、入力データＣに連結され、ＮＭＯＳトランジスタ１５１６のゲートは、入力データＸに連結され、ＮＭＯＳトランジスタ１５１７のゲートは、入力データＹに連結され、ＮＭＯＳトランジスタ１５１８のゲートは、入力データＺに連結される。ＰＭＯＳトランジスタ１５１１とＮＭＯＳトランジスタ１５１２との間のノードＮ１５１１は、第１ラッチ９２０に連結されて、そのロジックレベルが維持される。
前述した複合ゲートよりさらに簡略化された複合ゲートが、図１６ないし図１８に示されている。図１６は、２−入力アンドゲートを示す図である。これを参照すれば、２−入力アンドゲート１６００は、クロックパルス信号ＣＫＰに応答して、２個の入力データＡ、Ｂをアンドして、出力信号ＱＮを発生させる。２−入力アンドゲート１６００は、入力部１６１０、第１ラッチ１６２０、トランジスタ１６３１、１６３２、１６３３、第２ラッチ１６４０、及び第１インバータ１６５０を含む。
入力部１６１０は、電源電圧ＶＤＤと接地電圧との間に、４個のトランジスタ１６１１、１６１２、１６１３、１６１４が直列連結される。ＰＭＯＳトランジスタ１６１１のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ１６１２のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１６１３のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１６１４のゲートは、クロックパルス信号ＣＫＰに連結される。
第１ラッチ１６２０は、ＰＭＯＳトランジスタ１６１１とＮＭＯＳトランジスタ１６１２との間のノードＮ１６１１のロジックレベルをラッチする。第１ラッチ１６２０は、ノードＮ１６１１を入力する第２インバータ１６２１、及び電源電圧ＶＤＤとノードＮ１６１１との間に連結され、第２インバータ１６２１の出力にゲーティングされるＮＭＯＳトランジスタ１６２２を含む。第１ラッチ１６２０は、ノードＮ１６１１のロジックレベルをホールディング及び維持する。
電源電圧ＶＤＤと接地電圧との間に、トランジスタ１６３１、１６３２、１６３３が直列連結される。ＰＭＯＳトランジスタ１６３１及びＮＭＯＳトランジスタ１６３２のゲートは、ノードＮ１６１１に連結され、ＮＭＯＳトランジスタ１６３３のゲートは、クロックパルス信号ＣＫＰに連結される。
第２ラッチ１６４０は、ＰＭＯＳトランジスタ１６３１とＮＭＯＳトランジスタ１６３２との間のノードＮ１６３１をラッチする第３及び第４インバータ１６４１、１６４２を含む。第２ラッチ１６４０は、ノードＮ１６３１のロジックレベルをホールディング及び維持する。ノードＮ１６３１は、第１インバータ１６５０を介して、出力信号ＱＮとして発生する。
図１７は、３−入力オアゲートを示す図である。これを参照すれば、３−入力オアゲート１７００は、クロックパルス信号ＣＫＰに応答して、３個の入力データＡ、Ｂ、Ｃをオアして、出力信号ＱＮを発生させる。３−入力オアゲート１７００は、図１６の２−入力アンドゲート１６００と比較して、入力部１７１０のみに差があり、残りの構成要素である第１ラッチ１６２０、トランジスタ１６３１、１６３２、１６３３、第２ラッチ１６４０、及び第１インバータ１６５０は同一である。説明の重複を避けるために、残りの構成要素についての説明は省略する。
入力部１７１０は、電源電圧ＶＤＤとノードＮ１７１１との間に連結されるＰＭＯＳトランジスタ１７１１、ノードＮ１７１１とノードＮ１７１２との間に並列連結される３個のＮＭＯＳトランジスタ１７１２、１７１３、１７１４、及びノードＮ１７１２と接地電圧ＶＳＳとの間に連結されるＮＭＯＳトランジスタ１７１５を含む。ＰＭＯＳトランジスタ１７１１のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ１７１２のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１７１３のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１７１４のゲートは、入力データＣに連結され、ＮＭＯＳトランジスタ１７１５のゲートは、クロックパルス信号ＣＫＰに連結される。ノードＮ１７１１のロジックレベルは、第１ラッチ１６２０によりホールディング及び維持される。
図１８は、６−入力ＡＯＩゲートを示す図である。これを参照すれば、６−入力ＡＯＩゲート１８００は、クロックパルス信号ＣＫＰに応答して、６個の入力データＡ、Ｂ、Ｃ、Ｘ、Ｙ、Ｚをアンド・オア・反転して、出力信号ＱＮを発生させる。６−入力ＡＯＩゲート１８００は、図１７の３−入力オアゲート１７００と同様に、入力部１８１０のみに差があり、残りの構成要素は、図１６の２−入力アンドゲート１６００と同一であるので、残りの構成要素についての説明は省略する。
入力部１８１０は、電源電圧ＶＤＤとノードＮ１８１１との間に連結されるＰＭＯＳトランジスタ１８１１、ノードＮ１８１１とノードＮ１８１５との間にそれぞれ直列連結されるＮＭＯＳトランジスタ１８１２及び１８１５、１８１３及び１８１６、１８１４及び１８１７、及びノードＮ１８１５と接地電圧ＶＳＳとの間に連結されるＮＭＯＳトランジスタ１８１８を含む。ＰＭＯＳトランジスタ１８１１のゲートは、クロックパルス信号に連結され、ＮＭＯＳトランジスタ１８１２のゲートは、入力データＡに連結され、ＮＭＯＳトランジスタ１８１３のゲートは、入力データＢに連結され、ＮＭＯＳトランジスタ１８１４のゲートは、入力データＣに連結され、ＮＭＯＳトランジスタ１８１５のゲートは、入力データＸに連結され、ＮＭＯＳトランジスタ１８１６のゲートは、入力データＹに連結され、ＮＭＯＳトランジスタ１８１７のゲートは、入力データＺに連結され、ＮＭＯＳトランジスタ１８１８のゲートは、クロックパルス信号ＣＫＰに連結される。ノードＮ１８１１のロジックレベルは、第１ラッチ１６２０によりホールディング及び維持される。
図１９は、本発明の第３実施例によるフリップフロップを説明する図である。これを参照すれば、フリップフロップ１９００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ１９１１、及びＮＭＯＳトランジスタ１９１２、１９１３を含む。ＰＭＯＳトランジスタ１９１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１９１２のゲートは、入力データＤに連結され、ＮＭＯＳトランジスタ１９１３のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ１９１１とＮＭＯＳトランジスタ１９１２との間のノードＮ１９１１は、第１ラッチ１９２０に連結される。
そして、フリップフロップ１９００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ１９３１、及びＮＭＯＳトランジスタ１９３２、１９３３を含む。ＰＭＯＳトランジスタ１９３１及びＮＭＯＳトランジスタ１９３２のゲートは、ノードＮ１９１１に連結され、ＮＭＯＳトランジスタ１９３３のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ１９３１とＮＭＯＳトランジスタ１９３２との間のノードＮ１９３１は、第２ラッチ１９４０に連結され、第１インバータ１９５０を介して、出力信号ＱＮとして発生する。
第１ラッチ１９２０は、ノードＮ１９１１に連結される第２インバータ１９２５、及び電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるトランジスタ１９２１、１９２２、１９２３、１９２４を含む。ＰＭＯＳトランジスタ１９２１のゲートは、第２インバータ１９２５の出力に連結され、ＰＭＯＳトランジスタ１９２２のゲートは、クロックパルス信号ＣＫＰに連結され、ＮＭＯＳトランジスタ１９２３のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ１９２４のゲートは、クロックパルス信号ＣＫＰに連結される。第２ラッチ１９４０は、ノードＮ１９３１に連結される第３インバータ１９４１、及び第３インバータ１９４１の出力に連結され、その出力がノードＮ１９３１に連結される第４インバータ１９４２を含む。
図２０は、本発明の第４実施例によるフリップフロップを説明する図である。これを参照すれば、フリップフロップ２０００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるトランジスタ２０１１、２０１２、２０１３を含む。ＰＭＯＳトランジスタ２０１１のゲートは、第２クロック信号ＣＫ２に連結され、ＮＭＯＳトランジスタ２０１２のゲートは、入力データＤに連結され、ＮＭＯＳトランジスタ２０１３のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ２０１１とＮＭＯＳトランジスタ２０１２との間のノードＮ２０１１は、第１ラッチ２０２０に連結される。
そして、フリップフロップ２０００は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるトランジスタ２０３１、２０３２、２０３３を含む。ＰＭＯＳトランジスタ２０３１及びＮＭＯＳトランジスタ２０３２のゲートは、ノードＮ２０１１に連結され、ＮＭＯＳトランジスタ２０３３のゲートは、クロックパルス信号ＣＫＰに連結される。ＰＭＯＳトランジスタ２０３１とＮＭＯＳトランジスタ２０３２との間のノードＮ２０３１は、第２ラッチ２０４０に連結される。ノードＮ２０３１は、第１インバータ２０５０を介して、出力信号ＱＮとして発生する。
第１ラッチ２０２０は、ノードＮ２０１１に連結される第２インバータ２０２１、及び第２インバータ２０２１の出力に連結され、その出力がノードＮ２０３１に連結される第３インバータ２０２２を含む。第２ラッチ２０４０は、ノードＮ２０３１に連結される第４インバータ２０４１、及び第４インバータ２０４１の出力に連結され、その出力がノードＮ２０３１に連結される第５インバータ２０４２を含む。
図１９のフリップフロップ１９００及び図２０のフリップフロップ２０００の動作は、図２１に示されている。これを参照すれば、順次にクロック信号ＣＫが入力され、クロック信号ＣＫの立ち上がりエッジに応答して、所定のハイレベルパルスでクロックパルス信号ＣＫＰが発生し、クロック信号ＣＫと同一な位相で第２クロック信号ＣＫ２が発生する。ｔ２時間で、入力データＤがローレベルからハイレベルへ遷移すれば、第１中間ノードであるノードＮ１９１１（図１９）と、ノードＮ２０１１（図２０）とは、ハイレベルからローレベルに変わり、第２中間ノードであるノードＮ１９３１（図１９）と、ノードＮ２０３１（図２０）とは、ローレベルからハイレベルに変わり、出力信号ＱＮは、ローレベルに発生する。次いで、ノードＮ１９１１（図１９）とノードＮ２０１１（図２０）とは、第２クロック信号のトグリングによって、そのロジックレベルもトグリングされる。ｔ６時間で、入力データＤがハイレベルからローレベルへ遷移すれば、第１中間ノードであるノードＮ１９１１（図１９）と、ノードＮ２０１１（図２０）とは、ハイレベルに変わり、第２中間ノードであるノードＮ１９３１（図１９）と、ノードＮ２０３１（図２０）とは、ローレベルに変わり、出力信号ＱＮは、ハイレベルに発生する。
図１９のフリップフロップ１９００と図２０のフリップフロップ２０００とは、入力データＤのハイレベル区間の間に、ノードＮ１９１１とノードＮ２０１１とがトグリングするので、ダイナミックフリップフロップと称する。
本発明は図面に示した一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求範囲の技術的思想により決まらなければならない。
本発明のフリップフロップと複合ゲートとは、高速のデジタル回路装置に好適に利用できる。
従来のフリップフロップを説明する図である。 図１のフリップフロップの動作を説明するタイミングダイヤグラムである。 本発明の第１実施例によるフリップフロップを説明する図である。 本発明のクロックパルス発生回路を説明する図である。 本発明のクロックパルス発生回路を説明する図である。 本発明のクロックパルス発生回路を説明する図である。 本発明のクロックパルス発生回路を説明する図である。 図３のフリップフロップの動作を説明する図である。 図３のフリップフロップを利用した３−入力アンドゲートを示す図である。 図３のフリップフロップを利用した３−入力オアゲートを示す図である。 図３のフリップフロップを利用した４−入力ＡＯＩゲートを示す図である。 本発明の第２実施例によるフリップフロップを説明する図である。 図９のフリップフロップの動作を説明する図である。 図９のフリップフロップを利用した３−入力アンドゲートを示す図である。 図９のフリップフロップを利用した３−入力オアゲートの第１例を示す図である。 図９のフリップフロップを利用した３−入力オアゲートの第２例を示す図である。 図９のフリップフロップを利用した３−入力オアゲートの第３例を示す図である。 図９のフリップフロップを利用した６−入力ＡＯＩゲートを示す図である。 簡略化された２−入力アンドゲートを説明する図である。 簡略化された３−入力オアゲートを説明する図である。 簡略化された６−入力ＡＯＩゲートを説明する図である。 本発明の第３実施例によるフリップフロップを説明する図である。 本発明の第４実施例によるフリップフロップを説明する図である。 図１９と図２０のフリップフロップの動作を説明する図である。
符号の説明
３００ フリップフロップ
３０１，３０４，３１１，３１２，３２１，３２２ ＰＭＯＳトランジスタ
３０２，３０３，３０５，３０６，３１３，３２３，３２４ ＮＭＯＳトランジスタ
３０７ 第１インバータ
３１０ 第１ラッチ
３２０ 第２ラッチ
３２５ 第２インバータ
Ｎ３０１，Ｎ３０２，Ｎ３０４ ノード
Ｄ データ
ＣＫＰ クロックパルス信号
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＱＮ 出力信号

Claims (45)

  1. 電源電圧がそのソースに連結され、入力データがそのゲートに印加される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記入力データがそのゲートに印加される第２ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノード、及び前記第２ ＮＭＯＳトランジスタと前記第３ ＮＭＯＳトランジスタとの間の第２ノードのレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第５ ＮＭＯＳトランジスタと、
    前記第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第６ ＮＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタと前記第５ ＮＭＯＳトランジスタとの間の第３ノードのレベルをラッチする第２ラッチと、を備えることを特徴とするフリップフロップ。
  2. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、直列連結される第１ないし第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  3. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号と第４ノードとを入力するナンドゲートと、
    ナンドゲートの出力を入力し、前記クロックパルス信号を出力する第１インバータと、
    前記電源電圧がそのソースに連結され、前記クロック信号がそのゲートに連結され、前記第４ノードがそのドレインに連結される第７ ＰＭＯＳトランジスタと、
    前記第４ノードがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第４ノードを入力する第２インバータと、
    前記第４ノードがそのドレインに連結され、前記クロック信号がそのゲートに連結される第９ ＮＭＯＳトランジスタと、
    前記第９ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第２インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１０ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  4. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、直列連結される第１ないし第３インバータと、
    前記クロック信号、イネーブル信号及び前記第３インバータの出力を入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  5. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号、イネーブル信号及び第４ノードを入力するナンドゲートと、
    ナンドゲートの出力を入力し、前記クロックパルス信号を出力する第１インバータと、
    前記電源電圧がそのソースに連結され、前記クロック信号がそのゲートに連結され、前記第４ノードがそのドレインに連結される第７ ＰＭＯＳトランジスタと、
    前記第４ノードがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    記第４ノードを入力する第２インバータと、
    前記第４ノードがそのドレインに連結され、前記クロック信号がそのゲートに連結される第９ ＮＭＯＳトランジスタと、
    前記第９ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第２インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１０ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  6. 前記第１ラッチは、
    前記電源電圧がそのソースに連結され、前記第３ノードがそのゲートに連結される第７ ＰＭＯＳトランジスタと、
    前記第７ ＰＭＯＳトランジスタのドレインにそのソースが連結され、前記クロックパルス信号がそのゲートに連結され、前記第１ノードがそのドレインに連結される第８ ＰＭＯＳトランジスタと、
    前記第２ノードがそのドレインに連結され、前記第３ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第９ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  7. 前記第２ラッチは、
    前記第３ノードに連結されるインバータと、
    前記電源電圧がそのソースに連結され、前記インバータの出力がそのゲートに連結される第１０ ＰＭＯＳトランジスタと、
    前記第１０ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記第３ノードがそのゲートに連結され、前記第３ノードがそのドレインに連結される第１１ ＰＭＯＳトランジスタと、
    前記第３ノードがそのドレインに連結され、前記第１ノードがそのゲートに連結される第１２ ＮＭＯＳトランジスタと、
    前記第１２ ＮＭＯＳトランジスタのソースにそのドレインが連結され、前記インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１３ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１に記載のフリップフロップ。
  8. 電源電圧がそのソースに連結され、データがそのゲートに印加される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記データがそのゲートに印加される第２ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノード、及び前記第２ ＮＭＯＳトランジスタと前記第３ ＮＭＯＳトランジスタとの間の第２ノードのレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結される第５ ＮＭＯＳトランジスタと、
    前記第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第６ ＮＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタと前記第５ ＮＭＯＳトランジスタとの間の第３ノードのレベルをラッチする第２ラッチと、を備えることを特徴とするフリップフロップ。
  9. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、直列連結される第１ないし第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項８に記載のフリップフロップ。
  10. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号と第４ノードとを入力するナンドゲートと、
    ナンドゲートの出力を入力し、前記クロックパルス信号を出力する第１インバータと、
    前記電源電圧がそのソースに連結され、前記クロック信号がそのゲートに連結され、前記第４ノードがそのドレインに連結される第７ ＰＭＯＳトランジスタと、
    前記第４ノードがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第４ノードを入力する第２インバータと、
    前記第４ノードがそのドレインに連結され、前記クロック信号がそのゲートに連結される第９ ＮＭＯＳトランジスタと、
    前記第９ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第２インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１０ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項８に記載のフリップフロップ。
  11. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、直列連結される第１ないし第３インバータと、
    前記クロック信号、イネーブル信号及び前記第３インバータの出力を入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項８に記載のフリップフロップ。
  12. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号、イネーブル信号及び第４ノードを入力するナンドゲートと、
    ナンドゲートの出力を入力し、前記クロックパルス信号を出力する第１インバータと、
    前記電源電圧がそのソースに連結され、前記クロック信号がそのゲートに連結され、前記第４ノードがそのドレインに連結される第７ ＰＭＯＳトランジスタと、
    前記第４ノードがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第４ノードを入力する第２インバータと、
    前記第４ノードがそのドレインに連結され、前記クロック信号がそのゲートに連結される第９ ＮＭＯＳトランジスタと、
    前記第９ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第２インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１０ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項８に記載のフリップフロップ。
  13. 前記第１ラッチは、
    前記電源電圧がそのソースに連結され、前記第３ノードがそのゲートに連結される第７ ＰＭＯＳトランジスタと、
    前記第７ ＰＭＯＳトランジスタのドレインにそのソースが連結され、前記クロックパルス信号がそのゲートに連結され、前記第１ノードがそのドレインに連結される第８ ＰＭＯＳトランジスタと、
    前記第２ノードがそのドレインに連結され、前記第３ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第９ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項８に記載のフリップフロップ。
  14. 前記第２ラッチは、
    前記第３ノードに連結されるインバータと、
    前記電源電圧がそのソースに連結され、前記インバータの出力がそのゲートに連結される第１０ ＰＭＯＳトランジスタと、
    前記第１０ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記第３ノードがそのゲートに連結され、前記第３ノードがそのドレインに連結される第１１ ＰＭＯＳトランジスタと、
    前記第３ノードがそのドレインに連結され、前記第１ノードがそのゲートに連結される第１２ ＮＭＯＳトランジスタと、
    前記第１２ ＮＭＯＳトランジスタのソースにそのドレインが連結され、前記インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１３ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項８に記載のフリップフロップ。
  15. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、クロックパルス信号がそのゲートに連結される第２ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、入力データがそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第５ ＮＭＯＳトランジスタと、
    前記第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第６ ＮＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタと前記第５ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とするフリップフロップ。
  16. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、第１クロック信号を発生させる第１インバータと、
    前記第１クロック信号を入力し、前記第２クロック信号を発生させる第２インバータと、
    前記第２インバータの出力を入力する第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項１５に記載のフリップフロップ。
  17. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力する第１クロック信号を発生させる第１インバータと、
    前記第１クロック信号を入力し、前記第２クロック信号を発生させる第２インバータと、
    前記第２インバータの出力を入力する第３インバータと、
    前記クロック信号、イネーブル信号及び前記第３インバータの出力を入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項１５に記載のフリップフロップ。
  18. 前記第１ラッチは、
    前記第１ノードに連結される第１インバータと、
    前記電源電圧がそのソースに連結され、前記第１インバータの出力がそのゲートに連結される第７ ＰＭＯＳトランジスタと、
    前記第７ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロックパルス信号がそのゲートに連結され、前記第１ノードがそのドレインに連結される第８ ＰＭＯＳトランジスタと、
    前記第１ノードがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第９ ＮＭＯＳトランジスタと、
    前記第９ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１０ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１５に記載のフリップフロップ。
  19. 前記第２ラッチは、
    前記第２ノードに連結される第２インバータと、
    前記電源電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに連結される第１１ ＰＭＯＳトランジスタと、
    前記第１１ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロックパルス信号がそのゲートに連結され、前記第２ノードがそのドレインに連結される第１２ ＰＭＯＳトランジスタと、
    前記第２ノードがそのドレインに連結され、前記第１クロック信号がそのゲートに連結される第１３ ＮＭＯＳトランジスタと、
    前記１３ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第２インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１４ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１５ないし１７に記載のフリップフロップ。
  20. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、入力データがそのゲートに連結される第２ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第３ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第４ ＰＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第５ ＮＭＯＳトランジスタと、
    前記第５ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結される第６ ＮＭＯＳトランジスタと、
    前記第４ ＰＭＯＳトランジスタと前記第５ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とするフリップフロップ。
  21. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力する第１インバータと、
    前記第１インバータの出力を入力し、前記第２クロック信号を発生させる第２インバータと、
    前記第２インバータの出力を入力する第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項２０に記載のフリップフロップ。
  22. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力する第１インバータと、
    前記第１インバータの出力を入力し、前記第２クロック信号を発生させる第２インバータと、
    前記第２インバータの出力を入力する第３インバータと、
    前記クロック信号、イネーブル信号及び前記第３インバータの出力を入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項２０に記載のフリップフロップ。
  23. 前記第１ラッチは、
    前記第１ノードに連結される第１インバータと、
    前記電源電圧がそのソースに連結され、前記第１インバータの出力がそのゲートに連結される第７ ＰＭＯＳトランジスタと、
    前記第７ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロックパルス信号がそのゲートに連結され、前記第１ノードがそのドレインに連結される第８ ＰＭＯＳトランジスタと、
    前記第１ノードがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第９ ＮＭＯＳトランジスタと、
    前記第９ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１０ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２０に記載のフリップフロップ。
  24. 前記第１ラッチは、
    前記第１ノードを入力する第２インバータと、
    前記第２インバータの出力を入力し、その出力が前記第１ノードに連結される第３インバータと、を備えることを特徴とする請求項２０に記載のフリップフロップ。
  25. 前記第２ラッチは、
    前記第２ノードを入力する第４インバータと、
    前記第２インバータの出力を入力し、その出力が前記第２ノードに連結される第５インバータと、を備えることを特徴とする請求項２０に記載のフリップフロップ。
  26. 電源電圧と第１ノードとの間に並列連結される第１ないし第３ ＰＭＯＳトランジスタ、及び前記第１ノードと第２ノードとの間に直列連結される第１ないし第３ ＮＭＯＳトランジスタを含み、前記第１ ＰＭＯＳトランジスタと第１ ＮＭＯＳトランジスタのゲートは、第１入力データに連結され、前記第２ ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタのゲートは、第２入力データに連結され、前記第３ ＰＭＯＳトランジスタと第３ ＮＭＯＳトランジスタのゲートは、第３入力データに連結される入力部と、
    前記第３ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第４ ＮＭＯＳトランジスタと、
    前記第１ノードと前記第２ノードのレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第５ ＰＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第６ ＮＭＯＳトランジスタと、
    前記第６ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第７ ＮＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタと前記第６ ＮＭＯＳトランジスタとの間の第３ノードのレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力アンドゲートの複合ゲート。
  27. 電源電圧と第１ノードとの間に直列連結される第１ないし第３ ＰＭＯＳトランジスタ、及び前記第１ノードと第２ノードとの間に並列連結される第１ないし第３ ＮＭＯＳトランジスタを含み、前記第１ ＰＭＯＳトランジスタと第１ ＮＭＯＳトランジスタのゲートは、第１入力データに連結され、前記第２ ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタのゲートは、第２入力データに連結され、前記第３ ＰＭＯＳトランジスタと第３ ＮＭＯＳトランジスタのゲートは、第３入力データに連結される入力部と、
    前記第３ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第４ ＮＭＯＳトランジスタと、
    前記第１ノードと前記第２ノードのレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第５ ＰＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第６ ＮＭＯＳトランジスタと、
    前記第６ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第７ ＮＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタと前記第６ ＮＭＯＳトランジスタとの間の第３ノードのレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力オアゲートの複合ゲート。
  28. 電源電圧と第１ノードとの間に、それぞれ直列連結される第１及び第２ ＰＭＯＳトランジスタと、第３及び第４ ＰＭＯＳトランジスタと、前記第１ノードと第２ノードとの間に、それぞれ直列連結される第１及び第２ ＮＭＯＳトランジスタと、第３及び第４ ＮＭＯＳトランジスタと、を含み、前記第１ ＰＭＯＳトランジスタと第１ ＮＭＯＳトランジスタのゲートは、第１入力データに連結され、前記第２ ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタのゲートは、第２入力データに連結され、前記第３ ＰＭＯＳトランジスタと第３ ＮＭＯＳトランジスタのゲートは、第３入力データに連結され、第４ ＰＭＯＳトランジスタと第４ ＮＭＯＳトランジスタのゲートは、第４入力データに連結される入力部と、
    前記第２及び第４ ＮＭＯＳトランジスタのソースがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第５ ＮＭＯＳトランジスタと、
    前記第１ノードと前記第２ノードのレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第６ ＰＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第７ ＮＭＯＳトランジスタと、
    前記第７ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタと前記第７ ＮＭＯＳトランジスタとの間の第３ノードのレベルをラッチする第２ラッチと、を備えることを特徴とする４−入力ＡＯＩゲートの複合ゲート。
  29. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、直列連結される第１ないし第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項２６ないし２８に記載の複合ゲート。
  30. 前記第１ラッチは、
    前記電源電圧がそのソースに連結され、前記第３ノードがそのゲートに連結される第９ ＰＭＯＳトランジスタと、
    前記第９ ＰＭＯＳトランジスタのドレインにそのソースが連結され、前記クロックパルス信号がそのゲートに連結され、前記第１ノードがそのドレインに連結される第１０ ＰＭＯＳトランジスタと、
    前記第２ノードがそのドレインに連結され、前記第３ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第１１ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２６ないし２８に記載の複合ゲート。
  31. 前記第２ラッチは、
    前記第３ノードに連結されるインバータと、
    前記電源電圧がそのソースに連結され、前記インバータの出力がそのゲートに連結される第１２ ＰＭＯＳトランジスタと、
    前記第１２ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記第３ノードがそのゲートに連結され、前記第３ノードがそのドレインに連結される第１３ ＰＭＯＳトランジスタと、
    前記第３ノードがそのドレインに連結され、前記第１ノードがそのゲートに連結される第１４ ＮＭＯＳトランジスタと、
    前記第１４ ＮＭＯＳトランジスタのソースにそのドレインが連結され、前記インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１５ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２６ないし２８に記載の複合ゲート。
  32. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、クロックパルス信号がそのゲートに連結される第２ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのソースと接地電圧との間に、直列連結される第３ないし第５ ＮＭＯＳトランジスタを含み、前記第３ ＮＭＯＳトランジスタのゲートが第１入力データに連結され、前記第４ ＮＭＯＳトランジスタのゲートが第２入力データに連結され、前記第５ ＮＭＯＳトランジスタのゲートが第３入力データに連結される入力部と、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第６ ＰＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第７ ＮＭＯＳトランジスタと、
    前記第７ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタと前記第７ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力アンドゲートの複合ゲート。
  33. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、クロックパルス信号がそのゲートに連結される第２ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのソースと接地電圧との間に、並列連結される第３ないし第５ ＮＭＯＳトランジスタを含み、前記第３ ＮＭＯＳトランジスタのゲートが第１入力データに連結され、前記第４ ＮＭＯＳトランジスタのゲートが第２入力データに連結され、前記第５ ＮＭＯＳトランジスタのゲートが第３入力データに連結される入力部と、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第６ ＰＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第７ ＮＭＯＳトランジスタと、
    前記第７ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタと前記第７ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力オアゲートの複合ゲート。
  34. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインと接地電圧との間に並列連結される、それぞれ直列連結された第１及び第４ ＮＭＯＳトランジスタ、第２及び第５ ＮＭＯＳトランジスタ、第３及び第６ ＮＭＯＳトランジスタを含み、前記第１ ＮＭＯＳトランジスタのゲートが第１入力データに連結され、前記第２ ＮＭＯＳトランジスタのゲートが第２入力データに連結され、前記第３ ＮＭＯＳトランジスタのゲートが第３入力データに連結され、前記第４ないし第６ ＮＭＯＳトランジスタのゲートは、クロックパルス信号に連結される入力部と、
    前記第１ ＰＭＯＳトランジスタのドレインと前記第１ないし第３ ＮＭＯＳトランジスタのドレインとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第７ ＰＭＯＳトランジスタと、
    前記第７ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第８ ＮＭＯＳトランジスタと、
    前記第８ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第９ ＮＭＯＳトランジスタと、
    前記第７ ＰＭＯＳトランジスタと前記第８ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力オアゲートの複合ゲート。
  35. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインと第２ノードとの間に、並列連結される第１ないし第３ ＮＭＯＳトランジスタを含み、前記第１ ＮＭＯＳトランジスタのゲートが第１入力データに連結され、前記第２ ＮＭＯＳトランジスタのゲートが第２入力データに連結され、前記第３ ＮＭＯＳトランジスタのゲートが第３入力データに連結される入力部と、
    前記第２ノードがそのドレインに連結され、クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第４ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインと前記第１ないし第３ ＮＭＯＳトランジスタのドレインとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第５ ＰＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第６ ＮＭＯＳトランジスタと、
    前記第６ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第７ ＮＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタと前記第６ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力オアゲートの複合ゲート。
  36. 電源電圧がそのソースに連結され、第２クロック信号がそのゲートに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、クロックパルス信号がそのゲートに連結される第２ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインと接地電圧との間に並列連結される、それぞれ直列連結された第３及び第６ ＮＭＯＳトランジスタ、第４及び第７ ＮＭＯＳトランジスタ、第５及び第８ ＮＭＯＳトランジスタを含み、前記第３ ＮＭＯＳトランジスタのゲートが第１入力データに連結され、前記第４ ＮＭＯＳトランジスタのゲートが第２入力データに連結され、前記第５ ＮＭＯＳトランジスタのゲートが第３入力データに連結され、前記第６ ＮＭＯＳトランジスタのゲートが第４入力データに連結され、前記第７ ＮＭＯＳトランジスタのゲートが第５入力データに連結され、前記第８ ＮＭＯＳトランジスタのゲートが第６入力データに連結される入力部と、
    前記第１ ＰＭＯＳトランジスタと前記第２ ＮＭＯＳトランジスタとの間の第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第９ ＰＭＯＳトランジスタと、
    前記第９ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第１０ ＮＭＯＳトランジスタと、
    前記第１０ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１ノードがそのゲートに連結され、前記接地電圧がそのソースに連結される第１１ ＮＭＯＳトランジスタと、
    前記第９ ＰＭＯＳトランジスタと前記第１０ ＮＭＯＳトランジスタとの間の第２ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする６−入力ＡＯＩゲートの複合ゲート。
  37. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、第１クロック信号を発生させる第１インバータと、
    前記第１クロック信号を入力し、前記第２クロック信号を発生させる第２インバータと、
    前記第２インバータの出力を入力する第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項３２ないし３６のいずれかに記載の複合ゲート。
  38. 前記第１ラッチは、
    前記第１ノードに連結される第１インバータと、
    前記電源電圧がそのソースに連結され、前記第１インバータの出力がそのゲートに連結される第１２ ＰＭＯＳトランジスタと、
    前記第１２ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロックパルス信号がそのゲートに連結され、前記第１ノードがそのドレインに連結される第１３ ＰＭＯＳトランジスタと、
    前記第１ノードがそのドレインに連結され、前記第２クロック信号がそのゲートに連結される第１４ ＮＭＯＳトランジスタと、
    前記第１４ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第１インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１５ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項３２ないし３６のいずれかに記載の複合ゲート。
  39. 前記第２ラッチは、
    前記第２ノードに連結される第２インバータと、
    前記電源電圧がそのソースに連結され、前記第２インバータの出力がそのゲートに連結される第１６ ＰＭＯＳトランジスタと、
    前記第１６ ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロックパルス信号がそのゲートに連結され、前記第２ノードがそのドレインに連結される第１７ ＰＭＯＳトランジスタと、
    前記第２ノードがそのドレインに連結され、前記第１クロック信号がそのゲートに連結される第１８ ＮＭＯＳトランジスタと、
    前記第１８ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記第２インバータの出力がそのゲートに連結され、前記接地電圧がそのソースに連結される第１９ ＮＭＯＳトランジスタと、を備えることを特徴とする請求項３２ないし３６のいずれかに記載の複合ゲート。
  40. 電源電圧がそのソースに連結され、クロックパルス信号がそのゲートに連結され、第１ノードがそのドレインに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ノードと第２ノードとの間に、直列連結される第２及び第３ ＮＭＯＳトランジスタを含み、前記第２ ＮＭＯＳトランジスタのゲートは、第１入力データに連結され、前記第３ ＮＭＯＳトランジスタのゲートは、第２入力データに連結される入力部と、
    前記第２ノードがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第４ ＮＭＯＳトランジスタと、
    前記第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第５ ＰＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第６ ＮＭＯＳトランジスタと、
    前記第６ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結される第７ ＮＭＯＳトランジスタと、
    前記第５ ＰＭＯＳトランジスタと前記第６ ＮＭＯＳトランジスタとの間の第３ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする２−入力アンドゲートの複合ゲート。
  41. 電源電圧がそのソースに連結され、クロックパルス信号がそのゲートに連結され、第１ノードがそのドレインに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ノードと第２ノードとの間に、並列連結される第２ないし第４ ＮＭＯＳトランジスタを含み、前記第２ ＮＭＯＳトランジスタのゲートは、第１入力データに連結され、前記第３ ＮＭＯＳトランジスタのゲートは、第２入力データに連結され、第４ ＮＭＯＳトランジスタのゲートは、第３入力データに連結される入力部と、
    前記第４ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第５ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインと、前記第２ないし第４ ＮＭＯＳトランジスタのドレインとが連結される前記第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第６ ＰＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第７ ＮＭＯＳトランジスタと、
    前記第７ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結される第８ ＮＭＯＳトランジスタと、
    前記第６ ＰＭＯＳトランジスタと前記第７ ＮＭＯＳトランジスタとの間の第３ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする３−入力オアゲートの複合ゲート。
  42. 電源電圧がそのソースに連結され、クロックパルス信号がそのゲートに連結され、第１ノードがそのドレインに連結される第１ ＰＭＯＳトランジスタと、
    前記第１ノードと第２ノードとの間に並列連結される、それぞれ直列連結された第２及び第５ ＮＭＯＳトランジスタ、第３及び第６ ＮＭＯＳトランジスタ、第４及び第７ ＮＭＯＳトランジスタを含み、前記第２ ＮＭＯＳトランジスタのゲートは、第１入力データに連結され、前記第３ ＮＭＯＳトランジスタのゲートは、第２入力データに連結され、第４ ＮＭＯＳトランジスタのゲートは、第３入力データに連結され、前記第５ ＮＭＯＳトランジスタのゲートは、第４入力データに連結され、前記第６ ＮＭＯＳトランジスタのゲートは、第５入力データに連結され、第７ ＮＭＯＳトランジスタのゲートは、第６入力データに連結される入力部と、
    前記第２ノードがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結され、接地電圧がそのソースに連結される第８ ＮＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのドレインと、前記第２ないし第４ ＮＭＯＳトランジスタのドレインとが連結される前記第１ノードのロジックレベルをラッチする第１ラッチと、
    前記電源電圧がそのソースに連結され、前記第１ノードがそのゲートに連結される第９ ＰＭＯＳトランジスタと、
    前記第９ ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記第１ノードがそのゲートに連結される第１０ ＮＭＯＳトランジスタと、
    前記第１０ ＮＭＯＳトランジスタのソースがそのドレインに連結され、前記クロックパルス信号がそのゲートに連結される第１１ ＮＭＯＳトランジスタと、
    前記第９ ＰＭＯＳトランジスタと前記第１０ ＮＭＯＳトランジスタとの間の第３ノードのロジックレベルをラッチする第２ラッチと、を備えることを特徴とする６−入力ＡＯＩゲートの複合ゲート。
  43. 前記クロックパルス信号は、
    クロック信号を入力して、前記クロックパルス信号を発生させるクロックパルス発生回路により提供され、
    前記クロックパルス発生回路は、
    クロック信号を入力し、直列連結される第１ないし第３インバータと、
    前記クロック信号と前記第３インバータの出力とを入力するナンドゲートと、
    前記ナンドゲートの出力を入力し、前記クロックパルス信号を発生させる第４インバータと、を備えることを特徴とする請求項４０ないし４２のいずれかに記載の複合ゲート。
  44. 前記第１ラッチは、
    前記第１ノードを入力する第１インバータと、
    前記電源電圧がそのソースに連結され、前記第１インバータの出力がそのゲートに連結され、前記第１ノードがそのドレインに連結される第１２ ＰＭＯＳトランジスタと、を備えることを特徴とする請求項４０ないし４２のいずれかに記載の複合ゲート。
  45. 前記第２ラッチは、
    前記第３ノードを入力する第２インバータと、
    前記第２インバータの出力を入力し、その出力が前記第３ノードに連結される第３インバータと、を備えることを特徴とする請求項４０ないし４２のいずれかに記載の複合ゲート。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012507953A (ja) * 2008-10-30 2012-03-29 クゥアルコム・インコーポレイテッド 改良クロック・ゲーティング・セルを用いるシステム、及び方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101074424B1 (ko) * 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
US20080258790A1 (en) * 2007-04-17 2008-10-23 Texas Instruments Incorporated Systems and Devices for Sub-threshold Data Capture
US7746137B2 (en) * 2007-08-28 2010-06-29 Qualcomm Incorporated Sequential circuit element including a single clocked transistor
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
DE102009036046A1 (de) * 2009-08-04 2011-02-10 Daimler Ag Dachmodul
US7990180B2 (en) * 2009-09-09 2011-08-02 Via Technologies, Inc. Fast dynamic register
KR101813175B1 (ko) 2011-02-21 2017-12-29 삼성전자주식회사 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9473123B2 (en) * 2012-03-16 2016-10-18 Samsung Electronics Co., Ltd. Semiconductor circuit and method of operating the circuit
US9124266B1 (en) * 2012-08-31 2015-09-01 Marvell Israel (M.I.S.L) Ltd. Increasing switching speed of logic circuits
US9065431B2 (en) * 2013-04-11 2015-06-23 The Regent Of The University Of Michigan Static signal value storage circuitry using a single clock signal
US8928377B2 (en) 2013-04-24 2015-01-06 Via Technologies, Inc. Scannable fast dynamic register
US9564881B2 (en) 2015-05-22 2017-02-07 Qualcomm Incorporated Area-efficient metal-programmable pulse latch design
KR102346021B1 (ko) 2015-09-07 2021-12-30 삼성전자주식회사 플립-플롭을 포함하는 반도체 회로
CN106961259A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 D触发器
US9979394B2 (en) 2016-02-16 2018-05-22 Qualcomm Incorporated Pulse-generator
KR102465497B1 (ko) 2016-04-28 2022-11-09 삼성전자주식회사 반도체 회로
US10177765B2 (en) * 2016-08-23 2019-01-08 Intel Corporation Integrated clock gate circuit with embedded NOR
US10879899B2 (en) * 2017-08-15 2020-12-29 Realtek Semiconductor Corp. Clock buffer and method thereof
CN109412580B (zh) * 2017-08-17 2022-05-03 深圳指芯智能科技有限公司 选择电路
CN108092660B (zh) * 2017-12-29 2021-07-23 中国科学院微电子研究所 一种亚阈值电路的优化方法及系统
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit
CN114793114A (zh) 2021-01-26 2022-07-26 深圳比特微电子科技有限公司 复合逻辑门电路和矿机设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158563A (ja) * 2000-10-23 2002-05-31 Samsung Electronics Co Ltd Ｃｐフリップフロップ
US6617902B2 (en) * 2001-03-29 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor memory and holding device
US6717442B2 (en) * 2002-04-15 2004-04-06 Broadcom Corporation Dynamic to static converter with noise suppression

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663669A (en) * 1994-12-14 1997-09-02 International Business Machines Corporation Circuitry and method for latching information
US5898330A (en) * 1997-06-03 1999-04-27 Sun Microsystems, Inc. Edge-triggered staticized dynamic flip-flop with scan circuitry
US5841304A (en) * 1997-06-26 1998-11-24 Sun Microsystems, Inc. Dynamic-to-static convertor method
JP3513376B2 (ja) * 1997-11-19 2004-03-31 シャープ株式会社 フリップフロップ回路
KR100262094B1 (ko) 1997-12-19 2000-07-15 전주범 고속 프리-스칼라용 다이나믹 d-플립플롭 회로
US6061293A (en) * 1997-12-31 2000-05-09 Intel Corporation Synchronous interface to a self-timed memory array
JP3110422B2 (ja) * 1998-06-18 2000-11-20 エイ・アイ・エル株式会社 論理ゲートセル
AU1913500A (en) * 1998-11-25 2000-06-13 Nanopower, Inc. Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits
US6326829B1 (en) * 1999-10-14 2001-12-04 Hewlett-Packard Company Pulse latch with explicit, logic-enabled one-shot
US6433603B1 (en) * 2000-08-14 2002-08-13 Sun Microsystems, Inc. Pulse-based high speed flop circuit
US6353342B1 (en) 2000-10-30 2002-03-05 Intel Corporation Integrated circuit bus architecture including a full-swing, clocked, common-gate receiver for fast on-chip signal transmission
US6459316B1 (en) * 2000-12-08 2002-10-01 Intel Corporation Flip flop circuit
US6448829B1 (en) * 2001-06-07 2002-09-10 Sun Microsystems, Inc. Low hold time statisized dynamic flip-flop
US6686775B2 (en) * 2002-04-22 2004-02-03 Broadcom Corp Dynamic scan circuitry for B-phase
US6794914B2 (en) * 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
TWI309831B (en) * 2002-09-25 2009-05-11 Semiconductor Energy Lab Clocked inverter, nand, nor and shift register
US6825691B1 (en) * 2003-06-05 2004-11-30 International Business Machines Corporation Apparatus and method for a radiation resistant latch with integrated scan

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158563A (ja) * 2000-10-23 2002-05-31 Samsung Electronics Co Ltd Ｃｐフリップフロップ
US6617902B2 (en) * 2001-03-29 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor memory and holding device
US6717442B2 (en) * 2002-04-15 2004-04-06 Broadcom Corporation Dynamic to static converter with noise suppression

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012507953A (ja) * 2008-10-30 2012-03-29 クゥアルコム・インコーポレイテッド 改良クロック・ゲーティング・セルを用いるシステム、及び方法

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