KR100262094B1 - 고속 프리-스칼라용 다이나믹 d-플립플롭 회로 - Google Patents

고속 프리-스칼라용 다이나믹 d-플립플롭 회로 Download PDF

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Abstract

고속 프리-스칼라용 다이나믹 D-플립플롭 회로가 개시되어 있다. N-C2MOS단은 입력 신호를 입력받아 제1 출력 신호를 출력하고 레이시오드 래치단은 상기 N-C2MOS단으로부터 제1 출력 신호를 제공받아 제2 출력 신호를 출력하며 그리고 인버터는 상기 레이시오드 래치단으로부터 제2 출력 신호를 제공받아 이를 반전시켜 출력 신호를 출력한다. 상기한 구성에 의하면, 레이시오드 로직 기법에 의하여 트랜지스터의 갯수를 줄여서 고속 프리스칼라용 다이나믹 D-플립플롭을 설계함으로써 CMOS 공정을 바탕으로한 단일 클럭 신호로써 다이나믹 D-플립필롭(D-Flip Flop;DFF)을 구동할 수 있다.

Description

고속 프리-스칼라용 다이나믹 Ｄ-플립플롭 회로
본 발명은 고속 프리스칼라용 다이나믹 D-플립플롭 회로에 관한 것으로, 보다 상세하게는 CMOS(Complementary Metal Oxide Silicon : 상보형 MOS) 공정을 바탕으로한 단일 클럭 신호로부터 구동되는 새로운 구조의 다이나믹 D-플립플롭(D-Flip Flop: DFF) 회로에 관한 것이다.
도 1은 유안(Yuan)과 스벤슨(Svensson)이 제안한 다이나믹 D-플립플롭의 회로도이다.
도 1에 보인 종래의 D-플립플롭 회로는 P-C2MOS단(10), N-프리 차지단(20), N-C2MOS단(30)으로 구성된다.
상기 P-C2MOS단(10)은 직렬로 접속된 p-채널 인핸스먼트 MOS 트랜지스터(12), p-채널 인핸스먼트 MOS 트랜지스터(14), n-채널 인핸스먼트 MOS 트랜지스터(16)로 구성된다.
상기 p-채널 인핸스먼트 MOS 트랜지스터(12)의 제1 단자는 공급 전원(Vdd)을 제공받고 상기 p-채널 인핸스먼트 MOS 트랜지스터(12)의 게이트단인 제2 단자는 클럭 신호(CLK)를 제공받으며 상기 n-채널 인핸스먼트 MOS 트랜지스터(16)의 제3 단자는 접지된다.
또한 상기 p-채널 인핸스먼트 MOS 트랜지스터(12)의 게이트단인 제2 단자 및 상기 n-채널 인핸스먼트 MOS 트랜지스터(16)의 게이트단인 제2 단자는 입력 신호(D)를 제공받아 상기 p-채널 인핸스먼트 MOS 트랜지스터(12)의 제3 단자와 상기 n-채널 인핸스먼트 MOS 트랜지스터(16)의 제1 단자의 접점을 통해 출력 신호를 상기 N-프리 차지단(20)에 제공한다.
상기 N-프리 차지단(20)은 직렬로 접속된 p-채널 인핸스먼트 MOS 트랜지스터(22), n-채널 인핸스먼트 MOS 트랜지스터(24), n-채널 인핸스먼트 MOS 트랜지스터(26)로 구성된다.
상기 p-채널 인핸스먼트 MOS 트랜지스터(22)의 제1 단자는 공급 전원(Vdd)을 제공받고, 게이트단인 제2 단자는 클럭 신호(CLK)를 제공받는다.
또한 n-채널 인핸스먼트 MOS 트랜지스터(26)의 게이트단인 제2 단자는 클럭 신호(CLK)를 제공받고 제3 단자는 접지단(Vss)에 접속된다
상기 n-채널 인핸스먼트 MOS 트랜지스터(24)의 제1 단자는 상기 p-채널 인핸스먼트 MOS 트랜지스터(22)의 제3 단자에 접속되고 게이트단인 제2단자는 상기 P-C2MOS단(10)의 p-채널 인핸스먼트 MOS 트랜지스터(14)의 제3 단자 및 n-채널 인핸스먼트 MOS 트랜지스터(16)의 제1 단자의 접점으로부터 출력 신호를 제공받고 제3 단자는 상기 n-채널 인핸스먼트 MOS 트랜지스터(26)의 제1 단자에 접속된다.
상기 p-채널 인핸스먼트 MOS 트랜지스터(22)의 제3 단자 및 상기 n-채널 인핸스먼트 MOS 트랜지스터(24)의 제1 단자의 접점으로부터 제2 출력 신호를 상기 N-C2MOS단(30)에 제공한다.
상기 N-C2MOS단(30)은 직렬로 접속된 p-채널 인핸스먼트 MOS 트랜지스터(32), n-채널 인핸스먼트 MOS 트랜지스터(34), n-채널 인핸스먼트 MOS 트랜지스터(36)로 구성된다.
상기 p-채널 인핸스먼트 MOS 트랜지스터(32)의 제1 단자는 공급 전원(Vdd)에 접속되어 전원을 제공받고 게이트단인 제2 단자는 상기 p-채널 인핸스먼트 MOS 트랜지스터(22) 및 n-채널 인핸스먼트 MOS 트랜지스터(24)의 접점으로부터 제2 출력 신호를 제공받는다. 또한 상기 n-채널 인핸스먼트 MOS 트랜지스터(36)의 게이트단인 제2 단자는 상기 p-채널 인핸스먼트 MOS 트랜지스터(22) 및 n-채널 인핸스먼트 MOS 트랜지스터(24)의 접점으로부터 제2 출력 신호를 제공받고 제3 단자는 접지단(Vss)에 접속된다.
상기 n-채널 인핸스먼트 MOS 트랜지스터(34)의 게이트단인 제2 단자는 클럭 신호(CLK)를 제공받고 제3 단자는 상기 n-채널 인핸스먼트 MOS 트랜지스터(36)의 제1 단자와 접속되며 제1 단자는 상기 p-채널 인핸스먼트 MOS 트랜지스터(32)의 제3 단자와 접속되어 출력단의 인버터(40)를 통해 출력 신호(Q)를 출력한다.
도 1에 보인 D-플립플롭은 입력 신호(D)와 출력 신호(Q) 간에 9개의 트랜지스터로 구성된 가장 널리 사용되는 D-플립플롭이다.
그러나 상기한 도 1의 D-플립플롭은 게이트의 수가 많고, 게이트 수가 많음으로 인하여 입력에서 출력간에 신호 전달에 있어서 지연 시간이 많이 소비된다는 문제점이 있다.
따라서, 본 발명의 목적은 레이시오드(Ratioed) 로직 기법에 의하여 트랜지스터의 갯수를 줄여서 설계된 고속 프리스칼라용 다이나믹 D-플립플롭에 관한 것으로, CMOS 공정을 바탕으로한 단일 클럭 신호로부터 구동되는 새로운 구조의 다이나믹 D-플립필롭(D-Flip Flop)을 제공하는 것이다.
도 1은 유안(Yuan)과 스벤슨(Svensson)이 제안한 다이나믹 D-플립플롭의 회로도이다.
도 2는 본 발명에 따른 N-C2MOS 회로를 나타낸 회로도이다.
도 3은 본 발명에 따른 레이시오드 래치를 나타내는 회로도이다.
도 4는 본 발명에 따른 고속 프리-스칼라용 다이나믹 D-플립플롭 회로도이다.
＜도면의 주요부분에 대한 부호의 설명＞
10 : P-C2MOS단 20 : N-프리 차지단
30, 100 : N-C2MOS단 190 : 입력단
200 : 레이시오드 래치 260 : 출력단
110, 210, 230 : p-채널 인핸스먼트 MOS 트랜지스터
120, 130, 220, 240 : n-채널 인핸스먼트 MOS 트랜지스터
300 : 인버터 D : 입력 신호
Q : 출력 신호 CLK : 클럭 신호
상기한 본 발명의 목적을 실현하기 위하여, 본 발명은 입력 신호를 입력받아 제1 출력 신호를 출력하기 위한 N-C2MOS단, 상기 N-C2MOS단으로부터 제1 출력 신호를 제공받아 제2 출력 신호를 출력하기 위한 레이시오드 래치단, 그리고 상기 레이시오드 래치단으로부터 제2 출력 신호를 제공받아 이를 반전시켜 출력 신호를 출력하기 위한 인버터로 구성된 다이나믹 D-플립플롭 회로를 제공한다.
상기한 다이나믹 D-플립플롭 회로에 의하면, D-플립플롭의 구조를 단순하게 구성할 수 있고, 또한 전달 지연 시간을 줄이는 역할을 수행하는 레이시오드(Ratioed) 로직 기법과 다이나믹 로직 기법을 사용하여 특정 경로(Critical path)내에서의 스택(stack)된 트랜지스터들을 없앨 수 있으며, D-플립플롭에 사용되는 트랜지스터의 갯수를 7개로 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 N-C2MOS 회로(100)를 나타낸 회로도이다.
도 2를 참조하면, N-C2MOS 회로(100)는 직렬 접속된 제1 p-채널 인핸스먼트 MOS 트랜지스터(110), 제1 n-채널 인핸스먼트 MOS 트랜지스터(120) 및 제2 n-채널 인핸스먼트 MOS 트랜지스터(130)로 구성된다.
상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 제1 단에 공급 전원(Vdd)을 접속하고, 상기 제1 n-채널 인핸스먼트 MOS 트랜지스터(120)의 게이트단인 제2 단에 클럭 신호(CLK)를 인가하고 상기 제2 n-채널 인핸스먼트 MOS 트랜지스터(130)의 제3 단에 접지단(Vss)을 접속한다.
상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 게이트단인 제2 단 및 상기 제2 n-채널 인핸스먼트 MOS 트랜지스터(130)의 게이트단인 제2 단에 입력단을 통해 입력 신호(D)를 인가하고, 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 제3 단 및 상기 제1 n-채널 인핸스먼트 MOS 트랜지스터(120)의 제1 단의 접점(Y1)으로부터 출력 신호(150)를 출력한다.
도 3은 본 발명의 일 실시예에 따른 레이시오드 래치(Ratioed latch, 200)를 나타내는 회로도이다.
상기 도 3의 레이시오드 래치(200)는 제1 p-채널 인핸스먼트 MOS 트랜지스터(210), 제1 n-채널 인핸스먼트 MOS 트랜지스터(220), 제2 p-채널 인핸스먼트 MOS 트랜지스터(230), 제2 n-채널 인핸스먼트 MOS 트랜지스터(240), 입력단(190) 및 출력단(260)으로 구성된다.
상기 입력단(190)은 D 신호 입력단(192)과 클럭 신호 입력단(194)으로 구성된다.
상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 게이트단인 제2 단자로부터 D신호(150)를 제공받아 만일 D신호(150)가 0이면 공급 전원(Vdd)에 연결된 제1 단자와 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)의 제1 단자 및 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 게이트단인 제2 단자의 교점(Y1)에 연결된 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 제3 단자는 클로즈되어 전류를 공급 전원(Vdd)으로부터 상기 교점(Y1)으로 통과시킨다.
그리고 만일 D 신호가 1이라면 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 제1 단자와 제3 단자는 오픈되어 전류를 통과시키지 않는다.
상기 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)의 게이트단인 제2 단자로부터 클럭 신호(CLK)를 제공받아 만일 클럭 신호(CLK)가 0이라면 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 제3 단자 및 상기 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 게이트단인 제2 단자의 교점(Y1)에 접속된 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)의 제1 단자와 접지단(Vss)에 접속된 제3 단자는 오픈되어 전류가 흐르지 않는다.
그리고 만일 클럭 신호가 1이라면 상기 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)의 제1 단자와 제3 단자는 클로즈되어 교점(Y1)으로부터 접지단(Vss)에 전류가 흐른다.
상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)의 게이트단인 제2 단자로부터 상기 클럭 신호를 제공받아 만일 클럭 신호가 0이면 상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제1 단자와 제3 단자는 클로즈되어 전류가 흐른다.
그리고 만일 클럭 신호가 '1'이라면 상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제1 단자와 제3 단자는 오픈되어 전류가 흐르지 않는다.
상기 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 게이트단인 제2 단자로부터 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 제3 단자 및 상기 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)의 제1 단자의 교점(Y1)으로부터 제1 교점 신호(Y1)를 제공받아 만일 제1 교점 신호(Y1)가 0이라면 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 제1 단자와 제3 단자는 오픈되어 전류가 흐르지 않는다.
그리고 만일 제1 교점 신호(Y1)가 '1'이라면 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 제1 단자와 제3 단자는 클로즈되어 상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제3 단자로부터 전류가 흐른다.
상기 출력단(260)은 상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제3 단자 및 상기 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 제1 단자로부터 출력 신호(Q)를 출력한다.
상기한 본 발명의 구성에 의하면, 상기 레이시오드 래치는 클럭 신호(CLK)가 '1'이면 hold 모드가 되며, 클럭이 '0'일 때는 평가 모드(evaluation mode)가 된다.
클럭이 '1'인 동안 입력(D) 전압에 무관하게 Y1의 전압이 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 문턱 전압보다 낮게 유지되도록 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 채널폭 대 채널길이의 비(Width/Length : 이하 W/L이라 칭함) 값의 비를 조절하여야 한다. 따라서, 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)는 클럭이 '1'인 동안 꺼져 있게 된다. 또한 제2 p-채널 인핸스먼트 MOS 트랜지스터(230) 역시 클럭이 '1'인 동안 꺼져 있으므로 출력(Q)의 풀-업과 풀-다운이 모두 불가능하게 된다. 입력의 변화가 출력단의 상태에 영향을 미치지 못하므로 래치는 홀드 모드(hold mode)가 된다.
클럭이 '1'에서 '0'으로 상태가 바뀌면 래치는 평가 모드가 된다.
입력이 '0'인 경우 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)는 꺼져 있게 되므로 제1 교점 신호(Y1)의 전압은 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)에 의해 VDD까지 상승하게 된다. 이때 출력단(Q)의 '0'의 상태의 전압이 출력단에 연결되는 다음 회로 입력 전압(ViL)보다 낮도록 만들어야 한다.
이를 위해 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 풀-업 세기가 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)의 풀-업 세기보다 크도록 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)와 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)의 채널폭 대 채널길이의 비(Width/Length; W/L)의 값을 조절하여야 한다.
입력이 '1'인 경우는 제1 교점 신호(Y1)의 전압은 클럭이 '1'이었을 때 제1 n-채널 인핸스먼트 MOS 트랜지스터(220)와 제1 p-채널 인핸스먼트 MOS 트랜지스터(210)의 W/L 값의 비에 의해 결정된 전압 값에 머물러 있게 된다. 따라서, 제2 n-채널 인핸스먼트 MOS 트랜지스터(240)가 꺼져 있게 되고, 이 경우 제2 p-채널 인핸스먼트 MOS 트랜지스터(230)에 의해 출력단은 공급 전압(VDD)까지 전압이 상승하게 된다.
도 3의 구조를 가지는 레이시오드 래치(200)가 평가 모드일 때, 즉, 클럭 신호가 '0' 일 때, 래치의 입력이 '1'에서 '0'으로 바뀌는 경우 출력 신호가 두 번 바뀌게 된다.
에지-트리거 D-플립플롭을 만들기 위해서는 추가적인 회로가 래치의 입력에 연결되어야 한다.
도 4는 본 발명에 따른 다이나믹 D-플립플롭의 회로도이다.
도 4에 보인 바와같이, 상기 도 2의 N-C2MOS단(100)의 출력 신호(150)를 상기 도 3의 레이시오드 래치 회로(200)의 입력단에 인가하는 형태로 다이나믹 D-플립플롭의 회로를 구성하므로써 클럭이 '0'일 때, 래치의 입력이 '0'으로 떨어지는 것을 방지할 수 있다. 또한 단지 7개의 트랜지스터만으로 기본적인 플립플롭의 기능을 수행한다.
상기한 구성에 의하면, 고속 프리스칼라용 다이나믹 D-플립필롭의 설계시, 레이시오드 로직 기법에 의하여 트랜지스터의 갯수를 줄여서 설계함으로써 CMOS 공정을 바탕으로 하여 단일 클럭 신호로 구동시킬 수 있는 다이나믹 D-플립플롭 회로를 설계할 수 있다.
본 발명에 의하면, D-플립플롭의 구조를 단순하게 구성할 수 있고, 또한 전달 지연 시간을 줄이는 역할을 수행하는 레이시오드(Ratioed) 로직 기법과 다이나믹 로직 기법을 사용하여 특정 경로(Critical path)내에서의 스택(stack)된 트랜지스터들을 없앨 수 있으며, D-플립플롭에 사용되는 트랜지스터의 갯수를 7개로 줄일 수 있다.
레이시오드 로직 기법을 사용한 회로는 정격 소모 전력이 있기 때문에 저속에서는 사용하기 힘들다. 그러나 GHz대의 동작 영역을 가지는 프리스칼러(Prescaler)에서는 동적 소모 전력이 전체 소모 전력량을 결정하므로 레이시오드 로직 기법의 사용이 큰 문제가 되지 않는다.
본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 입력 신호(D)를 입력받아 제1 출력 신호(150)를 출력하기 위한 N-C2MOS단(100);
    상기 N-C2MOS단(100)으로부터 제1 출력 신호(150)를 제공받아 제2 출력 신호(250)를 출력하기 위한 레이시오드 래치단(200); 그리고
    상기 레이시오드 래치단(200)으로부터 제2 출력 신호(250)를 제공받아 이를 반전시켜 출력 신호(Q)를 출력하기 위한 인버터(300)로 구성되는 것을 특징으로 하는 고속 프리-스칼라용 다이나믹 D-플립플롭 회로.
  2. 제1항에 있어서, 상기 N-C2MOS단(100)은
    게이트단인 제2 단자로부터 입력된 입력 신호(D)를 근거로 제1 단자를 통해 공급 전원(Vdd)으로부터의 전류를 스위칭하기 위한 제1 p-채널 인핸스먼트 MOS 트랜지스터(110);
    게이트단인 제2 단자로부터 입력된 클럭 신호(CLK)를 근거로 제1 단자를 통해 입력된 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 제3 단자로부터의 전류를 스위칭하기 위한 제1 n-채널 인핸스먼트 MOS 트랜지스터(120);
    게이트단인 제2 단자로부터 입력된 입력 신호(D)를 근거로 제1 단자를 통해 제공되는 상기 제2 n-채널 인핸스먼트 MOS 트랜지스터(120)의 제3 단자로부터의 전류를 스위칭하기 위한 제2 n-채널 인핸스먼트 MOS 트랜지스터(130)로 구성되는 것을 특징으로 하는 고속 프리-스칼라용 다이나믹 D-플립플롭 회로.
  3. 제1항에 있어서, 상기 제1 출력 신호(150)는 상기 제1 n-채널 인핸스먼트 MOS 트랜지스터(120)의 게이트단인 제2 단자에 인가되는 클럭 신호(CLK)가 '0'일 때, 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 게이트단인 제2 단자를 통해 인가되는 입력 신호(D)를 근거로, 공급 전원(Vdd)에 접속된 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 제1 단자에서 상기 제1 p-채널 인핸스먼트 MOS 트랜지스터(110)의 제3 단자로 흐르는 전류인 것을 특징으로 하는 고속 프리-스칼라용 다이나믹 D-플립플롭 회로.
  4. 제1항에 있어서, 상기 레이시오드 래치단(200)은
    상기 N-C2MOS단(100)으로부터 제공되는 제1 출력 신호(150)를 근거로 제1 단자를 통해 제공되는 공급 전원(Vdd)으로부터의 전류를 스위칭하기 위한 제2 p-채널 인핸스먼트 MOS 트랜지스터(210);
    게이트단인 제2 단자를 통해 인가되는 클럭 신호(CLK)를 근거로 상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(210)의 제3 단자를 통해 접지단(Vss)으로 흐르는 전류를 스위칭하기 위한 제3 n-채널 인핸스먼트 MOS 트랜지스터(220);
    게이트단인 제2 단자를 통해 인가되는 클럭 신호(CLK)를 근거로 제1 단자에 접속된 상기 공급 전원(Vdd)으로부터 제3 단자로 흐르는 전류를 스위칭하기 위한 제3 p-채널 인핸스먼트 MOS 트랜지스터(230);
    게이트단인 제2 단자를 통해 인가되는 상기 제2 p-채널 인핸스먼트 MOS 트랜지스터(210)의 제3 단자 및 상기 제3 n-채널 인핸스먼트 MOS 트랜지스터(220)의 제1 단자의 접점으로부터의 전류를 근거로 상기 제3 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제3 단자로부터의 전류를 스위칭하기 위한 제4 n-채널 인핸스먼트 MOS 트랜지스터(240)로 구성되는 것을 특징으로 하는 고속 프리-스칼라용 다이나믹 D-플립플롭 회로.
  5. 제1항에 있어서, 상기 제2 출력 신호(250)는 상기 제4 n-채널 인핸스먼트 MOS 트랜지스터(240)의 게이트단인 제2 단자에 제공되는 신호가 '0'일 때, 상기 제3 p-채널 인핸스먼트 MOS 트랜지스터(230)의 게이트단인 제2 단자에 인가되는 클럭 신호(CLK)를 근거로, 공급 전원(Vdd)에 접속된 상기 제3 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제1 단자에서 상기 제3 p-채널 인핸스먼트 MOS 트랜지스터(230)의 제3 단자로 흐르는 전류인 것을 특징으로 하는 고속 프리-스칼라용 다이나믹 D-플립플롭 회로.
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