KR101074424B1 - 고속 저전력 클록 게이티드 로직 회로 - Google Patents

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Abstract

여기에 개시되는 클록 게이티드 로직 회로는 클록 게이티드 로직 회로는 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고 상기 클록 신호, 상기 펄스 신호, 그리고 제어 신호에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함한다.

Description

고속 저전력 클록 게이티드 로직 회로{HIGH-SPEED LOW-POWER CLOCK GATED LOGIC CIRCUIT}
도 1은 일반적인 클록 게이티드 로직 회로를 보여주는 회로도;
도 2는 본 발명에 따른 클록 게이티드 로직 회로를 개략적으로 보여주는 블록도;
도 3은 본 발명의 예시적인 실시예에 따른 도 2에 도시된 펄스 발생기를 보여주는 회로도; 그리고
도 4 내지 도 15는 본 발명의 실시예들에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 클록 게이티드 로직 회로 120 : 펄스 발생기
140 : 프리챠지드 래치
본 발명의 반도체 집적 회로들에 관한 것으로, 좀 더 구체적으로는 게이티드 플립플롭 회로 (gated flip-flop circuit)에 관한 것이다.
디지털 로직 시스템들은, 일반적으로, 조합 또는 순차 회로들로 분류될 것이다. 조합 회로는 로직 게이트들로 구성되며, 로직 게이트들의 출력들은 현재의 입력 값들에 의해서 직접적으로 결정된다. 조합 회로는 일련의 불 표현들 (Boolean expressions)에 의해서 논리적으로 특징지어지는 특정한 정보 처리 동작을 수행한다. 순차 회로들은 로직 게이트들에 추가로 플립플롭이라 불리는 저장 소자들을 사용한다. 저장 소자들의 출력들은 입력들 및 저장 소자들의 상태의 함수이다. 저장 소자들의 상태는 이전 입력들의 함수이다. 결과적으로, 순차 회로의 출력들은 입력들의 현재 값들 뿐만 아니라 과거의 입력들에 따르며, 순차 회로의 동작은 내부 상태들 및 입력들의 시간 순서 (time sequence)에 의해서 특징지어져야 한다.
모든 디지털 시스템이 조합 회로를 구비한 반면에, 실질적으로 접하는 대부분의 시스템들은 래치들과 같은 저장 소자들을 포함한다. 래치들을 이용한 디지털 회로들의 예들은 레지스터들, 카운터들, 스태틱 메모리 어레이들, 등등을 포함한다. 따라서, 고속 저전력 디지털 시스템을 구현함에 있어, 디지털 시스템의 속도 및 전력과 상당히 밀접하게 관련된 플립플롭들을 효과적으로 설계하는 것이 무엇보다 중요하다.
디지털 시스템의 최근 경향에 비추어 볼 때, 플립플롭의 속도 향상과 더불어 저전력 플립플롭을 구현하는 것이 무엇보다 중요해지고 있다. 특히, 저전력 플립플롭에 대한 요구를 충족시키기 위해서 클록 게이티드 로직 회로 (또는 클록 게이티드 래치 회로라 불림)이 제안되어 오고 있다. 클록 게이티드 로직 회로는 플립플롭에 공급되는 클록 신호를 생성하는 회로로, 인에이블 신호"로 불리는 제어 신호의 활성화 구간 동안만 클록 신호를 생성하도록 구성되어 있다. 예시적인 클록 게이티드 로직 회로가 도 1에 도시되어 있다. 도 1을 참조하면, 클록 게이티드 로직 회로 (1)는, 제어 신호 (EN 또는 TE)의 활성화 구간 동안, 클록 신호 (CK)에 동기된 게이티드 클록 신호 (GCK)를 생성한다. 도 1에 도시된 클록 게이티드 로직 회로 (1)의 성능은 EtoG 시간에 의해서 결정된다. 여기서, EtoG 시간은 인에이블 신호 (EN 또는 TE)의 활성화 시점에서 게이티드 클록 신호 (GCK)의 출력 시점까지의 지연 시간이다. 도 1에 도시된 바와 같이, EtoG 시간은 전송 경로 (도 1에서 점선으로 표시됨)에 의해서 결정된다.
그러므로, 클록 게이티드 로직 회로 (1)의 속도 또는 성능이 EtoG 시간에 의해서 결정되기 때문에, 고속 및 저전력 게이티드 플립플롭 회로를 구현하기 위해서는 게이티드 클록 신호를 생성하는 데 걸리는 EtoG 시간을 줄이는 것이 바람직하다.
본 발명의 목적은 고속 저전력 클록 게이티드 로직 회로를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 클록 게이티드 로직 회로는 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고 상기 클록 신호, 상기 펄스 신호, 그리고 제어 신호에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함한다.
이 실시예에 있어서, 상기 펄스 발생기는 상기 클록 신호의 천이에 응답하여 펄스 신호를 발생한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 게이티드 클록 신호가 상기 클록 신호의 로우-레벨 구간 동안 로우 레벨로 유지되도록 구성된다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 클록 신호의 하이-레벨 구간 동안 상기 펄스 신호 및 상기 제어 신호의 활성화에 따라 상기 게이티드 클록 신호를 활성화시키도록 구성된다.
이 실시예에 있어서, 상기 클록 신호의 하이-레벨 구간 동안, 상기 프리챠지드 래치는 상기 펄스 및 제어 신호들의 동시 활성화에 응답하여 상기 게이티드 클록 신호를 활성화시키도록 구성된다.
이 실시예에 있어서, 상기 클록 신호의 하이-레벨 구간 동안, 상기 프리챠지드 래치는 상기 펄스 및 제어 신호들 중 적어도 하나가 비활성화될 때 상기 활성화된 게이티드 클록 신호를 래치하도록 구성된다.
이 실시예에 있어서, 상기 프리챠지드 래치는 전원 전압과 내부 노드 사이에 연결되며, 상기 클록 신호에 응답하여 동작하는 제 1 트랜지스터와; 상기 내부 노드와 접지 전압 사이에 직렬 연결되며, 상기 펄스 신호 및 상기 제어 신호에 각각 응답하여 각각 동작하는 제 2 및 제 3 트랜지스터들과; 그리고 상기 내부 노드의 전압 레벨에 응답하여 상기 게이티드 클록 신호를 출력하는 인버터를 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 제 2 및 제 3 트랜지스터들의 접속점과 상기 접지 전압 사이에 연결되며 다른 제어 신호에 응답하여 동작하는 제 4 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 제 3 트랜지스터와 상기 접지 전압 사이에 연결되며 다른 제어 신호에 응답하여 동작하는 제 4 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 내부 노드의 전압 레벨을 유지하도록 구성된 피드백 키퍼를 더 포함한다.
본 발명의 다른 특징에 따르면, 클록 게이티드 로직 회로는 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고 상기 클록 신호, 상기 펄스 신호, 그리고 제어 신호에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함하며, 상기 프리챠지드 래치는 전원 전압과 내부 노드 사이에 연결되며, 상기 클록 신호에 응답하여 동작하는 제 1 트랜지스터와; 상기 내부 노드와 접지 전압 사이에 직렬 연결되며, 상기 펄스 신호 및 상기 제어 신호에 각각 응답하여 각각 동작하는 제 2 및 제 3 트랜지스터들과; 그리고 상기 내부 노드의 전압 레벨에 응답하여 상기 게이티드 클록 신호를 출력하는 제 1 인버터를 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 제 2 및 제 3 트랜지스터들의 접속점과 상기 접지 전압 사이에 연결되며 다른 제어 신호에 응답하여 동작하는 제 4 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 제 3 트랜지스터와 상기 접지 전압 사이에 연결되며 다른 제어 신호에 응답하여 동작하는 제 4 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 내부 노드의 전압 레벨을 유지하도록 구성된 피드백 키퍼를 더 포함한다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 전원 전압과 상기 내부 노드에 연결된 제 4 트랜지스터와; 상기 내부 노드와 상기 접지 전압 사이에 연결된 제 5 트랜지스터와; 그리고 상기 내부 노드에 연결된 제 2 인버터를 포함하며, 상기 제 4 및 제 5 트랜지스터들은 상기 제 2 인버터의 출력에 의해서 제어된다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터와; 그리고 상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 7 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 전원 전압과 상기 내부 노드에 연결되며, 상기 게이티드 클록 신호에 응답하여 동작하는 제 4 트랜지스터와; 그리고 상기 내부 노드와 상기 접지 전압 사이에 연결되며, 상기 게이티드 클록 신호에 응답하여 동작하는 제 5 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터와; 그리고 상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 7 트랜지스터를 더 포함한다.
본 발명의 또 다른 특징에 따르면, 클록 게이티드 로직 회로는 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고 상기 클록 신호, 상기 펄스 신호, 그리고 제 1 및 제 2 제어 신호들에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함하며, 상기 프리챠지드 래치는 전원 전압과 내부 노드 사이에 연결되며, 상기 클록 신호에 응답하여 동작하는 제 1 트랜지스터와; 상기 내부 노드와 접지 전압 사이에 직렬 연결되며, 상기 펄스 신호 및 상기 제 1 제어 신호에 각각 응답하여 각각 동작하는 제 2 및 제 3 트랜지스터들과; 상기 제 2 및 제 3 트랜지스터들의 접속점과 상기 접지 전압 사이에 연결되며, 제 2 제어 신호에 응답하여 동작하는 제 4 트랜지스터와; 그리고 상기 내부 노드의 전압 레벨에 응답하여 상기 게이티드 클록 신호를 출력하는 인버터를 포함한다.
이 실시예에 있어서, 상기 프리챠지드 래치는 상기 내부 노드의 전압 레벨을 유지하도록 구성된 피드백 키퍼를 더 포함한다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 클록 신호 및 상기 펄스 신호에 응답하여 상기 내부 노드의 전압 레벨을 래치하도록 구성된다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 클록 신호에 응답하여 상기 내부 노드의 전압 레벨을 래치하도록 구성된다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 펄스 신호에 응답하여 상기 내부 노드의 전압 레벨을 래치하도록 구성된다.
이 실시예에 있어서, 상기 피드백 키퍼는 상기 내부 노드의 전압 레벨에 응답하여 상기 내부 노드의 전압 레벨을 래치하도록 구성된다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 PMOS 트랜지스터로 구성되고 상기 제 2 내지 제 4 트랜지스터들은 NMOS 트랜지스터로 구성된다.
본 발명의 또 다른 특징에 따르면, 클록 게이티드 로직 회로는 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고 상기 클록 신호, 상기 펄스 신호, 그리고 제 1 및 제 2 제어 신호들에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함하며, 상기 프리챠지드 래치는 전원 전압에 연결된 소오스, 내부 노드에 연결된 드레인, 그리고 상기 클록 신호를 입력받도록 연결된 게이트를 갖는 제 1 PMOS 트랜지스터와; 상기 내부 노드에 연결된 드레인, 소오스, 그리고 상기 펄스 신호를 입력받도록 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 접지된 소오스, 그리고 상기 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 제 2 NMOS 트랜지스터와; 상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 접지된 소오스, 그리고 상기 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 제 3 NMOS 트랜지스터와; 상기 내부 노드에 입력 단자와 상기 게이티드 클록 신호를 출력하는 출력 단자를 갖는 제 1 인버터와; 상기 내부 노드에 연결된 입력 단자를 갖는 제 2 인버터와; 상기 전원 전압에 연결된 소오스, 드레인, 그리고 상기 제 2 인버터의 출력 단자에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소오스, 상기 내부 노드에 연결된 드레인, 그리고 상기 펄스 신호를 입력받도록 연결된 게이트를 갖는 제 3 PMOS 트랜지스터와; 상기 내부 노드에 연결된 드레인, 소오스, 그리고 상기 클록 신호를 입력받도록 연결된 게이트를 갖는 제 4 NMOS 트랜지스터와; 그리고 상기 제 4 NMOS 트랜지스터의 소오스에 연결된 드레인, 접지된 소오스, 그리고 상기 제 2 인버터의 출력 단자에 연결된 게이트를 갖는 제 5 NMOS 트랜지스터를 포함한다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 2는 본 발명에 따른 클록 게이티드 로직 회로를 개략적으로 보여주는 블록도이다. 본 발명에 따른 클록 게이티드 로직 회로 (또는 클록 게이티드 래치 회로라 칭함) (100)는 제어 신호 (EN)의 활성화 구간 동안 클록 신호 (CK)에 동기된 게이티드 클록 신호 (GCK)를 발생한다. 본 발명에 따른 클록 게이티드 로직 회로 (100)는 펄스 발생기 (pulse generator) (120)와 프리챠지드 래치 (precharged latch) (140)를 포함한다. 펄스 발생기 (120)는 클록 신호 (CK)에 응답하여 펄스 신호 (P)를 발생한다. 예를 들면, 펄스 발생기 (120)는 클록 신호 (CK)의 로우-하이 천이 (또는 하이-로우 천이)에 응답하여 펄스 신호 (P)를 발생한다. 프리챠지드 래치 (140)는 제어 신호 (EN), 펄스 신호 (P), 그리고 클록 신호 (CK)에 응답하여 게이티드 클록 신호 (GCK)를 발생한다. 게이티드 클록 신호 (GCK)는 플립플롭 (FF)의 클록 신호로서 공급된다. 예를 들면, 제어 신호 (EN)가 비활성화되어 있는 동안, 게이티드 클록 신호 (GCK)는 펄스 신호 (P)에 무관하게 클록 신호 (CK)에 의해서 특정 레벨로 유지된다. 제어 신호 (EN)가 활성화된 상태에서 펄스 신호 (P)가 생성될 때, 프리챠지드 래치 (140)는 클록 신호 (CK)와 동일한 파형을 갖는 게이티드 클록 신호 (GCK)를 발생한다. 이는 이후 상세히 설명될 것이다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 클록 게이티드 로직 회로 (100)는 제어 신호 (EN)가 활성화된 상태에서 펄스를 기반으로 하여 게이티드 클록 신호 (GCK)를 발생하도록 구성된다. 게이티드 클록 신호 (GCK)는 플립플롭 및 그와 유사한 구성 요소들 (레지스터, 카운터, 래치 등)에 공급된다. 앞서 설명된 바와 같이, 제어 신호 (EN)가 비활성화된 상태에서는 클록 신호 (CK)의 천이에 관계없이 게이티드 클록 신호 (GCK)가 특정 레벨로 유지되기 때문에, 본 발명의 클록 게이티드 로직 회로를 포함하는 집적 회로 장치의 전력 소모를 줄이는 것이 가능하다.
도 3은 본 발명의 예시적인 실시예에 따른 도 2에 도시된 펄스 발생기를 보여주는 회로도이다. 도 3을 참조하면, 본 발명에 따른 펄스 발생기 (120)는 클록 신호 (CK)에 응답하여 펄스 신호 (P)를 생성하도록 구성되며, 3개의 PMOS 트랜지스 터들 (201, 202, 204), 5개의 NMOS 트랜지스터들 (203, 205, 206, 207, 209), 그리고 2개의 인버터들 (208, 210)을 포함한다.
PMOS 트랜지스터 (201)는 전원 전압 (VCC)과 내부 노드 (121) 사이에 연결되며, 클록 신호 (CK)에 의해서 제어된다. PMOS 트랜지스터 (201)는 전원 전압 (VCC)과 내부 노드 (121) 사이에 연결되며, 내부 노드 (122)의 전압 레벨에 의해서 제어된다. NMOS 트랜지스터들 (203, 207)은 내부 노드 (121)와 접지 전압 (VSS) 사이에 직렬 연결되어 있다. NMOS 트랜지스터 (203)의 게이트에는 클록 신호 (CK)가 인가되고, NMOS 트랜지스터 (207)의 게이트는 내부 노드 (122)에 전기적으로 연결되어 있다. PMOS 및 NMOS 트랜지스터들 (204, 205, 206)은 전원 전압 (VCC)과 접지 전압 (VSS) 사이에 직렬 연결되어 있다. PMOS 및 NMOS 트랜지스터들 (204, 205)의 게이트들은 클록 신호 (CK)를 공급받도록 연결되어 있다. NMOS 트랜지스터 (206)의 게이트는 내부 노드 (122)에 연결된 인버터 (210)의 출력 단자에 전기적으로 연결되어 있다. 게이트가 내부 노드 (121)에 연결된 인버터 (208)의 출력 단자에 연결된 NMOS 트랜지스터 (209)는 내부 노드 (122)와 접지 전압 (VSS) 사이에 연결되어 있다.
회로 동작에 있어서, 클록 신호 (CK)가 로우 레벨일 때, PMOS 트랜지스터들 (201, 204)는 턴 온된다. 이는 내부 노드들 (121, 122)이 턴-온된 트랜지스터들 (201, 204)을 통해 하이 레벨이 되게 한다. 내부 노드 (121)가 하이 레벨로 유지됨에 따라, 출력 신호 즉 펄스 신호 (P)는 로우 레벨을 갖는다. 이때, NMOS 트랜지스터 (209)는 로우 레벨의 펄스 신호 (P)에 의해서 턴 오프된다. 클록 신호 (CK)가 로우 레벨로 유지되는 동안, PMOS 트랜지스터들 (201, 204)은 내부 노드들 (121, 122)을 전원 전압으로 각각 프리챠지하기 위한 프리챠지 트랜지스터들로서 기능한다.
계속해서, 클록 신호 (CK)가 로우 레벨에서 하이 레벨로 천이할 때, NMOS 트랜지스터들 (203, 205)은 턴 온되는 반면에 PMOS 트랜지스터들 (201, 204)은 턴 오프된다. 내부 노드 (122)가 하이 레벨로 유지된 상태에서 NMOS 트랜지스터 (203)가 클록 신호 (CK)에 의해서 턴 온됨에 따라, 내부 노드 (121)는 턴-온된 NMOS 트랜지스터들 (203, 207)을 통해 접지된다. 이는 펄스 신호 (P)가 로우 레벨에서 하이 레벨로 천이하게 한다. 펄스 신호 (P)가 하이 레벨로 천이함에 따라, NMOS 트랜지스터 (209)가 턴 온된다. 내부 노드 (122)는 턴 온된 트랜지스터 (209)를 통해 접지됨에 따라, PMOS 트랜지스터 (202)가 턴 온된다. 따라서, 펄스 신호 (P)는 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 로우 레벨을 갖는 내부 노드 (122)에 연결된 NMOS 트랜지스터 (207)는 턴 오프된다. 이때, 내부 노드 (122)의 로우 레벨은 클록 신호 (CK)의 하이-레벨 구간 동안 인버터 (210) 및 NMOS 트랜지스터들 (205, 206)로 구성된 래치 또는 키퍼 (keeper)를 통해 유지된다.
본 발명의 예시적인 실시예에 따른 펄스 발생기 대신에 이 분야에 잘 알려진 펄스 발생기들이 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4 는 본 발명의 제 1 실시예에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도이다. 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 프리챠지드 래치 (140)는 클록 신호 (CK), 제어 신호 (EN), 그리고 펄스 신호 (P)에 응답하여 게이티드 클록 신호 (GCK)를 발생하며, 3개의 PMOS 트랜지스터들 (211, 214, 215), 4개의 NMOS 트랜지스터들 (212, 213, 216, 217), 그리고 2개의 인버터들 (218, 219)을 포함한다. PMOS 트랜지스터 (211)은 전원 전압 (VCC)과 내부 노드 (141) 사이에 연결되며, 그것의 게이트에는 클록 신호 (CK)가 인가된다. NMOS 트랜지스터들 (212, 213)은 내부 노드 (141)와 접지 전압 (VSS) 사이에 직렬 연결되어 있다. NMOS 트랜지스터 (212)의 게이트에는 펄스 신호 (P)가 인가되고, NMOS 트랜지스터 (213)의 게이트에는 제어 신호 (EN)가 인가된다. PMOS 트랜지스터들 (214, 215)은 전원 전압 (VCC)과 내부 노드 (141) 사이에 직렬 연결되어 있다. NMOS 트랜지스터들 (216, 217)은 내부 노드 (141)와 접지 전압 (VSS) 사이에 직렬 연결되어 있다. 인버터 (218)는 내부 노드 (141)에 연결된 입력 단자 및 트랜지스터들 (214, 217)의 게이트들에 연결된 출력 단자를 갖는다. PMOS 트랜지스터 (215)의 게이트는 펄스 신호 (P)를 입력 받도록 연결되고, NMOS 트랜지스터 (216)의 게이트는 클록 신호 (CK)를 입력받도록 연결되어 있다.
본 발명의 제 1 실시예에 따른 프리챠지드 래치를 포함한 클록 게이티드 로직 회로의 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 앞서 설명된 바와 같이, 본 발명에 따른 클록 게이티드 로직 회로는 집적 회로 장치의 전반적인 전력 소모를 줄이기 위한 것으로, 제어 신호 (EN)의 비활성화시 클록 신호 (CK)의 천이에 무관하게 특정 레벨 (예를 들면, 로우 레벨)로 고정된 게이티드 클록 신호 (GCK)를 발생하도록 구성된다. 보다 구체적인 설명은 다음과 같다.
먼저, 클록 신호 (CK)가 로우 레벨로 유지되는 동안, 앞서 설명된 바와 같이, 펄스 신호 (P)는 로우 레벨로 유지된다. 펄스 신호 (P)가 클록 신호 (CK)의 로우-레벨 구간 동안 로우 레벨로 유지됨에 따라, 프리챠지드 래치 (140)의 NMOS 트랜지스터 (212)는 턴 오프된다. 클록 신호 (CK)가 로우 레벨로 유지될 때, PMOS 트랜지스터 (211)는 턴 온된다. 이는 프리챠지드 래치 (140)의 내부 노드 (141)가 하이 레벨이 되게 한다. 결과적으로, 클록 신호 (CK)가 로우 레벨로 유지되는 동안, 제어 신호 (EN)에 무관하게 게이티드 클록 신호 (GCK)는 로우 레벨로 유지된다.
클록 신호 (CK)가 로우 레벨에서 하이 레벨로 천이함에 따라, 펄스 신호 (P) 역시 로우 레벨에서 하이 레벨로 천이한다. 이는 PMOS 트랜지스터 (211)가 턴 오프되게 하고 NMOS 트랜지스터 (212)가 턴 온되게 한다. 제어 신호 (EN)가 활성화 상태에 있다고 가정하면, 내부 노드 (141)는 펄스 신호 (P)의 로우-하이 천이에 따라 NMOS 트랜지스터들 (212, 213)을 통해 접지된다. 즉, 게이티드 클록 신호 (GCK)가 로우 레벨에서 하이 레벨로 천이된다. 클록 신호 (CK)가 하이 레벨이고 내부 노드 (141)가 로우 레벨일 때, 내부 노드 (141)의 로우 레벨은 래치 또는 키퍼를 구성하는 인버터 (218) 및 NMOS 트랜지스터들 (216, 217)을 통해 유지된다. 따라서, 비록 펄스 신호 (P)가 클록 신호 (CK)의 하이-레벨 구간 내에서 로우 레벨로 천이하더라도, 내부 노드 (141)의 로우 레벨은 래치 또는 키퍼를 구성하는 인버터 (218) 및 NMOS 트랜지스터들 (216, 217)을 통해 유지된다. 이는 제어 신호 (EN) 및/또는 펄스 신호 (P)의 활성화 구간이 클록 신호 (CK)의 하이-레벨 구간 동안 유지될 필요가 없음을 의미한다. 이와 반대로, 클록 신호 (CK)의 로우-레벨 구간 동안 내부 노 드 (141)의 하이 레벨은 PMOS 트랜지스터 (211)와 더불어 인버터 (218) 및 PMOS 트랜지스터들 (214, 215)을 통해 유지될 수 있다.
이상의 설명에서 알 수 있듯이, 본 발명에 따른 클록 게이티드 로직 회로 (100)는 펄스를 기반으로 하여 클록 신호 (CK)와 동일한 파형을 갖는 게이티드 클록 신호 (GCK)를 생성한다. 또한, EtoG 시간이 도 1에 도시된 것과 비교하여 볼 때 단축됨을 알 수 있다. 즉, 제어 신호 (EN)의 전송 경로 (도 4에서 점선으로 표시됨)를 구성하는 게이트들이 도 1에 도시된 것과 비교하여 볼 때 대략 절반으로 감소된다. 그러므로, 클록 게이티드 로직 회로 (100)의 속도 또는 성능이 EtoG 시간에 의해서 결정된다는 점을 고려하여 볼 때, 본 발명에 따른 클록 게이티드 로직 회로 (100)가 고속 저전력 플립플롭 회로를 구현하기 위해서 적합하다.
도 5는 본 발명에 따른 제 2 실시예에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도이다.
도 5를 참조하면, 본 발명에 따른 제 2 실시예에 따른 도 2에 도시된 프리챠지드 래치 (140)는 제어 신호 (TE)에 의해서 제어되는 NMOS 트랜지스터 (220)가 추가되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 도 5에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 병기되며, 그것에 대한 설명은 그러므로 생략된다. 이러한 회로 구성에 따르면, 제어 신호들 (EN, TE) 중 어느 하나의 활성화에 따라 내부 노드 (141)의 상태가 결정될 것이다.
도 6은 본 발명에 따른 제 3 실시예에 따른 도 2에 도시된 프리챠지드 래치 를 보여주는 회로도이다.
도 6을 참조하면, 본 발명에 따른 제 3 실시예에 따른 도 2에 도시된 프리챠지드 래치 (140)는 클록 신호 (CK)에 의해서 제어되는 NMOS 트랜지스터 (216)가 제거되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 도 6에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 병기되며, 그것에 대한 설명은 그러므로 생략된다.
도 7은 본 발명에 따른 제 4 실시예에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도이다.
도 7을 참조하면, 본 발명에 따른 제 4 실시예에 따른 도 2에 도시된 프리챠지드 래치 (140)는 펄스 신호 (P)에 의해서 제어되는 PMOS 트랜지스터 (215)가 제거되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 도 7에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 병기되며, 그것에 대한 설명은 그러므로 생략된다.
도 8은 본 발명에 따른 제 5 실시예에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도이다.
도 8을 참조하면, 본 발명에 따른 제 5 실시예에 따른 도 2에 도시된 프리챠지드 래치 (140)는 클록 신호 (CK) 및 펄스 신호 (P)에 의해서 각각 제어되는 NMOS 트랜지스터 (216) 및 PMOS 트랜지스터 (215)가 제거되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 도 8에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 병기되며, 그것에 대한 설명은 그 러므로 생략된다.
도 9는 본 발명에 따른 제 6 실시예에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도이다.
도 9를 참조하면, 본 발명에 따른 제 6 실시예에 따른 도 2에 도시된 프리챠지드 래치 (140)는 제어 신호 (TE)에 의해서 제어되는 NMOS 트랜지스터 (220)가 추가되었다는 점을 제외하면 도 4에 도시된 것과 실질적으로 동일하다. 도 9에 있어서, 도 4에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 병기되며, 그것에 대한 설명은 그러므로 생략된다. 이러한 회로 구성에 따르면, 제어 신호들 (EN, TE)의 동시 활성화에 따라 내부 노드 (141)의 상태가 결정될 것이다.
도 10 내지 도 15는 본 발명의 변형예들에 따른 도 2에 도시된 프리챠지드 래치를 보여주는 회로도들이다. 도 10 내지 도 15는 도 5 내지 도 9에 각각 대응하는 것으로, 도 10 내지 도 15에 도시된 프리챠지드 래치들은 단지 내부 노드 (141)에 연결된 인버터 (219)가 제거되었다는 점을 제외하면 도 5 내지 도 9에 도시된 것과 실질적으로 동일한다. 이러한 회로 구성에 있어서, 게이티드 클록 신호 (GCK)는 인버터 (218)로부터 출력된다.
도 4 내지 도 9에 도시된 프리챠지드 래치들에 있어서, 피드백 키퍼 (feedback keeper)과 게이티드 클록 신호 (GCK)를 구동하는 인버터가 서로 분리되어 있다. 이러한 구조의 경우, 게이티드 클록 신호 (GCK)를 구동하는 인버터의 출력 로딩이 도 10 내지 도 15에 도시된 것과 비교하여 볼 때 적다. 이는 본 발명에 따른 클록 게이티드 로직 회로가 큰 로딩을 갖는 회로에 연결될 수 있음을 의미한다. 도 10 내지 도 15에 도시된 변형예들에 있어서, 게이티드 클록 신호 (GCK)를 출력하는 인버터 (218)에 인버터가 직렬로 연결될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 펄스를 기반으로 게이티드 클록 신호를 발생하도록 클록 게이티드 로직 회로를 구현함으로써 게이티드 클록 신호를 보다 빠르게 생성하는 것이 가능하다.

Claims (30)

  1. 클록 신호의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고
    상기 클록 신호, 상기 펄스 신호, 그리고 제어 신호에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함하는 클록 게이티드 로직 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 프리챠지드 래치는 상기 게이티드 클록 신호가 상기 클록 신호의 로우-레벨 구간 동안 로우 레벨로 유지되도록 구성되는 클록 게이티드 로직 회로.
  4. 제 1 항에 있어서,
    상기 프리챠지드 래치는 상기 클록 신호의 하이-레벨 구간 동안 상기 펄스 신호 및 상기 제어 신호의 활성화에 따라 상기 게이티드 클록 신호를 활성화시키도록 구성되는 클록 게이티드 로직 회로.
  5. 제 4 항에 있어서,
    상기 클록 신호의 하이-레벨 구간 동안, 상기 프리챠지드 래치는 상기 펄스 및 제어 신호들의 동시 활성화에 응답하여 상기 게이티드 클록 신호를 활성화시키도록 구성되는 클록 게이티드 로직 회로.
  6. 제 4 항에 있어서,
    상기 클록 신호의 하이-레벨 구간 동안, 상기 프리챠지드 래치는 상기 펄스 및 제어 신호들 중 적어도 하나가 비활성화될 때 상기 활성화된 게이티드 클록 신호를 래치하도록 구성되는 클록 게이티드 로직 회로.
  7. 제 1 항에 있어서,
    상기 프리챠지드 래치는
    전원 전압과 내부 노드 사이에 연결되며, 상기 클록 신호에 응답하여 동작하는 제 1 트랜지스터와;
    상기 내부 노드와 접지 전압 사이에 직렬 연결되며, 상기 펄스 신호 및 상기 제어 신호에 각각 응답하여 각각 동작하는 제 2 및 제 3 트랜지스터들과; 그리고
    상기 내부 노드의 전압 레벨에 응답하여 상기 게이티드 클록 신호를 출력하는 인버터를 포함하는 클록 게이티드 로직 회로.
  8. 제 7 항에 있어서,
    상기 프리챠지드 래치는 상기 제 2 및 제 3 트랜지스터들의 접속점과 상기 접지 전압 사이에 연결되며 다른 제어 신호에 응답하여 동작하는 제 4 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  9. 제 7 항에 있어서,
    상기 프리챠지드 래치는 상기 제 3 트랜지스터와 상기 접지 전압 사이에 연결되며 다른 제어 신호에 응답하여 동작하는 제 4 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  10. 제 7 항에 있어서,
    상기 프리챠지드 래치는 상기 내부 노드의 전압 레벨을 유지하도록 구성된 피드백 키퍼를 더 포함하는 클록 게이티드 로직 회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 10 항에 있어서,
    상기 피드백 키퍼는
    상기 전원 전압과 상기 내부 노드에 연결된 제 4 트랜지스터와;
    상기 내부 노드와 상기 접지 전압 사이에 연결된 제 5 트랜지스터와; 그리고
    상기 내부 노드에 연결된 제 2 인버터를 포함하며, 상기 제 4 및 제 5 트랜지스터들은 상기 제 2 인버터의 출력에 의해서 제어되는 클록 게이티드 로직 회로.
  16. 제 15 항에 있어서,
    상기 피드백 키퍼는 상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  17. 제 15 항에 있어서,
    상기 피드백 키퍼는 상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  18. 제 15 항에 있어서,
    상기 피드백 키퍼는
    상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터와; 그리고
    상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 7 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  19. 제 7 항에 있어서,
    상기 프리챠지드 래치는
    상기 전원 전압과 상기 내부 노드에 연결되며, 상기 게이티드 클록 신호에 응답하여 동작하는 제 4 트랜지스터와; 그리고
    상기 내부 노드와 상기 접지 전압 사이에 연결되며, 상기 게이티드 클록 신호에 응답하여 동작하는 제 5 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  20. 제 19 항에 있어서,
    상기 프리챠지드 래치는 상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  21. 제 19 항에 있어서,
    상기 프리챠지드 래치는 상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 6 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  22. 제 19 항에 있어서,
    상기 프리챠지드 래치는
    상기 내부 노드와 상기 제 5 트랜지스터 사이에 연결되며 상기 클록 신호에 응답하여 동작하는 제 6 트랜지스터와; 그리고
    상기 제 4 트랜지스터와 상기 내부 노드 사이에 연결되며 상기 펄스 신호에 응답하여 동작하는 제 7 트랜지스터를 더 포함하는 클록 게이티드 로직 회로.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와; 그리고
    상기 클록 신호, 상기 펄스 신호, 그리고 제 1 및 제 2 제어 신호들에 응답하여 게이티드 클록 신호를 발생하는 프리챠지드 래치를 포함하며,
    상기 프리챠지드 래치는
    전원 전압에 연결된 소오스, 내부 노드에 연결된 드레인, 그리고 상기 클록 신호를 입력받도록 연결된 게이트를 갖는 제 1 PMOS 트랜지스터와;
    상기 내부 노드에 연결된 드레인, 소오스, 그리고 상기 펄스 신호를 입력받도록 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 접지된 소오스, 그리고 상기 제 1 제어 신호를 입력받도록 연결된 게이트를 갖는 제 2 NMOS 트랜지스터와;
    상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 접지된 소오스, 그리고 상기 제 2 제어 신호를 입력받도록 연결된 게이트를 갖는 제 3 NMOS 트랜지스터와;
    상기 내부 노드에 입력 단자와 상기 게이티드 클록 신호를 출력하는 출력 단자를 갖는 제 1 인버터와;
    상기 내부 노드에 연결된 입력 단자를 갖는 제 2 인버터와;
    상기 전원 전압에 연결된 소오스, 드레인, 그리고 상기 제 2 인버터의 출력 단자에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터와;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소오스, 상기 내부 노드에 연결된 드레인, 그리고 상기 펄스 신호를 입력받도록 연결된 게이트를 갖는 제 3 PMOS 트랜지스터와;
    상기 내부 노드에 연결된 드레인, 소오스, 그리고 상기 클록 신호를 입력받도록 연결된 게이트를 갖는 제 4 NMOS 트랜지스터와; 그리고
    상기 제 4 NMOS 트랜지스터의 소오스에 연결된 드레인, 접지된 소오스, 그리고 상기 제 2 인버터의 출력 단자에 연결된 게이트를 갖는 제 5 NMOS 트랜지스터를 포함하는 클록 게이티드 로직 회로.
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