KR102060073B1 - 반도체 회로 - Google Patents

반도체 회로 Download PDF

Info

Publication number
KR102060073B1
KR102060073B1 KR1020130022606A KR20130022606A KR102060073B1 KR 102060073 B1 KR102060073 B1 KR 102060073B1 KR 1020130022606 A KR1020130022606 A KR 1020130022606A KR 20130022606 A KR20130022606 A KR 20130022606A KR 102060073 B1 KR102060073 B1 KR 102060073B1
Authority
KR
South Korea
Prior art keywords
circuit
level
transistor
voltage level
data value
Prior art date
Application number
KR1020130022606A
Other languages
English (en)
Other versions
KR20140110123A (ko
Inventor
라울 싱
김민수
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020130022606A priority Critical patent/KR102060073B1/ko
Priority to US13/834,603 priority patent/US9059693B2/en
Priority to CN201410077529.3A priority patent/CN104038205B/zh
Publication of KR20140110123A publication Critical patent/KR20140110123A/ko
Application granted granted Critical
Publication of KR102060073B1 publication Critical patent/KR102060073B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

반도체 회로가 제공된다. 반도체 회로는, 클럭 신호의 라이징 엣지에 인에이블(enable)되어 피드백 노드의 전압 레벨에 따라 서로 다른 리드 펄스를 생성하는 펄스 생성 회로, 및 펄스 생성 회로가 생성한 리드 펄스를 이용하여 입력 신호가 갖는 데이터 값에 따라 다이나믹 노드와 피드백 노드의 전압 레벨을 디벨롭(develop)하는 감지 증폭 회로를 포함한다.

Description

반도체 회로{Semiconductor circuit}
본 발명은 반도체 회로에 관한 것이다.
반도체 회로의 일 예인 플립-플롭(flip-flop) 회로와 클럭 게이팅 셀(clock gating cell)회로는 마이크로 프로세서의 성능을 높이는데 중요한 회로들이다. 플립-플롭 회로는 클럭 신호 또는 펄스 신호에 응답하여 입력된 신호를 저장하고 순차적으로 전달하는 기능을 수행하는 회로이며, 클럭 게이팅 셀 회로는 특정 회로의 전력 절감을 위해 특정 회로에 클럭 신호를 제공하거나 이를 차단하는 회로이다.
본 발명이 해결하고자 하는 기술적 과제는 소형화가 가능하고 저전압에서 신뢰성있게 동작할 수 있는 반도체 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, 클럭 신호의 라이징 엣지에 인에이블(enable)되어 피드백 노드의 전압 레벨에 따라 서로 다른 리드 펄스를 생성하는 펄스 생성 회로, 및 펄스 생성 회로가 생성한 리드 펄스를 이용하여 입력 신호가 갖는 데이터 값에 따라 다이나믹 노드와 피드백 노드의 전압 레벨을 디벨롭(develop)하는 감지 증폭 회로를 포함한다.
본 발명의 몇몇 실시예에서, 상기 펄스 생성 회로는 상기 피드백 노드의 전압 레벨이 제1 레벨이면, 제1 폭을 갖는 상기 리드 펄스를 생성하고, 상기 피드백 노드의 전압 레벨이 상기 제1 레벨과 다른 제2 레벨이면, 상기 제1 폭과 다른 제2 폭을 갖는 상기 리드 펄스를 생성할 수 있다. 여기서, 상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고, 상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함하고, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 감지 증폭 회로는, 상기 입력 신호가 갖는 데이터 값에 따라 상기 다이나믹 노드의 전압 레벨을 디벨롭하는데 이용되는 제1 트랜지스터 스택(stack)과, 상기 입력 신호가 갖는 데이터 값에 따라 상기 피드백 노드의 전압 레벨을 디벨롭하는데 이용되는 제2 트랜지스터 스택을 포함하되, 상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 크기와 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 크기는 서로 다를 수 있다. 특히 본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 크기는 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 크기보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 감지 증폭 회로는, 상기 입력 신호가 갖는 데이터 값에 따라 상기 다이나믹 노드의 전압 레벨을 디벨롭하는데 이용되는 제1 트랜지스터 스택과, 상기 입력 신호가 갖는 데이터 값에 따라 상기 피드백 노드의 전압 레벨을 디벨롭하는데 이용되는 제2 트랜지스터 스택을 포함하되, 상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 개수와 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 개수는 서로 다를 수 있다. 특히 본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 스택은 2개의 트랜지스터로 구성되고, 상기 제2 트랜지스터 스택은 3개의 트랜지스터로 구성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 리드 펄스는 상기 클럭 신호의 라이징 엣지가 생성된 후로부터 일정 시간 지연되어 생성될 수 있다. 이 때, 상기 지연은 상기 펄스 생성 회로에 포함된 두 개의 게이트 소자에 의해 발생할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 회로는, 제1 레벨의 클럭 신호를 제공받아 입력 신호가 갖는 데이터 값에 따라 서로 다른 리드 펄스를 생성하고, 생성된 리드 펄스를 이용하여 입력 신호가 갖는 데이터 값을 리드하는 리드 회로, 및 리드 회로의 출력을 버퍼링(buffering)하여 출력하는 버퍼 회로를 포함한다.
본 발명의 몇몇 실시예에서, 상기 리드 회로는 상기 입력 신호가 갖는 데이터 값이 제1 데이터 값이면, 제1 폭을 갖는 상기 리드 펄스를 생성하고, 상기 입력 신호가 갖는 데이터 값이 상기 제1 데이터 값과 다른 제2 데이터 값이면, 상기 제1 폭과 다른 제2 폭을 갖는 상기 리드 펄스를 생성할 수 있다. 이 때, 상기 제1 데이터 값은 1을 포함하고, 상기 제2 데이터 값은 0을 포함하고, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 레벨의 클럭 신호는 논리 하이 레벨의 클럭 신호를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 리드 회로는, 상기 클럭 신호 및 입력 신호를 제공받고 상기 입력 신호가 갖는 데이터 값에 따라 다이나믹 노드와 피드백 노드를 서로 다른 전압 레벨로 디벨롭(develop)하는 감지 증폭 회로와, 상기 피드백 노드의 전압 레벨에 따라 서로 다른 펄스 폭을 갖는 리드 펄스를 생성하는 펄스 생성 회로를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 버퍼 회로는 인버터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 회로는 상기 리드 회로가 리드한 입력 신호의 데이터를 래치(latch)하는 래치 회로를 더 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 래치 회로는 의사 정적 래치(pseudo static latch)일 수 있다. 또한 본 발명의 몇몇 실시예에서, 상기 래치 회로는 서로 교차되어 커플링된 제1 낸드(NAND) 게이트와 제2 낸드 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 회로는 플립-플롭(flip-flop) 회로일 수 있다.
본 발명의 몇몇 실시예에서, 상기 입력 신호는 인에이블 신호이고, 상기 출력 신호는 인에이블 클럭 신호일 수 있다. 특히 본 발명의 몇몇 실시예에서, 상기 반도체 회로는 클럭 게이팅 셀(clock gating cell) 회로일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 회로는, 피드백 노드의 전압 레벨에 따라 서로 다른 리드 펄스를 생성하는 펄스 생성 회로, 입력 신호가 갖는 데이터 값에 따라 다이나믹 노드를 서로 다른 전압 레벨로 디벨롭하는 제1 트랜지스터 스택, 입력 신호가 갖는 데이터 값에 따라 피드백 노드를 서로 다른 전압 레벨로 디벨롭하는 제2 트랜지스터 스택, 및 펄스 생성 회로가 생성한 리드 펄스에 게이팅되어 다이나믹 노드와 피드백 노드의 전압 레벨을 풀-다운(pull-down)시키는데 이용되는 디스차지 트랜지스터를 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 회로는, 상기 다이나믹 노드의 전압 레벨을 논리 하이 레벨로 유지시는 제1 키퍼 회로, 상기 다이나믹 노드의 전압 레벨을 논리 로우 레벨로 유지시는 제2 키퍼 회로, 상기 피드백 노드의 전압 레벨을 논리 하이 레벨로 유지시는 제3 키퍼 회로, 및 상기 피드백 노드의 전압 레벨을 논리 로우 레벨로 유지시는 제4 키퍼 회로를 더 포함할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 제4 키퍼 회로는 상기 펄스 생성 회로에 포함될 수 있다. 또한, 본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 스택에 포함된 프리 차지 트랜지스터는 상기 다이나믹 노드를 프리 차지시킴과 동시에 상기 제1 키퍼 회로로 이용될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 트랜지스터 스택과 상기 디스차지 트랜지스터는 공통 노드에 서로 접속될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지 트랜지스터는 서로 분리된 제1 및 제2 디스차지 트랜지스터를 포함하고, 상기 제1 트랜지스터 스택은 상기 제1 디스차지 트랜지스터에 접속되고, 상기 제2 트랜지스터 스택은 상기 제2 디스차지 트랜지스터에 접속될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 회로의 블록도이다.
도 2는 도 1에 도시된 반도체 회로의 상세 회로도이다.
도 3은 도 1에 도시된 펄스 생성 회로의 상세 회로도이다.
도 4는 도 1에 도시된 펄스 생성 회로의 다른 상세 회로도이다.
도 5는 도 1에 도시된 래치 회로의 상세 회로도이다.
도 6은 도 1에 도시된 래치 회로의 다른 상세 회로도이다.
도 7 및 도 8은 도 1에 도시된 반도체 회로의 동작 타이밍도들이다.
도 9는 도 1에 도시된 반도체 회로의 효과를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 회로의 블록도이다.
도 11은 도 10에 도시된 반도체 회로의 상세 회로도이다.
도 12 및 도 13은 도 10에 도시된 반도체 회로의 동작 타이밍도들이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다.
도 17은 도 16에 도시된 반도체 회로의 동작 타이밍도이다.
도 18은 본 발명의 실시예들에 따른 반도체 회로가 채용될 수 있는 컴퓨팅 시스템의 구성을 도시한 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 회로가 채용될 수 있는 전자 시스템의 구성을 도시한 블록도이다.
도 20은 도 19의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 회로에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 회로의 블록도이다. 도 2는 도 1에 도시된 반도체 회로의 상세 회로도이다. 도 3은 도 1에 도시된 펄스 생성 회로의 상세 회로도이다. 도 4는 도 1에 도시된 펄스 생성 회로의 다른 상세 회로도이다. 도 5는 도 1에 도시된 래치 회로의 상세 회로도이다. 도 6은 도 1에 도시된 래치 회로의 다른 상세 회로도이다.
먼저, 도 1 및 도 2를 참조하면, 반도체 회로(1)는 리드 회로(10, 20), 래치 회로(40), 및 버퍼 회로(50)를 포함한다.
이하에서는 본 실시예에 따른 반도체 회로(1)가 예를 들어, 플립-플롭(flip-flop) 회로인 것을 예로 들어 설명할 것이다. 그러나 본 발명이 이에 제한되는 것은 아니며, 본 발명의 기술적 사상은 이와 다른 반도체 회로에도 변형되어 적용될 수 있다.
리드 회로(10, 20)는 제1 레벨(예를 들어, 논리 하이 레벨(logical high level))의 클럭 신호(CK)를 제공받아 입력 신호(D)가 갖는 데이터 값에 따라 서로 다른 리드 펄스(P)를 생성하고, 생성된 리드 펄스(P)를 이용하여 입력 신호(D)가 갖는 데이터 값을 리드할 수 있다. 이러한 리드 회로(10, 20)는 감지 증폭 회로(10)와 펄스 생성 회로(20)를 포함할 수 있다.
감지 증폭 회로(10)는 펄스 생성 회로(20)가 생성한 리드 펄스(P)를 이용하여 입력 신호(D)가 갖는 데이터 값에 따라 다이나믹 노드(ZZ1)와 피드백 노드(FB)의 전압 레벨을 디벨롭(develop)할 수 있다.
이러한 감지 증폭 회로(10)는, 입력 신호(D)가 갖는 데이터 값에 따라 다이나믹 노드(ZZ1)의 전압 레벨을 디벨롭하는데 이용되는 제1 트랜지스터 스택(stack)(MP1, MN1)과, 입력 신호(D)가 갖는 데이터 값에 따라 피드백 노드(FB)의 전압 레벨을 디벨롭하는데 이용되는 제2 트랜지스터 스택(MP3, MN4, MN5)과, 펄스 생성 회로(20)가 생성한 리드 펄스(P)에 게이팅되어 다이나믹 노드(ZZ1)와 피드백 노드(FB)의 전압 레벨을 풀-다운(pull-down)시키는데 이용되는 디스차지 트랜지스터(MN2)을 포함할 수 있다.
구체적으로, 제1 트랜지스터 스택(MP1, MN1)은, 피드백 노드(FB)의 전압 레벨에 게이팅되어 전원단과 다이나믹 노드(ZZ1)를 접속시키는 제1 PMOS 트랜지스터(MP1)와, 입력 신호(D)의 데이터 값에 게이팅되어 다이나믹 노드(ZZ1)와 디스차지 트랜지스터(MN2)를 접속시키는 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다. 여기서, 디스차지 트랜지스터(MN2)와 제1 NMOS 트랜지스터(MN1)는 도시된 것과 같이 공통 노드(CS)에서 접속될 수 있다.
제2 트랜지스터 스택(MP3, MN4, MN5)은, 다이나믹 노드(ZZ1)의 전압 레벨에 게이팅되어 전원단과 피드백 노드(FB)를 접속시키는 제3 PMOS 트랜지스터(MP3)와, 다이나믹 노드(ZZ1)의 전압 레벨에 게이팅되어 피드백 노드(FB)와 제5 NMOS 트랜지스터(MN5)를 접속시키는 제4 NMOS 트랜지스터(MN4)와, 예를 들어, 인버터로 구성된 제1 게이트(G1)를 통과함으로써 반전된 입력 신호(DN)의 데이터 값에 게이팅되어 제4 NMOS 트랜지스터(MN4)와 디스차지 트랜지스터(MN2)를 접속시키는 제5 NMOS 트랜지스터(MN5)를 포함할 수 있다. 여기서도, 디스차지 트랜지스터(MN2)와 제5 NMOS 트랜지스터(MN5)는 도시된 것과 같이 공통 노드(CS)에서 접속될 수 있다. 즉, 제1 트랜지스터 스택(MP1, MN1)과 제2 트랜지스터 스택(MP3, MN4, MN5)은 공통 노드(CS)를 서로 공유할 수 있다.
디스차지 트랜지스터(MN2)는 펄스 생성 회로(20)가 생성한 리드 펄스(P)에 게이팅되어 공통 노드(CS)와 접지단을 접속시킬 수 있다. 이러한 디스차지 트랜지스터(MN2)는 예를 들어 도시된 것과 같이 NMOS 트랜지스터로 구성될 수 있다.
한편, 본 발명의 몇몇 실시예에서, 본 실시예에 따른 감지 증폭 회로(10)는 비대칭(skewed) 감지 증폭 회로일 수 있다.
먼저, 본 실시예에 따른 감지 증폭 회로(10)는 그 크기 면에서 비대칭(skewed)일 수 있다.
구체적으로, 제1 트랜지스터 스택(MP1, MN1)을 구성하는 각 트랜지스터의 크기는 제2 트랜지스터 스택(MP3, MN4, MN5)을 구성하는 각 트랜지스터의 크기와 서로 다를 수 있다. 더욱 구체적으로, 제1 트랜지스터 스택(MP1, MN1)을 구성하는 각 트랜지스터의 크기는 제2 트랜지스터 스택(MP3, MN4, MN5)을 구성하는 각 트랜지스터의 크기보다 클 수 있다.
이와 같은 구성에 따라, 제2 트랜지스터 스택(MP3, MN4, MN5)이 전체 회로에서 차지하는 면적은 제1 트랜지스터 스택(MP1, MN1)이 전체 회로에서 차지하는 면적 보다 작을 수 있다. 따라서, 그 크기가 작은 트랜지스터들로 구성된 제2 트랜지스터 스택(MP3, MN4, MN5)에 의해 본 실시예에 따른 감지 증폭 회로(10)는 전체 회로에서 차지하는 면적을 줄일 수 있다. 다시 말해, 소형화가 가능할 수 있다.
일반적으로, 회로가 크기가 작은 트랜지스터들로 구성될 경우, 신호의 처리 속도가 회로가 크기가 작은 트랜지스터들로 구성될 경우에 비해 늦어질 수 있다. 하지만, 본 실시예에서는 제2 트랜지스터 스택(MP3, MN4, MN5)이 전압 레벨을 디벨롭하는 노드는 다이나믹 노드(ZZ1)가 아닌 피드백 노드(FB)이므로 반도체 회로(1)가 입력 신호로부터 데이터 값을 리드하는 데에는 큰 영향을 주지 않게 된다. 따라서, 반도체 회로(1)의 전체 동작 성능을 저하시키지 않으면서, 반도체 회로(1)의 크기를 소형화 시킬 수 있는 장점이 있다.
다음, 본 실시예에 따른 감지 증폭 회로(10)는 그 구성 면에서 비대칭(skewed)일 수 있다.
구체적으로, 제1 트랜지스터 스택(MP1, MN1)을 구성하는 트랜지스터의 개수는 제2 트랜지스터 스택(MP3, MN4, MN5)을 구성하는 트랜지스터의 개수와 서로 다를 수 있다. 더욱 구체적으로, 제1 트랜지스터 스택(MP1, MN1)을 구성하는 트랜지스터의 개수는 예를 들어, 도시된 것과 같이 2개 이고, 제2 트랜지스터 스택(MP3, MN4, MN5)을 구성하는 트랜지스터의 크기는 예를 들어, 도시된 것과 같이 3개일 수 있다.
이처럼 제1 트랜지스터 스택(MP1, MN1)을 제2 트랜지스터 스택(MP3, MN4, MN5)에 비해 적은 개수의 트랜지스터로 구성할 경우, 입력 신호(D)로부터 데이터 값을 리드하는 신호 경로가 보다 단순해져 신뢰성 있는 데이터 리드가 가능할 수 있다.
본 발명의 몇몇 실시예에서, 감지 증폭 회로(10)는 제1 내지 제3 키퍼 회로(12, 14, 15)를 더 포함할 수 있다.
제1 키퍼 회로(12)는 다이나믹 노드(ZZ1)의 전압 레벨을 제1 레벨(예를 들어, 논리 하이 레벨)로 유지시키는 역할을 할 수 있다. 이러한 제1 키퍼 회로(12)는 클럭 신호(CK) 또는 지연된 클럭 신호(CKD)에 게이팅되어 전원단과 다이나믹 노드(ZZ1)을 접속시키는 제2 PMOS 트랜지스터(MP2)를 포함할 수 있다.
제2 키퍼 회로(14)는 다이나믹 노드(ZZ1)의 전압 레벨을 제2 레벨(예를 들어, 논리 로우 레벨)로 유지시키는 역할을 할 수 있다. 이러한 제2 키퍼 회로(14)는 다이나믹 노드(ZZ1)의 전압 레벨을 반전시키기 위해 예를 들어, 인버터로 구성된 제2 게이트(G2)와 제2 게이트(G2)의 출력에 게이팅되어 다이나믹 노드(ZZ1)와 공통 노드(CS)를 접속시키는 제3 NMOS 트랜지스터(MN3)를 포함할 수 있다.
제3 키퍼 회로(15)는 피드백 노드(FB)의 전압 레벨을 제1 레벨(예를 들어, 논리 하이 레벨)로 유지시키는 역할을 할 수 있다. 이러한 제3 키퍼 회로(15)는 클럭 신호(CK)에 게이팅되어 전원단과 피드백 노드(FB)을 접속시키는 제4 PMOS 트랜지스터(MP4)를 포함할 수 있다.
펄스 생성 회로(20)는 클럭 신호(CK)의 라이징 엣지(rising edge)에 인에이블되어 피드백 노드(FB)의 전압 레벨에 따라 서로 다른 리드 펄스(P)를 생성할 수 있다. 구체적으로, 펄스 생성 회로(20)는 피드백 노드(FB)의 전압 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)이면, 제1 폭을 갖는 리드 펄스(P)를 생성하고, 피드백 노드(FB)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)이면, 제1 폭 보다 작은 제2 폭을 갖는 리드 펄스(P)를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 펄스 생성 회로(20)는 도 3에 도시된 것과 같은 구성을 가질 수 있다.
구체적으로, 도 3을 참조하면, 펄스 생성 회로(20)는 제4 내지 제7 게이트(G4~G7)와 제4 키퍼 회로(22)를 포함할 수 있다.
제6 게이트(G6)는 예를 들어, 인버터로 구성될 수 있으며, 클럭 신호(CK)의 레벨을 반전시켜, 반전된 클럭 신호(CKB)를 제7 게이트(G7)에 제공할 수 있다. 제7 게이트(G7)도 예를 들어, 인버터로 구성될 수 있으며, 반전된 클럭 신호(CKB)의 레벨을 반전시켜, 지연된 클럭 신호(CKD)를 감지 증폭 회로(10) 등에 제공할 수 있다.
제4 게이트(G4)는 예를 들어, 인버터로 구성될 수 있으며, 피드백 노드(FB)의 전압 레벨을 반전시켜 제5 게이트(G5)에 제공할 수 있다. 제5 게이트(G5)는 제4 게이트(G4)의 출력과 제6 게이트(G6)의 출력을 XOR 연산하고, 이를 통해 리드 펄스(P)를 출력할 수 있다. 이렇게 출력된 리드 펄스(P)는 감지 증폭 회로(10)에 제공되어 감지 증폭 회로(10)가 입력 신호(D)로부터 데이터 값을 리드하는데 이용될 수 있다.
제4 키퍼 회로(22)는 피드백 노드(FB)의 전압 레벨을 제2 레벨(예를 들어, 논리 로우 레벨)로 유지시키는 역할을 할 수 있다. 이러한 제4 키퍼 회로(22)는 제4 게이트(G4)의 출력에 게이팅되어 피드백 노드(FB)와 제7 NMOS 트랜지스터(MN7)를 접속시키는 제8 NMOS 트랜지스터(MN8)와, 클럭 신호(CK)에 게이팅되어 제8 NMOS 트랜지스터(MN8)와 접지단을 접속시키는 제7 NMOS 트랜지스터(MN7)를 포함할 수 있다. 도시된 것과 같이 본 실시예에서, 제4 키퍼 회로(22)는 펄스 생성 회로(20)에 포함될 수 있다.
이와 같은 펄스 생성 회로(20)의 구성에 의해 리드 펄스(P)는 클럭 신호(CK)의 라이징 엣지가 생성된 후로부터 일정 시간 지연되어 생성될 수 있다. 구체적으로, 이러한 지연은 펄스 생성 회로(20)에 포함된 두 개의 게이트 소자(예를 들어, G6, G5)에 의해 발생될 수 있다. 한편, 이러한 펄스 생성 회로(20)의 구성에 의해 지연된 클럭 신호(CKD)도 클럭 신호(CK)에 비해 두 개의 게이트 지연(two gate delay, G6, G7)되어 출력될 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 펄스 생성 회로(20)의 구성은 도 4에 도시된 것과 같이 변형될 수 있다.
구체적으로, 도 4를 참조하면, 펄스 생성 회로(20)는 제4 내지 제7 게이트(G4~G7)와 제4 키퍼 회로(24)를 포함할 수 있다.
제4 게이트(G4)는 클럭 신호(CK)의 전압 레벨과 피드백 노드(FB)의 전압 레벨을 NAND 연산하고, 이를 제5 게이트(G5)에 출력할 수 있다. 이 때 제5 게이트(G5)의 출력은 반전된 리드 펄스(PB)일 수 있다. 제5 게이트(G5)는 예를 들어, 인버터로 구성될 수 있으며, 반전된 리드 펄스(PB)의 전압 레벨을 반전시켜, 리드 펄스(P)를 출력할 수 있다. 이렇게 출력된 리드 펄스(P)는 감지 증폭 회로(10)에 제공되어 감지 증폭 회로(10)가 입력 신호(D)로부터 데이터 값을 리드하는데 이용될 수 있다.
제6 게이트(G6)는 피드백 노드(FB)의 전압 레벨과 반전된 리드 펄스(PB)의 전압 레벨을 NAND 연산하고, 이를 지연된 클럭 신호(CKD)로 출력할 수 있다. 이렇게 출력된 지연된 클럭 신호(CKD)는 감지 증폭 회로(10) 등에 제공될 수 있다.
제7 게이트(G7)는 예를 들어, 인버터로 구성될 수 있으며, 피드백 노드(FB)의 전압 레벨을 반전시켜 이를 제4 키퍼 회로(24)에 제공할 수 있다.
제4 키퍼 회로(24)는 피드백 노드(FB)의 전압 레벨을 예를 들어, 제2 레벨(예를 들어, 논리 로우 레벨)로 유지시키는 역할을 할 수 있다. 이러한 제4 키퍼 회로(24)는 제7 게이트(G7)의 출력에 게이팅되어 피드백 노드(FB)와 제7 NMOS 트랜지스터(MN7)를 접속시키는 제8 NMOS 트랜지스터(MN8)와, 클럭 신호(CK)에 게이팅되어 제8 NMOS 트랜지스터(MN8)와 접지단을 접속시키는 제7 NMOS 트랜지스터(MN7)를 포함할 수 있다. 여기에서도, 제4 키퍼 회로(24)는 펄스 생성 회로(20)에 포함될 수 있다.
이와 같은 구성에 의해, 리드 펄스(P)는 클럭 신호(CK)의 라이징 엣지가 생성된 후로부터 일정 시간 지연되어 생성될 수 있다. 구체적으로, 이러한 지연은 펄스 생성 회로(20)에 포함된 두 개의 게이트 소자(예를 들어, G4, G5)에 의해 발생될 수 있다. 한편, 이러한 펄스 생성 회로(20)의 구성에 의해 지연된 클럭 신호(CKD)도 클럭 신호(CK)에 비해 두 게이트 지연(two gate delay, G4, G6)되어 출력될 수 있다.
래치 회로(40)는 리드 회로(10, 20)가 리드한 입력 신호(D)의 데이터를 래치(latch)할 수 있다. 특히 본 실시예에서 래치 회로(40)는 다이나믹 노드(ZZ1)와 스태틱(static) 노드(ZZ2)를 인터페이싱 하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 래치 회로(40)는 도 5에 도시된 것과 같은 구성을 갖는 의사 정적 래치(pseudo static latch)일 수 있다.
구체적으로, 도 5를 참조하면, 래치 회로(40)는, 클럭-기반 인버터(MP5, MN7, MN8), 제9 NMOS 트랜지스터(MN9), 제6 및 제7 PMOS 트랜지스터(MP6, MP7) 및 예를 들어, 인버터로 구성된 제8 게이트(G8)을 포함할 수 있다.
클럭-기반 인버터(MP5, MN7, MN8)는 전원단과 접지단 사이에 서로 직렬 연결되는 제5 PMOS 트랜지스터(MP5), 제7 및 제8 NMOS 트랜지스터(MN7, MN8)을 포함할 수 있다. 제5 PMOS 트랜지스터(MP5)와 제8 NMOS 트랜지스터(MN8)는 다이나믹 노드(ZZ1)의 전압 레벨에 의해 게이팅 될 수 있다. 제7 NMOS 트랜지스터(MN7)는 지연된 클럭 신호(CKD)에 의해 게이팅될 수 있다.
따라서, 클럭-기반 인버터(MP5, MN7, MN8)는 지연된 클럭 신호(CKD)의 레벨에 따라서 스태틱 노드(ZZ2)의 전압 레벨을 유지하거나, 다이나믹 노드(ZZ1)의 전압 레벨을 반전시켜 이를 스태틱 노드(ZZ2)에 제공할 수 있다.
예를 들어, 지연된 클럭 신호(CKD)가 제2 레벨(예를 들어, 논리 로우 레벨)인 경우, 클럭-기반 인버터(MP5, MN7, MN8)는 다이나믹 노드(ZZ1)의 전압 레벨에 관계 없이 스태틱 노드(ZZ2)의 전압 레벨을 그대로 유지시킨다. 그리고, 예를 들어, 지연된 클럭 신호(CK)가 제1 레벨(예를 들어, 논리 하이 레벨)인 경우 클럭-기반 인버터(MP5, MN7, MN8)는 다이나믹 노드(ZZ1)의 전압 레벨를 반전시켜 이를 스태틱 노드(ZZ2)에 제공한다.
제9 NMOS 트랜지스터(MN9)는 반전된 스태틱 노드(ZZ2)의 전압 레벨에 게이팅되고, 스태틱 노드(ZZ2)와 제8 NMOS 트랜지스터(MN8)를 접속시킨다. 제6 및 제7 PMOS 트랜지스터(MP6, MP7)는 전원단과 스태틱 노드(ZZ2) 사이에 서로 직렬 연결된다. 제6 PMOS 트랜지스터(MP6)는 반전된 스태틱 노드(ZZ2)의 전압 레벨에 게이팅되고, 전원단과 제7 PMOS 트랜지스터(MP7)를 접속시킨다. 제7 PMOS 트랜지스터(MP7)는 지연된 클럭 신호(CKD)에 게이팅되고, 제6 PMOS 트랜지스터(MP6)와 스태틱 노드(ZZ2)를 접속시킨다.
제8 게이트(G8)는 스태틱 노드(ZZ2)의 전압 레벨을 반전시켜서 이를 제6 PMOS 트랜지스터(MP6)와, 제9 NMOS 트랜지스터(MN9)에 제공한다. 이러한 제9 NMOS 트랜지스터(MN9), 제6 및 제7 PMOS 트랜지스터(MP6, MP7), 및 제8 게이트(G8)는 래치 기능을 수햄함으로써 스태틱 노드(ZZ2)에서의 시그널 파이팅(signal fighting)이 발생되는 것을 방지하는 역할을 한다.
한편, 본 발명의 다른 몇몇 실시예에서, 래치 회로(40)의 구성은 도 6에 도시된 것과 같이 서로 교차되어 커플링된 제8 게이트(G8)와 제9 게이트(G9)를 포함하도록 변형될 수 있다.
구체적으로, 도 6을 참조하면, 래치 회로(40)는 NAND 연산을 수행하는 제 8 및 제9 게이트(G8, G9)로 구성될 수 있다.
제9 게이트(G9)는 스태틱 노드(ZZ2)의 전압 레벨과 반전된 클럭 신호(CKB)를 NAND 연산할 수 있다. 제8 게이트(G8)는 다이나믹 노드(ZZ1)의 전압 레벨과 제9 게이트(G9)의 출력을 NAND 연산하여 스태틱 노드(ZZ2)의 전압 레벨을 디벨롭할 수 있다.
이와 같이 서로 교차되어 커플링된 제8 및 제9 게이트(G8, G9)는 래치 회로(40)에서 발생할 수 있는 시그널 파이팅(signal fighting)을 방지하는 역할을 할 수 있다. 즉, 다이나믹 노드(ZZ1)가 트랜지션하는 경우, 스태틱 노드(ZZ2)의 전압 레벨에 의해 제9 게이트(G9)의 출력 값이 간섭받는 것을 반전된 클럭 신호(CKB)를 이용하여 방지할 수 있다.
또한, 이와 같이 서로 교차되어 커플링된 제8 및 제9 게이트(G8, G9)는 래치 회로(40)의 전력 소모를 감소시킬 수 있다.
예를 들어, 다이나믹 노드(ZZ1)의 전압 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)이고, 클럭 신호(CK)가 제1 레벨(예를 들어, 논리 하이 레벨)로 트랜지션하여 반전된 클럭 신호(CKB)가 제2 레벨(예를 들어, 논리 로우 레벨)로 트랜지션할 경우, 제9 게이트(G9)의 출력은 반전된 클럭 신호(CKB)에 따라 제1 레벨(예를 들어, 논리 하이 레벨)로 트랜지션하게 된다. 이 경우에 스태틱 노드(ZZ2)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)이면, 제9 게이트(G9)의 출력은 제1 레벨(예를 들어, 논리 하이 레벨)이므로 토클링이 발생하지 않게 된다. 따라서, 제9 게이트(G9)의 출력은 스태틱 노드(ZZ2)의 전압 레벨에 따라서 토글링하게 되어, 클럭 신호(CK)가 트랜지션할 때마다 토글링하는 경우보다 전력 소모가 감소하게 된다.
한편, 앞서 도 5에서는 래치 회로(40)의 동기화를 위해 지연된 클럭 신호(CKD)가 제공되는 것을 도시하였고, 도 6에서는 래치 회로(40)의 동기화를 위해 클럭 신호(CK)가 제공되는 것을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 동기화를 위해 래치 회로(40)에는 다양한 종류의 클럭 신호(도 1 및 도 2의 XCK)가 제공될 수 있다. 이러한 신호의 예로는 클럭 신호(CK), 반전된 클럭 신호(CKB), 리드 펄스(P), 또는 반전된 리드 펄스(PB) 등을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
버퍼 회로(50)는 리드 회로(10, 20)의 출력을 버퍼링(buffering)하여 출력할 수 있다. 구체적으로, 버퍼 회로(50)는 리드 회로(10, 20)의 출력을 래칭한 래치 회로(40)의 출력을 제공받고 이를 버퍼링하여 출력할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 버퍼 회로(50)는 예를 들어, 인버터로 구성될 수 있다. 이렇게 버퍼 회로(50)가 인버터로 구성될 경우, 스태틱 노드(ZZ2)의 전압 레벨은 버퍼 회로(50)을 통해 반전되어 출력될 수 있다.
이하, 도 2, 도 3, 도 7 및 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 회로의 동작에 대해 설명하도록 한다.
도 7 및 도 8은 도 1에 도시된 반도체 회로의 동작 타이밍도들이다.
먼저, 도 2, 도 3, 및 도 7을 참조하여, 입력 신호(D)의 데이터 값이 1인 경우에 대해 설명하도록 한다.
클럭 신호(CK)의 라이징 엣지가 생성되기 전, 다이나믹 노드(ZZ1)와 피드백 노드(FB)는 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)에 의해 제1 레벨(예를 들어, 논리 하이 레벨)로 프리 차지(pre charged)된다.
다음 클럭 신호(CK)의 라이징 엣지가 생성되면, 반전된 클럭 신호(CKB)의 레벨은 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다. 그리고, 지연된 클럭 신호(CKD)의 레벨은 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다. 반전된 클럭 신호(CKB)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되면, 이제 제5 게이트(G5)의 입력이 (0,0)이되므로, 리드 펄스(P)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다((1) 참조).
그런데, 입력 신호(D)의 데이터 값이 1이므로, 제5 NMOS 트랜지스터(MN5)가 턴온되지 않아, 피드백 노드(FB)는 제1 레벨(예를 들어, 논리 하이 레벨)을 그대로 유지한다((2) 참조).
한편, 피드백 노드(FB)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)을 유지하기 때문에, 제5 게이트(G5)의 입력이 변하지 않아, 리드 펄스(P)의 폴링 엣지는 생성되지 않는다. 따라서, 리드 펄스(P)는 클럭 신호(CK)의 폴링 엣지가 생성될 때까지 제1 레벨(예를 들어, 논리 하이 레벨)을 유지한다.
한편, 입력 신호(D)의 데이터 값이 1이므로, 제1 NMOS 트랜지스터(MN1)가 턴온되어, 다이나믹 노드(ZZ1)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다((3) 참조). 이 때, 제3 키퍼 회로(15)에 포함된 제4 PMOS 트랜지스터(MP4)와 제2 키퍼 회로(14)에 포함된 제3 NMOS 트랜지스터(MN3)가 턴온된다. 따라서, 입력 신호(D)의 데이터 값이 변경되어도 피드백 노드(FB)와 다이나믹 노드(ZZ1)는 그 전압 레벨을 유지하게 된다.
다음, 도 2, 도 3, 및 도 8을 참조하여, 입력 신호(D)의 데이터 값이 0인 경우에 대해 설명하도록 한다.
이 때에도 마찬가지로, 클럭 신호(CK)의 라이징 엣지가 생성되기 전, 다이나믹 노드(ZZ1)와 피드백 노드(FB)는 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)에 의해 제1 레벨(예를 들어, 논리 하이 레벨)로 프리 차지(pre charged)된다.
다음 클럭 신호(CK)의 라이징 엣지가 생성되면, 반전된 클럭 신호(CKB)의 레벨은 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다. 그리고, 지연된 클럭 신호(CKD)의 레벨은 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다. 반전된 클럭 신호(CKB)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되면, 이제 제5 게이트(G5)의 입력이 (0,0)이되므로, 리드 펄스(P)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다((1) 참조).
그런데, 이 때 입력 신호(D)의 데이터 값은 0이므로, 이 경우에는 제5 NMOS 트랜지스터(MN5)가 턴온되어, 피드백 노드(FB)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다((2) 참조).
이제 피드백 노드(FB)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되었으므로, 두 개의 게이트 지연(two gate delay, G4, G5) 뒤, 리드 펄스(P)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다((3) 참조). 즉, 리드 펄스(P)에 폴링 엣지가 형성된다.
한편, 입력 신호(D)의 데이터 값이 0이므로, 제1 NMOS 트랜지스터(MN1)가 턴온되지 않아, 다이나믹 노드(ZZ1)의 레벨은 그대로 제1 레벨(예를 들어, 논리 하이 레벨)을 유지한다((3) 참조).
이상에서 알 수 있듯이, 입력 신호(D)의 데이터 값이 1일 경우, 본 실시예에 따른 반도체 회로(1)는 입력 신호(D)의 데이터 값이 변경되어도 피드백 노드(FB)와 다이나믹 노드(ZZ1)가 그 전압 레벨을 유지하게 되므로, 데이터의 유지 시간(hold time)이 중요하지 않게되며, 리드 펄스(P)가 클럭 신호(CK)의 폴링 엣지가 생성될 때까지 지속적으로 유지되어 있으므로, 입력 신호(D)의 데이터 값을 리드하는 성능(writability)이 향상된다. (이와 달리 리드 펄스(P)가 클럭 신호(CK)의 폴링 엣지가 생성되기 전에 소멸된다면, 그 후에는 입력 신호(D)의 데이터 값을 리드하는 것이 불가능할 것이다.)
반대로, 입력 신호(D)의 데이터 값이 0일 경우, 본 실시예에 따른 반도체 회로(1)는 다이나믹 노드(ZZ1)가 제1 PMOS 트랜지스터(MP1)에 의해 제1 레벨(예를 들어, 논리 하이 레벨)로 프리 차지되므로 입력 신호(D)의 데이터 값을 리드하는 성능(writability)은 중요하지 않게되며, 이 때 클럭 신호(CK)의 폴링 엣지가 생성되기 전에 리드 펄스(P)가 소멸됨으로써 그 만큼 데이터의 유지 시간(hold time)이 작아지게 된다.
다시 말해, 본 실시예에 따른 반도체 회로(1)는 데이터의 유지 시간(hold time)이 중요하지 않은 상황에서는 입력 신호(D)의 데이터 값을 리드하는 성능(writability)을 향상시킬 수 있고, 입력 신호(D)의 데이터 값을 리드하는 성능(writability)이 중요하지 않은 상황에서는 데이터의 유지 시간(hold time)을 줄임으로써 반도체 회로(1)의 동작 신뢰성을 높일 수 있게 된다.
본 실시예에 따른 반도체 회로(1)의 이러한 특징은, 공정 변이(process variation)가 심한 환경에서 저전압으로 반도체 회로(1)가 구동될 경우에도 그 동작 신뢰성을 보장할 수 있게 한다.
이하, 도 9를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 9는 도 1에 도시된 반도체 회로의 효과를 설명하기 위한 도면이다. 구체적으로, 도 9는 구동 전압을 달리하며 각 반도체 회로 (a), (b), (c)의 수율을 측정한 그래프이다.
도 9를 참조하면, (a), (b)는 본 발명의 일 실시예에 따른 반도체 회로와 다른 방식으로 구동되는 반도체 회로를 대상으로, 구동 전압을 달리하며 반도체 회로의 수율을 측정한 그래프이며, (c)는 본 발명의 일 실시예에 따른 반도체 회로와 동일한 방식으로 구동되는 반도체 회로를 대상으로, 구동 전압을 달리하며 반도체 회로의 수율을 측정한 그래프이다.
여기서 각 구동 전압은 일정 기준 전압(X)에 미리 정한 상수(0.3~0.8)를 곱하여 산출하였으며, 반도체 회로의 수율은 각 반도체 회로에 특정 데이터(예를 들어, 데이터 1)을 제공하였을 때, 그 출력으로 입력과 동일한 데이터가 출력될 확률로 산출하였다.
도 9를 참조하면, 반도체 회로 (a), (b)는 비교적 높은 구동 전압(예를 들어, 0.8X 이상)에서는 반도체 회로 (c)와 비슷한 수율을 나타내었으나, 구동 전압이 점차 낮아질수록 반도체 회로 (c)에 비해 수율이 현격하게 낮아졌다. 다시 말해, 반도체 회로 (b)의 경우 99%의 수율을 기대하기 위해서는 구동 전압을 약 0.62X로 설정해야 하나, 반도체 회로 (c)의 경우 구동 전압을 약 0.4X로 설정해도 99%의 수율을 기대할 수 있음을 알 수 있다. 결과적으로, 본 실시예에 따른 반도체 회로(1)의 경우, 앞서 설명한 특성 들에 의해 데이터 리드 성능이 향상되므로, 비교적 낮은 구동 전압에서도 높은 신뢰성을 갖고 동작할 수 있음을 알 수 있다.
이하 도 10 및 도 11을 참조하여, 본 발명의 다른 실시예에 따른 반도체 회로에 대해 설명하도록 한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 회로의 블록도이다. 도 11은 도 10에 도시된 반도체 회로의 상세 회로도이다.
먼저, 도 1 및 도 2를 참조하면, 반도체 회로(2)는 리드 회로(110, 120), 및 버퍼 회로(150)를 포함한다.
이하에서는 본 실시예에 따른 반도체 회로(2)가 예를 들어, 클럭 게이팅 셀(clock gating cell) 회로인 것을 예로 들어 설명할 것이다. 그러나 본 발명이 이에 제한되는 것은 아니며, 본 발명의 기술적 사상은 이와 다른 반도체 회로에도 변형되어 적용될 수 있다.
리드 회로(10, 20)는 제1 레벨(예를 들어, 논리 하이 레벨)의 클럭 신호(CK)를 제공받아 인에이블 신호(E)가 갖는 데이터 값에 따라 서로 다른 리드 펄스(P)를 생성하고, 생성된 리드 펄스(P)를 이용하여 인에이블 신호(E)가 갖는 데이터 값을 리드할 수 있다.
리드 회로(110, 120)는 감지 증폭 회로(110)와 펄스 생성 회로(120)를 포함할 수 있는데, 이러한 감지 증폭 회로(110)와 펄스 생성 회로(120)의 구성은 입력 신호(D)가 인에이블 신호(E)로 대체된 것 외에는 앞서 설명한 감지 증폭 회로(도 2의 10)와 펄스 생성 회로(도 2의 20)와 동일할 수 있는 바, 중복된 설명은 생략하도록 한다.
버퍼 회로(150)는 리드 회로(110, 120)의 출력을 버퍼링(buffering)하여 출력할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버퍼 회로(150)는 예를 들어, 인버터로 구성될 수 있다. 이렇게 버퍼 회로(150)가 인버터로 구성될 경우, 다이나믹 노드(ZZ1)의 전압 레벨은 버퍼 회로(150)을 통해 반전되어 인에이블 클럭 신호(ECK)로 출력될 수 있다.
이하, 도 11, 도 12 및 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 회로의 동작에 대해 설명하도록 한다.
도 12 및 도 13은 도 10에 도시된 반도체 회로의 동작 타이밍도들이다.
먼저, 도 11 및 도 12를 참조하여, 인에이블 신호(E)의 데이터 값이 1인 경우에 대해 설명하도록 한다.
클럭 신호(CK)의 라이징 엣지가 생성되기 전, 다이나믹 노드(ZZ1)와 피드백 노드(FB)는 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)에 의해 제1 레벨(예를 들어, 논리 하이 레벨)로 프리 차지된다.
다음 클럭 신호(CK)의 라이징 엣지가 생성되면, 반전된 클럭 신호(CKB)의 레벨은 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다. 그리고, 지연된 클럭 신호(CKD)의 레벨은 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다. 반전된 클럭 신호(CKB)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되면, 리드 펄스(P)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다((1) 참조).
그런데, 인에이블 신호(E)의 데이터 값이 1이므로, 제5 NMOS 트랜지스터(MN5)가 턴온되지 않아, 피드백 노드(FB)는 제1 레벨(예를 들어, 논리 하이 레벨)을 그대로 유지한다((2) 참조).
피드백 노드(FB)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)을 유지하기 때문에, 리드 펄스(P)의 폴링 엣지는 생성되지 않는다. 따라서, 리드 펄스(P)는 클럭 신호(CK)의 폴링 엣지가 생성될 때까지 제1 레벨(예를 들어, 논리 하이 레벨)을 유지한다.
한편, 인에이블 신호(E)의 데이터 값이 1이므로, 제1 NMOS 트랜지스터(MN1)가 턴온되고, 다이나믹 노드(ZZ1)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다. 그리고, 이에 따라 인에이블 클럭 신호(ECK)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다((3) 참조).
이 때, 제3 키퍼 회로(15)에 포함된 제4 PMOS 트랜지스터(MP4)와 제2 키퍼 회로(14)에 포함된 제3 NMOS 트랜지스터(MN3)가 턴온된다. 따라서, 인에이블 신호(E)의 데이터 값이 변경되어도 피드백 노드(FB)와 다이나믹 노드(ZZ1)는 그 전압 레벨을 유지하게 된다.
다음, 도 11, 및 도 13을 참조하여, 인에이블 신호(E)의 데이터 값이 0인 경우에 대해 설명하도록 한다.
이 때에도 마찬가지로, 클럭 신호(CK)의 라이징 엣지가 생성되기 전, 다이나믹 노드(ZZ1)와 피드백 노드(FB)는 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)에 의해 제1 레벨(예를 들어, 논리 하이 레벨)로 프리 차지된다.
다음 클럭 신호(CK)의 라이징 엣지가 생성되면, 반전된 클럭 신호(CKB)의 레벨은 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다. 그리고, 지연된 클럭 신호(CKD)의 레벨은 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다. 반전된 클럭 신호(CKB)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되면, 리드 펄스(P)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)로 변경된다((1) 참조).
그런데, 이 때 인에이블 신호(E)의 데이터 값은 0이므로, 이 경우에는 제5 NMOS 트랜지스터(MN5)가 턴온되어, 피드백 노드(FB)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다((2) 참조).
이제 피드백 노드(FB)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되었으므로, 리드 펄스(P)의 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된다((3) 참조). 즉, 리드 펄스(P)에 폴링 엣지가 형성된다.
한편, 인에이블 신호(E)의 데이터 값이 0이므로, 제1 NMOS 트랜지스터(MN1)가 턴온되지 않아, 다이나믹 노드(ZZ1)의 레벨은 그대로 제1 레벨(예를 들어, 논리 하이 레벨)을 유지한다. 이에 따라 인에이블 클럭 신호(ECK)의 레벨도 제2 레벨(예를 들어, 논리 로우 레벨)을 유지하게 된다((3) 참조).
이상에서 알 수 있듯이, 본 실시예에 따른 반도체 회로(2)도 데이터의 유지 시간(hold time)이 중요하지 않은 상황에서는 리드 펄스(P)가 클럭 신호(CK)의 폴링 엣지가 생성될 때까지 지속적으로 유지되어 있으므로 인에이블 신호(E)의 데이터 값을 리드하는 성능(writability)을 향상시킬 수 있다. 또한, 인에이블 신호(E)의 데이터 값을 리드하는 성능(writability)이 중요하지 않은 상황에서는 클럭 신호(CK)의 폴링 엣지가 생성되기 전에 리드 펄스(P)가 소멸됨으로써 데이터의 유지 시간(hold time)을 줄일 수 있게 된다. 따라서, 반도체 회로(2)의 동작 신뢰성이 향상되게 된다. 이와 같이 반도체 회로(2)의 동작 신뢰성이 향상될 경우, 공정 변이가 심한 환경에서 저전압으로 반도체 회로(2)가 구동될 경우에도 그 동작 신뢰성을 보장할 수 있게 된다.
다음 도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 회로에 대해 설명하도록 한다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다. 이하에서는 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 14를 참조하면, 본 실시예에 따른 반도체 회로(3)가 앞서 설명한 반도체 회로(1,2)와 다른 점은, 제1 키퍼 회로(도 2 및 도 11의 12)에 포함되고 클럭 신호(CK) 또는 지연된 클럭 신호(CKD)에 게이팅되던 제2 PMOS 트랜지스터(도 2 및 도 11의 MP2)와, 제1 트랜지스터 스택(MP1, MN1)에 포함되고 다이나믹 노드(ZZ1)를 프리 차지시키는 프리 차지 트랜지스터(도 2 및 도 11의 MP1)가 리드 펄스(P)로 게이팅되는 하나의 PMOS 트랜지스터(MP1)로 통합되어 구현된 것이다.
다시 말해, 본 실시예에 따른 반도체 회로(3)에서는 제1 트랜지스터 스택(MP1, MN1)에 포함되고 다이나믹 노드(ZZ1)를 프리 차지시키는 프리 차지 트랜지스터(MP1)가 제1 키퍼 회로(16)의 역할을 동시에 수행한다.
회로의 구성을 이와 같이 할 경우에도, 반도체 회로(3)는 앞서 설명한 실시예들(1, 2)과 동일하게 동작될 수 있다. 예를 들어, 입력 신호(D)의 데이터 값이 1인 경우, 클럭 신호(CK)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)을 유지하는 동안, 피드백 노드(FB)의 전압 레벨과 리드 펄스(P)의 레벨 모두 제1 레벨(예를 들어, 논리 하이 레벨)을 유지하게된다. 따라서, 회로의 구성을 이와 같이 변형하더라도 앞서 설명한 실시예들(1, 2)과 동일하게 동작될 수 있다.
한편, 예를 들어, 입력 신호(D)의 데이터 값이 0인 경우, 클럭 신호(CK)의 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)을 유지하는 동안, 피드백 노드(FB)의 전압 레벨은 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되게 된다. 이 때. 리드 펄스(P)는 피드백 노드(FB)의 전압 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)로 변경된 후 일정 지연(예를 들어, 두 개의 게이트 지연) 뒤에 제1 레벨(예를 들어, 논리 하이 레벨)에서 제2 레벨(예를 들어, 논리 로우 레벨)로 변경되기 때문에, 마찬가지로 회로의 구성을 이와 같이 변형하더라도 앞서 설명한 실시예들(1, 2)과 동일하게 동작될 수 있다.
이처럼 감지 증폭 회로(10)에 포함된 트랜지스터의 개수를 줄여서 구현할 경우, 감지 증폭 회로(10)가 전체 회로에서 차지하는 면적이 들어 소형화된 반도체 소자를 제조할 수 있는 장점이 있다.
다음 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 회로에 대해 설명하도록 한다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 15를 참조하면, 본 실시예에 따른 반도체 회로(4)가 앞서 설명한 반도체 회로(1,2)와 다른 점은, 디스차지 트랜지스터(도 2 및 도 11의 MN2)가 2개의 트랜지스터(MN2, MN5)로 분리되어 구현된 것이다. 구체적으로, 본 실시예에 따른 반도체 회로(4)에서는, 제1 트랜지스터 스택(도 2 및 도 11의 MP1, MN1)과 제2 트랜지스터 스택(도 2 및 도 11의 MP3, MN4, MN5)이 공통 노드(도 2 및 도 11의 CS)를 공유하며 디스차지 트랜지스터(도 2 및 도 11의 MN2)에 접속되는 것이 아니라, 제1 트랜지스터 스택(도 2 및 도 11의 MP1, MN1)과 제2 트랜지스터 스택(도 2 및 도 11의 MP3, MN4, MN5)이 각각 서로 다른 디스차지 트랜지스터(MN2, MN5)에 접속되는 점이다.
회로의 구성을 이와 같이 변형할 경우, 회로의 동작 속도를 보다 개선할 수 있다. 구체적으로, 앞서 설명한 반도체 회로(1,2)와 같이 회로를 구성할 경우, 공통 노드(도 2 및 도 11의 CS)가 다이나믹 노드(ZZ1) 또는 피드백 노드(FB)에 의해 항상 프리 차지(pre charged)된다. 이렇게 공통 노드(도 2 및 도 11의 CS)가 프리 차지되어 있을 경우, 입력 신호(D)의 데이터 값을 리드하기 위한 회로의 셋업 시간(setup time)이 증가될 수 있다. 그러나, 본 실시예에서는 디스차지 트랜지스터(도 2 및 도 11의 MN2)를 2개의 트랜지스터(MN2, MN5)로 분리하여 구현하고, 공통 노드(CS)을 제거함으로써, 입력 신호(D)의 데이터 값을 리드하기 위한 회로의 셋업 시간을 감소시킬 수 있는 장점이 있다.
다음 도 16 및 도 17을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 회로에 대해 설명하도록 한다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 회로의 회로도이다. 도 17은 도 16에 도시된 반도체 회로의 동작 타이밍도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 회로(5)가 앞서 설명한 반도체 회로(1,2)와 다른 점은, 제2 트랜지스터 스택(MP3, MN4, MN5)에 포함되고 반전된 입력 신호(DN)의 데이터 값에 게이팅되어 제4 NMOS 트랜지스터(MN4)와 디스차지 트랜지스터(MN2)를 접속시키던 제5 NMOS 트랜지스터(MN5)가, 이제 반전된 입력 신호(DN)의 데이터 값에 게이팅되어 제4 NMOS 트랜지스터(MN4)와 펄스 생성 회로(20)를 접속시킨다는 점이다.
회로의 구성을 이와 같이 변형할 경우, 입력 신호(D)의 데이터 값이 0일 경우 생성되는 리드 펄스(P)의 펄스 폭을 보다 작게 함으로써 회로의 데이터 유지 시간(hold time)을 더 줄일 수 있다.
구체적으로, 도 17을 참조하면, 앞서 설명한 반도체 회로(1,2)의 경우 도 8 등에 도시된 것과 같이 리드 펄스(P)가 두 개의 게이트 지연(two gate delay, G4, G5) 동안 제1 레벨(예를 들어, 논리 하이 레벨)을 유지한다. 그러나, 도 16에 도시된 것과 같이 회로의 구성을 변경할 경우, 리드 펄스(P)는 약 한 개의 게이트 지연(one gate delay, (G4_Rise+G5_Fall) - (G5_Rise)) 동안 제1 레벨(예를 들어, 논리 하이 레벨)을 유지할 수 있다. 다시 말해, 리드 펄스(P)의 펄스 폭이 보다 작아질 수 있다.
앞서 설명한 것과 같이, 입력 신호(D)의 데이터 값이 0일 경우, 다이나믹 노드(ZZ1)가 제1 PMOS 트랜지스터(MP1)에 의해 제1 레벨(예를 들어, 논리 하이 레벨)로 프리 차지되므로 입력 신호(D)의 데이터 값을 리드하는 성능(writability)은 크게 중요하지 않게되며, 데이터의 유지 시간(hold time)이 반도체 회로의 동작 성능에 큰 영향을 주게 된다. 이에, 본 실시예에 따른 반도체 회로(5)는, 이처럼 입력 신호(D)의 데이터 값이 0일 경우, 리드 펄스(P)의 펄스 폭을 보다 작게(two gates delay → one gate delay) 함으로써 회로의 데이터 유지 시간(hold time)을 더 줄일 수 있는 장점이 있다.
다음, 도 18을 참조하여, 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로(1~5)가 채용될 수 있는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 18은 본 발명의 실시예들에 따른 반도체 회로가 채용될 수 있는 컴퓨팅 시스템의 구성을 도시한 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(501)은 중앙처리장치(Central Processing Unit, 500), AGP 장치(Accelerated Graphics Port, 510), 메인 메모리(600), 스토리지(예컨대, SSD, HDD 등, 540), 노오스 브리지(520), 사우스 브리지(530), 키보드 컨트롤러(560), 및 프린터 컨트롤러(550) 등을 포함한다.
도 18에 도시된 컴퓨팅 시스템(501)은 개인용 컴퓨터 또는 노트북 컴퓨터의 블록도일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 컴퓨팅 시스템(501)의 예시는 얼마든지 변형될 수 있다.
컴퓨팅 시스템(501)에서 중앙처리장치(500), AGP 장치(510), 및 메인 메모리(530) 등은 노오스 브리지(520)에 접속될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 노오스 브리지(520)는 중앙처리장치(500)에 포함된 형태로 변형될 수도 있다.
AGP(510)는 3차원 그래픽 표현을 빠르게 구현할 수 있게 해주는 버스 규격일 수 있으며, AGP 장치(510)에는 모니터 이미지를 재생하는 비디오 카드 등이 포함될 수 있다.
중앙처리장치(500))는 컴퓨팅 시스템(101)의 구동에 필요한 각종 연산을 수행하고, 또한 OS 및 응용 프로그램을 실행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로(1~5) 중 적어도 하나는 이러한 중앙처리장치(500)의 일부로 채용될 수 있다.
메인 메모리(600)는 스토리지(540)로부터 중앙처리장치(500)의 동작을 수행하는데 필요한 데이터를 로딩하여 저장할 수 있다.
스토리지(540), 키보드 컨트롤러(560), 프린터 컨트롤러(550), 및 각종 주변 장치들(미도시) 등은 사우스 브리지(530)에 접속될 수 있다.
스토리지(540)는 파일 데이터 등을 저장하는 대용량 데이터 저장 장치로서, 예를 들어, HDD, SSD 등으로 구현될 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
또한, 본 실시예에 따른 컴퓨팅 시스템(501)에서는 스토리지(540)가 사우스 브리지(530)에 접속되는 구조를 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 스토리지(540)가 노스 브리지(520)에 연결되거나, 중앙처리장치(500)에 직접 연결되는 구조로 변형될 수도 있다.
다음 도 19를 참조하여, 본 발명의 실시예들에 따른 반도체 회로가 채용될 수 있는 전자 시스템에 대해 설명하도록 한다.
도 19는 본 발명의 실시예들에 따른 반도체 회로가 채용될 수 있는 전자 시스템의 구성을 도시한 블록도이다.
도 19를 참조하면, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다.
이러한, 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 여기서, 프로세서(914)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로(1~5) 중 적어도 하나를 그 구성요소의 일부로 채용할 수 있다. 이러한, 프로세서(914) 및 램(916)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다.
메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 이러한 메모리 시스템(912)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(912)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
메모리 시스템(912)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(912)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 20은 도 19의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 19의 900)이 스마트 폰(1000)에 적용되는 경우, 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로(1~5) 중 적어도 하나는 AP(Application Processer)의 일부 구성 요소로 채용될 수 있다.
그 밖에, 전자 시스템(도 19의 900)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 감지 증폭 회로 20: 펄스 생성 회로
40: 래치 회로 50: 버퍼 회로

Claims (27)

  1. 클럭 신호의 라이징 엣지에 인에이블(enable)되어 피드백 노드의 전압 레벨에 따라 서로 다른 리드 펄스를 생성하는 펄스 생성 회로; 및
    상기 펄스 생성 회로가 생성한 리드 펄스를 이용하여 입력 신호가 갖는 데이터 값에 따라 다이나믹 노드와 상기 피드백 노드의 전압 레벨을 디벨롭(develop)하는 감지 증폭 회로를 포함하고,
    상기 감지 증폭 회로는,
    상기 입력 신호가 갖는 데이터 값에 따라 상기 다이나믹 노드의 전압 레벨을 디벨롭하는데 이용되는 제1 트랜지스터 스택과,
    상기 입력 신호가 갖는 데이터 값에 따라 상기 피드백 노드의 전압 레벨을 디벨롭하는데 이용되는 제2 트랜지스터 스택을 포함하되,
    상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 개수와 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 개수는 서로 다른 반도체 회로.
  2. 제 1항에 있어서,
    상기 펄스 생성 회로는 상기 피드백 노드의 전압 레벨이 제1 레벨이면, 제1 폭을 갖는 상기 리드 펄스를 생성하고,
    상기 피드백 노드의 전압 레벨이 상기 제1 레벨과 다른 제2 레벨이면, 상기 제1 폭과 다른 제2 폭을 갖는 상기 리드 펄스를 생성하는 반도체 회로.
  3. 제 2항에 있어서,
    상기 제1 레벨은 논리 하이 레벨(logical high level)을 포함하고,
    상기 제2 레벨은 논리 로우 레벨(logical low level)을 포함하고,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 회로.
  4. 제 1항에 있어서,
    상기 감지 증폭 회로는,
    상기 입력 신호가 갖는 데이터 값에 따라 상기 다이나믹 노드의 전압 레벨을 디벨롭하는데 이용되는 제1 트랜지스터 스택(stack)과,
    상기 입력 신호가 갖는 데이터 값에 따라 상기 피드백 노드의 전압 레벨을 디벨롭하는데 이용되는 제2 트랜지스터 스택을 포함하되,
    상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 크기와 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 크기는 서로 다른 반도체 회로.
  5. 제 4항에 있어서,
    상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 크기는 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 크기보다 큰 반도체 회로.
  6. 삭제
  7. 삭제
  8. 제 1항에 있어서,
    상기 리드 펄스는 상기 클럭 신호의 라이징 엣지가 생성된 후로부터 일정 시간 지연되어 생성되는 반도체 회로.
  9. 제 8항에 있어서,
    상기 지연은 상기 펄스 생성 회로에 포함된 두 개의 게이트 소자에 의해 발생하는 반도체 회로.
  10. 제1 레벨의 클럭 신호를 제공받아 입력 신호가 갖는 데이터 값에 따라 서로 다른 리드 펄스를 생성하고, 상기 생성된 리드 펄스를 이용하여 상기 입력 신호가 갖는 데이터 값을 리드하는 리드 회로; 및
    상기 리드 회로의 출력을 버퍼링(buffering)하여 출력하는 버퍼 회로를 포함하고,
    상기 리드 회로는, 상기 클럭 신호와 상기 입력 신호를 제공받고, 상기 입력 신호가 갖는 데이터 값에 따라 다이나믹 노드의 전압 레벨이 서로 다른 레벨을 갖도록 상기 다이나믹 노드의 전압 레벨을 디벨롭하고, 상기 입력 신호가 갖는 데이터 값에 따라 피드백 노드의 전압 레벨이 서로 다른 레벨을 갖도록 상기 피드백 노드의 전압 레벨을 디벨롭하는 감지 증폭 회로를 포함하고,
    상기 감지 증폭 회로는,
    상기 입력 신호가 갖는 데이터 값에 따라 상기 다이나믹 노드의 전압 레벨을 디벨롭하는데 이용되는 제1 트랜지스터 스택과,
    상기 입력 신호가 갖는 데이터 값에 따라 상기 피드백 노드의 전압 레벨을 디벨롭하는데 이용되는 제2 트랜지스터 스택을 포함하되,
    상기 제1 트랜지스터 스택을 구성하는 트랜지스터의 개수와 상기 제2 트랜지스터 스택을 구성하는 트랜지스터의 개수는 서로 다른 반도체 회로.
  11. 제 10항에 있어서,
    상기 리드 회로는 상기 입력 신호가 갖는 데이터 값이 제1 데이터 값이면, 제1 폭을 갖는 상기 리드 펄스를 생성하고,
    상기 입력 신호가 갖는 데이터 값이 상기 제1 데이터 값과 다른 제2 데이터 값이면, 상기 제1 폭과 다른 제2 폭을 갖는 상기 리드 펄스를 생성하는 반도체 회로.
  12. 삭제
  13. 삭제
  14. 제 10항에 있어서,
    상기 리드 회로는,
    상기 피드백 노드의 전압 레벨에 따라 서로 다른 펄스 폭을 갖는 리드 펄스를 생성하는 펄스 생성 회로를 더 포함하는 반도체 회로.
  15. 삭제
  16. 제 10항에 있어서,
    상기 리드 회로가 리드한 입력 신호의 데이터를 래치(latch)하는 래치 회로를 더 포함하는 반도체 회로.
  17. 제 16항에 있어서,
    상기 래치 회로는 의사 정적 래치(pseudo static latch)인 반도체 회로.
  18. 제 16항에 있어서,
    상기 래치 회로는 서로 교차되어 커플링된 제1 낸드(NAND) 게이트와 제2 낸드 게이트를 포함하는 반도체 회로.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 클럭 신호의 라이징 엣지에 인에이블되고, 피드백 노드의 전압 레벨에 따라 서로 다른 리드 펄스를 생성하는 펄스 생성 회로;
    인에이블 신호가 갖는 데이터 값에 따라 다이나믹 노드를 서로 다른 전압 레벨로 디벨롭하는 제1 트랜지스터 스택;
    상기 인에이블 신호가 갖는 데이터 값에 따라 상기 피드백 노드를 서로 다른 전압 레벨로 디벨롭하는 제2 트랜지스터 스택; 및
    상기 펄스 생성 회로가 생성한 리드 펄스에 게이팅되어 상기 다이나믹 노드와 피드백 노드의 전압 레벨을 풀-다운(pull-down)시키는데 이용되는 디스차지 트랜지스터를 포함하고,
    상기 인에이블 신호의 데이터 값이 1인 경우, 상기 리드 펄스는 상기 클럭 신호의 폴링 엣지가 형성될 때까지 제1 레벨을 유지하는 반도체 회로.
  23. 제 22항에 있어서,
    상기 다이나믹 노드의 전압 레벨을 논리 하이 레벨로 유지시는 제1 키퍼 회로;
    상기 다이나믹 노드의 전압 레벨을 논리 로우 레벨로 유지시는 제2 키퍼 회로;
    상기 피드백 노드의 전압 레벨을 논리 하이 레벨로 유지시는 제3 키퍼 회로; 및
    상기 피드백 노드의 전압 레벨을 논리 로우 레벨로 유지시는 제4 키퍼 회로를 더 포함하는 반도체 회로.
  24. 제 23항에 있어서,
    상기 제4 키퍼 회로는 상기 펄스 생성 회로에 포함되는 반도체 회로.
  25. 제 23항에 있어서,
    상기 제1 트랜지스터 스택에 포함된 프리 차지 트랜지스터는 상기 다이나믹 노드를 프리 차지시킴과 동시에 상기 제1 키퍼 회로로 이용되는 반도체 회로.
  26. 제 22항에 있어서,
    상기 제1 및 제2 트랜지스터 스택과 상기 디스차지 트랜지스터는 공통 노드에 서로 접속되는 반도체 회로.
  27. 제 22항에 있어서,
    상기 디스차지 트랜지스터는 서로 분리된 제1 및 제2 디스차지 트랜지스터를 포함하고,
    상기 제1 트랜지스터 스택은 상기 제1 디스차지 트랜지스터에 접속되고,
    상기 제2 트랜지스터 스택은 상기 제2 디스차지 트랜지스터에 접속되는 반도체 회로.
KR1020130022606A 2013-03-04 2013-03-04 반도체 회로 KR102060073B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130022606A KR102060073B1 (ko) 2013-03-04 2013-03-04 반도체 회로
US13/834,603 US9059693B2 (en) 2013-03-04 2013-03-15 Clock gating circuit
CN201410077529.3A CN104038205B (zh) 2013-03-04 2014-03-04 半导体电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130022606A KR102060073B1 (ko) 2013-03-04 2013-03-04 반도체 회로

Publications (2)

Publication Number Publication Date
KR20140110123A KR20140110123A (ko) 2014-09-17
KR102060073B1 true KR102060073B1 (ko) 2019-12-27

Family

ID=51420674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130022606A KR102060073B1 (ko) 2013-03-04 2013-03-04 반도체 회로

Country Status (3)

Country Link
US (1) US9059693B2 (ko)
KR (1) KR102060073B1 (ko)
CN (1) CN104038205B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10250236B2 (en) * 2015-05-22 2019-04-02 Arizona Board Of Regents On Behalf Of Arizona State University Energy efficient, robust differential mode d-flip-flop
KR102261300B1 (ko) 2015-06-22 2021-06-09 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로
US10291211B2 (en) * 2016-09-08 2019-05-14 Qualcomm Incorporated Adaptive pulse generation circuits for clocking pulse latches with minimum hold time
US10163502B2 (en) * 2016-12-30 2018-12-25 Intel Corporation Selective performance level modes of operation in a non-volatile memory
KR102369635B1 (ko) 2017-09-06 2022-03-03 삼성전자주식회사 증가된 네거티브 셋업 시간을 갖는 시퀀셜 회로
CN107846202A (zh) * 2017-11-13 2018-03-27 戴承萍 涉及多极陶瓷谐振器滤波器的装置和方法
US10964357B2 (en) * 2019-04-24 2021-03-30 Marvell Asia Pte., Ltd. Skewed sense amplifier for single-ended sensing
KR20210037927A (ko) 2019-09-30 2021-04-07 삼성전자주식회사 집적 클럭 게이팅 셀 및 이를 포함하는 집적 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100339853B1 (ko) * 1998-08-26 2002-06-05 니시무로 타이죠 클록 신호 제어 기능을 가진 플립플롭 회로 및 클록 제어 회로

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898330A (en) 1997-06-03 1999-04-27 Sun Microsystems, Inc. Edge-triggered staticized dynamic flip-flop with scan circuitry
KR100305710B1 (ko) 1999-08-03 2001-09-29 정명식 고속출력변환 기능을 가지는 전류감지형 씨모스 플립플롭
US6278308B1 (en) * 1999-10-08 2001-08-21 Advanced Micro Devices, Inc. Low-power flip-flop circuit employing an asymmetric differential stage
US6937079B1 (en) 2003-07-28 2005-08-30 University Of Louisiana At Lafayette Single-transistor-clocked flip-flop
KR101074424B1 (ko) * 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
KR20060114055A (ko) 2005-04-27 2006-11-06 삼성전자주식회사 감지 증폭기를 기반으로 한 플립-플롭 회로
US7323911B2 (en) * 2005-11-21 2008-01-29 Macronix International Co., Ltd. Differential sense amplifier circuit and method triggered by a clock signal through a switch circuit
JP2007336482A (ja) 2006-06-19 2007-12-27 Toshiba Corp 半導体集積回路装置
KR20080065122A (ko) 2007-01-08 2008-07-11 삼성전자주식회사 고속 동작을 위한 플립플롭
KR100853649B1 (ko) 2007-04-02 2008-08-25 삼성전자주식회사 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치
US7671653B2 (en) 2007-09-28 2010-03-02 Sun Microsystems, Inc. Dual edge triggered flip flops
KR20090059580A (ko) 2007-12-07 2009-06-11 삼성전자주식회사 고성능 반도체 소자에 채용하기 적합한 플립플롭 회로
US7872514B2 (en) * 2008-12-20 2011-01-18 Motorola, Inc. Latch circuit and clock signal dividing circuit
US7961024B1 (en) 2010-01-25 2011-06-14 National Yunlin University Of Science And Technology Low power pulse-triggered flip-flop
WO2012009717A1 (en) * 2010-07-16 2012-01-19 Marvell World Trade Ltd. Charge-injection sense-amp logic
US8487681B2 (en) * 2011-02-23 2013-07-16 Nvidia Corporation Dual-trigger low-energy flip-flop circuit
US8436669B2 (en) * 2011-04-27 2013-05-07 Nvidia Corporation Single-trigger low-energy flip-flop circuit
US8508275B2 (en) * 2011-10-11 2013-08-13 Oracle International Corporation Semi-dynamic flip-flop with partially floating evaluation window
CN102721868A (zh) * 2012-06-21 2012-10-10 上海自动化仪表股份有限公司 自适应测频电路及其测频方法
CN102970005B (zh) * 2012-09-25 2015-03-11 苏州兆芯半导体科技有限公司 电源恢复电压探测器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100339853B1 (ko) * 1998-08-26 2002-06-05 니시무로 타이죠 클록 신호 제어 기능을 가진 플립플롭 회로 및 클록 제어 회로

Also Published As

Publication number Publication date
CN104038205A (zh) 2014-09-10
CN104038205B (zh) 2017-08-01
US20140247077A1 (en) 2014-09-04
KR20140110123A (ko) 2014-09-17
US9059693B2 (en) 2015-06-16

Similar Documents

Publication Publication Date Title
KR102060073B1 (ko) 반도체 회로
KR102280526B1 (ko) 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들
US8526256B2 (en) Single-ended sense amplifier with read-assist
US8786345B2 (en) Single-trigger low-energy flip-flop circuit
US8373483B2 (en) Low-clock-energy, fully-static latch circuit
KR101564340B1 (ko) 개선된 안정성 및 감소된 비트셀 사이즈를 갖는 저전력 5ｔ ｓｒａｍ
US8604855B2 (en) Dual-trigger low-energy flip-flop circuit
US9077329B2 (en) Latch circuit with a bridging device
TWI648953B (zh) 正反器與半導體電路
US9160317B2 (en) Semiconductor circuit and method of operating the same
KR102030713B1 (ko) 메모리 코어 및 이를 포함하는 반도체 메모리 장치
US8659963B2 (en) Enhanced power savings for memory arrays
US9667230B1 (en) Latch and flip-flop circuits with shared clock-enabled supply nodes
KR20200046345A (ko) 감지 증폭기와 래치를 구비한 반도체 집적 회로
CN106026990B (zh) 半导体电路
KR20170045542A (ko) 에지 검출기 및 이를 포함하는 신호 특성 분석 시스템
KR102057503B1 (ko) 반도체 회로
US10756736B2 (en) Fused voltage level shifting latch
US10164524B1 (en) Methods and devices for charge pump level translation in high-speed memory drivers
CN106960684A (zh) 限制翻转的动态逻辑电路及静态随机存取存储器
TWI701904B (zh) 半導體電路
US20150262651A1 (en) Gapless pattern detection circuit and semiconductor device including the same
KR20240018215A (ko) 플립-플롭
KR100792356B1 (ko) 반도체 메모리 소자 및 그의 구동방법
CN115579031A (zh) 读出放大器及其操作方法、存储器及存储器系统

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right