KR20170045542A - 에지 검출기 및 이를 포함하는 신호 특성 분석 시스템 - Google Patents

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KR20170045542A
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internal node
edge
nmos transistor
gate
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KR1020150145209A
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이동석
김우석
박재진
임동혁
정대영
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삼성전자주식회사
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Abstract

에지 검출기는 차동 신호 생성부, 감지 증폭부 및 래치를 포함한다. 차동 신호 생성부는 입력 신호를 지연시켜 제1 차동 신호를 생성하고, 입력 신호를 반전시켜 제2 차동 신호를 생성한다. 감지 증폭부는 테스트 클럭 신호의 상승 에지에서 제1 및 제2 차동 신호들의 차이를 증폭하여 양성 증폭 신호 및 음성 증폭 신호를 생성하고, 테스트 클럭 신호의 하강 에지에서 양성 및 음성 증폭 신호들을 초기화한다. 래치는 양성 및 음성 증폭 신호들에 기초하여 입력 신호의 에지 정보에 상응하는 에지 신호를 생성한다.

Description

에지 검출기 및 이를 포함하는 신호 특성 분석 시스템 {EDGE DETECTOR AND SIGNAL CHARACTER ANALYZING SYSTEM INCLUDING THE SAME}
본 발명은 신호 특성 분석에 관한 것으로서, 더욱 상세하게는 입력 신호의 에지 정보에 상응하는 에지 신호를 생성하는 에지 검출기 및 이를 포함하는 신호 특성 분석 시스템에 관한 것이다.
최근 반도체 집적 회로의 집적도가 증가하면서, 반도체 집적 회로를 구현한 반도체 다이(die)의 단위 면적당 소자의 수가 급격히 늘어나고, 클럭 신호가 소자들에게 전달될 때까지 클럭 신호에 더 많은 노이즈가 발생하게 된다. 자세하게는, 소자에 전달된 클럭 신호에 더 많은 지터가 발생하거나, 소자에 전달된 클럭 신호의 듀티 사이클이 더 크게 변경될 수 있다.
반도체 다이 내부의 소자들에 전달된 클럭 신호의 특성을 판단하기 위해 상기 소자들과 외부 시스템을 프로브 배선으로 연결하여 외부 시스템에서 소자들에 전달된 클럭 신호들의 특성을 판단할 수 있으나, 상기 프로브 배선을 통해 신호가 전파될 때의 추가 노이즈로 인해 정확한 신호의 특성을 판단하기 더욱 어려운 문제점이 있다.
반도체 다이 내에 소자 근처에 존재하며 낮은 복잡도와 낮은 전력 소모량을 가지는 에지 검출부가 소자에 전달된 클럭 신호의 에지 정보에 상응하는 에지 신호를 생성하고, 외부 시스템은 상기 에지 신호를 전달받아 소자에 전달된 클럭 신호의 특성(지터, 듀티 사이클)을 보다 정확히 측정하는 신호 특성 분석 시스템이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 낮은 복잡도와 낮은 전력 소모량을 가지고 입력 신호의 에지 정보에 상응하는 에지 신호를 생성하는 에지 검출부를 제공하는데 있다.
본 발명의 일 목적은 에지 검출부가 생성한 반도체 다이의 내부 신호의 에지 정보에 상응하는 에지 신호를 외부 프로세서가 후처리 연산하여 반도체 다이 내의 내부 신호의 특성을 정확히 측정하는 신호 특성 분석 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 에지 검출기(Edge detector)는 차동 신호 생성부, 감지 증폭부 및 래치를 포함한다. 상기 차동 신호 생성부는 입력 신호를 지연시켜 제1 차동 신호를 생성하고, 상기 입력 신호를 반전시켜 제2 차동 신호를 생성한다. 상기 감지 증폭부는 테스트 클럭 신호의 상승 에지(Edge)에서 상기 제1 및 제2 차동 신호들의 차이를 증폭하여 양성 증폭 신호 및 음성 증폭 신호를 생성하고, 상기 테스트 클럭 신호의 하강 에지에서 상기 양성 및 음성 증폭 신호들을 초기화한다. 상기 래치는 상기 양성 및 음성 증폭 신호들에 기초하여 상기 입력 신호의 에지 정보에 상응하는 에지 신호를 생성한다.
일 실시예에 있어서, 상기 입력 신호는 일정한 주기를 가지는 주기적 신호일 수 있다.
일 실시예에 있어서, 상기 입력 신호는 클럭 신호일 수 있다.
일 실시예에 있어서, 상기 테스트 클럭 신호의 주기는 상기 입력 신호의 주기에 N(N은 자연수)을 곱한 제1 주기 및 상기 입력 신호의 주기에 M(M은 1 미만의 양의 유리수)을 곱한 제2 주기를 합한 것과 동일할 수 있다.
일 실시예에 있어서, 상기 에지 신호의 듀티 사이클은 상기 입력 신호의 듀티 사이클에 상응하고, 상기 에지 신호의 에지의 지터(jitter)는 상기 입력 신호의 에지의 지터에 상응할 수 있다.
일 실시예에 있어서, 상기 차동 신호 생성부는 상기 입력 신호를 반전시켜 상기 제2 차동 신호를 생성할 때 소요되는 시간만큼 상기 입력 신호를 지연시켜 상기 제1 차동 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 차동 신호 생성부는 지연부 및 반전부를 포함할 수 있다. 상기 지연부는 상기 입력 신호를 지연시켜 상기 제1 차동 신호를 생성할 수 있다. 상기 반전부는 상기 입력 신호를 반전시켜 상기 제2 차동 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 지연부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. 상기 입력 신호가 제1 내부 노드로 입력될 수 있다. 상기 PMOS 트랜지스터의 소스가 상기 제1 내부 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 제1 오프셋 전압이 인가되고, 상기 PMOS 트랜지스터의 드레인이 제2 내부 노드와 연결될 수 있다. 상기 제1 차동 신호가 상기 제2 내부 노드에서 출력될 수 있다. 상기 NMOS 트랜지스터의 소스가 상기 제2 내부 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트에 제2 오프셋 전압이 인가되고, 상기 NMOS 트랜지스터의 드레인이 상기 제1 내부 노드에 연결될 수 있다. 상기 지연부는 상기 제1 및 제2 오프셋 전압들에 기초하여 상기 지연부의 전파 지연 시간(Propagation delay)을 조절하여, 상기 지연부의 전파 지연 시간과 상기 반전부의 전파 지연 시간과 동일하도록 조절할 수 있다.
일 실시예에 있어서, 상기 지연부는 제1 인버터 및 제2 인버터를 포함할 수 있다. 상기 제1 인버터의 입력단에 상기 입력 신호가 인가되고, 상기 제1 인버터의 출력단은 상기 제2 인버터의 입력단에 연결되고, 상기 제2 인버터의 출력단에서 상기 제1 차동 신호가 출력될 수 있다. 상기 제1 인버터의 전파 지연 시간과 제2 인버터의 전파 지연 시간의 합은 상기 반전부의 전파 지연 시간과 동일할 수 있다.
일 실시예에 있어서, 상기 제1 인버터의 전파 지연 시간은 제1 및 제2 오프셋 전압들에 의하여 조절될 수 있다.
일 실시예에 있어서, 상기 지연부는 제1 배타적 논리합 게이트를 포함할 수 있다. 상기 제1 배타적 논리합 게이트의 제1 입력단에 접지 전압이 인가되고, 상기 제1 배타적 논리합 게이트의 제2 입력단에 상기 입력 신호가 인가되고, 상기 제1 배타적 논리합 게이트의 출력단에서 상기 제1 차동 신호가 출력될 수 있다. 상기 반전부는 제2 배타적 논리합 게이트를 포함할 수 있다. 상기 제2 배타적 논리합 게이트의 제1 입력단에 전원 전압이 인가되고, 상기 제2 배타적 논리합 게이트의 제2 입력단에 상기 입력 신호가 인가되고, 상기 제2 배타적 논리합 게이트의 출력단에서 상기 제2 차동 신호가 출력될 수 있다. 상기 제1 배타적 논리합 게이트의 전파 지연 시간과 상기 제2 배타적 논리합 게이트의 전파 지연 시간은 동일할 수 있다.
일 실시예에 있어서, 상기 감지 증폭부는 제1 내지 제4 PMOS 트랜지스터들 및 제1 내지 제6 NMOS 트랜지스터들을 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제1 PMOS 트랜지스터의 드레인은 제1 내부 노드에 연결될 수 있다. 상기 제1 내부 노드에서 상기 양성 증폭 신호가 출력될 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 제2 내부 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 내부 노드에 연결될 수 있다. 상기 제3 PMOS 트랜지스터의 소스에 상기 전원 전압이 인가되고, 상기 제3 PMOS 트랜지스터의 게이트는 상기 제1 내부 노드에 연결되고, 상기 제3 PMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결될 수 있다. 상기 제2 내부 노드에서 상기 음성 증폭 신호가 출력될 수 있다. 상기 제4 PMOS 트랜지스터의 소스에 상기 전원 전압이 인가되고, 상기 제4 PMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제4 PMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결될 수 있다. 상기 제1 NMOS 트랜지스터의 소스는 상기 제1 내부 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 내부 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 드레인은 제3 내부 노드에 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 소스는 상기 제2 내부 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 내부 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 드레인은 제4 내부 노드에 연결될 수 있다. 상기 제3 NMOS 트랜지스터의 소스는 상기 제3 내부 노드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제3 NMOS 트랜지스터의 드레인은 제5 내부 노드에 연결될 수 있다. 상기 제4 NMOS 트랜지스터의 소스는 상기 제4 내부 노드에 연결되고, 상기 제4 NMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제4 NMOS 트랜지스터의 드레인은 제6 내부 노드에 연결될 수 있다. 상기 제5 NMOS 트랜지스터의 소스는 상기 제5 내부 노드에 연결되고, 상기 제5 NMOS 트랜지스터의 게이트에 상기 제1 차동 신호가 인가되고, 상기 제5 NMOS 트랜지스터의 드레인에 접지 전압이 인가될 수 있다. 상기 제6 NMOS 트랜지스터의 소스는 상기 제6 내부 노드에 연결되고, 상기 제6 NMOS 트랜지스터의 게이트에 상기 제2 차동 신호가 인가되고, 상기 제6 NMOS 트랜지스터의 드레인에 상기 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 감지 증폭부는 상기 테스트 클럭 신호의 하강 에지에서 상기 양성 및 음성 증폭 신호들을 전원 전압으로 초기화할 수 있다.
일 실시예에 있어서, 상기 래치는 S-R 래치일 수 있다.
일 실시예에 있어서, 상기 차동 신호 생성부, 상기 감지 증폭부 및 상기 래치가 PMOS 트랜지스터 및 NMOS 트랜지스터를 이용하는 CMOS 공정으로 구현되는 경우, 상기 차동 신호 생성부, 상기 감지 증폭부 및 상기 래치에 포함되는 PMOS 트랜지스터들은 프리미티브 셀(Primitive cell)에 포함되는 P-웰 영역(P-well region)에 위치하고, 상기 차동 신호 생성부, 상기 감지 증폭부 및 상기 래치에 포함되는 NMOS 트랜지스터들은 상기 프리미티브 셀에 포함되는 N-서브 영역(N-sub region)에 위치할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 신호 특성 분석 시스템은 집적 회로 및 프로세서를 포함한다. 상기 집적 회로는 테스트 클럭 신호에 기초하여 내부 신호의 에지 정보에 상응하는 에지 신호를 생성한다. 상기 프로세서는 상기 에지 신호에 기초하여 상기 내부 신호의 특성을 분석한다. 상기 에지 검출기는 차동 신호 생성부, 감지 증폭부 및 래치를 포함한다. 상기 차동 신호 생성부는 상기 내부 신호를 지연시켜 제1 차동 신호를 생성하고, 상기 내부 신호를 반전시켜 제2 차동 신호를 생성한다. 상기 감지 증폭부는 상기 테스트 클럭 신호의 상승 에지에서 상기 제1 및 제2 차동 신호들의 차이를 증폭하여 양성 증폭 신호 및 음성 증폭 신호를 생성하고, 상기 테스트 클럭 신호의 하강 에지에서 상기 양성 및 음성 증폭 신호들을 초기화한다. 상기 래치는 상기 양성 및 음성 증폭 신호들에 기초하여 상기 에지 신호를 생성한다.
일 실시예에 있어서, 상기 프로세서는 PDM(Pulse Density Modulation) 방법에 기초한 후처리 연산을 상기 에지 신호에 수행하여 상기 내부 신호의 특성을 분석할 수 있다.
일 실시예에 있어서, 상기 내부 신호는 일정한 주기를 가지는 주기적 신호일 수 있다.
일 실시예에 있어서, 상기 테스트 클럭 신호의 주기는 상기 내부 신호의 주기에 N(N은 자연수)을 곱한 제1 주기 및 상기 내부 신호의 주기에 M(M은 1 미만의 양의 유리수)을 곱한 제2 주기를 합한 것과 동일할 수 있다.
본 발명의 실시예들에 따른 에지 검출부는 반도체 다이 내의 내부 신호들에 비해 현저히 낮은 주파수를 가지는 테스트 클럭 신호에 기초하여 상기 내부 신호들의 에지 정보에 상응하는 에지 신호를 생성하므로 낮은 전력 소모량을 가지고, 별도의 기준 전압을 쓰지 않아 반도체 다이의 전원 패드들과 가깝게 위치할 필요가 없고, 종래의 에지 검출부에 비해서 구현 복잡도가 현저히 낮다.
본 발명의 실시예들에 따른 신호 특성 분석 시스템은 에지 검출부가 생성한 반도체 다이의 내부 신호의 에지 정보에 상응하는 에지 신호를 외부 프로세서가 후처리 연산하여 반도체 다이 내의 상기 내부 신호의 특성(특히 클럭 신호의 지터 및 듀티 사이클)을 보다 정확히 측정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 에지 검출기를 나타내는 블록도이다.
도 2는 도 1의 에지 검출기에 포함되는 차동 신호 생성부를 나타내는 블록도이다.
도 3 내지 5는 도 2의 차동 신호 생성부에 포함되는 지연부의 실시예들을 나타내는 회로도들이다.
도 6은 도 2의 차동 신호 생성부의 일 실시예를 나타내는 회로도이다.
도 7 및 8은 도 1의 에지 검출기에 포함되는 감지 증폭부의 실시예들을 나타내는 회로도들이다.
도 9는 도 1의 에지 검출기에 포함되는 래치의 일 실시예를 나타내는 회로도이다.
도 10 및 11은 도 1의 에지 검출기의 동작을 나타내는 타이밍도들이다.
도 12는 도 1의 에지 검출기가 CMOS 공정을 이용하여 프리미티브 셀(Primitive cell)로서 구현된 경우를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 신호 특성 분석 시스템을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 에지 검출기를 나타내는 블록도이다.
도 1을 참조하면, 에지 검출기(100)는 차동 신호 생성부(DIFFERENTIAL SIGNAL GENERATOR; 110), 감지 증폭부(SENSE AMPLIFIER; 120) 및 래치(LATCH)를 포함한다.
차동 신호 생성부(110)는 입력 신호(SIGIN)를 지연시켜 제1 차동 신호(DFSIG1)를 생성하고, 입력 신호(SIGIN)를 반전시켜 제2 차동 신호(DFSIG2)를 생성한다. 차동 신호 생성부(100)는 입력 신호(SIGIN)를 반전시켜 제2 차동 신호(DFSIG2)를 생성할 때 소요되는 시간만큼 입력 신호(SIGIN)를 지연시켜 제1 차동 신호(DFSIG1)를 생성할 수 있다. 차동 신호 생성부(110)에 대하여 도 2 내지 6을 참조하여 후술한다.
감지 증폭부(120)는 테스트 클럭 신호(TCLK)의 상승 에지(Edge)에서 제1 및 제2 차동 신호들(DFSIG1 및 DFSIG2)의 차이를 증폭하여 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 생성하고, 테스트 클럭 신호(TCLK)의 하강 에지에서 양성 및 음성 증폭 신호들(PASIG 및 NASIG)을 초기화한다. 감지 증폭부(120)의 실시예들을 도 7 및 8을 참조하여 후술한다.
래치(130)는 양성 및 음성 증폭 신호들(PASIG 및 NASIG)에 기초하여 입력 신호(SIGIN)의 에지 정보에 상응하는 에지 신호(SIGEDGE)를 생성한다. 일 실시예에 있어서, 래치(120)는 S-R 래치일 수 있다. 래치(120)의 일 실시예인 S-R 래치는 도 9를 참조하여 후술한다.
일 실시예에 있어서, 입력 신호(SIGIN)는 일정한 주기를 가지는 주기적 신호일 수 있다. 예를 들어, 입력 신호(SIGIN)는 클럭 신호일 수 있다.
일 실시예에 있어서, 에지 신호(SIGEDGE)의 듀티 사이클은 입력 신호(SIGIN)의 듀티 사이클에 상응하고, 에지 신호(SIGEDGE)의 에지의 지터(jitter)는 입력 신호(SIGEDGE)의 에지의 지터에 상응할 수 있다. 입력 신호(SIGIN)와 에지 신호(SIGEDGE)의 상관 관계에 대하여 도 10 및 11을 참조하여 후술한다.
도 2는 도 1의 에지 검출기에 포함되는 차동 신호 생성부를 나타내는 블록도이다.
도 2를 참조하면, 차동 신호 생성부(110)는 지연부(DELAY UNIT; 111) 및 반전부(INVERTING UNIT; 112)를 포함할 수 있다.
지연부(111)는 입력 신호(SIGIN)를 지연시켜 제1 차동 신호(DFSIG1)를 생성할 수 있다. 반전부(112)는 입력 신호(SIGIN)를 반전시켜 제2 차동 신호(DFSIG2)를 생성할 수 있다. 지연부(111)에 입력 신호(SIGIN)가 인가된 때부터 지연부(111)가 입력 신호(SIGIN)에 상응하는 제1 차동 신호(DFSIG1)를 출력할 때까지의 시간을 지연부(111)의 전파 지연 시간(Propagation delay)라고 한다. 반전부(112)에 입력 신호(SIGIN)가 인가된 때부터 반전부(112)가 입력 신호(SIGIN)에 상응하는 제2 차동 신호(DFSIG2)를 출력할 때까지의 시간을 반전부(112)의 전파 지연 시간이라고 한다.
도 3 내지 5는 도 2의 차동 신호 생성부에 포함되는 지연부의 실시예들을 나타내는 회로도들이다.
도 3을 참조하면, 지연부(111A)는 PMOS 트랜지스터(PT11) 및 NMOS 트랜지스터(NT11)를 포함할 수 있다. 입력 신호(SIGIN)가 제1 내부 노드(NINT11)로 입력될 수 있다. PMOS 트랜지스터(PT11)의 소스가 제1 내부 노드(NINT11)에 연결되고, PMOS 트랜지스터(PT11)의 게이트에 제1 오프셋 전압(VOFFSET1)이 인가되고, PMOS 트랜지스터(PT11)의 드레인이 제2 내부 노드(NINT12)와 연결될 수 있다. 제1 차동 신호(DFSIG1)가 제2 내부 노드(NINT12)에서 출력될 수 있다. NMOS 트랜지스터(NT11)의 소스가 제2 내부 노드(NINT12)에 연결되고, NMOS 트랜지스터(NT11)의 게이트에 제2 오프셋 전압(VOFFSET2)이 인가되고, NMOS 트랜지스터(NT11)의 드레인이 제1 내부 노드(NINT11)에 연결될 수 있다. 지연부(111A)는 제1 및 제2 오프셋 전압들(VOFFSET1 및 VOFFSET2)에 기초하여 지연부(111A)의 전파 지연 시간을 조절하여, 지연부(111A)의 전파 지연 시간과 반전부(112)의 전파 지연 시간이 동일하도록 조절할 수 있다.
도 4를 참조하면, 지연부(111B)는 제1 인버터(INV21) 및 제2 인버터(INV22)를 포함할 수 있다. 제1 인버터(INV21)의 입력단에 입력 신호(SIGIN)가 인가되고, 제1 인버터(INV21)의 출력단은 제2 인버터(INV22)의 입력단에 연결되고, 제2 인버터(INV22)의 출력단에서 제1 차동 신호(DFSIG1)가 출력될 수 있다. 제1 인버터(INV21)의 전파 지연 시간과 제2 인버터(INV22)의 전파 지연 시간의 합은 반전부(112)의 전파 지연 시간과 동일할 수 있다.
일 실시예에 있어서, 제1 인버터(INV21)는 제1 PMOS 트랜지스터(PT21) 및 제1 NMOS 트랜지스터(NT21)를 포함할 수 있다. 제2 인버터(INV22)는 제2 PMOS 트랜지스터(PT22) 및 제2 NMOS 트랜지스터(NT22)를 포함할 수 있다.
제1 내부 노드(NINT21)에 입력 신호(SIGIN)가 인가될 수 있다. 제1 PMOS 트랜지스터(PT21)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT21)의 게이트는 상기 제1 내부 노드(NINT21)에 연결되고, 제1 PMOS 트랜지스터(PT21)의 드레인은 제2 내부 노드(NINT22)에 연결될 수 있다. 제1 NMOS 트랜지스터(NT21)의 소스에 접지 전압(GND)이 인가되고, 제1 NMOS 트랜지스터(NT21)의 게이트는 제1 내부 노드(NINT21)에 연결되고, 제1 NMOS 트랜지스터(NT21)의 드레인은 제2 내부 노드(NINT22)에 연결될 수 있다. 제2 PMOS 트랜지스터(PT22)의 소스에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(PT22)의 게이트는 제2 내부 노드(NINT22)에 연결되고, 제2 PMOS 트랜지스터(PT22)의 드레인은 제3 내부 노드(NINT23)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT22)의 소스에 접지 전압(GND)이 인가되고, 제2 NMOS 트랜지스터(NT22)의 게이트는 제2 내부 노드(NINT22)에 연결되고, 제2 NMOS 트랜지스터(NT22)의 드레인은 제3 내부 노드(NINT23)에 연결될 수 있다. 제1 차동 신호(DFSIG1)는 제3 내부 노드(NINT23)에서 출력될 수 있다.
도 5를 참조하면, 지연부(111C)는 제1 인버터(INV31) 및 제2 인버터(INV32)를 포함할 수 있다. 제1 인버터(INV31)의 입력단에 입력 신호(SIGIN)가 인가되고, 제1 인버터(INV31)의 출력단은 제2 인버터(INV32)의 입력단에 연결되고, 제2 인버터(INV32)의 출력단에서 제1 차동 신호(DFSIG1)가 출력될 수 있다. 제1 인버터(INV31)의 전파 지연 시간과 제2 인버터(INV32)의 전파 지연 시간의 합이 반전부(112)의 전파 지연 시간과 동일해지도록 제1 인버터(INV31)의 전파 지연 시간은 제1 및 제2 오프셋 전압들(VOFFSET1 및 VOFFSET2)에 의하여 조절될 수 있다. 제1 인버터(INV31) 및 제2 인버터(INV32)의 내부 구조는 도 4를 참조하여 이해할 수 있으므로 자세한 설명은 생략한다.
도 6은 도 2의 차동 신호 생성부의 일 실시예를 나타내는 회로도이다.
도 6을 참조하면, 차동 신호 생성부(110-1)는 지연부(111D) 및 반전부(112D)를 포함할 수 있다. 지연부(111D)는 제1 배타적 논리합 게이트(XOR1)를 포함할 수 있다. 반전부(112D)는 제2 배타적 논리합 게이트(XOR2)를 포함할 수 있다.
제1 배타적 논리합 게이트(XOR1)의 제1 입력단에 접지 전압(GND)이 인가되고, 제1 배타적 논리합 게이트(XOR1)의 제2 입력단에 입력 신호(SIGIN)가 인가되고, 제1 배타적 논리합 게이트(XOR1)의 출력단에서 제1 차동 신호(DFSIG1)가 출력될 수 있다. 제2 배타적 논리합 게이트(XOR2)의 제1 입력단에 전원 전압(VDD)이 인가되고, 제2 배타적 논리합 게이트(XOR2)의 제2 입력단에 입력 신호(SIGIN)가 인가되고, 제2 배타적 논리합 게이트(XOR2)의 출력단에서 제2 차동 신호(DFSIG2)가 출력될 수 있다. 제1 배타적 논리합 게이트(XOR1)의 전파 지연 시간과 제2 배타적 논리합 게이트(XOR2)의 전파 지연 시간은 동일할 수 있다.
도 7 및 8은 도 1의 에지 검출기에 포함되는 감지 증폭부의 실시예들을 나타내는 회로도들이다.
도 7을 참조하면, 감지 증폭부(120A)는 제1 내지 제4 PMOS 트랜지스터들(PT41, PT42, PT43 및 PT44) 및 제1 내지 제6 NMOS 트랜지스터들(NT41, NT42, NT43, NT44, NT45 및 NT46)을 포함할 수 있다.
제1 PMOS 트랜지스터(PT41)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT41)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제1 PMOS 트랜지스터(PT41)의 드레인은 제1 내부 노드(NINT41)에 연결될 수 있다. 제1 내부 노드(NINT41)에서 양성 증폭 신호(PASIG)가 출력될 수 있다. 제2 PMOS 트랜지스터(PT42)의 소스에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(PT42)의 게이트는 제2 내부 노드(NINT42)에 연결되고, 제2 PMOS 트랜지스터(PT42)의 드레인은 제1 내부 노드(NINT41)에 연결될 수 있다. 제3 PMOS 트랜지스터(PT43)의 소스에 전원 전압(VDD)이 인가되고, 제3 PMOS 트랜지스터(PT43)의 게이트는 제1 내부 노드(NINT41)에 연결되고, 제3 PMOS 트랜지스터(PT43)의 드레인은 제2 내부 노드(NINT42)에 연결될 수 있다. 제2 내부 노드(NINT42)에서 음성 증폭 신호(NASIG)가 출력될 수 있다. 제4 PMOS 트랜지스터(PT44)의 소스에 전원 전압(VDD)이 인가되고, 제4 PMOS 트랜지스터(PT44)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제4 PMOS 트랜지스터(PT44)의 드레인은 제2 내부 노드(NINT42)에 연결될 수 있다. 제1 NMOS 트랜지스터(NT41)의 소스는 제1 내부 노드(NINT41)에 연결되고, 제1 NMOS 트랜지스터(NT41)의 게이트는 제2 내부 노드(NINT42)에 연결되고, 제1 NMOS 트랜지스터(NT41)의 드레인은 제3 내부 노드(NINT43)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT42)의 소스는 제2 내부 노드(NINT42)에 연결되고, 제2 NMOS 트랜지스터(NT42)의 게이트는 제1 내부 노드(NINT41)에 연결되고, 제2 NMOS 트랜지스터(NT42)의 드레인은 제4 내부 노드(NINT44)에 연결될 수 있다. 제3 NMOS 트랜지스터(NT43)의 소스는 제3 내부 노드(NINT43)에 연결되고, 제3 NMOS 트랜지스터(NT43)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제3 NMOS 트랜지스터(NT43)의 드레인은 제5 내부 노드(NINT45)에 연결될 수 있다. 제4 NMOS 트랜지스터(NT44)의 소스는 제4 내부 노드(NINT44)에 연결되고, 제4 NMOS 트랜지스터(NT44)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제4 NMOS 트랜지스터(NT44)의 드레인은 제6 내부 노드(NINT46)에 연결될 수 있다. 제5 NMOS 트랜지스터(NT45)의 소스는 제5 내부 노드(NINT45)에 연결되고, 제5 NMOS 트랜지스터(NT45)의 게이트에 제1 차동 신호(DFSIG1)가 인가되고, 제5 NMOS 트랜지스터(NT45)의 드레인에 접지 전압(GND)이 인가될 수 있다. 제6 NMOS 트랜지스터(NT46)의 소스는 제6 내부 노드(NINT46)에 연결되고, 제6 NMOS 트랜지스터(NT46)의 게이트에 제2 차동 신호(DFSIG2)가 인가되고, 제6 NMOS 트랜지스터(NT46)의 드레인에 접지 전압(GND)이 인가될 수 있다.
테스트 클럭 신호(TCLK)의 상승 에지에서, 제1 차동 신호(DFSIG1)가 제2 차동 신호(DIFSIG2)보다 높은 전압을 가지는 경우, 제3 및 제4 NMOS 트랜지스터들(NT43 및 NT44)은 턴-온되고, 제3 내부 노드(NINT43)는 제4 내부 노드(NINT44)보다 낮은 전압으로 구동된다. 제1 내부 노드(NINT41)는 제3 내부 노드(NINT43)와 커플링되고, 제2 내부 노드(NINT42)는 제4 내부 노드(NINT44)와 커플링된다. 상대적으로 낮은 전압을 가지는 제1 내부 노드(NINT41)에 의해 양성 피드백(Positive feedback)이 걸려, 제3 PMOS 트랜지스터(PT43)는 점점 강하게 턴-온되고 제2 NMOS 트랜지스터(NT42)는 점점 강하게 턴-오프되어, 제2 내부 노드(NINT42)의 전압은 전원 전압(VDD)이 된다. 반면, 상대적으로 높은 전압을 가지는 제2 내부 노드(NINT42)에 의해 양성 피드백이 걸려, 제2 PMOS 트랜지스터(PT42)는 점점 강하게 턴-오프되고 제1 NMOS 트랜지스터(NT41)는 점점 강하게 턴-온되어, 제1 내부 노드(NINT41)의 전압은 접지 전압(GND)이 된다. 이러한 상태는 테스트 클럭 신호(TCLK)의 상승 에지부터 활성화 구간 동안 계속 유지된다.
테스트 클럭 신호(TCLK)의 상승 에지에서, 제1 차동 신호(DFSIG1)가 제2 차동 신호(DIFSIG2)보다 낮은 전압을 가지는 경우, 제3 및 제4 NMOS 트랜지스터들(NT43 및 NT44)은 턴-온되고, 제3 내부 노드(NINT43)는 제4 내부 노드(NINT44)보다 높은 전압으로 구동된다. 제1 내부 노드(NINT41)는 제3 내부 노드(NINT43)와 커플링되고, 제2 내부 노드(NINT42)는 제4 내부 노드(NINT44)와 커플링된다. 상대적으로 높은 전압을 가지는 제1 내부 노드(NINT41)에 의해 양성 피드백이 걸려, 제3 PMOS 트랜지스터(PT43)는 점점 강하게 턴-오프되고 제2 NMOS 트랜지스터(NT42)는 점점 강하게 턴-온되어, 제2 내부 노드(NINT42)의 전압은 접지 전압(GND)이 된다. 반면, 상대적으로 낮은 전압을 가지는 제2 내부 노드(NINT42)에 의해 양성 피드백이 걸려, 제2 PMOS 트랜지스터(PT42)는 점점 강하게 턴-온되고 제1 NMOS 트랜지스터(NT41)는 점점 강하게 턴-오프되어, 제1 내부 노드(NINT41)의 전압은 전원 전압(VDD)을 가지게 된다. 이러한 상태는 테스트 클럭 신호(TCLK)의 상승 에지부터 활성화 구간 동안 계속 유지된다.
감지 증폭부(120A)는 테스트 클럭 신호(TCLK)의 하강 에지에서 양성 및 음성 증폭 신호들(PASIG 및 NASIG)을 전원 전압(VDD)으로 초기화할 수 있다. 자세하게는, 테스트 클럭 신호(TCLK)가 하강 에지에서 비활성화된 순간, 제1 PMOS 트랜지스터(PT41) 및 제4 PMOS 트랜지스터(PT44)는 턴-온되어 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 전원 전압(VDD)으로 초기화할 수 있다.
제3 내부 노드(NINT43)의 전압이 제5 NMOS 트랜지스터(NT45)의 게이트로 역류하여 제1 차동 신호(DFSIG1)에 영향을 주는 킥-백(Kick-back) 현상이 발생하는 것을 제3 NMOS 트랜지스터(NT43)가 방지할 수 있다. 마찬가지로, 제4 내부 노드(NINT44)의 전압이 제6 NMOS 트랜지스터(NT46)의 게이트로 역류하여 제2 차동 신호(DFSIG2)에 영향을 주는 킥-백 현상이 발생하는 것을 제4 NMOS 트랜지스터(NT44)가 방지할 수 있다.
도 8을 참조하면, 감지 증폭부(120B)는 제1 내지 제4 PMOS 트랜지스터들(PT51, PT52, PT53 및 PT54) 및 제1 내지 제5 NMOS 트랜지스터들(NT51, NT52, NT53, NT54 및 NT55)을 포함할 수 있다.
제1 PMOS 트랜지스터(PT51)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT51)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제1 PMOS 트랜지스터(PT51)의 드레인은 제1 내부 노드(NINT51)에 연결될 수 있다. 제1 내부 노드(NINT51)에서 양성 증폭 신호(PASIG)가 출력될 수 있다. 제2 PMOS 트랜지스터(PT52)의 소스에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(PT52)의 게이트는 제2 내부 노드(NINT52)에 연결되고, 제2 PMOS 트랜지스터(PT52)의 드레인은 제1 내부 노드(NINT51)에 연결될 수 있다. 제3 PMOS 트랜지스터(PT53)의 소스에 전원 전압(VDD)이 인가되고, 제3 PMOS 트랜지스터(PT53)의 게이트는 제1 내부 노드(NINT51)에 연결되고, 제3 PMOS 트랜지스터(PT53)의 드레인은 제2 내부 노드(NINT52)에 연결될 수 있다. 제2 내부 노드(NINT52)에서 음성 증폭 신호(NASIG)가 출력될 수 있다. 제4 PMOS 트랜지스터(PT54)의 소스에 전원 전압(VDD)이 인가되고, 제4 PMOS 트랜지스터(PT54)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제4 PMOS 트랜지스터(PT54)의 드레인은 제2 내부 노드(NINT52)에 연결될 수 있다. 제1 NMOS 트랜지스터(NT51)의 소스는 제1 내부 노드(NINT51)에 연결되고, 제1 NMOS 트랜지스터(NT51)의 게이트는 제2 내부 노드(NINT52)에 연결되고, 제1 NMOS 트랜지스터(NT51)의 드레인은 제3 내부 노드(NINT53)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT52)의 소스는 제2 내부 노드(NINT52)에 연결되고, 제2 NMOS 트랜지스터(NT52)의 게이트는 제1 내부 노드(NINT51)에 연결되고, 제2 NMOS 트랜지스터(NT52)의 드레인은 제4 내부 노드(NINT54)에 연결될 수 있다. 제3 NMOS 트랜지스터(NT53)의 소스는 제3 내부 노드(NINT53)에 연결되고, 제3 NMOS 트랜지스터(NT53)의 게이트에 제1 차동 신호(DFSIG1)가 인가되고, 제3 NMOS 트랜지스터(NT53)의 드레인은 제5 내부 노드(NINT55)에 연결될 수 있다. 제4 NMOS 트랜지스터(NT54)의 소스는 제4 내부 노드(NINT54)에 연결되고, 제4 NMOS 트랜지스터(NT54)의 게이트에 제2 차동 신호(DFSIG2)가 인가되고, 제4 NMOS 트랜지스터(NT54)의 드레인은 제5 내부 노드(NINT55)에 연결될 수 있다. 제5 NMOS 트랜지스터(NT55)의 소스는 제5 내부 노드(NINT55)에 연결되고, 제5 NMOS 트랜지스터(NT55)의 게이트에 테스트 클럭 신호(TCLK)가 인가되고, 제5 NMOS 트랜지스터(NT55)의 드레인에 접지 전압(GND)이 인가될 수 있다.
감지 증폭기(120B)의 동작은 도 7을 참조하여 이해할 수 있으므로 자세한 설명은 생략한다.
도 9는 도 1의 에지 검출기에 포함되는 래치의 일 실시예를 나타내는 회로도이다. 도 9는 래치(130)의 일 실시예인 NOR 타입 S-R 래치(130A)를 나타낸다. 래치(130)는 NAND 타입 S-R 래치일 수도 있고, 통상의 기술자에게 널리 알려진 다른 종류의 래치일 수도 있다.
도 9를 참조하면, S-R 래치(130A)는 제1 부정 논리합 게이트(NOR1), 제2 부정 논리합 게이트(NOR2) 및 제1 내지 제4 인버터들(INV1 내지 INV4)을 포함한다.
제1 인버터(INV1)의 입력단에 양성 증폭 신호(PASIG)가 인가되고, 제1 인버터(INV1)의 출력단은 제1 부정 논리합 게이트(NOR1)의 제1 입력단에 연결되고, 제1 부정 논리합 게이트(NOR1)의 제2 입력단은 제2 내부 노드(NINT62)에 연결되고, 제1 부정 논리합 게이트(NOR1)의 출력단은 제1 내부 노드(NINT61)에 연결될 수 있다. 제2 부정 논리합 게이트(NOR2)의 제1 입력단은 제1 내부 노드(NINT61)에 연결되고, 제2 인버터(INV2)의 입력단에 음성 증폭 신호(NASIG)가 인가되고, 제2 인버터(INV2)의 출력단은 제2 부정 논리합 게이트(NOR2)의 제2 입력단에 연결되고, 제2 부정 논리합 게이트(NOR2)의 출력단은 제2 내부 노드(NINT62)와 연결될 수 있다. 제3 인버터(INV3)의 입력단은 제1 내부 노드(NINT61)에 연결되고, 제3 인버터(INV4)의 출력단에서 에지 신호(SIGEDGE)가 출력될 수 있다. 제4 인버터(INV4)의 입력단은 제2 내부 노드(NINT62)에 연결되고, 제4 인버터(INV4)의 출력단에서 에지 신호(SIGEDGE)의 반전 신호가 출력될 수 있다.
도 10 및 11은 도 1의 에지 검출기의 동작을 나타내는 타이밍도들이다.
도 10을 참조하면, 테스트 클럭 신호(TCLK)의 상승 에지인 제1 시점(T11)에서, 제1 차동 신호(DFSIG1)가 제2 차동 신호(DFSIG2)보다 커지므로, 감지 증폭기(120)는 양성 증폭 신호(PASIG)를 접지 전압(GND)으로 비활성화하고, 음성 증폭 신호(NASIG)를 전원 전압(VDD)으로 활성화한다. 래치(130)는 에지 신호(SIGEDGE)를 활성화한다.
제1 시점(T11)에서 테스트 클럭 신호(TCLK)의 하강 에지인 제2 시점(T12) 직전까지, 감지 증폭기(120)는 비활성화된 양성 증폭 신호(PASIG)를 유지하고, 활성화된 음성 증폭 신호(NASIG)를 유지한다. 래치(130)는 활성화된 에지 신호(SIGEDGE)를 유지한다.
제2 시점(T12)에서, 감지 증폭기(120)는 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 전원 전압(VDD)으로 초기화한다. 래치(130)는 활성화된 에지 신호(SIGEDGE)를 유지한다.
제2 시점(T12)에서 테스트 클럭 신호(TCLK)의 상승 에지인 제3 시점(T13) 직전까지, 감지 증폭기(120)는 초기화된 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 유지한다. 래치(130)는 활성화된 에지 신호(SIGEDGE)를 유지한다.
제3 시점(T13)에서 제7 시점(T17) 직전까지의 에지 검출기(100)의 동작은 상기 설명에 기초하여 이해할 수 있다.
테스트 클럭 신호(TCLK)의 상승 에지인 제7 시점(T17)에서, 제1 차동 신호(DFSIG1)가 제2 차동 신호(DFSIG2)보다 작아지므로, 감지 증폭기(120)는 양성 증폭 신호(PASIG)를 전원 전압(VDD)으로 활성화하고, 음성 증폭 신호(NASIG)를 접지 전압(GND)으로 비활성화한다. 래치(130)는 에지 신호(SIGEDGE)를 비활성화한다.
제7 시점(T17)에서 테스트 클럭 신호(TCLK)의 하강 에지인 제8 시점(T18) 직전까지, 감지 증폭기(120)는 활성화된 양성 증폭 신호(PASIG)를 유지하고, 비활성화된 음성 증폭 신호(NASIG)를 유지한다. 래치(130)는 비활성화된 에지 신호(SIGEDGE)를 유지한다.
제8 시점(T18)에서, 감지 증폭기(120)는 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 전원 전압(VDD)으로 초기화한다. 래치(130)는 비활성화된 에지 신호(SIGEDGE)를 유지한다.
제8 시점(T18)에서 테스트 클럭 신호(TCLK)의 상승 에지인 제9 시점(T19) 직전까지, 감지 증폭기(120)는 초기화된 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 유지한다. 래치(130)는 비활성화된 에지 신호(SIGEDGE)를 유지한다.
제9 시점(T19)에서 제13 시점(T1D) 직전까지의 에지 검출기(100)의 동작은 상기 설명에 기초하여 이해할 수 있다.
에지 검출기(100)는 입력 신호(SIGIN)의 에지 정보를 포함하는 에지 신호(SIGEDGE)를 생성할 수 있다. 일 실시예에 있어서, 에지 신호(SIGEDGE)의 듀티 사이클은 입력 신호(SIGIN)의 듀티 사이클에 상응할 수 있다. 자세하게는, 에지 신호(SIGEDGE)의 듀티 사이클은 입력 신호(SIGIN)의 듀티 사이클과 동일할 수 있다. 일 실시예에 있어서, 에지 신호(SIGEDGE)의 에지의 지터(jitter)는 입력 신호(SIGIN)의 에지의 지터에 상응할 수 있다. 자세하게는, 에지 신호(SIGEDGE)의 에지(T11 및 T17)의 지터는 입력 신호(SIGIN)의 에지(T11 및 T17)의 지터와 동일할 수 있다.
도 11을 참조하면, 테스트 클럭 신호(TCLK)의 주기(P3)는 입력 신호(SIGIN)의 주기(P)에 N(N은 자연수, 도 11은 N이 3인 경우를 도시)을 곱한 제1 주기(P1) 및 입력 신호(SIGIN)의 주기(P)에 M(M은 1 미만의 양의 유리수, 도 11은 M이 1/6인 경우를 도시)을 곱한 제2 주기(P2)를 합한 것과 동일할 수 있다.
입력 신호(SIGIN)가 주기적 신호인 점을 이용하여, 에지 검출기(100)는 입력 신호(SIGIN)보다 큰 주기를 가지는 테스트 클럭 신호(TCLK)로 입력 신호(SIGIN)를 샘플링하여 생성한 값들(S1 내지 S7)만으로도 입력 신호(SIGIN)의 에지 정보를 포함하는 에지 신호(SIGEDGE)를 생성할 수 있다.
입력 신호(SIGIN)의 듀티 사이클은 에지 신호(SIGEDGE)의 듀티 사이클로서 나타나고, 입력 신호(SIGIN)의 에지(T21 및 T24)의 지터는 에지 신호(SIGEDGE)의 에지(T21 및 T24)의 지터로서 나타날 수 있다. 따라서, 에지 신호(SIGEDGE)를 이용하여 입력 신호(SIGIN)의 에지 정보 및 신호 특성을 알아낼 수 있다.
에지 검출부(100)가 입력 신호(SIGIN)의 주기보다 큰 주기를 가지는 테스트 클럭 신호(TCLK)를 사용하여 에지 신호(SIGEDGE)를 생성하는 경우, 에지 검출부(100)가 입력 신호(SIGIN)의 주기보다 작은 주기를 가지는 테스트 클럭 신호(TCLK)를 사용하여 에지 신호(SIGEDGE)를 생성하는 경우보다 에지 검출부(100)가 낮은 전력을 소모한다.
도 12는 도 1의 에지 검출기가 CMOS 공정을 이용하여 프리미티브 셀(Primitive cell)로서 구현된 경우를 나타내는 도면이다.
도 12를 참조하면, 도 1의 에지 검출부(100)에 포함되는 차동 신호 생성부(110), 감지 증폭부(120) 및 래치(130)가 PMOS 트랜지스터 및 NMOS 트랜지스터를 이용하는 CMOS 공정을 이용하여 프리미티브 셀(PRIMITIVE CELL)로서 구현될 수 있다. 프리미티브 셀(PRIMITIVE CELL)은 CMOS 회로 디자인의 재사용 편의를 위해 물리적으로 규격화된 회로 라이브러리 셀(Circuit library cell)을 지칭한다. 예를 들어, 프리미티브 셀(PRIMITIVE CELL)은 높이(HEIGHT)와 폭(WIDTH)의 규격을 가질 수 있다. 프리미티브 셀(PRIMITIVE CELL)은 일반적으로 제1 내지 제N 열 회로들(ROW1, ROW2 및 ROWN)(N은 자연수)을 포함할 수 있다. 제1 열 회로(ROW1)는 전원 전압(VDD)을 공급하는 제1 전원 전압 라인(VDDL1), 접지 전압(GND)을 공급하는 제1 접지 전압 라인(GNDL1), PMOS 트랜지스터가 구현되는 제1 P-웰 영역(PWELL1) 및 NMOS 트랜지스터가 구현되는 제1 N-서브 영역(NSUB1)을 포함할 수 있다. 제2 열 회로(ROW2)는 전원 전압(VDD)을 공급하는 제2 전원 전압 라인(VDDL2), 접지 전압(GND)을 공급하는 제2 접지 전압 라인(GNDL2), PMOS 트랜지스터가 구현되는 제2 P-웰 영역(PWELL2) 및 NMOS 트랜지스터가 구현되는 제2 N-서브 영역(NSUB2)을 포함할 수 있다. 제N 열 회로(ROWN)는 전원 전압(VDD)을 공급하는 제N 전원 전압 라인(VDDLN), 접지 전압(GND)을 공급하는 제N 접지 전압 라인(GNDLN), PMOS 트랜지스터가 구현되는 제N P-웰 영역(PWELLN) 및 NMOS 트랜지스터가 구현되는 제N N-서브 영역(NSUBN)을 포함할 수 있다.
이 경우, 차동 신호 생성부(110), 감지 증폭부(120) 및 래치(130)에 포함되는 PMOS 트랜지스터들은 P-웰 영역들(PWELL1, PWELL2 및 PWELLN)에 위치하고, 차동 신호 생성부(110), 감지 증폭부(120) 및 래치(130)에 포함되는 NMOS 트랜지스터들은 N-서브 영역들(NSUB1, NSUB2 및 NSUBN)에 위치할 수 있다.
도 13은 본 발명의 일 실시예에 따른 신호 특성 분석 시스템을 나타내는 블록도이다.
도 13을 참조하면, 신호 특성 분석 시스템(200)은 집적 회로(210) 및 프로세서(PROCESSOR; 230)를 포함한다. 집적 회로(210)는 에지 검출기(220)를 포함한다.
에지 검출기(220)는 테스트 클럭 신호(TCLK)에 기초하여 내부 신호(SIGIN)의 에지 정보에 상응하는 에지 신호(SIGEDGE)를 생성한다. 프로세서(230)는 에지 신호(SIGEDGE)에 기초하여 내부 신호(SIGIN)의 특성을 분석한다. 일 실시예에 있어서, 프로세서(230)는 PDM(Pulse Density Modulation) 방법에 기초한 후처리 연산을 에지 신호(SIGEDGE)에 수행하여 내부 신호(SIGIN)의 특성을 분석할 수 있다. PDM 방법은 통상의 기술자에게 널리 알려진 기술이므로 자세한 설명은 생략한다. 집적 회로(210)와 프로세서(220)는 하나의 반도체 다이 상에 존재할 수 있고, 다른 반도체 다이들 상에 각각 존재할 수도 있다.
에지 검출기(220)는 차동 신호 생성부(221), 감지 증폭부(222) 및 래치(223)를 포함한다. 차동 신호 생성부(221)는 내부 신호(SIGIN)를 지연시켜 제1 차동 신호(DFSIG1)를 생성하고, 내부 신호(SIGIN)를 반전시켜 제2 차동 신호(DFSIG2)를 생성한다. 감지 증폭부(222)는 테스트 클럭 신호(TCLK)의 상승 에지에서 제1 및 제2 차동 신호들(DFSIG1 및 DFSIG2)의 차이를 증폭하여 양성 증폭 신호(PASIG) 및 음성 증폭 신호(NASIG)를 생성하고, 테스트 클럭 신호(TCLK)의 하강 에지에서 양성 및 음성 증폭 신호들(PASIG 및 NASIG)을 초기화한다. 래치(230)는 양성 및 음성 증폭 신호들(PASIG 및 NASIG)에 기초하여 에지 신호(SIGEDGE)를 생성한다.
일 실시예에 있어서, 내부 신호(SIGIN)는 일정한 주기를 가지는 주기적 신호일 수 있다. 일 실시예에 있어서, 테스트 클럭 신호(TCLK)의 주기는 내부 신호(SIGIN)의 주기에 N(N은 자연수)을 곱한 제1 주기 및 내부 신호(SIGIN)의 주기에 M(M은 1 미만의 양의 유리수)을 곱한 제2 주기를 합한 것과 동일할 수 있다.
에지 검출기(220)는 도 1의 에지 검출기(100)와 동일 또는 유사한 구조를 가질 수 있다. 에지 검출기(220)는 도 1 내지 12를 참조하여 이해할 수 있으므로 자세한 설명은 생략한다.
도 14는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 14를 참조하면, 솔리드 스테이트 드라이브 시스템(300)은 호스트(310) 및 솔리드 스테이트 드라이브(320)를 포함한다.
솔리드 스테이트 드라이브(320)는 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 및 SSD 컨트롤러(322)를 포함한다.
복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)은 솔리드 스테이트 드라이브(320)의 저장 매체로서 사용된다.
복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 각각은 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
SSD 컨트롤러(322)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)과 각각 연결된다. SSD 컨트롤러(322)는 신호 커넥터(324)를 통해 호스트(310)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(322)는 호스트(310)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)로부터 데이터를 읽어낸다.
솔리드 스테이트 드라이브(320)는 보조 전원 장치(326)를 더 포함할 수 있다. 보조 전원 장치(326)는 전원 커넥터(325)를 통해 호스트(310)로부터 전원(PWR)을 입력 받아 SSD 컨트롤러(322)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(326)는 솔리드 스테이트 드라이브(320) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(320) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(326)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(320)에 보조 전원을 제공할 수도 있다.
솔리드 스테이트 드라이브 시스템(300)의 각 부분들은 도 13의 집적 회로(210)에 상응할 수 있고, 에지 검출기(220)에 상응하는 내부 에지 검출기를 포함할 수 있다. 내부 에지 검출기는 솔리드 스테이트 드라이브 시스템(300)의 각 부분들의 내부 신호의 에지 정보에 상응하는 에지 신호를 생성할 수 있고, 상기 에지 신호는 외부 프로세서 또는 외부 시스템에 의해서 분석될 수 있다.
도 15는 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 15를 참조하면, 모바일 시스템(400)은 어플리케이션 프로세서(410), 통신(Connectivity)부(420), 사용자 인터페이스(430), 비휘발성 메모리 장치(NVM)(440), 휘발성 메모리 장치(VM)(450) 및 파워 서플라이(460)를 포함한다.
실시예에 따라, 모바일 시스템(400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(420)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(420)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
비휘발성 메모리 장치(440)는 모바일 시스템(400)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
비휘발성 메모리 장치(440)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
휘발성 메모리 장치(450)는 어플리케이션 프로세서(410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(430)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(460)는 모바일 시스템(400)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(400)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(400) 또는 모바일 시스템(400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
모바일 시스템(400)의 각 부분들은 도 13의 집적 회로(210)에 상응할 수 있고, 에지 검출기(220)에 상응하는 내부 에지 검출기를 포함할 수 있다. 내부 에지 검출기는 모바일 시스템(400)의 각 부분들의 내부 신호의 에지 정보에 상응하는 에지 신호를 생성할 수 있고, 상기 에지 신호는 외부 프로세서 또는 외부 시스템에 의해서 분석될 수 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(500)은 프로세서(510), 입출력 허브(IOH)(520), 입출력 컨트롤러 허브(ICH)(530), 적어도 하나의 메모리 모듈(540), 네트워크 장치(560) 및 그래픽 카드(550)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(500)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(510)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(510)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 16에는 하나의 프로세서(510)를 포함하는 컴퓨팅 시스템(500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(500)은 복수의 프로세서들을 포함할 수 있다.
프로세서(510)는 메모리 모듈(540)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(510)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(540) 사이의 메모리 인터페이스(REF)는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(540)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(520) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(540)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(541)을 포함할 수 있다.
입출력 허브(520)는 그래픽 카드(550)와 같은 장치들과 프로세서(510) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(520)는 다양한 방식의 인터페이스를 통하여 프로세서(510)에 연결될 수 있다. 예를 들어, 입출력 허브(520)와 프로세서(510)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(520)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(520)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 16에는 하나의 입출력 허브(520)를 포함하는 컴퓨팅 시스템(500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(500)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(550)는 AGP 또는 PCIe를 통하여 입출력 허브(520)와 연결될 수 있다. 그래픽 카드(550)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(550)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(550)는 입출력 허브(520) 외부에 위치할 수도 있고 입출력 허브(520)의 내부에 위치할 수도 있다. 입출력 허브(520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(520)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(530)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(530)는 내부 버스를 통하여 입출력 허브(520)와 연결될 수 있다. 예를 들어, 입출력 허브(520)와 입출력 컨트롤러 허브(530)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(530)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
네트워크 장치(560)는 프로세서(510), 그래픽 카드(550)의 정보를, 입출력 허브(520)와의 주변 구성요소 인터페이스-익스프레스(PCIe)를 통해 혹은 입출력 컨트롤러 허브(530)의 범용 직렬 버스(USB) 포트, 직렬 ATA(SATA) 포트, 범용 입출력(GPIO), 로우 핀 카운트(LPC) 버스, 직렬 주변 인터페이스(SPI), PCI, PCIe를 통해 입력 받아, 컴퓨팅 시스템(500) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.
컴퓨팅 시스템(500)의 각 부분들은 도 13의 집적 회로(210)에 상응할 수 있고, 에지 검출기(220)에 상응하는 내부 에지 검출기를 포함할 수 있다. 내부 에지 검출기는 컴퓨팅 시스템(500)의 각 부분들의 내부 신호의 에지 정보에 상응하는 에지 신호를 생성할 수 있고, 상기 에지 신호는 외부 프로세서 또는 외부 시스템에 의해서 분석될 수 있다.
실시예에 따라, 프로세서(510), 입출력 허브(520) 및 입출력 컨트롤러 허브(530)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(510), 입출력 허브(520) 및 입출력 컨트롤러 허브(530) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 반도체 회로의 테스트 시스템에 널리 사용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입력 신호를 지연시켜 제1 차동 신호를 생성하고, 상기 입력 신호를 반전시켜 제2 차동 신호를 생성하는 차동 신호 생성부;
    테스트 클럭 신호의 상승 에지(Edge)에서 상기 제1 및 제2 차동 신호들의 차이를 증폭하여 양성 증폭 신호 및 음성 증폭 신호를 생성하고, 상기 테스트 클럭 신호의 하강 에지에서 상기 양성 및 음성 증폭 신호들을 초기화하는 감지 증폭부; 및
    상기 양성 및 음성 증폭 신호들에 기초하여 상기 입력 신호의 에지 정보에 상응하는 에지 신호를 생성하는 래치를 포함하는 에지 검출기(Edge detector).
  2. 제1 항에 있어서,
    상기 입력 신호는 일정한 주기를 가지는 주기적 신호이고,
    상기 테스트 클럭 신호의 주기는 상기 입력 신호의 주기에 N(N은 자연수)을 곱한 제1 주기 및 상기 입력 신호의 주기에 M(M은 1 미만의 양의 유리수)을 곱한 제2 주기를 합한 것과 동일하고,
    상기 에지 신호의 듀티 사이클은 상기 입력 신호의 듀티 사이클에 상응하고, 상기 에지 신호의 에지의 지터(jitter)는 상기 입력 신호의 에지의 지터에 상응하고,
    상기 차동 신호 생성부는 상기 입력 신호를 반전시켜 상기 제2 차동 신호를 생성할 때 소요되는 시간만큼 상기 입력 신호를 지연시켜 상기 제1 차동 신호를 생성하는 에지 검출기.
  3. 제1 항에 있어서,
    상기 차동 신호 생성부는,
    상기 입력 신호를 지연시켜 상기 제1 차동 신호를 생성하는 지연부; 및
    상기 입력 신호를 반전시켜 상기 제2 차동 신호를 생성하는 반전부를 포함하는 에지 검출기.
  4. 제3 항에 있어서,
    상기 지연부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고,
    상기 입력 신호가 제1 내부 노드로 입력되고,
    상기 PMOS 트랜지스터의 소스가 상기 제1 내부 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 제1 오프셋 전압이 인가되고, 상기 PMOS 트랜지스터의 드레인이 제2 내부 노드와 연결되고,
    상기 제1 차동 신호가 상기 제2 내부 노드에서 출력되고,
    상기 NMOS 트랜지스터의 소스가 상기 제2 내부 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트에 제2 오프셋 전압이 인가되고, 상기 NMOS 트랜지스터의 드레인이 상기 제1 내부 노드에 연결되고,
    상기 지연부는 상기 제1 및 제2 오프셋 전압들에 기초하여 상기 지연부의 전파 지연 시간(Propagation delay)을 조절하여, 상기 지연부의 전파 지연 시간과 상기 반전부의 전파 지연 시간이 동일하도록 조절하는 에지 검출기.
  5. 제3 항에 있어서,
    상기 지연부는 제1 인버터 및 제2 인버터를 포함하고,
    상기 제1 인버터의 입력단에 상기 입력 신호가 인가되고, 상기 제1 인버터의 출력단은 상기 제2 인버터의 입력단에 연결되고, 상기 제2 인버터의 출력단에서 상기 제1 차동 신호가 출력되고,
    상기 제1 인버터의 전파 지연 시간과 제2 인버터의 전파 지연 시간의 합은 상기 반전부의 전파 지연 시간과 동일하고,
    상기 제1 인버터의 전파 지연 시간은 제1 및 제2 오프셋 전압들에 의하여 조절되는 에지 검출부.
  6. 제3 항에 있어서,
    상기 지연부는 제1 배타적 논리합 게이트를 포함하고,
    상기 제1 배타적 논리합 게이트의 제1 입력단에 접지 전압이 인가되고, 상기 제1 배타적 논리합 게이트의 제2 입력단에 상기 입력 신호가 인가되고, 상기 제1 배타적 논리합 게이트의 출력단에서 상기 제1 차동 신호가 출력되고,
    상기 반전부는 제2 배타적 논리합 게이트를 포함하고,
    상기 제2 배타적 논리합 게이트의 제1 입력단에 전원 전압이 인가되고, 상기 제2 배타적 논리합 게이트의 제2 입력단에 상기 입력 신호가 인가되고, 상기 제2 배타적 논리합 게이트의 출력단에서 상기 제2 차동 신호가 출력되고,
    상기 제1 배타적 논리합 게이트의 전파 지연 시간과 상기 제2 배타적 논리합 게이트의 전파 지연 시간은 동일한 에지 검출기.
  7. 제1 항에 있어서,
    상기 감지 증폭부는 제1 내지 제4 PMOS 트랜지스터들 및 제1 내지 제6 NMOS 트랜지스터들을 포함하고,
    상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제1 PMOS 트랜지스터의 드레인은 제1 내부 노드에 연결되고,
    상기 제1 내부 노드에서 상기 양성 증폭 신호가 출력되고,
    상기 제2 PMOS 트랜지스터의 소스에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 제2 내부 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 내부 노드에 연결되고,
    상기 제3 PMOS 트랜지스터의 소스에 상기 전원 전압이 인가되고, 상기 제3 PMOS 트랜지스터의 게이트는 상기 제1 내부 노드에 연결되고, 상기 제3 PMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고,
    상기 제2 내부 노드에서 상기 음성 증폭 신호가 출력되고,
    상기 제4 PMOS 트랜지스터의 소스에 상기 전원 전압이 인가되고, 상기 제4 PMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제4 PMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고,
    상기 제1 NMOS 트랜지스터의 소스는 상기 제1 내부 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 내부 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 드레인은 제3 내부 노드에 연결되고,
    상기 제2 NMOS 트랜지스터의 소스는 상기 제2 내부 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 내부 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 드레인은 제4 내부 노드에 연결되고,
    상기 제3 NMOS 트랜지스터의 소스는 상기 제3 내부 노드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제3 NMOS 트랜지스터의 드레인은 제5 내부 노드에 연결되고,
    상기 제4 NMOS 트랜지스터의 소스는 상기 제4 내부 노드에 연결되고, 상기 제4 NMOS 트랜지스터의 게이트에 상기 테스트 클럭 신호가 인가되고, 상기 제4 NMOS 트랜지스터의 드레인은 제6 내부 노드에 연결되고,
    상기 제5 NMOS 트랜지스터의 소스는 상기 제5 내부 노드에 연결되고, 상기 제5 NMOS 트랜지스터의 게이트에 상기 제1 차동 신호가 인가되고, 상기 제5 NMOS 트랜지스터의 드레인에 접지 전압이 인가되고,
    상기 제6 NMOS 트랜지스터의 소스는 상기 제6 내부 노드에 연결되고, 상기 제6 NMOS 트랜지스터의 게이트에 상기 제2 차동 신호가 인가되고, 상기 제6 NMOS 트랜지스터의 드레인에 상기 접지 전압이 인가되고,
    상기 감지 증폭부는 상기 테스트 클럭 신호의 하강 에지에서 상기 양성 및 음성 증폭 신호들을 상기 전원 전압으로 초기화하는 에지 검출기.
  8. 제1 항에 있어서,
    상기 차동 신호 생성부, 상기 감지 증폭부 및 상기 래치가 PMOS 트랜지스터 및 NMOS 트랜지스터를 이용하는 CMOS 공정으로 구현되는 경우,
    상기 차동 신호 생성부, 상기 감지 증폭부 및 상기 래치에 포함되는 PMOS 트랜지스터들은 프리미티브 셀(Primitive cell)에 포함되는 P-웰 영역(P-well region)에 위치하고,
    상기 차동 신호 생성부, 상기 감지 증폭부 및 상기 래치에 포함되는 NMOS 트랜지스터들은 상기 프리미티브 셀에 포함되는 N-서브 영역(N-sub region)에 위치하는 에지 검출기.
  9. 테스트 클럭 신호에 기초하여 내부 신호의 에지 정보에 상응하는 에지 신호를 생성하는 에지 검출기(Edge detector)를 구비하는 집적 회로; 및
    상기 에지 신호에 기초하여 상기 내부 신호의 특성을 분석하는 프로세서를 포함하고,
    상기 에지 검출기는,
    상기 내부 신호를 지연시켜 제1 차동 신호를 생성하고, 상기 내부 신호를 반전시켜 제2 차동 신호를 생성하는 차동 신호 생성부;
    상기 테스트 클럭 신호의 상승 에지에서 상기 제1 및 제2 차동 신호들의 차이를 증폭하여 양성 증폭 신호 및 음성 증폭 신호를 생성하고, 상기 테스트 클럭 신호의 하강 에지에서 상기 양성 및 음성 증폭 신호들을 초기화하는 감지 증폭부; 및
    상기 양성 및 음성 증폭 신호들에 기초하여 상기 에지 신호를 생성하는 래치를 포함하는 신호 특성 분석 시스템.
  10. 제9 항에 있어서,
    상기 프로세서는 PDM(Pulse Density Modulation) 방법에 기초한 후처리 연산을 상기 에지 신호에 수행하여 상기 내부 신호의 특성을 분석하는 신호 특성 분석 시스템.
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