KR102401264B1

KR102401264B1 - 양방향 지연 회로 및 이를 포함하는 집적 회로

Info

Publication number: KR102401264B1
Application number: KR1020150120655A
Authority: KR
Inventors: 서재우; 박성현; 임우진; 김하영; 이재하; 김용호
Original assignee: 삼성전자주식회사
Priority date: 2014-10-14
Filing date: 2015-08-27
Publication date: 2022-05-24
Also published as: KR20160043893A

Abstract

양방향 지연 회로는, 입력 구동 회로 및 지연 스위치 회로를 포함한다. 상기 입력 구동 회로는 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생한다. 상기 지연 스위치 회로는 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 지연 신호를 발생한다. 입력 신호에 응답하여 천이하는 게이트 신호를 이용하여 입력 신호의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다.

Description

양방향 지연 회로 및 이를 포함하는 집적 회로{Bidirectional delay circuit and integrated circuit including the same}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 효율적으로 지연 신호를 발생할 수 있는 양방향 지연 회로 및 이를 포함하는 집적 회로에 관한 것이다.

최근 반도체 집적 회로의 성능이 향상되고 집적도가 증가함에 따라서 반도체 집적 회로의 효율적인 설계에 대한 필요성이 증대되고 있다. 일반적으로 반도체 집적 회로에서 비교적 보다 짧은 지연이 요구되는 씨모스(CMOS: complementary metal oxide semiconductor) 인버터 체인을 사용하지만 비교적 긴 지연이 요구되는 경우에는 RC(resister-capacitor) 지연 회로가 주로 이용된다. RC 지연 회로의 경우에는 공정 및 온도에 따른 변화폭이 심하여 정확한 지연량을 구현하기가 곤란하고 칩 사이즈 측면에서 효율성이 떨어진다.

미세 공정으로 갈수록 트랜지스터의 온 전류(on current)는 증가 추세에 있으나 온 전류의 증가는 큰 지연량이 요구되는 지연 회로에는 부정적인 영향을 미친다. 또한 반도체 집적 회로의 집적도가 증가할수록 신호 라인들의 부하가 증가하여 더 큰 지연량이 요구되는 경우가 발생한다. 예를 들어, 반도체 메모리 장치의 경우 메모리 용량의 증가에 따라서 워드라인, 비트라인 등의 부하가 증가하고, 독출 동작 및 기입 동작의 마진을 충족시키기 위해 더 큰 펄스폭, 더 큰 지연량이 요구된다. 더 큰 지연량을 구현하기 위하여 지연 회로의 면적이 증가하고, 이는 집적 회로의 전체 사이즈를 증가시키고 설계 마진을 제한한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 지연 신호를 발생할 수 있는 양방향 지연 회로를 제공하는 것이다.

또한 본 발명의 일 목적은, 효율적으로 지연 신호를 발생할 수 있는 양방향 지연 회로를 포함하는 집적 회로를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 양방향 지연 회로는, 입력 구동 회로 및 지연 스위치 회로를 포함한다. 상기 입력 구동 회로는 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생한다. 상기 지연 스위치 회로는 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 지연 신호를 발생한다.

일 실시예에 있어서, 상기 지연 스위치 회로는, 상기 중간 노드 및 상기 지연 노드 사이에 연결되고, 상기 게이트 신호를 수신하는 피형(P-type) 게이트 전극을 포함하는 피형 트랜지스터 및 상기 중간 노드 및 상기 지연 노드 사이에 연결되고, 상기 게이트 신호를 수신하는 엔형(N-type) 게이트 전극을 포함하는 엔형 트랜지스터를 포함할 수 있다.

일 실시예에 있어서, 상기 게이트 신호의 논리 레벨에 응답하여 상기 피형 트랜지스터 및 상기 엔형 트랜지스터 중 하나가 선택적으로 턴온되고 다른 하나는 턴오프될 수 있다.

일 실시예에 있어서, 상기 피형 게이트 전극 및 상기 엔형 게이트 전극은 도전 경로를 통하여 상기 입력 노드에 전기적으로 연결될 수 있다.

일 실시예에 있어서, 상기 도전 경로는 상기 피형 게이트 전극 및 상기 엔형 게이트 전극과 함께 패턴화되어 형성되는 게이트 폴리를 포함할 수 있다.

일 실시예에 있어서, 상기 피형 게이트 전극 및 상기 엔형 게이트 전극은 도전 경로를 통하여 상기 중간 노드에 전기적으로 연결될 수 있다.

일 실시예에 있어서, 상기 입력 구동 회로는 상기 입력 노드 및 상기 중간 노드 사이에 직렬로 연결되는 하나 이상의 게이트 회로들을 포함할 수 있고, 상기 지연 스위치 회로는 상기 중간 노드 및 상기 지연 노드 사이에 직렬로 연결되고, 상기 게이트 신호를 수신하는 피형 게이트 전극 및 엔형 게이트 전극을 각각 갖는 하나 이상의 전송 게이트들을 포함할 수 있다.

일 실시예에 있어서, 상기 게이트 회로들은, 인버터, 버퍼, 논리곱(AND) 게이트, 논리합(OR) 게이트, 낸드(NAND) 게이트, 노어(NOR) 게이트, 배타적 논리합(XOR) 게이트 및 배타적 부정 논리합(XNOR) 게이트 중에서 적어도 하나를 포함할 수 있다.

일 실시예에 있어서, 상기 전송 게이트들 중 적어도 하나는 상기 피형 게이트 전극 및 상기 엔형 게이트 전극이 상기 입력 노드와 전기적으로 연결될 수 있다.

일 실시예에 있어서, 상기 전송 게이트들 중 적어도 하나는 상기 피형 게이트 전극 및 상기 엔형 게이트 전극이 상기 중간 노드와 전기적으로 연결될 수 있다.

일 실시예에 있어서, 상기 양방향 지연 회로는, 상기 지연 노드 및 출력 노드 사이에 연결되고, 상기 지연 신호를 증폭하여 상기 출력 노드를 통하여 출력 신호를 발생하는 출력 구동 회로를 더 포함할 수 있다.

일 실시예에 있어서, 상기 양방향 회로는, 제1 전압 및 상기 제1 전압보다 낮은 제2 전압을 통해 파워를 공급 받고, 상기 입력 신호에 응답하여 상기 제1 전압보다 감소된 제1 게이트 전압과 상기 제2 전압보다 증가된 제2 게이트 전압 사이에서 천이하는 상기 게이트 신호를 발생하는 게이트 신호 발생기를 더 포함할 수 있다.

일 실시예에 있어서, 상기 게이트 신호 발생기는, 상기 제1 전압보다 감소된 상기 제1 게이트 전압을 제공하는 제1 전압 발생기, 상기 제2 전압보다 증가된 상기 제2 게이트 전압을 제공하는 제2 전압 발생기 및 상기 입력 신호에 응답하여 상기 제1 게이트 전압 및 상기 제2 게이트 전압 중 하나를 선택하여 상기 게이트 신호를 출력하는 출력 스위치 회로를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 전압 발생기는, 상기 제1 전압과 상기 제2 전압 사이에 순차적으로 연결된 제1 피형 트랜지스터, 제2 피형 트랜지스터, 제1 엔형 트랜지스터 및 제2 엔형 트랜지스터를 포함하고, 상기 제1 피형 트랜지스터 및 상기 제2 피형 트랜지스터의 게이트 전극들에는 상기 제2 전압이 인가되고, 상기 제1 피형 트랜지스터 및 상기 제2 피형 트랜지스터 사이의 연결 노드를 통하여 상기 제1 게이트 전압이 제공되고, 상기 제1 엔형 트랜지스터의 게이트 전극에는 상기 입력 신호가 인가되고, 상기 제2 엔형 트랜지스터의 게이트 전극에는 인에이블 신호가 인가될 수 있다.

일 실시예에 있어서, 상기 제2 전압 발생기는, 상기 제2 전압과 상기 제1 전압 사이에 순차적으로 연결된 제3 엔형 트랜지스터, 제4 엔형 트랜지스터, 제3 피형 트랜지스터 및 제4 피형 트랜지스터를 포함하고, 상기 제3 엔형 트랜지스터 및 상기 제4 엔형 트랜지스터의 게이트 전극들에는 상기 제1 전압이 인가되고, 상기 제3 엔형 트랜지스터 및 상기 제4 엔형 트랜지스터 사이의 연결 노드를 통하여 상기 제2 게이트 전압이 제공되고, 상기 제3 피형 트랜지스터의 게이트 전극에는 상기 입력 신호가 인가되고, 상기 제4 피형 트랜지스터의 게이트 전극에는 상기 인에이블 신호의 반전 신호가 인가될 수 있다.

일 실시예에 있어서, 상기 출력 스위치 회로는, 상기 입력 신호에 응답하여 상기 제1 게이트 전압을 상기 게이트 신호의 전압 레벨로서 제공하는 제1 출력 스위치 및 상기 입력 신호에 응답하여 상기 제2 게이트 전압을 상기 게이트 신호의 전압 레벨로서 제공하는 제2 출력 스위치를 포함할 수 있다.

상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 집적 회로는 전단으로부터 제공되는 지연 신호를 입력 신호로서 수신하도록 케스케이드(cascaded) 결합된 복수의 양방향 지연 회로들을 포함한다. 상기 양방향 지연 회로들의 각각은, 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 상기 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생하는 입력 구동 회로 및 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 상기 지연 신호를 발생하는 지연 스위치 회로를 포함한다.

일 실시예에 있어서, 상기 복수의 양방향 지연 회로들은 제1 게이트 신호에 응답하여 제1 입력 신호를 지연하여 제1 지연 신호를 발생하는 제1 양방향 지연 회로 및 상기 제1 지연 신호를 제2 입력 신호로서 수신하고 제2 게이트 신호에 응답하여 상기 제2 입력 신호를 지연하여 제2 지연 신호를 발생하는 제2 양방향 지연 회로를 포함하고, 상기 제1 양방향 지연 회로는 상기 제1 입력 신호의 반전 신호를 상기 제1 게이트 신호로서 수신하고, 상기 제2 양방향 지연 회로는 상기 제2 입력 신호를 상기 제2 게이트 신호로서 수신할 수 있다.

상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 양방향 지연 회로는, 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 입력 신호를 반전 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생하는 인버터 및 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 지연 신호를 발생하는 전송 게이트를 포함한다.

본 발명의 실시예들에 따른 양방향 지연 회로 및 이를 포함하는 집적 회로는, 입력 신호에 응답하여 천이하는 게이트 신호를 이용하여 입력 신호의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다.

도 1은 본 발명의 실시예들에 따른 양방향 지연 회로를 나타내는 블록도이다.
도 2는 도 1의 양방향 지연 회로의 동작을 나타내는 타이밍도이다.
도 3은 도 1의 양방향 지연 회로에 포함되는 지연 스위치 회로의 일 실시예를 나타내는 도면이다.
도 4a 및 도 4b는 도 3의 지연 스위치 회로의 동작을 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 양방향 지연 회로를 나타내는 도면이다.
도 6은 도 5의 양방향 지연 회로의 동작을 설명하기 위한 도면들이다.
도 7은 도 5의 양방향 지연 회로의 동작을 나타내는 타이밍도들이다.
도 8은 본 발명의 일 실시예에 따른 양방향 지연 회로를 나타내는 도면이다.
도 9는 도 8의 양방향 지연 회로의 동작을 설명하기 위한 도면들이다.
도 10은 도 8의 양방향 지연 회로의 동작을 나타내는 타이밍도들이다.
도 11a 및 도 11b는 도 1의 양방향 지연 회로에 포함되는 지연 스위치 회로의 실시예들을 나타내는 도면들이다.
도 12a 및 도 12b는 도 1의 양방향 지연 회로에 포함되는 입력 구동 회로를 단일 스택 인버터로 구현한 실시예들을 나타내는 도면들이다.
도 13a 및 도 13b는 도 1의 양방향 지연 회로에 포함되는 입력 구동회로를 멀티 스택 인버터로 구현한 실시예들을 나타내는 도면들이다.
도 14는 도 1의 양방향 지연 회로에 포함되는 입력 구동회로에 포함될 수 있는 인버터 이외의 게이트 회로들을 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 양방향 지연 회로를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 양방향 지연 회로를 나타내는 회로도이다.
도 17은 도 16의 양방향 지연 회로의 레이아웃의 일 예를 나타내는 도면이다.
도 18은 고정된 전압 레벨의 게이트 신호를 이용하는 양방향 지연 회로를 나타내는 회로도이다.
도 19는 도 18의 양방향 지연 회로의 레이아웃의 일 예를 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 양방향 지연 회로를 포함하는 집적 회로를 나타내는 도면이다.
도 21은 도 20의 집적 회로에 포함되는 양방향 지연 회로들의 일 예를 나타내는 회로도이다.
도 22는 도 21의 양방향 지연 회로들의 동작을 나타내는 타이밍도이다.
도 23은 본 발명의 실시예들에 따른 집적 회로를 나타내는 도면이다.
도 24는 도 23의 양방향 지연 회로에 포함되는 게이트 신호 발생기의 일 실시예를 나타내는 블록도이다.
도 25는 도 24의 게이트 신호 발생기에 포함되는 제1 전압 발생기 및 제2 전압 발생기의 일 실시예를 나타내는 회로도이다.
도 26은 도 24의 게이트 신호 발생기에 포함되는 출력 스위치 회로의 일 실시예를 나타내는 회로도이다.
도 27은 도 24의 게이트 신호 발생기의 동작의 일 예를 나타내는 타이밍도이다.
도 28은 도 24의 게이트 신호 발생기의 일 실시예를 나타내는 회로도이다.
도 29는 도 28의 게이트 신호 발생기의 동작을 나타내는 타이밍도이다.
도 30은 은 도 24의 게이트 신호 발생기의 일 실시예를 나타내는 회로도이다.
도 31은 도 30의 게이트 신호 발생기의 동작을 나타내는 타이밍도이다.
도 32는 본 발명의 실시예들에 따른 양방향 지연 회로를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 33은 본 발명의 실시예들에 따른 양방향 지연 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 양방향 지연 회로를 나타내는 블록도이고, 도 2는 도 1의 양방향 지연 회로의 동작을 나타내는 타이밍도이다.

도 1을 참조하면, 양방향 지연 회로(bidirectional delay circuit)(10)는 입력 구동 회로(input driving circuit)(DRI)(100) 및 지연 스위치 회로(delay switch circuit)(DSW)(200)를 포함한다.

입력 구동 회로(100)는 입력 노드(NI) 및 중간 노드(NA) 사이에 연결되고, 입력 노드(NI)를 통하여 수신되는 입력 신호(SI)를 증폭하여 중간 노드(SA)를 통하여 중간 신호(SA)를 발생한다. 지연 스위치 회로(200)는 중간 노드(NA) 및 지연 노드(ND) 사이에 결합되고, 게이트 신호(SG)에 응답하여 중간 노드(NA)를 통하여 수신되는 중간 신호를 지연하여 지연 노드(ND)를 통하여 지연 신호(SD)를 발생한다.

본 발명의 실시예들에 따라서, 게이트 신호(SG)는 입력 신호(SI)에 응답하여(responding to) 천이하는 신호이다. 도 2에 도시된 바와 같이, 일 실시예에서 입력 신호(SI) 자체가 게이트 신호(SG1)로서 제공될 수도 있고, 다른 실시예에서, 입력 신호(SI)의 반전 신호가 게이트 신호(SG2)로서 제공될 수 있다. 입력 구동 회로(100)의 구성에 따라서 지연 신호(SD)의 파형이 결정될 수 있다.

일 실시예에서, 입력 구동 회로(100)는 입력 신호(SI)를 반전 증폭하여 중간 신호(SA)를 발생할 수 있고, 이 경우 입력 신호(SI)와 비교하여 반전된 지연 신호(SD1)가 발생될 수 있다. 즉 제1 시간(T1)에서의 입력 신호(SI)의 상승 에지(RE)는 제2 시간(T2)에서의 지연 신호(SD1)의 하강 에지에 상응하고 제3 시간(T3)에서의 입력 신호(SI)의 하강 에지(FE)는 제4 시간(T4)에서의 지연 신호(SD1)의 상승 에지에 상응한다.

다른 실시예에서, 입력 구동 회로(100)는 입력 신호(SI)를 반전 없이 증폭하여 중간 신호(SA)를 발생할 수 있고, 이 경우 입력 신호(SI)와 비교하여 반전되지 않은 지연 신호(SD2)가 발생될 수 있다. 즉 제1 시간(T1)에서의 입력 신호(SI)의 상승 에지(RE)는 제2 시간(T2)에서의 지연 신호(SD1)의 상승 에지에 상응하고 제3 시간(T3)에서의 입력 신호(SI)의 하강 에지(FE)는 제4 시간(T4)에서의 지연 신호(SD1)의 하강 에지에 상응한다.

도 2에는 입력 신호(SI)의 천이 타이밍과 게이트 신호(SG)의 천이 타이밍이 동일한 것으로 도시되어 있으나, 게이트 신호(SG)는 입력 신호(SI)보다 약간 지연된 신호일 수도 있다. 또한 입력 신호(SI)의 전압 레벨들과 게이트 신호(SG)의 전압 레벨들이 동일할 수도 있고, 상이할 수도 있다. 일 실시예에서, 게이트 신호(SG)의 전압레벨들의 폭(즉, 스윙 폭)은 입력 신호(SI)의 스윙 폭보다 작을 수 있다.

또한 본 발명의 실시예들에 따라서, 지연 신호(SD)는 중간 신호(SA)의 상승 에지(RE: rising edge) 및 하강 에지(FE: falling edge)를 모두 지연하여 양방향 지연(bidirectional delay)를 갖는 신호이다. 중간 신호(SA)는 입력 신호(SI)를 증폭한 신호이므로, 결과적으로 지연 신호(SD)는 입력 신호(SI)의 상승 에지(RE)를 제1 지연 시간(tD1)만큼 지연하고 입력 신호(SI)의 하강 에지(FE)를 제2 지연 시간(tD2)만큼 지연한 신호이다.

이와 같이, 본 발명의 실시예들에 따른 양방향 지연 회로(10)는 입력 신호(SI)에 응답하여 천이하는 게이트 신호(SG)를 이용하여 입력 신호(SI)의 상승 에지 및 하강 에지를 모두 지연하고 면적 대비 큰 지연량을 구현할 수 있다.

도 3은 도 1의 양방향 지연 회로에 포함되는 지연 스위치 회로의 일 실시예를 나타내는 도면이고, 도 4a 및 도 4b는 도 3의 지연 스위치 회로의 동작을 설명하기 위한 도면들이다.

도 3을 참조하면, 지연 스위치 회로(201)는 전송 게이트(transmission gate)(TG)를 포함할 수 있다. 전송 게이트(TG)는 중간 신호(SA)를 수신하는 중간 노드(NA) 및 지연 신호(SD)를 출력하는 지연 노드(ND) 사이에 연결되고, 게이트 신호(SG)를 수신하는 피형 게이트 전극(Gp) 및 엔형 게이트 전극(Gn)을 갖는다. 도 3에는 중간 노드(NA)와 지연 노드(ND) 사이에 하나의 전송 게이트(TG)가 포함된 실시예를 도시하였으나, 다른 실시예들에서 중간 노드(NA)와 지연 노드(ND) 사이에 두 개 이상의 전송 게이트들이 직렬로 연결될 수 있다.

도 3의 전송 게이트(TG)는 도 4a 및 도 4b에 도시된 한 쌍의 트랜지스터들(Tp, Tn)과 등가(equivalent)이다. 즉 전송 게이트(TG)는 중간 노드(SA) 및 지연 노드(SD) 사이에 병렬로 연결된 피형 트랜지스터(Tp) 및 엔형 트랜지스터(Tn)를 포함한다. 피형 트랜지스터(Tp) 및 엔형 트랜지스터(Tn)은 반도체 기판에 형성되는 피모스(PMOS: P-type or P-channel metal oxide semiconductor) 트랜지스터 및 엔모스(NMOS: N-type or N-channel metal oxide semiconductor) 트랜지스터일 수 있다. 피형 트랜지스터(Tp)의 게이트 전극은 전송 게이트(TG)의 피형 게이트 전극(Gp)에 해당하고, 엔형 트랜지스터(Tn)의 게이트 전극은 전송 게이트(TG)의 엔형 게이트 전극(Gn)에 해당한다.

도 4a에는 게이트 신호(SG)가 논리 하이 레벨(H)일 때의 트랜지스터들(Tp, Tn)의 스위칭 동작이 도시되어 있고, 도 4b에는 게이트 신호(SG)가 논리 로우 레벨(L)일 때의 트랜지스터들(Tp, Tn)의 스위칭 동작이 도시되어 있다. 게이트 신호(SG)가 논리 하이 레벨(H)인 경우, 피형 트랜지스터(Tp)는 턴오프되고 엔형 트랜지스터(Tn)가 턴온되어 엔형 트랜지스터(Tn)에 형성되는 채널을 통하여 전류(In)가 흐른다. 반대로 게이트 신호(SG)가 논리 로우 레벨(H)인 경우, 피형 트랜지스터(Tp)는 턴온되고 엔형 트랜지스터(Tn)가 턴오프되어 피형 트랜지스터(Tp)에 형성되는 채널을 통하여 전류(Ip)가 흐른다. 게이트 신호(SG)의 논리 레벨에 응답하여 피형 트랜지스터(Tp) 및 엔형 트랜지스터(Tn) 중 하나가 선택적으로 턴온되고 다른 하나는 턴오프될 수 있다. 이와 같은 스위칭 동작을 통하여 입력 신호(SI)의 상승 에지(RE) 및 하강 에지(FE)를 모두 지연하는 양방향 지연이 구현될 수 있다.

도 5는 본 발명의 일 실시예에 따른 양방향 지연 회로를 나타내는 도면이다.

도 5를 참조하면, 양방향 지연 회로(11)는 인버터(INV) 및 전송 게이트(TG)를 포함할 수 있다. 인버터(INV)는 전술한 입력 구동 회로에 해당하고 전송 게이트(TG)는 전술한 지연 스위치 회로에 해당한다.

도 12a에 도시된 바와 같이 인버터(INV)는 제1 전압(VH) 및 중간 노드(NA) 사이에 연결된 피형 트랜지스터(Tp1)와 중간 노드(NA) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn1)를 포함할 수 있다. 트랜지스터들(Tp1, Tn1)의 게이트 전극들은 입력 노드(NI)에 연결된다. 인버터(INV)는 입력 노드(NI) 및 중간 노드(NA) 사이에 연결되고, 입력 노드(NI)를 통하여 수신되는 입력 신호(SI)를 반전 증폭하여 중간 노드(NA)를 통하여 중간 신호(SA)를 발생한다. 인버터(INV)는 제1 전압(VH) 및 제1 전압(VH)보다 낮은 제2 전압(VL)을 통해 파워를 공급받을 수 있다. 예를 들어, 제1 전압(VH)은 전원 전압(VDD)일 수 있고 제2 전압(VL)은 접지 전압(VSS)일 수 있다.

전송 게이트(TG)는 중간 노드(NA) 및 지연 노드(ND) 사이에 결합되고, 입력 신호(SI)에 응답하여 천이하는 게이트 신호(SG)에 응답하여 중간 신호(SG)의 상승 에지 및 하강 에지를 모두 지연하여 지연 노드(ND)를 통하여 지연 신호(SD)를 발생한다.

일 실시예에서, 도 5에 도시된 바와 같이, 전송 게이트(TG)의 게이트 전극들은 도전 경로를 통하여 입력 노드(NI)에 전기적으로 연결될 수 있다. 즉 입력 신호(SI)가 게이트 신호(SG)로서 제공될 수 있다. 이하, 도 6 및 도 7을 참조하여 도 5의 양방향 지연 회로(11)의 동작을 설명한다.

도 6은 도 5의 양방향 지연 회로의 동작을 설명하기 위한 도면들이고, 도 7은 도 5의 양방향 지연 회로의 동작을 나타내는 타이밍도들이다.

도 6 및 도 7을 참조하면, 전송 게이트(TG)의 게이트 전극들이 입력 노드(NI)에 전기적으로 연결되므로 입력 신호(SI)가 게이트 신호(SG)로서 제공될 수 있다. 입력 신호(SI) 및 게이트 신호(SG)의 전압 레벨들(VH', VL')은 각각 제1 전압(VH) 및 제2 전압(V2)과 동일할 수도 있고 상이할 수도 있다. 중간 노드(NA)의 중간 신호(SA)는 입력 신호(SI) 및 게이트 신호(SG)와 비교하여 반전된 신호이고, 따라서 지연 노드(ND)의 지연 신호(SD)는 입력 신호(SI) 및 게이트 신호(SG)와 비교하여 반전 지연된 신호이다.

시간 T1에서 입력 신호(SI)가 상승 천이하면 전송 게이트(TG)의 게이트 전극들의 전압 레벨은 낮은 전압(VL')에서 높은 전압(VH')으로 상승 천이한다. 따라서, 시간 T1에서 전송 게이트(TG)의 피형 채널(즉, 피형 트랜지스터의 채널)은 턴오프되고 전송 게이트(TG)의 엔형 채널(즉, 엔형 트랜지스터의 채널)이 턴온되어 엔형 트랜지스터를 통하여 온 전류(In)가 흐른다. 온 전류(In)에 의해 지연 노드(ND)가 서서히 방전되고 제1 지연 시간(tD1)이 지난 시간 T2에서 지연 신호(SD)가 하강 천이한다.

시간 T3에서 입력 신호(SI)가 하강 천이하면 전송 게이트(TG)의 게이트 전극들의 전압 레벨은 높은 전압(VH')에서 낮은 전압(VL')으로 하강 천이한다. 따라서, 시간 T3에서 전송 게이트(TG)의 피형 채널은 턴온되고 전송 게이트(TG)의 엔형 채널은 턴오프되어 피형 트랜지스터를 통하여 온 전류(Ip)가 흐른다. 온 전류(Ip)에 의해 지연 노드(ND)가 서서히 충전되고 제2 지연 시간(tD2)이 지난 시간 T4에서 지연 신호(SD)가 상승 천이한다.

이와 같이, 전송 게이트(TG)의 피형 트랜지스터 및 엔형 트랜지스터 중 하나만이 선택적으로 턴온되고 다른 하나는 턴오프되기 때문에 피형 트랜지스 및 엔형 트랜지스터가 동시에 턴온되는 경우보다 온 전류(In 또는 Ip)를 감소할 수 있다. 온 전류의 감소에 따라서 지연 노드(ND)의 충전 및 방전 시간이 증가되고 결과적으로 제1 지연 시간(tD1) 및 제2 지연 시간(tD2)이 증가될 수 있다.

도 6에 도시된 바와 같이, 전송 게이트(TG)의 피형 트랜지스터를 통하여 중간 노드(NA)의 논리 하이 레벨의 전압(VH)이 지연 노드(ND)로 전달되고 전송 게이트(TG)의 엔형 트랜지스터를 통하여 중간 노드(NA)의 논리 로우 레벨의 전압(VL)이 지연 노드(ND)로 전달된다. 일반적으로 피형 트랜지스터는 낮은 전압을 통과시킬 때 전압 손실(voltage degradation)이 발생하고 엔형 트랜지스터는 높은 전압을 통과시킬 때 전압 손실이 발생한다. 도 5의 양방향 지연 회로(11)의 경우에는 피형 트랜지스터가 높은 전압(VH)을 통과시키고 엔형 트랜지스터가 낮은 전압(VL)을 통과 시키므로 전압 손실이 없다. 즉, 도 7에 도시된 바와 같이 지연 신호(SD)의 전압 레벨들(VH, VL)은 중간 신호(SA)의 전압 레벨들(VH, VL)과 동일할 수 있다,

도 8은 본 발명의 일 실시예에 따른 양방향 지연 회로를 나타내는 도면이다.

도 8을 참조하면, 양방향 지연 회로(12)는 인버터(INV) 및 전송 게이트(TG)를 포함할 수 있다. 인버터(INV)는 전술한 입력 구동 회로에 해당하고 전송 게이트(TG)는 전술한 지연 스위치 회로에 해당한다.

일 실시예에서, 도 8에 도시된 바와 같이, 전송 게이트(TG)의 게이트 전극들은 도전 경로를 통하여 중간 노드(NA)에 전기적으로 연결될 수 있다. 즉 입력 신호(SI)의 반전 신호인 중간 신호(SA)가 게이트 신호(SG)로서 제공될 수 있다. 이하, 도 9 및 도 10을 참조하여 도 8의 양방향 지연 회로(12)의 동작을 설명한다.

도 9는 도 8의 양방향 지연 회로의 동작을 설명하기 위한 도면들이고, 도 10은 도 8의 양방향 지연 회로의 동작을 나타내는 타이밍도들이다.

도 9 및 도 10을 참조하면, 전송 게이트(TG)의 게이트 전극들이 중간 노드(NA)에 전기적으로 연결되므로 중간 신호(SA)가 게이트 신호(SG)로서 제공될 수 있다. 입력 신호(SI)의 전압 레벨들(VH', VL')은 각각 제1 전압(VH) 및 제2 전압(V2)과 동일할 수도 있고 상이할 수도 있다. 중간 노드(NA)의 중간 신호(SA) 및 게이트 신호(SG)는 입력 신호(SI)와 비교하여 반전된 신호이고, 따라서 지연 노드(ND)의 지연 신호(SD)는 입력 신호(SI)와 비교하여 반전 지연된 신호이다.

시간 T1에서 입력 신호(SI)가 상승 천이하면 전송 게이트(TG)의 게이트 전극들의 전압 레벨은 높은 전압(VH)에서 낮은 전압(VL)으로 하강 천이한다. 따라서, 시간 T1에서 전송 게이트(TG)의 피형 채널(즉, 피형 트랜지스터의 채널)은 턴온되고 전송 게이트(TG)의 엔형 채널(즉, 엔형 트랜지스터의 채널)이 턴오프되어 피형 트랜지스터를 통하여 온 전류(Ip)가 흐른다. 온 전류(Ip)에 의해 지연 노드(ND)가 서서히 방전되고 제1 지연 시간(tD1)이 지난 시간 T2에서 지연 신호(SD)가 하강 천이한다.

시간 T3에서 입력 신호(SI)가 하강 천이하면 전송 게이트(TG)의 게이트 전극들의 전압 레벨은 낮은 전압(VL)에서 높은 전압(VH)으로 상승 천이한다. 따라서, 시간 T3에서 전송 게이트(TG)의 피형 채널은 턴오프되고 전송 게이트(TG)의 피형 채널은 턴온되어 엔형 트랜지스터를 통하여 온 전류(In)가 흐른다. 온 전류(In)에 의해 지연 노드(ND)가 서서히 충전되고 제2 지연 시간(tD2)이 지난 시간 T4에서 지연 신호(SD)가 상승 천이한다.

이와 같이, 전송 게이트(TG)의 피형 트랜지스 및 엔형 트랜지스터 중 하나만이 선택적으로 턴온되고 다른 하나는 턴오프되기 때문에 피형 트랜지스 및 엔형 트랜지스터가 동시에 턴온되는 경우보다 온 전류(In 또는 Ip)를 감소할 수 있다. 온 전류의 감소에 따라서 지연 노드(ND)의 충전 및 방전 시간이 증가되고 결과적으로 제1 지연 시간(tD1) 및 제2 지연 시간(tD2)이 증가될 수 있다.

도 9에 도시된 바와 같이, 전송 게이트(TG)의 엔형 트랜지스터를 통하여 중간 노드(NA)의 논리 하이 레벨의 전압(VH)이 지연 노드(ND)로 전달되고 전송 게이트(TG)의 피형 트랜지스터를 통하여 중간 노드(NA)의 논리 로우 레벨의 전압(VL)이 지연 노드(ND)로 전달된다. 전술한 바와 같이 일반적으로 피형 트랜지스터는 낮은 전압을 통과시킬 때 전압 손실(voltage degradation)이 발생하고 엔형 트랜지스터는 높은 전압을 통과시킬 때 전압 손실이 발생한다. 도 8의 양방향 지연 회로(12)는 이러한 경우에 해당하고, 따라서 도 10에 도시된 바와 같이 지연 신호(SD)의 전압 레벨들(VH-Vthn, VL+Vthp)은 중간 신호(SA)의 전압 레벨들(VH, VL)과 상이하다. Vthn은 전송 게이트(TG)의 엔형 트랜지스터의 문턱 전압이고 Vthp는 전송 게이트(TG)의 피형 트랜지스터의 문턱 전압이다. 결과적으로 지연 신호(SD)의 스윙 폭(VH-VL-Vthn-Vthp)은 중간 신호(SA)의 스윙 폭(VH-VL)보다 감소된다. 도 20을 참조하여 후술하는 바와 같이, 큰 지연량을 구현하기 위하여 복수의 지연 회로들이 직렬로 연결되고, 전단의 지연 신호가 후단의 입력 신호로서 제공될 수 있다. 도 10에 도시된 바와 같은 감소된 스윙 폭을 갖는 지연 신호(SD)가 후단의 지연 회로의 입력 신호로서 제공되는 경우 후단의 지연 회로는 더욱 증가된 지연량을 발생할 수 있다.

도 11a 및 도 11b는 도 1의 양방향 지연 회로에 포함되는 지연 스위치 회로의 실시예들을 나타내는 도면들이다.

도 11a 및 도 11b에는 중간 신호(SA)가 수신되는 중간 노드(NA) 및 지연 신호(SD)를 출력하는 지연 노드(ND) 사이에 두 개의 전송 게이트들(TG1, TG2)가 직렬로 연결된 지연 스위치 회로들(202, 203)을 도시하고 있으나, 본 발명의 실시예들에 따른 지연 스위치 회로는 중간 노드(NA) 및 지연 노드(ND) 사이에 직렬로 연결되는 세 개 이상의 전송 게이트들을 포함할 수도 있다.

일 실시예에서, 도 11a에 도시된 바와 같이 지연 스위치 회로(202)에 포함된 전송 게이트들(TG1, TG2)은 모두 동일한 게이트 신호(SG)를 수신할 수 있다. 다른 실시예에서, 도 11b에 도시된 바와 같이, 지연 스위치 회로(202)에 포함된 전송 게이트들(TG1, TG2) 중 일부(TG1)는 게이트 신호(SG)를 수신하고, 다른 일부는 반전된 게이트 신호(SGb)를 수신할 수 있다. 도 11a 및 도 11b에서 게이트 신호(SG)는 전술한 바와 같이 입력 신호(SI)와 동일한 천이 타이밍을 갖는 신호일 수도 있고 입력 신호(SI)의 반전 신호와 동일한 천이 타이밍을 갖는 신호일 수도 있다.

도 12a 및 도 12b는 도 1의 양방향 지연 회로에 포함되는 입력 구동회로를 단일 스택 인버터로 구현한 실시예들을 나타내는 도면들이다.

도 12a 및 도 12b에는 입력 신호(SI)가 수신되는 입력 노드(NI) 및 중간 신호(SA)를 출력하는 중간 노드(NA) 사이에 한 개의 단일 스택 인버터 또는 두 개의 단일 스택 인버터들(INV1, INV2)이 직렬로 연결된 입력 구동 회로들(101, 102)을 도시하고 있으나, 본 발명의 실시예들에 따른 입력 구동 회로는 입력 노드(NI) 및 중간 노드(NA) 사이에 직렬로 연결되는 세 개 이상의 단일 스택 인버터들을 포함할 수 있다. 여기서 단일 스택이라 함은 제1 전압(VH)과 제2 전압(VL) 사이에 연결된 피형 트랜지스터들(Tp1, Tp2) 및 엔형 트랜지스터들(Tn1, Tn2)의 개수가 각각 1개인 것을 말한다.

입력 노드(NI) 및 중간 노드(NA) 사이에 홀수 개의 인버터들이 직렬로 연결되는 경우에는 입력 구동 회로는 입력 신호(SI)를 반전 증폭하여 중간 신호(SA)를 발생한다. 반면에 입력 노드(NI) 및 중간 노드(NA) 사이에 짝수 개의 인버터들이 직렬로 연결되는 경우에는 입력 구동 회로는 입력 신호(SI)를 반전 없이 증폭하여 중간 신호(SA)를 발생한다. 직렬로 연결된 짝수 개의 인버터들은 버퍼라 칭할 수 있다.

도 13a 및 도 13b는 도 1의 양방향 지연 회로에 포함되는 입력 구동회로를 멀티 스택 인버터로 구현한 실시예들을 나타내는 도면들이다.

도 13a 및 도 12b에는 입력 신호(SI)가 수신되는 입력 노드(NI) 및 중간 신호(SA)를 출력하는 중간 노드(NA) 사이에 두 개의 멀티 스택 인버터들(INV11, INV12, 또는 INV21, INV22)이 직렬로 연결된 입력 구동 회로들(103, 104)을 도시하고 있으나, 본 발명의 실시예들에 따른 입력 구동 회로는 입력 노드(NI) 및 중간 노드(NA) 사이에는 한 개의 멀티 스택 인버터 또는 직렬로 연결되는 세 개 이상의 멀티 스택 인버터들을 포함할 수 있다. 여기서 멀티 스택이라 함은 제1 전압(VH)과 제2 전압(VL) 사이에 연결된 피형 트랜지스터들(Tp1, Tp2, Tp3, Tp4) 및 엔형 트랜지스터들(Tn1, Tn2, Tn3, Tn4) 중 적어도 하나의 개수가 각각 2개 이상인 것을 말한다. 도 13a에는 피형 트랜지스터의 스택 수와 엔형 트랜지스터의 스택 수가 동일한 예가 도시되어 있고, 도 13b에는 피형 트랜지스터의 스택 수와 엔형 트랜지스터의 스택 수가 동일한 예가 도시되어 있다.

멀티 스택 인버터는 단일 스택 인버터와 비교하여 더 큰 지연량을 갖는다. 직렬로 연결되는 인버터의 개수, 즉 스테이지 수를 증가하거나, 인버터의 스택 수를 증가함으로써, 지연 스위치 회로에서뿐만 아니라 입력 구동 회로에서도 일정한 지연량을 구현할 수 있다. 그러나 전파되는 신호의 파형 왜곡, 면적 대비 효율성의 측면에서 입력 구동 회로 자체에서의 지연량 구현은 일정한 한계가 있다.

도 14는 도 1의 양방향 지연 회로에 포함되는 입력 구동회로에 포함될 수 있는 인버터 이외의 게이트 회로들을 나타내는 도면이다.

도 1의 입력 구동 회로(100)는 도 14에 예시된 바와 같은 게이트 회로들 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 게이트 회로들은 인버터, 버퍼, 논리곱(AND) 게이트, 논리합(OR) 게이트, 낸드(NAND) 게이트, 노어(NOR) 게이트, 배타적 논리합(XOR) 게이트, 배타적 부정 논리합(XNOR) 게이트 등을 포함할 수 있다. 게이트 회로들은 입력 신호(SI) 이외의 적어도 하나의 신호(SIA)를 더 수신할 수 있다. 이러한 게이트 회로들을 이용하여 요구되는 논리 연산을 수행함과 동시에 요구되는 지연량을 구현할 수 있다.

도 15는 본 발명의 실시예들에 따른 양방향 지연 회로를 나타내는 블록도이다.

도 15를 참조하면, 양방향 지연 회로(13)는 입력 구동 회로(input driving circuit)(DRI)(100), 지연 스위치 회로(delay switch circuit)(DSW)(200) 및 출력 구동 회로(output driving circuit)(DRO)(300)를 포함한다.

입력 구동 회로(100)는 입력 노드(NI) 및 중간 노드(NA) 사이에 연결되고, 입력 노드(NI)를 통하여 수신되는 입력 신호(SI)를 증폭하여 중간 노드(SA)를 통하여 중간 신호(SA)를 발생한다. 지연 스위치 회로(200)는 중간 노드(NA) 및 지연 노드(ND) 사이에 결합되고, 게이트 신호(SG)에 응답하여 중간 노드(NA)를 통하여 수신되는 중간 신호를 지연하여 지연 노드(ND)를 통하여 지연 신호(SD)를 발생한다. 출력 구동 회로(300)는 지연 노드(ND) 출력 노드(NO) 사이에 연결되고, 지연 노드(ND)를 통하여 수신되는 지연 신호(SD)를 증폭하여 출력 노드(NO)를 통하여 출력 신호(SO)를 발생한다.

출력 드라이버 회로(300)는 입력 구동 회로(100)와 동일 또는 유사한 구성을 가질 수 있다. 출력 드라이버 회로(300)는 입력 드라이버 회로(100)와 마찬가지로 적어도 하나의 인버터, 적어도 하나의 게이트 회로 또는 이들의 조합을 포함할 수 있다. 도 20에 도시된 바와 같은 지연 체인의 집적 회로를 구현하는 경우에, 도 1에 도시된 양방향 지연 회로(10)들이 반복적으로 연결될 수도 있고, 도 15에 도시된 양방향 지연 회로들(13)들이 반복적으로 연결될 수도 있다. 또한 도 1에 도시된 양방향 지연 회로(10)와 도 15에 도시된 양방향 지연 회로(13)가 교호적으로(alternatively) 연결될 수도 있다.

본 발명의 실시예들에 따라서, 게이트 신호(SG)는 입력 신호(SI)에 응답하여 천이하는 신호이다. 전술한 바와 같이, 일 실시예에서 입력 신호(SI) 자체가 게이트 신호(SG1)로서 제공될 수도 있고, 다른 실시예에서, 입력 신호(SI)의 반전 신호가 게이트 신호(SG2)로서 제공될 수 있다.

또한 본 발명의 실시예들에 따라서, 지연 신호(SD)는 중간 신호(SA)의 상승 에지(RE: rising edge) 및 하강 에지(FE: falling edge)를 모두 지연하여 양방향 지연(bidirectional delay)를 갖는 신호이다. 중간 신호(SA)는 입력 신호(SI)를 증폭한 신호이므로, 결과적으로 지연 신호(SD)는 입력 신호(SI)의 상승 에지(RE) 및 하강 에지(FE)를 모두 지연한 신호이다.

이와 같이, 본 발명의 실시예들에 따른 양방향 지연 회로(13)는 입력 신호(SI)에 응답하여 천이하는 게이트 신호(SG)를 이용하여 입력 신호(SI)의 상승 에지 및 하강 에지를 모두 지연하고 면적 대비 큰 지연량을 구현할 수 있다.

도 16은 본 발명의 일 실시예에 따른 양방향 지연 회로를 나타내는 회로도이고, 도 17은 도 16의 양방향 지연 회로의 레이아웃의 일 예를 나타내는 회로도이다.

도 16 및 도 17을 참조하면, 양방향 지연 회로(14)는 제1 인버터(INV1), 전송 게이트(TG) 및 제2 인버터(INV2)를 포함한다. 제1 인버터(INV1)는 전술한 입력 구동 회로에 해당하고, 전송 게이트(TG)는 전술한 지연 스위치 회로에 해당하고, 제2 인버터(INV2)는 전술한 출력 구동 회로에 해당한다.

제1 인버터(INV1)는 제1 전압(VH) 및 중간 노드(NA) 사이에 연결된 피형 트랜지스터(Tp1)와 중간 노드(NA) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn1)를 포함할 수 있다. 트랜지스터들(Tp1, Tn1)의 게이트들은 입력 노드(NI)에 연결된다. 제1 인버터(INV1)는 입력 노드(NI) 및 중간 노드(NA) 사이에 연결되고, 입력 노드(NI)를 통하여 수신되는 입력 신호(SI)를 반전 증폭하여 중간 노드(NA)를 통하여 중간 신호(SA)를 발생한다.

제2 인버터(INV2)는 제1 전압(VH) 및 출력 노드(NO) 사이에 연결된 피형 트랜지스터(Tp2)와 출력 노드(NO) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn2)를 포함할 수 있다. 트랜지스터들(Tp2, Tn2)의 게이트들은 지연 노드(ND)에 연결된다. 제2 인버터(INV1)는 지연 노드(ND) 및 출력 노드(NO) 사이에 연결되고, 지연 노드(ND)를 통하여 수신되는 지연 신호(SD)를 반전 증폭하여 출력 노드(NO)를 통하여 출력 신호(SO)를 발생한다.

제1 인버터(INV1) 및 제2 인버터(INV2)는 제1 전압(VH) 및 제1 전압(VH)보다 낮은 제2 전압(VL)을 통해 파워를 공급받을 수 있다. 예를 들어, 제1 전압(VH)은 전원 전압(VDD)일 수 있고 제2 전압(VL)은 접지 전압(VSS)일 수 있다.

도 17을 참조하면, 반도체 기판의 피형 필드에는 피형 트랜지스터들(Tp1, Tp2)의 소스 및 드레인에 상응하는 액티브 영역들이 형성되고, 반도체 기판의 엔형 필드에는 엔형 트랜지스터들(Tn1, Tn2)의 소스 및 드레인에 상응하는 액티브 영역들이 형성된다. 반도체 기판의 상부에 트랜지스터들(Tp1, Tp2, Tn1, Tn2)의 게이트들(Gp1, Gp2, Gn1, Gn2) 및 전송 게이트(TG)의 게이트들(Gp3, Gn3)에 상응하는 게이트 폴리가 패턴화되어 형성된다. 게이트 폴리의 상부에 금속 배선이 패턴화되어 형성된다. 반도체 기판의 액티브 영역들, 게이트 폴리 및 금속 배선은 수직 콘택을 통하여 연결될 수 있다.

일 실시예에서, 도 16 및 도 17에 도시된 바와 같이, 전송 게이트(TG)의 피형 게이트 전극(Gp3) 및 엔형 게이트 전극(Gn3)은 도전 경로(conduction path)(CP)를 통하여 입력 신호(SI)가 수신되는 입력 노드(NI)에 전기적으로 연결될 수 있다. 즉 입력 신호(SI)가 게이트 신호(SG)로서 제공될 수 있다. 도 17에 도시된 바와 같이, 도전 경로(CP)는 피형 게이트 전극(Gp3) 및 엔형 게이트 전극(Gn3)과 함께 패턴화되어 형성되는 게이트 폴리를 포함할 수 있다. 또한 제1 인버터의 게이트 전극들(Gp1, Gn1)도 도전 경로(CP)와 함께 패턴화되는 게이트 폴리를 포함할 수 있다. 이 경우, 도 17에 도시된 바와 같이, 제1 인버터(INV1)의 게이트 전극들(Gp1, Gn1), 도전 경로(CP) 및 전송 게이트(TG)의 게이트 전극들(Gp3, Gn3)이 모두 일체적으로 형성되어 전기적으로 연결될 수 있다.

다른 실시예에서, 도 17과는 다르게, 전송 게이트(TG)의 피형 게이트 전극(Gp3) 및 엔형 게이트 전극(Gn3)은 폴리 게이트 상부의 금속 배선을 패터닝하여 입력 신호(SI)가 수신되는 입력 노드(NI)에 전기적으로 연결될 수 있다.

도 18은 고정된 전압 레벨의 게이트 신호를 이용하는 양방향 지연 회로를 나타내는 회로도이고, 도 19는 도 18의 양방향 지연 회로의 레이아웃의 일 예를 나타내는 회로도이다. 도 16 및 도 17과 중복되는 설명은 생략될 수 있다.

도 18 및 도 19를 참조하면, 양방향 지연 회로(15)는 제1 인버터(INV1), 전송 게이트(TG) 및 제2 인버터(INV2)를 포함한다. 제1 인버터(INV1)는 전술한 입력 구동 회로에 해당하고, 전송 게이트(TG)는 전술한 지연 스위치 회로에 해당하고, 제2 인버터(INV2)는 전술한 출력 구동 회로에 해당한다.

제1 인버터(INV1)는 제1 전압(VH) 및 중간 노드(NA) 사이에 연결된 피형 트랜지스터(Tp1)와 중간 노드(NA) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn1)를 포함할 수 있다. 트랜지스터들(Tp1, Tn1)의 게이트들은 입력 노드(NI)에 연결된다. 제1 인버터(INV1)는 입력 노드(NI) 및 중간 노드(NA) 사이에 연결되고, 입력 노드(NI)를 통하여 수신되는 입력 신호(SIc)를 반전 증폭하여 중간 노드(NA)를 통하여 중간 신호(SAc)를 발생한다.

제2 인버터(INV2)는 제1 전압(VH) 및 출력 노드(NO) 사이에 연결된 피형 트랜지스터(Tp2)와 출력 노드(NO) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn2)를 포함할 수 있다. 트랜지스터들(Tp2, Tn2)의 게이트들은 지연 노드(ND)에 연결된다. 제2 인버터(INV1)는 지연 노드(ND) 및 출력 노드(NO) 사이에 연결되고, 지연 노드(ND)를 통하여 수신되는 지연 신호(SDc)를 반전 증폭하여 출력 노드(NO)를 통하여 출력 신호(SOc)를 발생한다.

전송 게이트(TG)는 중간 노드(NA) 및 지연 노드(ND) 사이에 결합된다. 도 16 및 도 17의 양방향 지연 회로(14)와 비교하여, 도 18 및 도 19의 양방향 지연 회로는 전송 게이트(TG)의 피형 게이트 전극(Gp3)에 고정된 제2 전압(VL)이 인가되고 엔형 게이트 전극(Gn3)에 고정된 제1 전압(VH)가 인가된다.

이러한 양방향 지연 회로(15)는 입력 신호(SIc)에 관계 없이 항상 피형 채널과 엔형 채널이 동시에 턴온된다. 반면에 도 16 및 17의 양방향 지연 회로(14)는 게이트 신호(SG)의 논리 레벨에 응답하여 전송 게이트(TG)의 피형 채널 및 엔형 채널 중 하나가 선택적으로 턴온되고 다른 하나는 턴오프된다. 따라서, 도 16 및 도 17의 양방향 지연 회로(14)는 도 18 및 도 19의 양방향 지연 회로(15)보다 신호 전파를 위한 전송 게이트(TG)의 온 전류를 감소함으로써 더 큰 지연량을 구현할 수 있다. 한편, 도 17 및 19를 참조하면, 양방향 지연 회로들(14, 15)은 제2 방향(Y)으로는 동일한 길이를 갖지만, 제1 방향(X)으로는 도 17의 양방향 지연 회로(14)의 길이(LXp)가 도 19의 양방향 지연 회로(15)의 길이(LXc)보다 짧게 구현될 수 있다.

이와 같이, 본 발명의 실시예들에 따른 양방향 지연 회로(14)는 입력 신호(SI)에 응답하여 천이하는 게이트 신호(SG)를 이용하여 입력 신호(SI)의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다.

도 20은 본 발명의 일 실시예에 따른 양방향 지연 회로를 포함하는 집적 회로를 나타내는 도면이다.

도 20을 참조하면, 집적 회로(30)는 전단으로부터 제공되는 지연 신호를 입력 신호로서 수신하도록 케스케이드(cascaded) 결합된 복수의 양방향 지연 회로들(BDC)을 포함하여 지연 체인(delay chain)을 구현할 수 있다. 양방향 지연 회로들(BDC)의 각각은 전술한 바와 같은 입력 구동 회로 및 지연 스위치 회로를 포함한다. 상기 입력 구동 회로는 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 상기 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생한다. 상기 지연 스위치 회로는 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 상기 지연 신호를 발생한다.

첫 단의 양방향 지연 회로(BDC)에는 입력 신호(SI)가 인가되고, 양방향 지연 회로들(BDC)의 적절한 연결 노드들을 통하여 다양한 지연량을 갖는 지연 신호들(SD1, SD2, SD3, SD4)이 추출될 수 있다. 입력 신호(SI) 및 지연 신호들(SD1, SD2, SD3, SD4)과 지연 회로 체인 사이에는 버퍼(BF) 들이 매개될 수 있다.

본 발명의 실시예들에 따른 양방향 지연 회로(BDC)는 입력 신호에 응답하여 천이하는 게이트 신호를 이용하여 입력 신호의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다. 이러한 양방향 지연 회로(BDC)를 이용하여 집적 회로(30)의 스테이지 수를 감소하고 집적 회로(30) 및 이를 포함하는 장치/시스템의 사이즈를 감소할 수 있다.

도 21은 도 20의 집적 회로에 포함되는 양방향 지연 회로들의 일 예를 나타내는 회로도이고, 도 22는 도 21의 양방향 지연 회로들의 동작을 나타내는 타이밍도이다.

도 21을 참조하면, 집적 회로(31)는 제1 양방향 지연 회로(16) 및 제2 양방향 지연 회로(17)을 포함할 수 있다. 제1 양방향 지연 회로(16)의 전단에는 하나 이상의 다른 지연 회로들이 배치될 수 있고 제2 양방향 지연 회로(17)의 후단에는 또 다른 지연 회로들이 배치될 수 있다.

제1 양방향 지연 회로(16)는 제1 게이트 신호(SG1)에 응답하여 제1 입력 신호(SI1)를 지연하여 제1 지연 신호를 발생하고, 제2 양방향 지연 회로(17)는 상기 제1 지연 신호를 제2 입력 신호(SI2)로서 수신하고 제2 게이트 신호(SG2)에 응답하여 제2 입력 신호(SI2)를 지연하여 제2 지연 신호를 발생한다. 제2 지연 신호는 후단의 입력 신호(SI3)로서 제공될 수 있다.

제1 양방향 지연 회로(16)는 제1 입력 노드(NI1)와 제1 중간 노드(NA1) 사이에 연결되어 제1 중간 신호(SA1)을 발생하는 제1 인버터(INV1) 및 제1 중간 노드(NA1)와 제2 입력 노드(NI2) 사이에 연결되어 제2 입력 신호(SI2)를 발생하는 제1 전송 게이트(TG1)를 포함할 수 있다. 제2 양방향 지연 회로(17)는 제2 입력 노드(NI2)와 제2 중간 노드(NA2) 사이에 연결되어 제2 중간 신호(SA2)를 발생하는 제2 인버터(INV2) 및 제2 중간 노드(NA1)와 제3 입력 노드(NI3) 사이에 연결되어 제3 입력 신호(SI3)를 발생하는 제2 전송 게이트(TG2)를 포함할 수 있다

제1 양방향 지연 회로(16)는 제1 입력 신호(SI1)의 반전 신호, 즉 제1 중간 신호(SA1)를 제1 게이트 신호(SG1)로서 수신한다. 제2 양방향 지연 회로(17)는 제2 입력 신호(SI2)를 제2 게이트 입력 신호(SG2)로서 수신한다. 제1 양방향 지연 회로(16)는 도 8, 도 9 및 도 10을 참조하여 설명한 양방향 지연 회로(12)와 실질적으로 동일하고, 제2 양방향 지연 회로(17)는 도 5, 도 6 및 도 7을 참조하여 설명한 양방향 지연 회로(11)와 실질적으로 동일하다.

도 22를 참조하면, 제1 전송 게이트(TG1)의 게이트 전극들이 제1 중간 노드(NA1)에 전기적으로 연결되므로 제1 중간 신호(SA1)가 제1 게이트 신호(SG1)로서 제공될 수 있다. 제1 입력 신호(SI1)의 전압 레벨들은 각각 제1 전압(VH) 및 제2 전압(V2)과 동일할 수도 있고 상이할 수도 있다. 제1 중간 노드(NA1)의 제1 중간 신호(SA1) 및 제1 게이트 신호(SG1)는 제1 입력 신호(SI1)와 비교하여 반전된 신호이고, 따라서 제1 지연 노드 또는 제2 입력 노드(NI2)의 제1 지연 신호 또는 제2 입력 신호(SI2)는 제1 입력 신호(SI1)와 비교하여 반전 지연된 신호이다.

시간 T1에서 제1 입력 신호(SI1)가 상승 천이하면 제1 전송 게이트(TG1)의 게이트 전극들의 전압 레벨은 높은 전압(VH)에서 낮은 전압(VL)으로 하강 천이한다. 따라서, 시간 T1에서 제1 전송 게이트(TG1)의 피형 채널(즉, 피형 트랜지스터의 채널)은 턴온되고 제1 전송 게이트(TG1)의 엔형 채널(즉, 엔형 트랜지스터의 채널)이 턴오프되어 피형 트랜지스터를 통하여 온 전류(Ip)가 흐른다. 온 전류(Ip)에 의해 제2 입력 노드(NI2)가 서서히 방전되고 제1 지연 시간(tD1)이 지난 시간 T2에서 제2 입력 신호(SI2)가 하강 천이한다.

제2 전송 게이트(TG2)의 게이트 전극들이 제2 입력 노드(NI2)에 전기적으로 연결되므로 제2 입력 신호(SI2)가 제2 게이트 신호(SG2)로서 제공될 수 있다. 제2 입력 신호(SI2) 및 제2 게이트 신호(SG2)의 전압 레벨들(VH-Vthn, VL+Vthp)의 폭은 도 8 및 도 9를 참조하여 설명한 바와 같이 제1 중간 신호(SA1)의 전압 레벨들(VH, VL)보다 감소한다. 이에 따라서 제2 중간 노드(NA2)의 제2 중간 신호(SA2)는 제2 입력 신호(SI2) 및 제2 게이트 신호(SG2)와 비교하여 반전되고 지연된 신호이고, 따라서 제2 지연 노드 또는 제3 입력 노드(NI3)의 제3 입력 신호(SI3)는 제2 입력 신호(SI2) 및 제2 게이트 신호(SG2)와 비교하여 반전 지연된 신호이다.

시간 T2에서 제2 입력 신호(SI2)가 하강 천이하면 제2 전송 게이트(TG2)의 피형 채널은 턴온되고 피형 채널은 턴오프되어 피형 트랜지스터를 통하여 온 전류(Ip)가 흐른다. 제2 중간 신호(SA2)는 제2 지연 시간(tD2) 후의 시간 T3에서 낮은 전압(VL)에서 높은 전압(VH)으로 상승 천이하고, 제3 입력 신호(SI3)는 제3 지연 시간(tD3) 후의 시간 T4에서 낮은 전압(VL)에서 높은 전압(VH)으로 상승 천이한다.

이와 같은 방식으로, 시간 t5에서 제1 입력 신호(SI1)가 하강 천이하면, 제4 지연 시간(tD4) 후의 시간 T6에서 제2 입력 신호(SI2)는 낮은 전압 (VL+Vthp)에서 높은 전압(VH-Vthn)으로 상승 천이하고, 이후 제5 지연 시간(tD5) 후의 시간 T7에서 제2 중간 신호(SA2)는 높은 전압(VH)에서 낮은 전압(VL)으로 하강 천이하고, 이후, 제6 지연 시간(tD6)이 경과한 시간 T8에서 제3 입력 신호(SI3)는 높은 전압(VH)에서 낮은 전압(VL)으로 하강 천이한다.

결과적으로 제3 입력 신호(SI3)의 파형은 제1 입력 신호(SI1)의 파형과 실질적으로 동일하게 유지되면서도 제2 입력 신호(SI2)의 스윙 폭 감소에 따라서 제2 및 제5 지연 시간(tD2, tD5)만큼 지연량을 더욱 증가시킬 수 있다.

도 23은 본 발명의 실시예들에 따른 집적 회로를 나타내는 도면이다.

도 23을 참조하면, 집적 회로(32)는 게이트 신호 발생기(gate signal generator)(GSG)(400), 제1 양방향 지연 회로(21) 및 제2 양방향 지연 회로(22)를 포함할 수 있다. 제1 양방향 지연 회로(21) 및 제2 양방향 지연 회로(22)의 각각은 도 1 내지 도 19를 참조하여 설명한 바와 같은 다양한 구성을 가질 수 있다. 예를 들어, 도 23에 도시된 바와 같이 제1 양방향 지연 회로(21) 및 제2 양방향 지연 회로(22)의 각각은 입력 구동 회로(DRI) 및 전송 게이트(TG)를 포함할 수 있다. 전술한 바와 같이 입력 구동 회로(DRI)는 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생한다. 전송 게이트(TG)는 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호(SG)에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 지연 신호를 발생한다.

게이트 신호 발생기(400)는 제1 전압(VH) 및 제1 전압(VH)보다 낮은 제2 전압(VL)을 통해 파워를 공급 받는다. 게이트 신호 발생기(400)는 입력 신호(SI)에 응답하여 제1 전압(VH)보다 감소된 제1 게이트 전압(VHD)과 제2 전압(VL)보다 증가된 제2 게이트 전압(VLU) 사이에서 천이하는 게이트 신호(SG) 발생한다.

전송 게이트(TG)에 인가되는 게이트 신호(SG)의 스윙 폭을 감소함으로써 전송 게이트(TG)를 통하여 흐르는 온 전류(Ip, In)를 감소하고 이에 따라서 전송 게이트(TG)의 전파 시간, 즉 지연량을 더욱 증가시킬 수 있다.

도 24는 도 23의 양방향 지연 회로에 포함되는 게이트 신호 발생기의 일 실시예를 나타내는 블록도이다.

도 24를 참조하면, 게이트 신호 발생기(400)는 전압 발생기(410) 및 출력 스위치 회로(OSW)(420)를 포함할 수 있다. 전압 발생기(410)는 제1 전압 발생기(VG1) 및 제2 전압 발생기(VG2)를 포함할 수 있다.

제1 전압 발생기(VG1)는 제1 전압(VH)보다 감소된 제1 게이트 전압(VHD)을 제공하고, 제2 전압 발생기(VG2)는 제2 전압(VH)보다 증가된 제2 게이트 전압(VLU)을 제공한다.

출력 스위치 회로(420)는 입력 신호(SI)에 응답하여 제1 게이트 전압(VHD) 및 제2 게이트 전압(VLU) 중 하나를 선택하여 게이트 신호(SG)를 출력한다.

이하 도 25 내지 도 31을 참조하여 게이트 신호 발생기(400)의 실시예들을 설명한다. 제시되는 실시예들은 예시적인 것으로서 본 발명의 기술적 사상을 제한하는 것은 아니며, 본 발명의 기술적 사상을 이해하는데 이용되어야 할 것이다.

도 25는 도 24의 게이트 신호 발생기에 포함되는 제1 전압 발생기 및 제2 전압 발생기의 일 실시예를 나타내는 회로도이고, 도 26은 도 24의 게이트 신호 발생기에 포함되는 출력 스위치 회로의 일 실시예를 나타내는 회로도이다.

도 25를 참조하면, 제1 전압 발생기(VG1)는 제1 전압(VH)과 제2 전압(VL) 사이에 순차적으로 연결된 제1 피형 트랜지스터(Tp1), 제2 피형 트랜지스터(Tp2), 제1 엔형 트랜지스터(Tn1) 및 제2 엔형 트랜지스터(Tn2)를 포함할 수 있다. 제2 전압 발생기(VG2)는 제2 전압(VL)과 제1 전압(VH) 사이에 순차적으로 연결된 제3 엔형 트랜지스터(Tn3), 제4 엔형 트랜지스터(Tn4), 제3 피형 트랜지스터(Tp3) 및 제4 피형 트랜지스터(Tp4)를 포함할 수 있다. 도 25에는 2스택 인버터 형태의 전압 발생기들(VG1, VG2)을 도시하였으나, 3스택 이상의 인버터들이 전압 발생기들(VG1, VG2)의 구현에 이용될 수도 있다.

제1 전압 발생기(VG1)에서, 제1 피형 트랜지스터(Tp1) 및 제2 피형 트랜지스터(Tp2)의 게이트 전극들에는 제2 전압(VL)이 인가되고, 제1 피형 트랜지스터(Tp1) 및 제2 피형 트랜지스터(Tp2) 사이의 연결 노드를 통하여 제1 게이트 전압(VHD)이 제공될 수 있다. 제1 엔형 트랜지스터(Tn1)의 게이트 전극에는 입력 신호(SI)가 인가되고, 제2 엔형 트랜지스터(Tn2)의 게이트 전극에는 인에이블 신호(EN)가 인가될 수 있다.

제2 전압 발생기(VG2)에서, 제3 엔형 트랜지스터(Tn3) 및 제4 엔형 트랜지스터(Tn4)의 게이트 전극들에는 제1 전압(VH)이 인가되고, 제3 엔형 트랜지스터(Tn3) 및 제4 엔형 트랜지스터(Tn4) 사이의 연결 노드를 통하여 제2 게이트 전압(VLU)이 제공될 수 있다. 제3 피형 트랜지스터(Tp3)의 게이트 전극에는 입력 신호(SI)가 인가되고, 제4 피형 트랜지스터(Tp4)의 게이트 전극에는 인에이블 신호(EN)의 반전 신호(ENb)가 인가될 수 있다.

인에이블 신호(EN)는 양방향 지연 회로가 이용되는 장치 또는 시스템의 제어 로직 또는 타이밍 로직 등에서 제공될 수 있다. 예를 들어, 인에이블 신호(EN)가 논리 하이 레벨로 활성화되면 전압 발생기들(VG1, VG2)이 인에이블되고, 인에이블 신호(EN)가 논리 로우 레벨로 비활성화되면 전압 발생기들(VG1, VG2)이 디스에이블될 수 있다.

도 26을 참조하면, 출력 스위치 회로(421)는, 입력 신호(SI)에 응답하여 제1 게이트 전압(VHD)을 게이트 신호(SG)의 전압 레벨로서 제공하는 제1 출력 스위치(Tn5) 및 입력 신호(SI)에 응답하여 제2 게이트 전압(VLU)을 게이트 신호(SG)의 전압 레벨로서 제공하는 제2 출력 스위치(Tp5)를 포함할 수 있다.

도 26에는 제1 출력 스위치(Tn5)가 엔형 트랜지스터로 구현되고 제2 출력 스위치(Tp5)가 피형 트랜지스터로 구현되는 예가 도시되어 있으나, 반대로 제1 출력 스위치가 피형 트랜지스터로 구현되고 제2 출력 스위치가 엔형 트랜지스터로 구현될 수도 있고, 이때 출력 스위치 회로(241)의 제어 신호로서 입력 신호(SI)의 반전 신호가 인가될 수 있다. 또한, 상기 출력 스위치들은 반드시 트랜지스터들로 구현되어야 하는 것은 아니며, 입력 신호(SI)에 응답하여 선택적인 스위칭 동작을 수행할 수 있는 임의의 스위칭 소자를 이용하여 출력 스위치 회로(421)를 구현할 수 있다.

도 27은 도 24의 게이트 신호 발생기의 동작의 일 예를 나타내는 타이밍도이다.

도 24, 도 25, 도 26 및 도 27을 참조하면, 입력 신호(SI)는 제1 전압(VH)과 제2 전압(VL) 사이에서 천이하는, 즉 스위칭하는 신호일 수 있다.

입력 신호(SI)가 제2 전압(VL)을 가질 때, 제1 엔형 트랜지스터(Tn1)는 턴오프되고 제3 피형 트랜지스터(Tp3)는 턴온된다. 따라서, 제1 게이트 전압(VHD)은 제1 전압(VH)과 같고, 제2 게이트 전압(VLU)은 제2 전압(VL)보다 V2만큼 증가된 레벨을 갖는다. 여기서 V2는 제3 엔형 트랜지스터(Tn3)를 통하여 흐르는 온 전류와 온 저항의 곱으로 표현될 수 있다. 입력 신호(SI)가 제2 전압(VL)을 가질 때, 제1 출력 스위치(Tn5)는 턴오프되고 제2 출력 스위치(Tp5)가 턴온된다. 결과적으로 입력 신호(SI)가 제2 전압(VL)을 가질 때 제2 게이트 전압(VLU)이 선택되고 게이트 신호(SG)는 VL+V2의 전압 레벨을 갖는다.

입력 신호(SI)가 제1 전압(VH)을 가질 때, 제1 엔형 트랜지스터(Tn1)는 턴온되고 제3 피형 트랜지스터(Tp3)는 턴오프된다. 따라서, 제1 게이트 전압(VHD)은 제1 전압(VH)보다 V1만큼 감소되고, 제2 게이트 전압(VLU)은 제2 전압(VL)과 같다. 여기서 V1은 제1 피형 트랜지스터(Tp1)를 통하여 흐르는 온 전류와 온 저항의 곱으로 표현될 수 있다. 입력 신호(SI)가 제1 전압(VH)을 가질 때, 제1 출력 스위치(Tn5)는 턴온되고 제2 출력 스위치(Tp5)가 턴오프된다. 결과적으로 입력 신호(SI)가 제1 전압(VH)을 가질 때 제1 게이트 전압(VHD)이 선택되고 게이트 신호(SG)는 VH-V1의 전압 레벨을 갖는다.

이와 같이, 게이트 신호(SG)는 입력 신호(SI)의 천이 타이밍에 응답하여 천이하고 입력 신호(SI)의 스윙 폭(VH~VL) 보다 감소된 스윙폭(VH-V1~VL+V2)을 갖는 신호일 수 있다. 이러한 게이트 신호(SG)를 이용하여 양방향 지연을 구현하고 전송 게이트(TG)의 지연 시간을 더욱 증가시킬 수 있다.

도 28은 도 24의 게이트 신호 발생기의 일 실시예를 나타내는 회로도이고, 도 29는 도 28의 게이트 신호 발생기의 동작을 나타내는 타이밍도이다.

도 28을 참조하면, 게이트 신호 발생기(402)는 전압 발생기(412) 및 출력 스위치 회로(422)를 포함할 수 있다. 전압 발생기(412)는 각각 한 개의 트랜지스터를 이용하여 구현되는 제1 전압 발생기(VG1) 및 제2 전압 발생기(VG2)를 포함할 수 있다. 제1 전압 발생기(VG1)는 게이트 전극 및 제1 전극이 제1 전압(VH)에 연결되고 제2 전극을 통하여 제1 게이트 전압(VHD)을 제공하는 제1 엔형 트랜지스터(Tn1)를 포함할 수 있다. 제2 전압 발생기(VG2)는 게이트 전극 및 제1 전극이 제2 전압(VL)에 연결되고 제2 전극을 통하여 제2 게이트 전압(VLU)을 제공하는 제1 피형 트랜지스터(Tp1)를 포함할 수 있다. 제1 게이트 전압(VHD)은 제1 전압(VH)보다 제1 엔형 트랜지스터(Tn1)의 문턱 전압(Vthn)만큼 감소된 전압 레벨(VH-Vthn)을 갖는다. 제2 게이트 전압(VLU)은 제2 전압(VL)보다 제1 피형 트랜지스터(Tp1)의 문턱 전압(Vthp)만큼 증가된 전압 레벨(VL+Vthp)을 갖는다.

출력 스위치 회로(422)는 입력 신호(SI)에 응답하여 선택적으로 제1 게이트 전압(VHD)을 게이트 신호(SG)의 전압으로 제공하는 제2 피형 트랜지스터(Tp2) 및 입력 신호(SI)에 응답하여 선택적으로 제2 게이트 전압(VLU)을 게이트 신호(SG)의 전압으로 제공하는 제2 엔형 트랜지스터(Tn2)를 포함할 수 있다.

도 29를 참조하면, 입력 신호는 제1 전압(VH)과 제2 전압(VL) 사이에서 천이하는, 즉 스위칭하는 신호일 수 있다.

입력 신호(SI)가 제2 전압(VL)을 가질 때, 제2 피형 트랜지스터(Tp2)가 턴온되어 제1 게이트 전압(VHD)이 게이트 신호(SG)의 전압 레벨로 선택된다. 입력 신호(SI)가 제1 전압(VH)을 가질 때, 제2 엔형 트랜지스터(Tn2)가 턴온되어 제2 게이트 전압(VLU)이 게이트 신호(SG)의 전압 레벨로 선택된다.

이와 같이, 게이트 신호(SG)는 입력 신호(SI)의 천이 타이밍에 응답하여 천이하고 입력 신호(SI)의 스윙 폭(VH~VL) 보다 감소된 스윙폭(VH-Vthn~VL+Vthp)을 갖는 신호일 수 있다. 이러한 게이트 신호(SG)를 이용하여 양방향 지연을 구현하고 전송 게이트(TG)의 지연 시간을 더욱 증가시킬 수 있다.

도 30은 은 도 24의 게이트 신호 발생기의 일 실시예를 나타내는 회로도이고, 도 31은 도 30의 게이트 신호 발생기의 동작을 나타내는 타이밍도이다.

도 30을 참조하면, 게이트 신호 발생기(403)는 전압 발생기(413) 및 출력 스위치 회로(423)를 포함할 수 있다. 전압 발생기(413)는 각각 한 개의 트랜지스터를 이용하여 구현되는 제1 전압 발생기(VG1) 및 제2 전압 발생기(VG2)를 포함할 수 있다. 제1 전압 발생기(VG1)는 게이트 전극 및 제1 전극이 제1 전압(VH)에 연결되고 제2 전극을 통하여 제1 게이트 전압(VHD)을 제공하는 제1 엔형 트랜지스터(Tn1)를 포함할 수 있다. 제2 전압 발생기(VG2)는 게이트 전극 및 제1 전극이 제2 전압(VL)에 연결되고 제2 전극을 통하여 제2 게이트 전압(VLU)을 제공하는 제1 피형 트랜지스터(Tp1)를 포함할 수 있다. 제1 게이트 전압(VHD)은 제1 전압(VH)보다 제1 엔형 트랜지스터(Tn1)의 문턱 전압(Vthn)만큼 감소된 전압 레벨(VH-Vthn)을 갖는다. 제2 게이트 전압(VLU)은 제2 전압(VL)보다 제1 피형 트랜지스터(Tp1)의 문턱 전압(Vthp)만큼 증가된 전압 레벨(VL+Vthp)을 갖는다.

출력 스위치 회로(423)는 입력 신호(SI)에 응답하여 선택적으로 제1 게이트 전압(VHD)을 게이트 신호(SG)의 전압으로 제공하는 제2 엔형 트랜지스터(Tn2) 및 입력 신호(SI)에 응답하여 선택적으로 제2 게이트 전압(VLU)을 게이트 신호(SG)의 전압으로 제공하는 제2 피형 트랜지스터(Tp2)를 포함할 수 있다.

도 31을 참조하면, 입력 신호는 제1 전압(VH)과 제2 전압(VL) 사이에서 천이하는, 즉 스위칭하는 신호일 수 있다.

입력 신호(SI)가 제2 전압(VL)을 가질 때, 제2 피형 트랜지스터(Tp2)가 턴온되어 제2 게이트 전압(VLU)이 게이트 신호(SG)의 전압 레벨로 선택된다. 입력 신호(SI)가 제1 전압(VH)을 가질 때, 제2 엔형 트랜지스터(Tn2)가 턴온되어 제1 게이트 전압(VHD)이 게이트 신호(SG)의 전압 레벨로 선택된다. 이 때, 도 6 및 도 7을 참조하여 설명한 바와 같이, 제1 게이트 전압(VHD)보다 제2 엔형 트랜지스터(Tn2)의 문턱 전압(Vthn)보다 더 감소된 전압이 게이트 신호(SG)의 전압 레벨로서 전달되고, 제2 게이트 전압(VLU)보다 제2 피형 트랜지스터(Tp2)의 문턱 전압(Vthp)보다 더 증가된 전압이 게이트 신호(SG)의 전압 레벨로서 전달된다.

이와 같이, 게이트 신호(SG)는 입력 신호(SI)의 천이 타이밍에 응답하여 천이하고 입력 신호(SI)의 스윙 폭(VH~VL) 보다 감소된 스윙폭(VH-2Vthn~VL+2Vthp)을 갖는 신호일 수 있다. 이러한 게이트 신호(SG)를 이용하여 양방향 지연을 구현하고 전송 게이트(TG)의 지연 시간을 더욱 증가시킬 수 있다.

도 32는 본 발명의 실시예들에 따른 양방향 지연 회로를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 32를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.

어플리케이션 프로세서(1210), 비휘발성 메모리 장치(1240) 및/또는 메모리 장치(1230)는 양방향 지연 회로(BDC)를 포함할 수 있다. 도 32에 표시하지는 않았으나, 다른 구성 요소들(1220, 1250, 1260)들도 양방향 지연 회로(BDC)를 포함할 수 있다. 양방향 지연 회로(BDC)는 본 발명의 실시예에 따라서 입력 구동 회로 및 지연 스위치 회로를 포함한다. 상기 입력 구동 회로는 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 상기 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생한다. 상기 지연 스위치 회로는 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 상기 지연 신호를 발생한다. 입력 신호에 응답하여 천이하는 게이트 신호를 이용하여 입력 신호의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다.

비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 33은 본 발명의 실시예들에 따른 양방향 지연 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 33을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 33에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다. 메모리 모듈(1340)은 메모리 컨트롤러(1311)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있다.

프로세서(1310) 및 메모리 모듈(1340)의 상기 메모리 장치들은 양방향 지연 회로(BDC)를 포함할 수 있다. 도 33에 표시하지는 않았으나, 다른 구성 요소들(1320, 1330, 1350)들도 양방향 지연 회로(BDC)를 포함할 수 있다. 양방향 지연 회로(BDC)는 본 발명의 실시예에 따라서 입력 구동 회로 및 지연 스위치 회로를 포함한다. 상기 입력 구동 회로는 입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 상기 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생한다. 상기 지연 스위치 회로는 상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 상기 지연 신호를 발생한다. 상기 입력 신호에 응답하여 천이하는 게이트 신호를 이용하여 입력 신호의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다.

입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 33에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

이와 같이 본 발명의 실시예들에 따른 양방향 지연 회로 및 이를 포함하는 집적 회로는, 입력 신호에 응답하여 천이하는 게이트 신호를 이용하여 입력 신호의 상승 에지 및 하강 에지를 모두 지연하고, 면적 대비 큰 지연량을 구현할 수 있다.

본 발명의 실시예들은 신호의 지연이 요구되는 임의의 장치 및 시스템에 유용하게 이용될 수 있다. 특히 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

10, BDC: 양방향 지연 회로
100, DRI: 입력 구동 회로
200, DSW: 지연 스위치 회로
300, DRO: 출력 구동 회로
400, GSG: 게이트 신호 발생기
SI: 입력 신호
SA: 중간 신호
SD: 지연 신호
SO: 출력 신호

Claims

입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생하는 입력 구동 회로; 및
상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 지연 신호를 발생하는 지연 스위치 회로를 포함하고,
상기 입력 구동 회로는 상기 입력 노드 및 상기 중간 노드 사이에 직렬로 연결되는 하나 이상의 게이트 회로들을 포함하고,
상기 지연 스위치 회로는 상기 중간 노드 및 상기 지연 노드 사이에 직렬로 연결되고, 상기 게이트 신호를 수신하는 피형 게이트 전극 및 엔형 게이트 전극을 각각 갖는 하나 이상의 전송 게이트들을 포함하는 양방향 지연 회로.
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제1 항에 있어서,
상기 피형 게이트 전극 및 상기 엔형 게이트 전극은 도전 경로를 통하여 상기 입력 노드에 전기적으로 연결되는 것을 특징으로 하는 양방향 지연 회로.
제4 항에 있어서,
상기 도전 경로는 상기 피형 게이트 전극 및 상기 엔형 게이트 전극과 함께 패턴화되어 형성되는 게이트 폴리를 포함하는 것을 특징으로 하는 양방향 지연 회로.
제1 항에 있어서,
상기 피형 게이트 전극 및 상기 엔형 게이트 전극은 도전 경로를 통하여 상기 중간 노드에 전기적으로 연결되는 것을 특징으로 하는 양방향 지연 회로.
삭제
제1 항에 있어서,
상기 게이트 회로들은,
인버터, 버퍼, 논리곱(AND) 게이트, 논리합(OR) 게이트, 낸드(NAND) 게이트, 노어(NOR) 게이트, 배타적 논리합(XOR) 게이트 및 배타적 부정 논리합(XNOR) 게이트 중에서 적어도 하나를 포함하는 것을 특징으로 하는 양방향 지연 회로.
제1 항에 있어서,
상기 전송 게이트들 중 적어도 하나는 상기 피형 게이트 전극 및 상기 엔형 게이트 전극이 상기 입력 노드와 전기적으로 연결된 것을 특징으로 하는 양방향 지연 회로.
제1 항에 있어서,
상기 전송 게이트들 중 적어도 하나는 상기 피형 게이트 전극 및 상기 엔형 게이트 전극이 상기 중간 노드와 전기적으로 연결된 것을 특징으로 하는 양방향 지연 회로.
제1 항에 있어서,
상기 지연 노드 및 출력 노드 사이에 연결되고, 상기 지연 신호를 증폭하여 상기 출력 노드를 통하여 출력 신호를 발생하는 출력 구동 회로를 더 포함하는 것을 특징으로 하는 양방향 지연 회로.
입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생하는 입력 구동 회로;
상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 지연 신호를 발생하는 지연 스위치 회로; 및
제1 전압 및 상기 제1 전압보다 낮은 제2 전압을 통해 파워를 공급 받고, 상기 입력 신호에 응답하여 상기 제1 전압보다 감소된 제1 게이트 전압과 상기 제2 전압보다 증가된 제2 게이트 전압 사이에서 천이하는 상기 게이트 신호를 발생하는 게이트 신호 발생기를 포함하는 양방향 지연 회로.
제12 항에 있어서, 상기 게이트 신호 발생기는,
상기 제1 전압보다 감소된 상기 제1 게이트 전압을 제공하는 제1 전압 발생기;
상기 제2 전압보다 증가된 상기 제2 게이트 전압을 제공하는 제2 전압 발생기; 및
상기 입력 신호에 응답하여 상기 제1 게이트 전압 및 상기 제2 게이트 전압 중 하나를 선택하여 상기 게이트 신호를 출력하는 출력 스위치 회로를 포함하는 것을 특징으로 하는 양방향 지연 회로.
제13 항에 있어서,
상기 제1 전압 발생기는, 상기 제1 전압과 상기 제2 전압 사이에 순차적으로 연결된 제1 피형 트랜지스터, 제2 피형 트랜지스터, 제1 엔형 트랜지스터 및 제2 엔형 트랜지스터를 포함하고,
상기 제1 피형 트랜지스터 및 상기 제2 피형 트랜지스터의 게이트 전극들에는 상기 제2 전압이 인가되고, 상기 제1 피형 트랜지스터 및 상기 제2 피형 트랜지스터 사이의 연결 노드를 통하여 상기 제1 게이트 전압이 제공되고,
상기 제1 엔형 트랜지스터의 게이트 전극에는 상기 입력 신호가 인가되고, 상기 제2 엔형 트랜지스터의 게이트 전극에는 인에이블 신호가 인가되는 것을 특징으로 하는 양방향 지연 회로.
제14 항에 있어서,
상기 제2 전압 발생기는, 상기 제2 전압과 상기 제1 전압 사이에 순차적으로 연결된 제3 엔형 트랜지스터, 제4 엔형 트랜지스터, 제3 피형 트랜지스터 및 제4 피형 트랜지스터를 포함하고,
상기 제3 엔형 트랜지스터 및 상기 제4 엔형 트랜지스터의 게이트 전극들에는 상기 제1 전압이 인가되고, 상기 제3 엔형 트랜지스터 및 상기 제4 엔형 트랜지스터 사이의 연결 노드를 통하여 상기 제2 게이트 전압이 제공되고,
상기 제3 피형 트랜지스터의 게이트 전극에는 상기 입력 신호가 인가되고, 상기 제4 피형 트랜지스터의 게이트 전극에는 상기 인에이블 신호의 반전 신호가 인가되는 것을 특징으로 하는 양방향 지연 회로.
제13 항에 있어서, 상기 출력 스위치 회로는,
상기 입력 신호에 응답하여 상기 제1 게이트 전압을 상기 게이트 신호의 전압 레벨로서 제공하는 제1 출력 스위치; 및
상기 입력 신호에 응답하여 상기 제2 게이트 전압을 상기 게이트 신호의 전압 레벨로서 제공하는 제2 출력 스위치를 포함하는 것을 특징으로 하는 양방향 지연 회로.
전단으로부터 제공되는 지연 신호를 입력 신호로서 수신하도록 케스케이드(cascaded) 결합된 복수의 양방향 지연 회로들을 포함하고,
상기 양방향 지연 회로들의 각각은,
입력 노드 및 중간 노드 사이에 연결되고, 상기 입력 노드를 통하여 수신되는 상기 입력 신호를 증폭하여 상기 중간 노드를 통하여 중간 신호를 발생하는 입력 구동 회로; 및
상기 중간 노드 및 지연 노드 사이에 결합되고, 상기 입력 신호에 응답하여 천이하는 게이트 신호에 응답하여 상기 중간 신호의 상승 에지 및 하강 에지를 모두 지연하여 상기 지연 노드를 통하여 상기 지연 신호를 발생하는 지연 스위치 회로를 포함하고,
상기 입력 구동 회로는 상기 입력 노드 및 상기 중간 노드 사이에 직렬로 연결되는 하나 이상의 게이트 회로들을 포함하고,
상기 지연 스위치 회로는 상기 중간 노드 및 상기 지연 노드 사이에 직렬로 연결되고, 상기 게이트 신호를 수신하는 피형 게이트 전극 및 엔형 게이트 전극을 각각 갖는 하나 이상의 전송 게이트들을 포함하는 집적 회로.
삭제
제 17 항에 있어서,
상기 복수의 양방향 지연 회로들은 제1 게이트 신호에 응답하여 제1 입력 신호를 지연하여 제1 지연 신호를 발생하는 제1 양방향 지연 회로 및 상기 제1 지연 신호를 제2 입력 신호로서 수신하고 제2 게이트 신호에 응답하여 상기 제2 입력 신호를 지연하여 제2 지연 신호를 발생하는 제2 양방향 지연 회로를 포함하고,
상기 제1 양방향 지연 회로는 상기 제1 입력 신호의 반전 신호를 상기 제1 게이트 신호로서 수신하고,
상기 제2 양방향 지연 회로는 상기 제2 입력 신호를 상기 제2 게이트 신호로서 수신하는 것을 특징으로 하는 집적 회로.
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