CN113129945A - 存储器系统、电子器件以及操作存储器器件的方法 - Google Patents

存储器系统、电子器件以及操作存储器器件的方法 Download PDF

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Abstract

一种存储器器件包括存储器阵列，该存储器阵列包括一个或多个存储器单元行和一个或多个存储器单元列。比较器电路可操作地连接到一个或多个存储器单元列中的至少一个存储器单元列。比较器电路包括预计算电路和可操作地连接到该预计算电路的输出的选择电路。预计算电路用于预计算比较操作以生成第一预计算信号和第二预计算信号。选择电路用于从存储器单元列中的存储器单元接收第一单元数据信号。至少基于第一单元数据信号，选择电路选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号从比较器电路输出。本发明的实施例还涉及存储器系统、电子器件以及操作存储器器件的方法。

Description

存储器系统、电子器件以及操作存储器器件的方法
技术领域
本发明的实施例涉及存储器系统、电子器件以及操作存储器器件的方法。
背景技术
许多现代电子器件包括电子存储器。电子存储器是被配置为在存储器单元中存储数据位的存储器器件。当前，诸如静态随机存取存储器(SRAM)器件等许多存储器器件在从存储器器件输出表示存储在存储器单元中的数据的信号之前执行数据比较操作。一旦从存储器阵列接收到有效输出信号，就执行比较操作。如此，由于比较操作必须等待直到接收到有效输出信号为止，所以比较操作会消耗不期望的时间量。
另外，在一些情况下，比较操作是按顺序执行的。必须等待一系列有效输出信号进一步增加比较操作所消耗的时间，这反过来又不利地影响存储器器件的整体操作。
发明内容
根据本发明的一个方面，提供了一种存储器系统，包括：存储器阵列，包括一个或多个存储器单元行和一个或多个存储器单元列；以及比较器电路，可操作地连接到一个或多个存储器单元列中的相应存储器单元列。比较器电路包括：预计算电路，用于生成第一预计算信号和第二预计算信号；和选择电路，可操作地连接到预计算电路的输出。选择电路用于：从相应存储器单元列中的存储器单元接收单元数据信号；至少基于单元数据信号，选择第一预计算信号或第二预计算信号以从比较器电路输出作为存储器单元的存储器输出信号。
根据本发明的另一个方面，提供了一种操作存储器器件的方法，方法包括：预计算第一预计算信号和第二预计算信号；从存储器器件中的存储器单元接收单元数据信号；以及至少基于单元数据信号，选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号输出。
根据本发明的又一个方面，提供了一种电子器件，包括：处理器件；以及存储器器件，可操作地连接到处理器件。其中，存储器器件包括：存储器阵列，包括一个或多个存储器单元行和一个或多个存储器单元列；以及比较器电路，可操作地连接到一个或多个存储器单元列中的相应存储器单元列。比较器电路包括：预计算电路，用于生成第一预计算信号和第二预计算信号；以及选择电路，连接到预计算电路的输出。选择电路用于：从相应存储器单元列中的存储器单元接收单元数据信号；以及至少基于单元数据信号，选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号从比较器电路输出。
附图说明
通过以下详细描述并结合附图，将容易理解本发明，其中，相同参考数字表示相同结构元件，并且其中：
图1示出根据一些实施例的可在其中实践本发明的方面的存储器器件的框图；
图2描绘根据一些实施例的图1所示的存储器阵列；
图3示出根据一些实施例的图2所示的存储器阵列；
图4描绘根据一些实施例的选择电路的第一实例；
图5示出根据一些实施例的选择电路的第二实例；
图6描绘根据一些实施例的实例比较器电路；
图7示出根据一些实施例的用于输入信号、先前存储器输出信号、预计算信号和存储器输出信号的实例信号电平；
图8描绘根据一些实施例的操作存储器器件的方法的流程图；并且
图9示出根据一些实施例的可包括一个或多个存储器器件的实例系统。
具体实施方式
以下公开内容提供用于实施提供的主题的不同特征的许多不同实施例或示例。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。因为各种实施例中的元件可以许多不同的方向定位，方向性术语仅用于说明目的而绝非限制性的。当与集成电路、半导体器件或电子器件的层结合使用时，方向术语旨在广义地解释，并因此不应被解释为排除一个或多个中间层或其他中间部件或元件的存在。因此，本文描述为形成在另一层上、上方或之下或布置在另一层上、上方或之下的给定层可通过一个或多个附加层与后一层分离。
本文描述的实施例提供流水线存储器，其改善了存储器的输出处的比较操作。在实施例中，比较计算是预计算的，这可提高存储器器件的整体性能，因为可减少用于比较操作的时间量。附加地或可选地，在固定时间量内执行比较的评估。这些过程中的一个或两个都可增加存储器的循环时间和/或在系统级提高存储器的性能。
这些和其他实施例在下面参考图1至图9论述。然而，本领域技术人员将易于了解，本文针对这些附图给出的详细描述仅用于说明目的，并且不应被解释为限制性的。
图1示出根据一些实施例的可在其中实践本发明的方面的存储器器件的框图。在所示的实施例中，存储器器件100包括以行和列布置以形成存储器阵列104的存储器单元102。存储器器件100可包括任何合适数量的行和列。例如，存储器器件包括R个行数和C个列数，其中R是大于或等于一的整数，并且C是大于或等于一的数。其他实施例不限于存储器单元102的行和列。存储器阵列104中的存储器单元102可以任何合适的布置来组织。
每一行存储器单元102可操作地连接到一个或多个字线(统称为字线106)。字线106可操作地连接到一个或多个行解码器电路(统称为行解码器电路108)。行解码器电路108基于在信号线110上接收的地址信号而选择特定字线106。
每一列存储器单元102可操作地连接到一个或多个位线(统称为位线112)。位线112可操作地连接到一个或多个列解码器电路(统称为列解码器电路114)。列解码器电路114基于在信号线116上接收的选择信号而选择特定位线112。
处理器件118可操作地连接到存储器阵列104、行解码器电路108和列解码器电路114。处理器件118用于控制存储器阵列104、行解码器电路108和列解码器电路114的一个或多个操作。可使用任何合适的处理器件。实例处理器件包括但不限于中央处理单元、微处理器、专用集成电路、图形处理单元、现场可编程门阵列或其组合。
电源120可操作地连接到存储器阵列104、行解码器电路108、列解码器电路114和处理器件118。可将处理器件118和/或电源120布置在与存储器阵列104相同的电路(例如，宏)中。在实例实施例中，宏是指包括存储器阵列104和外围器件的存储器单元，诸如控制块、输入/输出块、行解码器电路108、列解码器电路114等。在其他实施例中，处理器件118和/或电源120可布置在单独的电路中并且可操作地连接到宏(例如，存储器阵列104)。
当要将数据写入存储器单元102(例如，对存储器单元102进行编程)或要从存储器单元102读取数据时，在信号线110上接收存储器单元102的地址。行解码器电路108激活或断言与地址相关联的字线106。在信号线116上接收选择信号，并且断言或激活与选择信号相关联的位线112。然后将数据写入存储器单元102或从中读取。
在所示的实施例中，存储器器件100包括在电子器件122中。电子器件122可以是任何合适的电子器件。实例电子器件包括但不限于诸如膝上型计算机和平板电脑等计算或移动器件、蜂窝电话、电视、汽车、立体声系统和相机。
图2描绘根据一些实施例的图1所示的存储器阵列。在所示的实施例中，存储器阵列104可操作地连接到输出电路202。存储器阵列104中的每列存储器单元200(图1所示的存储器单元102)可操作地连接到输出电路202中的列输出电路204。在实例实施例中，输出电路202包括在图1所示的列解码器电路114中。附加地或可选地，在一个实施例中，一些或全部输出电路202包括在具有存储器阵列104的宏中。在其他实施例中，所有输出电路202不包括在存储器阵列104的宏中。
每个列输出电路204包括比较器电路(图3所示)，以用于输出特定存储器单元102的单元数据信号Qn(例如，逻辑1或0)读出。从存储器阵列104中的特定存储器单元读取的单元数据信号Qn(信号Q0、Q1、…Qn)由相应列输出电路204接收。列输出电路204中的比较器电路将单元数据信号Qn与参考值进行比较，以生成存储器输出信号QPn(信号QP0、QP1、…QPn)。结合图3至图8更详细地描述比较器电路的实施例。实例比较器电路可减少比较操作所使用的时间量，这转而提高存储器器件(例如，图1和图2中的存储器器件100)的整体性能。
图3示出根据一些实施例的图2所示的存储器阵列。如前所述，单元数据信号(信号Qn)是从存储器阵列104中的特定存储器单元获得的，并且由相应列输出电路204接收。每个列输出电路204包括比较器电路300，该比较器电路用于将单元数据信号(信号Qn)与已知值或参考值进行比较以确定针对特定存储器单元的存储器输出信号(信号QPn)。
每个比较器电路300包括预计算电路302和选择电路304。预计算电路302的输出可操作地连接到选择电路304的输入。选择电路304的输出是存储器输出信号(信号QPn)。到预计算电路302的一个输入信号是先前存储器输出信号(信号QPn_prev)。到预计算电路302的其他输入信号是比较输入信号和控制信号(在图3中统一表示为CIC信号)。在一个实施例中，其他输入信号包括提供要比较的数据值的比较数据信号CDINT、比较数据信号CDINT的反相信号CDINTB、指示输出是先前存储器输出信号(信号QPn_prev)的粘性信号STICKYINT、以及将输出(例如，预计算信号Qcn1和预计算信号Qcn2)初始化为已知值的初始化信号CAPINT的反相信号CAPINTB。其他输入信号(CIC信号)在本领域中是已知的，并且是由预计算电路302作为输入接收的外部信号。例如，在一个实施例中，处理器件(例如，图1中的处理器件118)和/或输出电路(例如，输出电路202)中的电路生成其他输入。结合图6和图7更详细地描述了预计算电路302和输入信号的操作。
预计算电路302使用输入信号CIC和QPn_prev信号来预计算对单元数据信号(信号Qn)的比较。选择电路304使用单元数据信号(信号Qn)以选择相关的预计算信号作为存储器输出信号(信号QPn)输出。每个预计算电路302为每个接收到的单元数据信号(Qn)计算第一预计算信号(Qcn1)和第二预计算信号(Qcn2)。选择电路304基于单元数据信号(信号Qn)而选择并输出第一预计算信号(Qcn1)或第二预计算信号(Qcn2)。
选择电路304可用任何合适的开关来实现。图4描绘根据一些实施例的选择电路的第一实例。选择电路304包括可操作地连接到第二传输门402的第一传输门400。在一个实施例中，每个传输门400、402包括与n型晶体管(例如，nMOS晶体管)可操作地并联连接的p型晶体管(例如，pMOS晶体管)。
从预计算电路302(图3)输出的第一预计算信号(信号Qcn1)经由信号线404输入到第一传输门400。从预计算电路302输出的第二预计算信号(信号Qcn2)经由信号线406输入到第二传输门402。来自特定存储器单元的单元数据信号(信号Qn)分别经由门408、410输入到第一传输门400和第二传输门402。单元数据信号(信号Qn)的反相信号(信号
Figure BDA0002872845920000061
)分别经由门412、414输入到第一传输门400和第二传输门402。在非限制性实例中，第一传输门400和第二传输门402各自包括反相器(未示出)，该反相器接收单元数据信号(信号Qn)并输出反相单元数据信号(信号
Figure BDA0002872845920000062
)。
单元数据信号和反相单元数据信号(信号Qn和
Figure BDA0002872845920000071
)充当用于选择要在第一信号线416上输出的第一预计算信号(信号Qcn1)或要在第二信号线418上输出的第二预计算信号(信号Qcn2)的控制信号。在所示的实施例中，第一信号线416与第二信号线418在节点420处连接在一起以形成信号线422。如前所述，在信号线422上从选择电路304输出的信号是存储器输出信号(信号QPn)。
图5示出根据一些实施例的选择电路的第二实例。选择电路304包括多路复用器500，该多路复用器从预计算电路302(图3)接收第一预计算信号(信号Qcn1)作为信号线502上的输入，并从预计算电路302接收第二预计算信号(信号Qcn2)作为信号线504上的输入。来自存储器单元的单元数据信号(信号Qn)由信号线506上的多路复用器500接收，并用作选择信号以选择第一预计算信号(信号Qcn1)或第二预计算信号(信号Qcn2)以选择在信号线508上输出。同样，如前所述，在信号线508上从选择电路304输出的信号是存储器输出信号(信号QPn)。
图6描绘根据一些实施例的实例比较器电路。如前所述，比较器电路300包括预计算电路302和选择电路304。所示的预计算电路302包括第一NAND(与非)门600、第二NAND门602、第三NAND门604、第四NAND门606和第五NAND门608。第一NAND门600的输出是第二NAND门602的输入。第三NAND门604的输出是第二NAND门602的输入和第四NAND门606的输入。第五NAND门608的输出是第四NAND门606的输入。第二NAND门602的输出是预计算信号中的一个(例如，第一预计算信号Qcn1)。第四NAND门606的输出是另一个预计算信号(例如，第二预计算信号Qcn2)。如前所述，第一和第二预计算信号(Qcn1和Qcn2)是从预计算电路302输出的信号。
到第一NAND门600的第一输入信号是比较数据信号CDINT，并且到第一NAND门600的第二输入信号是反相初始化信号CAPINTB。到第三NAND门604的第一输入信号是STICKYINT信号，并且到第三NAND门604的第二输入信号是先前存储器输出信号QPn_prev。到第五NAND门608的第一输入信号是反相初始化信号CAPINTB，并且到第五NAND门608的第二输入信号是比较数据信号CDINT的反相信号
Figure BDA0002872845920000081
在一个实施例中，在单元数据信号Qn可用之前计算第一预计算信号Qcn1和第二预计算信号Qcn2。单元数据信号Qn本身由选择电路304(例如，图5)使用来选择第一或第二预计算信号(Qcn1和Qcn2)以作为存储器输出信号QPn输出，或单元数据信号Qn和反相单元数据信号
Figure BDA0002872845920000082
由选择电路304(例如，图4)使用来选择第一或第二预计算信号(Qcn1和Qcn2)以作为存储器输出信号QPn输出。图4和图6所示的选择电路304在单元数据信号Qn等于零(0)时各自输出第一预计算信号Qcn1，并且在单元数据信号Qn等于一(1)时输出第二预计算信号Qcn2。
图7描绘根据一些实施例的用于输入信号、先前存储器输出信号、预计算信号和存储器输出信号的实例信号电平。每个行代表输入信号Qn、先前存储器输出信号QPn_prev、第一预计算信号Qcn1和第二预计算信号Qcn2以及存储器输出信号QPn的一组给定信号电平。特别地，列700将单元数据信号Qn的信号电平示出为等于1，并且列702将单元数据信号Qn的信号电平列出为等于0。从存储器单元接收的每个单元数据信号是两个信号电平中的一个(为一或零)。
列704示出输入信号CDINT的信号电平，列706示出输入信号STICKYINT的信号电平，列708示出输入信号CAPINTB的信号电平，并且列710示出输入信号QPn_prev的信号电平。列712列出第一预计算信号Qcn1的信号电平，并且列714描绘第二预计算信号Qcn2的信号电平。如前所述，在一个实施例中，在单元数据信号Qn可用之前计算第一预计算信号Qcn1和第二预计算信号Qcn2，并且选择电路使用单元数据信号Qn来选择第一预计算信号或第二预计算信号(Qcn1或Qcn2)中的哪一个作为存储器输出信号QPn被输出。
列716示出单元数据信号Qn等于1时的存储器输出信号QPn的相应信号电平。列718列出单元数据信号Qn等于0时的存储器输出信号QPn的相应信号电平。通常，存储器输出信号QPn的信号电平独立于并且不基于各种输入信号的信号电平，而是基于第一预计算信号Qcn1和第二预计算信号Qcn2的计算和单元数据信号Qn的信号电平。然而，存在两组信号，其中存储器输出信号QPn与输入信号STICKYINT和CAPINTB的信号电平相关或基于该信号电平。第一组信号720包括行722、724、726、728，其中输入信号STICKYINT的信号电平为零(0)，并且输入信号CAPINTB的信号电平为零(0)(见列706和708)。在第一组720中，与输入信号CDINT、STICKYINT、CAPINTB和QPn_prev的信号电平无关，存储器输出信号QPn的信号电平为零(0)。例如，在行722中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为零(0)。在行722中，当单元数据信号Qn等于一(1)和零(0)时，存储器输出信号QPn的信号电平为零(0)。
在第一组信号720的行724中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为零(0)。在行724中，当单元数据信号Qn等于一(1)和零(0)时，存储器输出信号QPn的信号电平为零(0)。
在第一组信号720的行726中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为零(0)。在行726中，当单元数据信号Qn等于一(1)和零(0)时，存储器输出信号QPn的信号电平为零(0)。
在第一组信号720的行728中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为为一(1)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为零(0)。在行728中，当单元数据信号Qn等于一(1)和零(0)时，存储器输出信号QPn的信号电平为零(0)。
存储器输出信号QPn基于输入信号STICKYINT和CAPINTB的信号电平的第二组信号730包括行732、734、736、738，其中输入信号STICKYINT的信号电平为一(1)并且输入信号CAPINTB的信号电平为零(0)(见列706和708)。在第二组730中，与输入信号CDINT、STICKYINT、CAPINTB和QPn_prev的信号电平无关，存储器输出信号QPn的信号电平取决于先前存储器输出信号QPn_prev的信号电平。例如，在行732中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1和第二预计算信号Qcn2的信号电平均为零(0)，其对应于QPn_prev的信号电平。在行732中，当单元数据信号Qn等于一(1)且等于零(0)时，存储器输出信号QPn的信号电平对应于QPn_prev的为零(0)的信号电平。
在第二组信号730的行734中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1和第二预计算信号Qcn2的信号电平均为一(1)，其对应于QPn_prev的信号电平。在行734中，当单元数据信号Qn等于一(1)且等于零(0)时，存储器输出信号QPn的信号电平对应于QPn_prev的为一(1)的信号电平。
在第二组信号730的行736中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1和第二预计算信号Qcn2的信号电平均为零(0)，其对应于QPn_prev的信号电平。在行736中，当单元数据信号Qn等于一(1)且等于零(0)时，存储器输出信号QPn的信号电平对应于QPn_prev的为零(0)的信号电平。
在第二组信号730的行738中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为零(0)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1和第二预计算信号Qcn2的信号电平均为一(1)，其对应于QPn_prev的信号电平。在行738中，当单元数据信号Qn等于一(1)且等于零(0)时，存储器输出信号QPn的信号电平对应于QPn_prev的为一(1)的信号电平。
第三组信号740包括行742、744、746、748、750、752、754、756。在第三组信号740中，存储器输出信号QPn的信号电平基于第一预计算信号Qcn1和第二预计算信号Qcn2的计算和单元数据信号Qn的信号电平。例如，在行742中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为一(1)。在行742中，当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于零(0)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行744中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为一(1)。在行744中，当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于零(0)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行746中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1的信号电平为一(1)，并且第二预计算信号Qcn2的信号电平为零(0)。在行746中，当单元数据信号Qn等于零(0)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行748中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为零(0)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1的信号电平为一(1)，并且第二预计算信号Qcn2的信号电平为零(0)。在行748中，当单元数据信号Qn等于零(0)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行750中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1的信号电平为零(0)，并且第二预计算信号Qcn2的信号电平为一(1)。在行750中，当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于零(0)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行752中，输入信号CDINT的信号电平为零(0)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1的信号电平为一(1)，并且第二预计算信号Qcn2的信号电平为一(1)。在行752中，当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行754中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为零(0)。第一预计算信号Qcn1的信号电平为一(1)，并且第二预计算信号Qcn2的信号电平为零(0)。在行754中，当单元数据信号Qn等于零(0)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为零(0)。
在第三组信号740的行756中，输入信号CDINT的信号电平为一(1)，输入信号STICKYINT的信号电平为一(1)，输入信号CAPINTB的信号电平为一(1)，并且先前存储器输出信号QPn_prev的信号电平为一(1)。第一预计算信号Qcn1的信号电平为一(1)，并且第二预计算信号Qcn2的信号电平为一(1)。在行756中，当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为一(1)，而当单元数据信号Qn等于一(1)时，存储器输出信号QPn的信号电平为零(0)。
图8示出根据一些实施例的从存储器单元读取数据的实例方法的流程图。最初，在框800处，计算存储器单元的第一预计算信号(信号Qcn1)和第二预计算信号(信号Qcn2)。在图6所示的实施例中，使用输入信号CDINT、CAPINTB、STICKYINT、QPn_prev和CDINTB来计算第一预计算信号Qcn1和第二预计算信号Qcn2。接下来，如框802所示，从存储器单元读出数据以生成单元数据信号(信号Qn)。然后，处理进行到框804，在该框中基于单元数据信号的信号电平(例如，Qn＝1或Qn＝0)，从选择电路输出第一预计算信号(信号Qcn1)或第二预计算信号(信号Qcn2)作为存储器输出信号(信号QPn)。
在一些实施例中，在固定时间量内执行计算并选择第一预计算信号或第二预计算信号的过程。执行比较操作的时间是固定的，并且与单元数据信号Qn无关。比较操作发生在单元数据信号Qn的信号电平可用之前，并且读取存储器单元并且获取单元数据信号Qn的时间可能变化(例如，从行开始附近的存储器单元进行读取与读取行结尾附近的存储器单元)。在现有系统中，当读取行结尾附近的存储器单元时，可能会出现较大的比较延迟。本文公开的实施例通过在固定时间量内执行比较操作来减少或消除较大的比较延迟。
接下来，如框806所示，确定是否要执行另一读取操作(例如，要读取另一存储器单元)。如果情况如此，则过程返回到框800，并且框800、802、804、806重复直到已经执行读取操作为止。当将不执行另一读取操作时(例如，将不读取另一存储器单元中的数据)，方法在框806处等待，直到要执行另一读取操作为止。
如前所述，比较器电路的实施例可减少比较操作的时间量，因为比较操作是预计算的。从时钟到存储器输出的延迟(例如，信号QPn)定义为tcd_qp＝tcd+td_compare_logic，其中tcd等于Clock到Q延迟，td_compare_logic是比较逻辑(例如，比较器电路300)的时间延迟。预计算第一预计算信号Qcn1和第二预计算信号Qcn2可减少时钟到Q延迟，这继而改善存储器器件和/或流水线存储器系统的周期时间和/或性能。
附加地或可选地，从时钟到存储器的输出(例如，信号QPn)的延迟被定义为tcd_qp＝tcd+tdelay_trans_gate，其中tcd＝时钟至Q延迟，并且tdelay_trans-gate是选择电路(例如，选择电路304)的时间延迟。在一些实施例中，相对于基本栅极延迟的归一化栅极延迟被定义为tcd_qp＝tcd+(0.5)(Base_gate_delay)。0.5值表示选择电路的延迟。在其他实施例中，可使用任何合适的值来表示选择电路的延迟。在一些情况下，Q延迟时钟(tcd_qp)减少，这继而改善存储器器件和/或流水线存储器系统的周期时间和/或性能。
图9描绘根据一些实施例的可包括一个或多个存储器器件的实例系统。系统900包括电子器件902。在实例配置中，电子器件902包括至少一个处理器件904和系统存储器器件906。系统存储器器件906可包括多个数据文件和程序模块的可执行指令，诸如与操作系统(OS)908相关联的可执行指令、适合于解析接收到的输入、确定接收到的输入的主题并且确定与输入相关联的动作等的一个或多个软件程序(APPS)910、以及用于执行本文公开的一些或全部存储器操作的存储器操作912。在一个实施例中，系统存储器器件906和/或存储器器件930存储器单元数据信号、第一和第二预计算信号和/或存储器输出信号中的至少一个。当由处理器件904执行时，可执行指令可执行和/或促使执行包括但不限于本文描述的方面的过程。
OS 908例如可适合于控制电子器件902的操作。此外，实施例可结合图形库、其他操作系统或任何其他应用程序来实践，并且不限于任何特定应用或系统。
电子器件902可具有附加的部件或功能性。例如，电子器件902还可包括附加的可移动和/或不可移动数据存储器器件914，诸如例如磁盘、光盘、磁带和/或存储卡或存储棒。系统存储器器件906和/或数据存储器器件914可被实现为如本文公开的存储器器件。例如，系统存储器器件906和/或数据存储器器件914可以是SRAM器件。
电子器件902还可具有一个或多个输入器件916和一个或多个输出器件918。实例输入器件916包括但不限于键盘、触控板、鼠标、笔、声音或语音输入器件和/或触摸、力和/或滑动输入器件。一个或多个输出器件918可以是一个或多个显示器、一个或多个扬声器、打印机、头戴式耳机、触觉或触知反馈器件等。电子器件902可包括允许与其他电子器件进行通信的一个或多个通信器件920。通信器件920的实例包括但不限于射频(RF)发射器、接收器和/或收发器电路(例如，WiFi)、通用串行总线(USB)、并行和/或串行端口、蜂窝器件、近场通信器件和短距离无线器件。
电子器件902还包括电源922，该电源可被实现为诸如AC适配器等外部电源。附加地或可选地，电源922可包括一个或多个电池或对电池进行补充或充电的动力对接托架。
系统存储器器件906和存储器器件914可包括但不限于易失性存储器器件(例如，随机存取存储器)、非易失性存储器器件(例如，只读存储器)、闪存或任何其他存储器或此类存储器的组合。例如，系统存储器器件906和存储器器件914可分别是RAM、ROM、电可擦除只读存储器(EEPROM)、闪存或其他存储技术、CD-ROM、数字多功能盘(DVD)、或其他光学存储器器件、磁带盒、磁带、磁盘存储器器件或其他磁性存储器器件、或用于存储信息并可由电子器件902访问的任何其他制造产品。在一些情况下，任何此类存储器或存储器器件可以是电子器件902的一部分或可操作地连接到电子器件902。
此外，可在包括离散电子元件的电路、包含逻辑门的封装或集成电子芯片、利用微处理器的电路或在包含电子元件或微处理器的单个芯片上实践实施例。例如，可经由片上系统(SOC)实践本发明的实施例，其中，图9所示的每个或许多元件可被集成到单个集成电路上。这种SOC器件可包括一个或多个处理器件、图形单元、通信单元、系统虚拟化单元和各种应用功能性，所有这些都作为单个集成电路被集成(或“烧制”)到芯片衬底上。
当经由SOC操作时，本文中关于存储器操作所描述的功能性可经由与在单个集成电路(芯片)上的电子器件902的其他元件集成的专用逻辑来操作。还可使用能够执行逻辑运算的其他技术来实践本发明的实施例，诸如例如，与(AND)、或(OR)和非(NOT)，包括但不限于机械、光学、流体和量子技术。另外，可在通用计算机或任何其他电路或系统中实践实施例。
在一些实施例中，电子器件902可选地通过到一个或多个网络(由网络928表示)的有线和/或无线连接来访问(由虚线924指示的可选连接和访问)一个或多个服务器计算器件(由服务器计算器件926表示)。服务器计算器件926可与存储在一个或多个存储器器件(由存储器器件930表示)上并且由服务器计算器件926执行的各种程序或服务进行交互。
在一个或多个实施例中，网络928示出任何类型的网络，例如，内联网和/或分布式计算网络(例如，互联网)。电子器件902可以是个人或手持计算器件或台式计算器件。例如，电子器件902可以是智能电话、平板电脑、可穿戴器件、台式计算机、膝上型计算机和/或服务器(单独地或组合地)。此电子器件列表仅出于实例目的，并且不应视为限制性的。
尽管附图描绘某些分量、值和信号电平，但是其他实施例不限于这些分量、值和信号电平。例如，图6描绘包括五个NAND门的预计算电路302。其他实施例不限于此实现方式，并且可用不同类型的逻辑电路、电路及其组合来构造预计算电路。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应了解，他们可容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变，替换和变更。
在一个方面中，一种系统包括存储器阵列和比较器电路。存储器阵列包括一个或多个存储器单元行和一个或多个存储器单元列。比较器电路可操作地连接到一个或多个存储器单元列中的相应存储器单元列。比较器电路包括预计算电路和可操作地连接到预计算电路的输出的选择电路。预计算电路用于生成第一预计算信号和第二预计算信号。选择电路用于：从相应存储器单元列中的存储器单元接收单元数据信号；以及至少基于单元数据信号，选择第一预计算信号或第二预计算信号以作为存储器单元的存储器输出信号从比较器电路输出。
在上述系统中，选择电路包括多路复用器。
在上述系统中，选择电路包括可操作地连接到第二传输门的第一传输门。
在上述系统中，选择电路用于：接收单元数据信号和反相单元数据信号；以及基于单元数据信号和反相单元数据信号，选择第一预计算信号或第二预计算信号以从比较器电路输出。
在上述系统中，预计算电路包括：第一与非门；第二与非门，其中，第一与非门的输出是第二与非门的第一输入，并且第二与非门的输出是第一预计算信号；第三与非门，其中，第三与非门的输出是第二与非门的第二输入；第四与非门，其中，第三与非门的输出是第四与非门的第一输入，并且第四与非门的输出是第二预计算信号；以及第五与非门，其中，第五与非门的输出是第四与非门的第二输入。
在上述系统中，存储器输出信号的信号电平取决于先前存储器输出信号的信号电平。
在上述系统中，存储器阵列包括在静态随机存取存储器器件中。
在另一方面中，一种操作存储器器件的方法包括：预计算第一预计算信号和第二预计算信号；以及从存储器器件中的存储器单元接收单元数据信号。至少基于单元数据信号，选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号输出。
在上述方法中，使用从存储器单元读取的先前信号以及多个输入信号而计算第一预计算信号和第二预计算信号。
在上述方法中，方法还包括：接收反相单元数据信号；以及基于单元数据信号和反相单元数据信号，选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号输出。
在上述方法中，存储器单元包括第一存储器单元；单元数据信号包括第一单元数据信号；并且方法还包括：确定是否要读取第二存储器单元；以及基于确定要读取第二存储器单元而：预计算第一预计算信号和第二预计算信号；从第二存储器单元接收第二单元数据信号；以及至少基于第二单元数据信号，选择第一预计算信号或第二预计算信号以作为从第二存储器单元读取的信号输出。
在又另一方面中，一种电子器件包括处理器件以及可操作地连接到处理器件的存储器器件。在一个方面中，存储器器件包括存储器阵列和比较器电路。存储器阵列包括一个或多个存储器单元行和一个或多个存储器单元列。比较器电路可操作地连接到一个或多个存储器单元列中的相应存储器单元列。比较器电路包括预计算电路和可操作地连接到预计算电路的输出的选择电路。预计算电路用于生成第一预计算信号和第二预计算信号。选择电路用于：从相应存储器单元列中的存储器单元接收单元数据信号；以及至少基于单元数据信号，选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号从比较器电路输出。
在上述电子器件中，选择电路包括多路复用器。
在上述电子器件中，选择电路包括可操作地连接到第二传输门的第一传输门。
在上述电子器件中，选择电路用于：接收单元数据信号和反相单元数据信号；以及基于单元数据信号和反相单元数据信号，选择第一预计算信号或第二预计算信号以从比较器电路输出。
在上述电子器件中，预计算电路包括：第一与非门；第二与非门，其中，第一与非门的输出是第二与非门的第一输入，并且第二与非门的输出是第一预计算信号；第三与非门，其中，第三与非门的输出是第二与非门的第二输入；第四与非门，其中，第三与非门的输出是第四与非门的第一输入，并且第四与非门的输出是第二预计算信号；以及第五与非门，其中，第五与非门的输出是第四与非门的第二输入。
在上述电子器件中，从存储器单元读取的信号的信号电平取决于从存储器单元读取的先前信号的信号电平。
在上述电子器件中，存储器器件包括静态随机存取存储器器件。
在上述电子器件中，电子器件包括移动器件。
在上述电子器件中，使用从存储器单元读取的先前信号以及多个输入信号而计算第一预计算信号和第二预计算信号；并且从存储器单元读取的信号的信号电平是基于第一输入信号STICKYINT的信号电平和第二输入信号CAPINTB的信号电平。
本申请中提供的一个或多个方面的描述和说明并不意图以任何方式限制或约束所要求保护的本发明的范围。本申请中提供的方面、实例和细节被认为足以传达所有权，并使其他人能够制造并使用所要求保护的公开内容的最佳模式。所要求保护的公开内容不应被解释为限于本申请中提供的任何方面、实例或细节。不管是组合还是单独地示出并描述，意图选择性地包括或省略各种部件(结构和方法部件)，以生成具有特定部件组的实施例。已提供本申请的描述和说明，本领域的技术人员可以预见，落入本申请中所体现的本发明总体构思的更广泛方面的精神之内的各种变型、修改和替代方面均不脱离所要求保护的公开内容的更广范围。

Claims (10)

1.一种存储器系统，包括：
存储器阵列，包括一个或多个存储器单元行和一个或多个存储器单元列；以及
比较器电路，可操作地连接到所述一个或多个存储器单元列中的相应存储器单元列，所述比较器电路包括：
预计算电路，用于生成第一预计算信号和第二预计算信号；和
选择电路，可操作地连接到所述预计算电路的输出，并且用于：
从所述相应存储器单元列中的存储器单元接收单元数据信号；和
至少基于所述单元数据信号，选择所述第一预计算信号或第二预计算信号以从所述比较器电路输出作为所述存储器单元的存储器输出信号。
2.根据权利要求1所述的存储器系统，其中，所述选择电路包括多路复用器。
3.根据权利要求1所述的存储器系统，其中，所述选择电路包括可操作地连接到第二传输门的第一传输门。
4.根据权利要求3所述的存储器系统，其中，所述选择电路用于：
接收所述单元数据信号和反相单元数据信号；以及
基于所述单元数据信号和所述反相单元数据信号，选择所述第一预计算信号或第二预计算信号以从所述比较器电路输出。
5.根据权利要求1所述的存储器系统，其中，所述预计算电路包括：
第一与非门；
第二与非门，其中，所述第一与非门的输出是所述第二与非门的第一输入，并且所述第二与非门的输出是所述第一预计算信号；
第三与非门，其中，所述第三与非门的输出是所述第二与非门的第二输入；
第四与非门，其中，所述第三与非门的所述输出是所述第四与非门的第一输入，并且所述第四与非门的输出是所述第二预计算信号；以及
第五与非门，其中，所述第五与非门的输出是所述第四与非门的第二输入。
6.根据权利要求1所述的存储器系统，其中，所述存储器输出信号的信号电平取决于先前存储器输出信号的信号电平。
7.根据权利要求1所述的存储器系统，其中，所述存储器阵列包括在静态随机存取存储器器件中。
8.一种操作存储器器件的方法，所述方法包括：
预计算第一预计算信号和第二预计算信号；
从所述存储器器件中的存储器单元接收单元数据信号；以及
至少基于所述单元数据信号，选择所述第一预计算信号或所述第二预计算信号以作为从所述存储器单元读取的信号输出。
9.根据权利要求8所述的方法，其中，使用从所述存储器单元读取的先前信号以及多个输入信号而计算所述第一预计算信号和所述第二预计算信号。
10.一种电子器件，包括：
处理器件；以及
存储器器件，可操作地连接到所述处理器件，其中，所述存储器器件包括：
存储器阵列，包括一个或多个存储器单元行和一个或多个存储器单元列；以及
比较器电路，可操作地连接到所述一个或多个存储器单元列中的相应存储器单元列，所述比较器电路包括：
预计算电路，用于生成第一预计算信号和第二预计算信号；以及
选择电路，连接到所述预计算电路的输出，并且用于：
从所述相应存储器单元列中的存储器单元接收单元数据信号；以及
至少基于所述单元数据信号，选择所述第一预计算信号或第二预计算信号以作为从所述存储器单元读取的信号从所述比较器电路输出。
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