CN112599163B - 电子器件、存储器器件及其操作方法 - Google Patents

电子器件、存储器器件及其操作方法 Download PDF

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Abstract

信号沿锐化器电路可操作地连接到存储器阵列中的字线，以上拉字线上的信号的上升沿和/或下拉上字线上的信号的下降沿。上拉和/或下拉信号减少了使字线起作用的时间量并且减少了预充电操作之间的时间量。本发明的实施例还涉及电子器件、存储器器件及其操作方法。

Description

电子器件、存储器器件及其操作方法
技术领域
本发明的实施例涉及电子器件、存储器器件及其操作方法。
背景技术
为了各种目的，在电子器件中使用了不同类型的存储器电路。只读存储器(ROM)和随机存取存储器(RAM)是两种这样类型的存储器电路。ROM电路允许从ROM电路读取数据但不能写入数据，并且当关断电源时保留其存储的数据。这样，ROM电路通常用于存储当打开电子器件时执行的程序。
RAM电路允许将数据写入RAM电路中所选择的存储器单元以及从中读取数据。RAM电路的一种类型是静态随机存取存储器(SRAM)电路。典型的SRAM电路包括以列和行布置的可寻址存储器单元的阵列。当要读取存储器单元时，通过激活连接到存储器单元的行字线和列信号线(b1和blb线)来选择存储器单元。通常，在执行读取或写入操作之前预充电列信号线。
用于存储器器件的制造技术的改进允许以越来越小的封装来制造存储器器件。对于较小的存储器器件，由于行字线中使用的材料和行字线的几何形状，行字线的电阻和电容增加。因为字线的几何形状较小，所以行字线的电阻增加。另外，行字线在较小的封装中彼此靠近，这又增加了行字线的电容。增大的电阻和电容导致行字线上的信号的上升沿和/或下降沿需要更多的时间来达到特定的信号电平(例如，高信号电平或低信号电平)。这继而导致预充电操作之间的时间量增加，因为预充电操作直到字线上的信号已经达到特定信号电平才开始。
发明内容
本发明的实施例提供了一种存储器器件，包括：行驱动器电路；以及存储器阵列，可操作地连接到所述行驱动器电路并且包括：多个存储器单元，行和列布置；字线，可操作地连接到每个行中的存储器单元，其中，每个字线的近端可操作地连接到所述行驱动器电路；和信号沿锐化器电路，可操作地连接到每个字线的远端。
本发明的另一实施例提供了一种电子器件，包括：行驱动器电路；以及存储器阵列，可操作地连接到所述行驱动器电路并且包括：多个存储器单元，以行和列布置；字线，可操作地连接到每个行中的存储器单元，其中，每个字线的近端可操作地连接到所述行驱动器电路；信号沿锐化器电路，可操作地连接到每个字线的远端；和延迟电路，可操作地连接到所述信号沿锐化器电路。
本发明的又一实施例提供了一种操作存储器器件的方法，包括：基于接收的时钟信号和接收的地址信号来激活字线；执行以下至少一项：将延迟的时钟信号发送到第一信号沿锐化器电路，所述第一信号沿锐化器电路可操作地连接至字线并且响应性地上拉所述字线上的信号的上升沿；或者将延迟的并且反相的时钟信号发送到第二信号沿锐化器电路，所述第二信号沿锐化器电路可操作地连接到所述字线并且响应性地下拉所述字线上的所述信号的下降沿；以及当上拉或下拉所述字线上的所述信号时，在存储器器件中的至少一个位线上启动预充电操作。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的存储器器件的部分的框图；
图2描绘了根据一些实施例的具有信号沿锐化器电路的第一示例性存储器阵列的框图；
图3示出了图2所示的第一示例性存储器阵列的示例性时序图；
图4描绘了适用于图2所示实施例的示例性替代延迟电路的示意图；
图5示出了根据一些实施例的具有信号沿锐化器电路的第二示例性存储器阵列的框图；
图6描绘了图5所示的第二示例性存储器阵列的示例性时序图；
图7示出了适用于图5所示实施例的示例性替代延迟电路的示意图；
图8描绘了根据一些实施例的具有信号沿锐化器电路的第三示例性存储器阵列的框图；
图9示出了图8所示的第三示例性存储器阵列的示例性时序图；
图10描绘了根据一些实施例的利用信号沿锐化器电路来操作存储器阵列的流程图；和
图11示出了根据一些实施例的可以根据一些实施例包括一个或多个存储器器件的示例性系统。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文公开的实施例提供了信号沿锐化器电路以在字线上上拉和/或下拉信号，以使信号更快地达到特定信号电平(例如，高或低信号电平)。例如，在读取或写入操作结束时，信号沿锐化器电路可以使字线上的信号在较短的时间量内达到特定信号电平，这又意味着预充电操作可以更早地开始。减少预充电操作之间的时间量减少了存储器阵列的TCYCLE。TCYCLE是用于对位线进行预充电的时间结合激活字线的时间。因此，减少去激活字线与开始预充电操作之间的时间量有益地减少了TCYCLE。存储器器件的预充电和读取/写入操作在较短的时间量内发生。
在本文公开的实施例中，信号沿锐化器电路可操作地连接到字线。这样，存储器器件不需要执行任何附加的地址解码。在一个实施例中，仅一条附加的信号线用于将延迟电路连接到信号沿锐化器电路。此外，信号沿锐化器电路不会显著影响存储器器件如何操作和/或构造。
在一个实施例中，可以针对特定类型的存储器器件调节或定制信号沿锐化器电路的效果。在制造期间，将小的信号沿锐化器电路连接到字线，并且确定下降沿或上升沿的斜率。如果要增加信号沿锐化器电路的尺寸，则添加附加的指状物或鳍状物直到下降沿或上升沿的斜率处于预定斜率为止。
将在下面参考图1至图11进行讨论这些实施例和其他实施例。然而，本领域技术人员将容易理解，本文针对这些附图给出的详细描述仅用于说明目的，而不应被解释为限制性的。
图1示出了根据一些实施例的存储器器件的部分的框图。在所示的实施例中，存储器器件是静态随机存取存储器(SRAM)器件100。其他实施例不限于SRAM器件。存储器器件可以是对信号线进行预充电并且仅选择预充电的信号线的子集以执行操作(例如，存取一个或多个存储器单元)的任何存储器。另外，结合对存储器阵列中的一个存储器单元进行存取来描述图1。在其他实施例中，可以一次存取多个存储器单元。
SRAM器件100包括以行和列布置的存储器单元102，以形成存储器阵列104。存储器阵列104可以包括任何合适数量的行和列。例如，存储器阵列可以具有R个行(其中R是大于或等于1的整数)以及L个列(其中L是大于或等于2的数)。
在所示的实施例中，行112A、112B、…、112R中的每个存储器单元102可操作地连接到行字线106A、106B、…、106R(统称为字线106和行112)。列128A、128B、...、128L中的每个存储器单元102可操作地连接到列位线(b1)108A、108B、...108L和列位线反(blb)110A、110B、...、110L(统称称为b1线108和b1b线110和列128)。
存储器单元102的每个行112经由字线106可操作地连接到行驱动器电路114。行驱动器电路114在信号线116上接收行地址并且在信号线117上接收时钟信号，并且激活与行地址对应的字线。尽管仅示出了一条地址信号线116和仅一条时钟信号线117，但是实施例可以包括任意数量的地址信号线和/或时钟信号线。另外，尽管在图1中仅示出了一个行驱动器电路114，但是，其他实施例可以包括多个行驱动器电路，其中每个行驱动器电路114可操作地连接到字线的子集。因此，行驱动器电路114代表一个或多个行驱动器电路。
列信号线(b1和blb线108、110)被分组为列信号线的子集，并且列信号线的子集可操作地连接到列选择电路118A、…、118S，其中S是大于1的数字(统称为列选择电路118)。列选择电路118的一个示例是多路复用器。每个列选择电路118可操作地连接到列地址电路120。列地址电路120在信号线122上接收列地址，并且在信号线124A、…、124N(统称为信号线124)上生成用于相应的列选择电路118的选择信号。尽管在图1中仅示出了一个列地址电路120，但是其他实施例可以包括多个列地址电路。
存储器阵列104中的列信号线(b1和blb线108、110)可操作地连接到预充电电路126。预充电电路126包括一个或多个预充电电路。在一实施例中，存储器阵列104中的每个列128可操作地连接到预充电电路。预充电电路126将bl和blb线108、110充电至特定电压电平。例如，对于读取操作，预充电电路126将选择的列信号线(选择的b1和blb线108、110)充电至第一电压电平并且将未选择的b1和blb线108、110充电至较低的第二电压电平。
一个或多个处理器件(由处理器件130表示)可操作地连接到行驱动器电路114、列地址电路120和预充电电路126。处理器件130可以配置为控制行驱动器电路114、列地址电路120和预充电电路126的一些或所有操作。在一些情况下，处理器件130使预充电电路126将选择的列信号线(b1和blb线108、110)预充电至第一电压电平，并且将未选择的列信号线预充电至不同的第二电压电平。在一些实施例中，处理器件130可操作地连接到存储器器件中的其他组件或者可操作地连接到例如存储器器件，诸如读取和写入电路(未示出)和/或时钟电路(未示出)。
处理器件130可以可操作地连接到一个或多个存储器件(由存储器件132表示)。存储器件132可以存储用于存储器器件的一些或全部操作的程序、例程和/或数据。例如，存储器件132可以存储由行驱动器电路114、列地址电路120和预充电电路126使用的控制信号或者与控制信号相关联的数据。存储器件132可以包括但不限于易失性存储(例如，随机存取存储器)、非易失性存储(例如，只读存储器)、闪存或这样存储器的任何组合。
如将更详细地描述的，信号沿锐化器电路可操作地连接到字线106以增加字线上信号的上升沿和/或下降沿的斜率。信号沿锐化器电路拉低字线上信号的下降沿和/或上拉字线上信号的上升沿。通过上拉和/或拉低字线上的信号，使字线起作用或禁能的时间量分别减少。减少使字线起作用或禁能的时间量允许位线上的预充电操作更早地开始。
图2描绘了根据一些实施例的具有信号沿锐化器电路的第一示例性存储器阵列的框图。仅示出了存储器阵列200的部分。图2中所示的实施例配置为下拉一条或多条起作用的字线上的信号的下降沿。
如前所述，行112中的每个存储器单元102可操作地连接到行字线106。行字线106在行字线106的第一端处可操作地连接到行驱动器电路114(例如，起始端或者行驱动器电路114附近的端；以下称为“近端”)。在所示的实施例中，对于每个行112，行驱动器电路114包括可操作地连接到反相器电路204的NAND(与非)门202。NAND门202的第一输入接收信号线206上的地址信号，并且NAND门202的第二输入接收信号线208上的时钟(CLK)信号。NAND门202的输出被输入到反相器电路204。反相器电路204的输出可操作地连接到行字线106。
信号沿锐化器电路210可操作地连接到行字线的第二端(末端或远离行驱动器电路114的端；以下称为“远端”)。在所示的实施例中，信号沿锐化器电路210实施为n型晶体管。n型晶体管的一个示例是NMOS晶体管，尽管实施例不限于这种类型的晶体管。每个NMOS晶体管的漏极端子可操作地连接到字线并且源极端子可操作地连接到参考电压(例如，地)。
延迟电路212可操作地连接到每个信号沿锐化器电路210。特别地，延迟电路212的输入可操作地连接到时钟(CLK)信号线208，并且延迟电路212的输出可操作地连接到信号沿锐化器电路210的输入(例如，n型晶体管的栅极)。信号线214上的来自延迟电路212的输出用于导通和截止信号沿锐化器电路210(例如，n型晶体管)。
在图2所示的实施例中，延迟电路212实施为反相器电路，但是其他实施例不限于反相器电路。因此，由延迟电路212输出的信号是反相的时钟信号。当时钟信号处于高电平时，信号线212上的信号处于低电平。当时钟信号处于低电平时，信号线212上的信号处于高电平。由于当施加到栅极的信号处于高电平时信号沿锐化器电路210(例如，n型晶体管)导通，因此当信号线208上的时钟信号转换至低信号电平时n型晶体管导通。另外，当时钟信号转换至低电平时，字线106上的信号转换至低电平。当字线106上的信号转换至低电平时导通n型晶体管，下拉字线106上的信号的下降沿。
在一些实施例中，一个或多个负载电路(由负载电路216表示)可操作地连接到信号线214。负载电路216的一个示例是n型晶体管，诸如NMOS晶体管。负载电路216用于基本上匹配信号线214上的负载与字线106上的负载。当信号线214上的负载基本上匹配于字线106上的负载时，信号沿锐化器电路210的导通和截止更好地匹配于字线106上的信号的下降沿。
图3示出了图2所示的第一示例性存储器阵列的示例性时序图。如将要描述的，信号沿锐化器电路(例如，图2中的210)下拉字线上的信号的下降沿。相对于节点218和220(图2所示)处的字线上的信号描述了信号沿锐化器电路的操作。节点218位于字线的近端，并且节点220位于字线的远端。
在时间t0处，预充电信号开始从高电平向低电平转换指示预充电操作的结束。另外，时钟信号(CLK)和在节点218、220处的字线上的信号开始从低电平转换至高电平。在时间t1处，在节点218、220处的字线上的信号和CLK信号处于高电平，并且预充电信号处于低电平。此时，可以在可操作地连接到字线的存储器单元上执行读取或写入操作。
当字线将被去激活时，CLK信号和字线上的信号(见节点218、220)开始从高电平转换至低电平(时间t2)。因为当CLK信号处于低电平时信号沿锐化器电路被激活，所以节点220处的信号电平被下拉至低电平(见时间t3和区域300)。因此，下降沿的负斜率增加，并且字线上的信号与不具有信号沿锐化器电路情况下的信号相比更快地达到低电平。因为在时间t4处字线上的信号处于低电平，所以可以开始预充电操作。因此，预充电信号在时间t4处开始从低电平向高电平转换。
在所示的实施例中，在不具有信号沿锐化器电路的情况下，节点220处的信号将在时间t5处达到低电平(见虚线302)。时间t4与时间t5之间的时间差表示使字线起作用的时间量的减少和预充电操作之间的时间量的减少。
图4描绘了适用于图2所示实施例的示例性替代延迟电路的示意图。替代延迟电路212能够可编程或可定制延迟。代表性的延迟电路212示出了串联连接的十六个反相器电路400。其他实施例可以包括任意数量的反相器电路400。另外，反相器电路400的组402、404、406、408每个可以包括任意数量的反相器电路400。组402、404、406、408可以具有相同数量的反相器电路400，或者至少一个组402、404、406、408可以包括与另一个组不同数量的反相器电路400。
延迟电路212包括可操作地串联连接的反相器电路400的第一组402、可操作地串联连接的反相器电路400的第二组404、可操作地串联连接的反相器电路400的第三组406和可操作地串联连接的反相器电路400的第四组408。另外，第一组402、第二组404、第三组406和第四组408串联连接。
CLK信号输入到反相器电路400的第一组402。第一组402的输出可操作地连接到选择电路410的第一输入。第二组404的输出可操作地连接到选择电路410的第二输入。第三组406的输出可操作地连接到选择电路410的第三输入。第四组408的输出可操作地连接到选择电路410的第四输入。选择电路410的输出被输入到反相器412。选择电路410的非限制性示例是多路复用器。
信号线414上的选择信号选择输入中的一个作为选择电路410的输出。当选择信号选择第一输入时，通过反相器电路400的第一组402传播CLK信号并且第一组402的输出从选择电路410输出。通过第一组400中的每个反相器电路400来延迟CLK信号。从反相器电路412输出延迟的并且反相的CLK信号。
当选择信号选择第二输入时，通过反相器电路400的第一组402和第二组404传播CLK信号。第二组404的输出从选择电路410输出。因此，通过反相器电路400的第一组402和第二组404中的每个反相器电路400来延迟CLK信号。从反相器电路412输出延迟的并且反相的CLK信号。
当选择信号选择第三输入时，通过反相器电路400的第一组402、第二组404和第三组406传播CLK信号。第三组406的输出从选择电路410输出。通过反相器电路400的第一组400、第二组404和第三组406中的每个反相器电路400来延迟CLK信号。从反相器电路412输出延迟的并且反相的CLK信号。
当选择信号选择第四输入时，通过反相器电路400的第一组402、第二组404、第三组406和第四组408传播CLK信号。第四组408的输出从选择电路410输出。因此，通过反相器电路400的第一组400、第二组404、第三组406和第四组408中的每个反相器电路400来延迟CLK信号。从反相器电路412输出延迟的并且反相的CLK信号。
图5示出了根据一些实施例的具有信号沿锐化器电路的第二示例性存储器阵列的框图。除了信号沿锐化器电路502、延迟电路504和一个或多个负载电路(由负载电路506表示)之外，存储器阵列500类似于图2中所示的存储器阵列200。图5中所示的实施例配置为上拉一个或多个起作用的字线上的信号的上升沿。
在所示的实施例中，信号沿锐化器电路502实施为p型晶体管。p型晶体管的一个示例是PMOS晶体管，尽管实施例不限于这种类型的p型晶体管。每个PMOS晶体管的源极端子可操作地连接到字线以及漏极端子可操作地连接到参考电压(例如，地)。
延迟电路504可操作地连接到每个信号沿锐化器电路502。特别地，延迟电路504的输入可操作地连接到时钟(CLK)信号线208，并且延迟电路504的输出可操作地连接到信号沿锐化器电路502的输入(例如，p型晶体管的栅极)。使用信号线508上的来自延迟电路504的输出来导通和截止信号沿锐化器电路502(例如，p型晶体管)。
在图5所示的实施例中，延迟电路504实施为缓冲器电路，但是其他实施例不限于此配置。因此，由延迟电路504输出的信号是延迟的时钟信号。当时钟信号处于高电平时，信号线508上的信号处于高电平。当时钟信号处于低电平时，信号线508上的信号处于低电平。由于当施加到栅极的信号处于高电平时信号沿锐化器电路502(例如，p型晶体管)导通，因此当信号线208上的时钟信号转换至高信号电平时p型晶体管导通。另外，当时钟信号转换至高电平时，字线106上的信号转换至高电平。当字线106上的信号转换至高电平时导通p型晶体管上拉了字线106上的信号的上升沿。
在一些实施例中，负载电路506可操作地连接到信号线508。负载电路506的一个示例是p型晶体管，例如PMOS晶体管。p型晶体管的栅极可操作地连接到信号线508。负载电路506用于基本上匹配信号线508上的负载与字线106上的负载。当信号线508上的负载基本上匹配于字线106上的负载时，信号沿锐化器电路502更好地匹配于字线106上的信号的上升沿的起点。
图6描绘了图5所示的第二示例性存储器阵列的示例性时序图。如将要描述的，信号沿锐化器电路(例如，图5中的502)上拉字线上的信号的上升沿。相对于节点510和512处的字线上的信号(图5所示)描述了信号沿锐化器电路的操作。节点510位于字线的近端，并且节点512位于字线的远端。
在时间t0处，位线上的预充电信号开始从高电平向低电平转换，表示预充电操作的结束。另外，CLK信号开始向高电平转换，并且节点510、512处的字线上的信号开始从高电平向低电平转换。在时间t1处，CLK信号处于高电平，并且字线上的信号(见节点510、512)处于低电平。此时，可以在可操作地连接至字线的存储器单元上执行读取或写入操作。
当字线将被去激活时，CLK信号开始从高电平向低电平转换，并且字线上的信号(见节点510、512)开始从低电平向高电平(时间t2)转换。因为当CLK信号处于低电平(时间t3)时信号沿锐化器电路被激活，所以节点512处的信号电平在时间t4处被上拉至高电平(见区域600)。因此，，上升沿的正斜率增加，并且字线上的信号与不具有信号沿锐化器电路情况下的信号相比更快地达到高电平。因为在时间t4处字线上的信号处于高电平，所以可以开始预充电操作。因此，预充电信号在时间t4处开始从低电平向高电平转换。
在所示的实施例中，在不具有信号沿锐化器电路的情况下，节点512处的信号将在时间t5处达到高电平(见虚线602)。时间t4与时间t5之间的时间差表示使字线起作用的时间量的减少和预充电操作之间的时间量的减少。
图7示出了适用于图5所示实施例的示例性替代延迟电路的示意图。替代延迟电路212能够可编程或可定制延迟。除了使用缓冲器电路700代替反相器电路之外，替代延迟电路212类似于图4所示的替代延迟电路212。代表性的延迟电路212示出了串联连接的十六个缓冲器电路700。其他实施例可以包括任意数量的缓冲器电路700。另外，缓冲器电路700的组702、704、706、708每个可以包括任意数量的缓冲器电路700。组702、704、706、708可以具有相同数量的缓冲器电路700，或者至少一个组702、704、706、708可以包括与另一个组不同数量的缓冲器电路700。
延迟电路212包括可操作地串联连接的缓冲器电路700的第一组702、可操作地串联连接的缓冲器电路700的第二组704、可操作地串联连接的缓冲器电路700的第三组706和可操作地串联连接的缓冲器电路700的第四组708。另外，第一组702、第二组704、第三组706和第四组708串联连接。
CLK信号输入到缓冲器电路700的第一组702。第一组702的输出可操作地连接到选择电路410的第一输入。缓冲器电路700的第二组704的输出可操作地连接到选择电路410的第二输入。缓冲器电路700的第三组706的输出可操作地连接到选择电路410的第三输入。缓冲器电路700的第四组708的输出可操作地连接到选择电路410的第四输入。选择电路410的输出被输入到缓冲器电路710。
信号线712上的选择信号选择输入中的一个作为选择电路410的输出。当选择信号选择第一输入时，通过缓冲器电路700的第一组702传播CLK信号并且第一组702的输出从选择电路410输出。通过缓冲器电路700的第一组702中的每个缓冲器电路700来延迟CLK信号。从缓冲器电路710输出延迟的CLK信号。
当选择信号选择第二输入时，通过缓冲器电路700的第一组702和第二组704传播CLK信号。第二组704的输出从选择电路410输出。因此，通过第一组702和第二组704中的每个缓冲器电路700来延迟CLK信号。从缓冲器电路710输出延迟的CLK信号。
当选择信号选择第三输入时，通过缓冲器电路700的第一组702、第二组704和第三组706传播CLK信号。第三组706的输出从选择电路410输出。通过缓冲器电路700的第一组702、第二组704和第三组706中的每个缓冲器电路700来延迟CLK信号。从缓冲器电路710输出延迟的CLK信号。
当选择信号选择第四输入时，通过缓冲器电路700的第一组702、第二组704、第三组706和第四组708传播CLK信号。第四组708的输出从选择电路410输出。因此，通过缓冲器电路700的第一组702、第二组704、第三组706和第四组708中的每个缓冲器电路700来延迟CLK信号。从缓冲器电路710输出延迟的CLK信号。
图8描绘了根据一些实施例的具有信号沿锐化器电路的第三示例性存储器阵列的框图。除了信号沿锐化器电路802之外，存储器阵列800类似于图2中所示的存储器阵列200。图8中所示的实施例配置为上拉一个或多个起作用的字线上的信号的上升沿和/或下拉一个或多个起作用的字线上的信号的下降沿。
在所示的实施例中，信号沿锐化器电路802是与第一行驱动器电路114相对应的第二行驱动器电路。字线106的近端可操作地连接到第一行驱动器电路114，并且字线106的远端可操作地连接到第二行驱动器电路804。通过第一和第二行驱动器电路114、802均接收ADDRESS信号和CLK信号。
图9示出了图8所示的第三示例性存储器阵列的示例性时序图。相对于节点804和806(图8所示)处的字线上的信号描述了信号沿锐化器电路802的操作。节点804位于字线的近端，并且节点806位于字线的远端。
在时间t0处，位线上的预充电信号开始从高电平向低电平转换指示预充电操作的结束。另外，在第一行驱动器电路114和信号沿锐化器电路802(未示出)处接收到ADDRESS信号，并且CLK信号开始从低电平向高电平转换。因为ADDRESS和CLK信号都向高电平转换，所以第一行驱动器电路和第二行驱动器电路都使得字线(见节点510、512)上的信号从低电平转换至高电平。第一和第二行驱动器电路从字线的近端和远端将信号施加在字线上。因此，，字线上的信号的上升沿的正斜率增加(见区域900)，并且信号与不具有信号沿锐化器电路(例如，第二行驱动器电路)(见时间t1)情况下的信号相比更快地到达高电平。在所示的实施例中，在不具有信号沿锐化器电路的情况下，节点806处的信号将在时间t2处达到高电平(见虚线902)。
当字线将被去激活时，CLK信号开始从高电平转换至低电平，并且字线(见节点804、806)上的信号开始从高电平转换至低电平(时间t3)。因为由信号沿锐化器电路(例如，第二行驱动器电路802)输出的信号开始转换至低电平，所以节点806处的信号电平被下拉至时间t4和t5(见区域904)之间的低电平。因此，字线上的信号的下降沿的负斜率增加，并且与不具有信号沿锐化器电路的情况相比信号更快地达到低电平。在图9中，在不具有信号沿锐化器电路的情况下，节点806处的信号将在时间t6处达到低电平(见虚线906)。
因为在时间t5处字线上的信号处于低电平，所以可以开始预充电操作。因此，预充电信号在时间t5处开始从低电平转换至高电平。
图10描绘了根据一些实施例的利用信号沿锐化器电路来操作存储器阵列的流程图。最初，预充电操作完成，并且CLK信号和ADDRESS信号被发送到存储器阵列并且由行驱动器电路来接收(方框1000、1002)。然后在框1004处激活字线。
接下来，如框1006所示，将延迟的并且反相的CLK信号(见图2)或延迟的时钟信号(见图5)发送至相应的信号沿锐化器电路，以导通相应的信号沿锐化器电路。如前所述，在图2所示的实施例中，信号沿锐化器电路是n型晶体管，并且延迟的并且反相的CLK信号导通n型晶体管，这继而拉低字线上的信号的下降沿。可替代地，在图5所示的实施例中，信号沿锐化器电路是p型晶体管，并且延迟的CLK信号导通p型晶体管，这继而上拉字线上的信号的上升沿。框1006是可选的，并且不包括在图8所示的实施例中。
然后在框1008处字线上的信号被上拉和/或下拉，以使得信号比不具有信号沿锐化器电路的信号更快地达到相应的信号电平。在框1010处，启动下一个预充电操作。
图11描绘了根据一些实施例的可以包括一个或多个存储器器件的示例性系统。系统1100包括电子器件1102。在基本配置中，电子器件1102可以包括至少一个处理器件1104和系统存储器器件1106。系统存储器器件1106可以包括许多的数据文件和程序模块的可执行指令，诸如与操作系统(OS)1108相关联的可执行指令，适用于解析接收到的输入、确定接收到的输入的主题、确定与该输入相关联的动作等的一个或多个软件程序(APPS)1110，以及用于执行本文公开的一些或全部存储器操作的存储器操作1112。在一个实施例中，存储器器件1130存储图4和图7所示的选择电路的一个或多个选择信号。当由处理器件1104执行可执行指令时，可执行指令可以执行和/或导致被执行包括但不限于本文所述方面的过程。
例如，OS 1108可以适合于控制电子器件1102的操作。此外，可以结合图形库、其他操作系统或任何其他的和不限于任何特定应用或系统的应用程序来实践实施例。
电子器件1102可以具有附加的部件或功能。例如，电子器件1102还可以包括附加的可移动和/或不可移动数据存储器件1114，例如，诸如磁盘、光盘、磁带和/或存储器卡或存储棒。系统存储器器件1106和/或数据存储器件1114可以实施为对信号线进行预充电并选择预充电的信号线的子集以执行操作(例如，存取一个或多个存储器单元)的存储器器件。例如，系统存储器器件1106和/或数据存储器件1114可以是SRAM器件。
电子器件1102还可以具有一个或多个输入设备1116和一个或多个输出设备1118。示例性输入设备1116包括但不限于键盘、触控板、鼠标、笔、声音或语音输入设备和/或触摸、力和/或滑动输入设备。一个或多个输出设备1118可以是一个或多个显示器、一个或多个扬声器、打印机、耳机、触觉或触感反馈设备等。电子器件1102可以包括允许与其他电子器件进行通信的一个或多个通信设备1120。通信设备1120的示例包括但不限于射频(RF)发射机、接收机和/或收发机电路(例如，WiFi)、通用串行总线(USB)、并行和/或串行端口、蜂窝设备、附近现场通信设备和短距离无线设备。
电子器件1102还包括电源1122，电源1122可以实施为诸如AC适配器的外部电源。附加地或替代地，电源1122可以包括一个或多个电池或对电池进行补充或充电的电力对接托架。
系统存储器1106和(一个或多个)存储器件1114可以包括但不限于易失性存储器(例如，随机存取存储器)、非易失性存储器(例如，只读存储器)、闪存或这样存储器的任何组合。例如，系统存储器1106和存储器件1114可以分别是RAM、ROM、电可擦除只读存储器(EEPROM)、闪存或其他存储技术、CD-ROM、数字多功能盘(DVD)或其他光学存储、磁带盒、磁带、磁盘存储或其他磁性存储器器件、或者可用于存储信息并可由电子器件1102存取的任何其他制造产品。在一些情况下，任何此类存储器或存储器件可以是电子器件1102的部分，或者可操作地连接到电子器件1102。
此外，可以在电路中实践实施例，电路包括分立电子元件、包含逻辑门的封装或集成电子芯片、利用微处理器的电路、或包含电子元件或微处理器的单个芯片。例如，可以经由片上系统(SOC)来实践本公开的实施例，其中，图11中示出的每个或许多组件可以集成到单个集成电路上。这样的SOC器件可以包括一个或多个处理器件、图形单元、通信单元、系统虚拟化单元以及各种应用功能，所有这些都集成(或“烧制”)到芯片衬底上作为单个集成电路。
当经由SOC操作时，本文中关于存储器操作所描述的功能可以经由与单个集成电路(芯片)上的电子器件1102的其他组件集成的专用逻辑来操作。还可以使用能够执行逻辑运算(诸如与(AND)、或(OR)和非(NOT))的其他技术来实践本公开的实施例，包括但不限于机械、光学、流体和量子技术。另外，可以在通用计算机或任何其他电路或系统中实践实施例。
在一些实施例中，电子器件1102通过有线和/或无线连接到一个网络或多个网络(由网络1128表示)来可选地存取(由虚线1124表示的可选连接和存取)一个或多个服务器计算设备(由服务器计算设备1126表示)。服务器计算设备1126可以与存储在一个或多个存储器件(由存储器件1130表示)上并由服务器计算设备1126执行的各种程序或服务进行交互。在一个实施例中，存储器件1130存储图4和图7所示的选择电路的一个或多个选择信号。
在一个或多个实施例中，网络1128示出了任何类型的网络，例如内联网和/或分布式计算网络(例如，互联网)。电子器件1102可以是个人或手持计算设备或台式计算设备。例如，电子器件1102可以是智能电话、平板电脑、可穿戴设备、台式计算机、膝上型计算机和/或服务器(单独地或组合)。电子器件的名单仅出于示例性目的，不应认为是限制。可以利用提供一个或多个建模程序或服务和/或与之交互的任何电子器件。
尽管附图描绘了某些组件、值和信号电平，但是其他实施例不限于这些组件、值和信号电平。例如，图2将信号沿锐化器电路描绘为n型晶体管，并且图5将信号沿锐化器电路描绘为p型晶体管。其他实施例可以使用不同类型的组件作为信号沿锐化器电路。
在一个方面，一种存储器器件包括可操作地连接到存储器阵列的行驱动器电路。存储器阵列包括以行和列布置的存储器单元。字线可操作地连接到每个行中的存储器单元。每个字线的近端可操作地连接到行驱动器电路。信号沿锐化器电路可操作地连接到每个字线的远端。
在上述存储器器件中，还包括延迟电路，可操作地连接在时钟信号线和信号沿锐化器电路之间。
在上述存储器器件中，信号沿锐化器电路包括n型晶体管；以及延迟电路包括可操作地连接到每个n型晶体管的栅极的反相器电路。
在上述存储器器件中，还包括一个或多个负载电路，可操作地连接到反相器电路的输出。
在上述存储器器件中，每个负载电路包括n型晶体管，每个n型晶体管的栅极可操作地连接到反相器电路的输出。
在上述存储器器件中，信号沿锐化器电路包括n型晶体管；以及延迟电路包括：选择电路，可操作地连接到每个n型晶体管的栅极；串联连接的第一多个反相器电路，其中，第一多个反相器电路的第一输出可操作地连接到选择电路的第一输入；和串联连接的第二多个反相器电路，其中，第二多个反相器电路的第二输出可操作地连接到选择电路的第二输入，并且第一多个反相器电路的第一输出可操作地连接到第二多个反相器电路的输入，其中，选择电路可操作地接收选择信号并且基于选择信号输出第一输出或者第二输出。
在上述存储器器件中，信号沿锐化器电路包括p型晶体管；以及延迟电路包括可操作地连接到每个n型晶体管的栅极的缓冲器电路。
在上述存储器器件中，还包括一个或多个负载电路，可操作地连接到缓冲器电路的输出。
在上述存储器器件中，每个负载电路包括p型晶体管，每个p型晶体管的栅极可操作地连接到缓冲器电路的输出。
在上述存储器器件中，信号沿锐化器电路包括p型晶体管；以及延迟电路包括：选择电路，可操作地连接到每个n型晶体管的栅极；串联连接的第一多个缓冲器电路，其中，第一多个缓冲器电路的第一输出可操作地连接到选择电路的第一输入；和串联连接的第二多个缓冲器电路，其中，第二多个缓冲器电路的第二输出可操作地连接到选择电路的第二输入，并且第一多个缓冲器电路的第一输出可操作地连接到第二多个缓冲器电路的输入，其中，选择电路可操作地接收选择信号并且基于选择信号输出第一输出或者第二输出。
在上述存储器器件中，行驱动器电路包括第一行驱动器电路；以及信号沿锐化器电路包括第二行驱动器电路。
在另一方面，一种电子器件包括可操作地连接到存储器阵列的行驱动器电路。存储器阵列包括以行和列布置的存储器单元。字线可操作地连接到每个行中的存储器单元。每个字线的近端可操作地连接到行驱动器电路。信号沿锐化器电路可操作地连接到每个字线的远端。延迟电路可操作地连接到信号沿锐化器电路。
在上述电子器件中，信号沿锐化器电路包括n型晶体管，每个n型晶体管的栅极可操作地连接到延迟电路的输出。
在上述电子器件中，电子器件还包括：处理器件；和存储器，可操作地连接到处理器件并且存储一个或多个选择信号；以及延迟电路包括：选择电路，可操作地连接到每个n型晶体管的栅极；串联连接的第一多个反相器电路，其中，第一多个反相器电路的第一输出可操作地连接到选择电路的第一输入；和串联连接的第二多个反相器电路，其中，第二多个反相器电路的第二输出可操作地连接到选择电路的第二输入，并且第一多个反相器电路的第一输出可操作地连接到第二多个反相器电路的的输入，其中，选择电路可操作地从一个或多个选择信号中接收选择信号并且基于选择信号输出第一输出或者第二输出。
在上述电子器件中，还包括一个或多个负载电路，可操作地连接到延迟电路的输出。
在上述电子器件中，信号沿锐化器电路包括p型晶体管，每个p型晶体管的栅极可操作地连接至延迟电路的输出。
在上述电子器件中，还包括一个或多个负载电路，可操作地连接到延迟电路的输出。
在又一方面，一种操作存储器器件的方法包括基于接收的时钟信号和接收的地址信号来激活字线。将延迟的时钟信号发送到第一信号沿锐化器电路，第一信号沿锐化器电路可操作地连接至字线并且响应性地上拉字线上的信号的上升沿，和/或将延迟的并且反相的时钟信号发送到第二信号沿锐化器电路，第二信号沿锐化器电路可操作地连接到字线并且响应性地下拉字线上的信号的下降沿。当上拉或下拉字线上的信号时，在存储器器件中的至少一个位线上启动预充电操作。
在上述方法中，第一信号沿锐化器电路包括p型晶体管。
在上述方法中，第二信号沿锐化器电路包括n型晶体管。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器器件，包括：
行驱动器电路；以及
存储器阵列，可操作地连接到所述行驱动器电路并且包括：
多个存储器单元，行和列布置；
字线，可操作地连接到每个行中的存储器单元，其中，每个字线的近端可操作地连接到所述行驱动器电路；
信号沿锐化器电路，可操作地连接到每个字线的远端；和
延迟电路，可操作地连接在时钟信号线和所述信号沿锐化器电路之间。
2.根据权利要求1所述的存储器器件，其中，所述行驱动器电路包括NAND门。
3.根据权利要求1所述的存储器器件，其中：
所述信号沿锐化器电路包括n型晶体管；以及
所述延迟电路包括可操作地连接到每个n型晶体管的栅极的反相器电路。
4.根据权利要求3所述的存储器器件，还包括一个或多个负载电路，可操作地连接到所述反相器电路的输出。
5.根据权利要求4所述的存储器器件，其中，每个负载电路包括n型晶体管，每个n型晶体管的栅极可操作地连接到所述反相器电路的所述输出。
6.根据权利要求1所述的存储器器件，其中：
所述信号沿锐化器电路包括n型晶体管；以及
所述延迟电路包括：
选择电路，可操作地连接到每个n型晶体管的栅极；
串联连接的第一多个反相器电路，其中，所述第一多个反相器电路的第一输出可操作地连接到所述选择电路的第一输入；和
串联连接的第二多个反相器电路，其中，所述第二多个反相器电路的第二输出可操作地连接到所述选择电路的第二输入，并且所述第一多个反相器电路的所述第一输出可操作地连接到所述第二多个反相器电路的输入，
其中，所述选择电路可操作地接收选择信号并且基于所述选择信号输出所述第一输出或者所述第二输出。
7.根据权利要求1所述的存储器器件，其中：
所述信号沿锐化器电路包括p型晶体管；以及
所述延迟电路包括可操作地连接到每个n型晶体管的栅极的缓冲器电路。
8.根据权利要求7所述的存储器器件，还包括一个或多个负载电路，可操作地连接到所述缓冲器电路的输出。
9.根据权利要求8所述的存储器器件，其中，每个负载电路包括p型晶体管，每个p型晶体管的栅极可操作地连接到所述缓冲器电路的输出。
10.根据权利要求7所述的存储器器件，其中：
所述信号沿锐化器电路包括p型晶体管；以及
所述延迟电路包括：
选择电路，可操作地连接到每个n型晶体管的栅极；
串联连接的第一多个缓冲器电路，其中，所述第一多个缓冲器电路的第一输出可操作地连接到所述选择电路的第一输入；和
串联连接的第二多个缓冲器电路，其中，所述第二多个缓冲器电路的第二输出可操作地连接到所述选择电路的第二输入，并且所述第一多个缓冲器电路的所述第一输出可操作地连接到所述第二多个缓冲器电路的输入，
其中，所述选择电路可操作地接收选择信号并且基于所述选择信号输出所述第一输出或者所述第二输出。
11.根据权利要求1所述的存储器器件，其中：
所述行驱动器电路包括第一行驱动器电路；以及
所述信号沿锐化器电路包括第二行驱动器电路。
12.一种电子器件，包括：
行驱动器电路；以及
存储器阵列，可操作地连接到所述行驱动器电路并且包括：
多个存储器单元，以行和列布置；
字线，可操作地连接到每个行中的存储器单元，其中，每个字线的近端可操作地连接到所述行驱动器电路；
信号沿锐化器电路，可操作地连接到每个字线的远端；和
延迟电路，可操作地连接到所述信号沿锐化器电路。
13.根据权利要求12所述的电子器件，其中，所述信号沿锐化器电路包括n型晶体管，每个n型晶体管的栅极可操作地连接到所述延迟电路的输出。
14.根据权利要求13所述的电子器件，其中：
所述电子器件还包括：
处理器件；和
存储器，可操作地连接到所述处理器件并且存储一个或多个选择信号；以及
所述延迟电路包括：
选择电路，可操作地连接到每个n型晶体管的栅极；
串联连接的第一多个反相器电路，其中，所述第一多个反相器电路的第一输出可操作地连接到所述选择电路的第一输入；和
串联连接的第二多个反相器电路，其中，所述第二多个反相器电路的第二输出可操作地连接到所述选择电路的第二输入，并且所述第一多个反相器电路的所述第一输出可操作地连接到所述第二多个反相器电路的的输入，
其中，所述选择电路可操作地从一个或多个选择信号中接收选择信号并且基于所述选择信号输出所述第一输出或者所述第二输出。
15.根据权利要求12所述的电子器件，还包括一个或多个负载电路，可操作地连接到所述延迟电路的输出。
16.根据权利要求12所述的电子器件，其中，所述信号沿锐化器电路包括p型晶体管，每个p型晶体管的栅极可操作地连接至所述延迟电路的输出。
17.根据权利要求16所述的电子器件，还包括一个或多个负载电路，可操作地连接到所述延迟电路的输出。
18.一种操作存储器器件的方法，包括：
基于接收的时钟信号和接收的地址信号来激活字线；
执行以下至少一项：
将延迟的时钟信号发送到第一信号沿锐化器电路，所述第一信号沿锐化器电路可操作地连接至字线并且响应性地上拉所述字线上的信号的上升沿；或者
将延迟的并且反相的时钟信号发送到第二信号沿锐化器电路，所述第二信号沿锐化器电路可操作地连接到所述字线并且响应性地下拉所述字线上的所述信号的下降沿；以及
当上拉或下拉所述字线上的所述信号时，在存储器器件中的至少一个位线上启动预充电操作。
19.根据权利要求18所述的方法，其中，所述第一信号沿锐化器电路包括p型晶体管。
20.根据权利要求18所述的方法，其中，所述第二信号沿锐化器电路包括n型晶体管。
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