TWI762325B

TWI762325B - 記憶體裝置及其操作方法

Info

Publication number: TWI762325B
Application number: TW110118325A
Authority: TW
Inventors: 林永豐; 羅思覺; 葉騰豪; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-05-20
Filing date: 2021-05-20
Publication date: 2022-04-21
Also published as: TW202247162A

Abstract

提供記憶體裝置與其操作方法。記憶體裝置包括：一記憶體陣列；一解碼電路，耦接至該記憶體陣列，該解碼電路包括複數個第一電晶體、複數個第二電晶體，與複數個反相器，該些第一電晶體與該些第二電晶體係成對；以及一控制器，耦接至該解碼電路，其中，成對的該些第一電晶體與該些第二電晶體係個別耦接至該些反相器之一，以及個別耦接至複數條區域位元線之一或複數條區域源極線之一；該些第一電晶體係耦接至一整體位元線；以及該些第二電晶體係耦接至一整體源極線。

Description

記憶體裝置及其操作方法

本發明是有關於一種記憶體裝置及其操作方法。

以人們現代生活而言，電子產品是無所不在。在電子產品中，記憶體亦是重要元件。以近日而言，高儲存密度記憶體的需求愈來愈大。為提高儲存密度，三維架構記憶體已漸成為記憶體製造廠商的重點。

然而，為符合未來的系統需求，改善記憶體性能是至關重要(imperative)。

根據本案之一實例，提出一種記憶體裝置，包括：一記憶體陣列；一解碼電路，耦接至該記憶體陣列，該解碼電路包括複數個第一電晶體、複數個第二電晶體，與複數個反相器，該些第一電晶體與該些第二電晶體係成對；以及一控制器，耦接至該解碼電路，其中，成對的該些第一電晶體與該些第二電晶體係個別耦接至該些反相器之一，以及個別耦接至複數條區域位元線之一或複數條區域源極線之一；該些第一電晶體係耦接至一整體位元線；以及該些第二電晶體係耦接至一整體源極線。

根據本案之另一實例，提出一種記憶體裝置的操作方法，包括：由成對的複數個第一電晶體與複數個第二電晶體控制複數條區域源極線與複數條區域位元線，其中，該些第一電晶體與該些第二電晶體是三井電晶體；該些第一電晶體係耦接至一整體位元線；以及該些第二電晶體係耦接至一整體源極線。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100:記憶體裝置

110:記憶體陣列

120:解碼電路

130:控制器

210:解碼單元

230:反相器單元

210A:區域源極線解碼器

210B:區域位元線解碼器

BLT0_N~BLT3_N與BLT0_P~BLT3_P，SLT0_N~SLT3_N、SLT0_P~SLT3_P、MNS0[0]~MNS0[3]與MPS0[0]~MPS0[3]、MNS1[0]~MNS1[3]與MPS1[0]~MPS1[3]:電晶體

IN_B0~IN_B3與IN_S0~IN_S3:反相器

LBL0~LBL3:區域位元線

LSL0~LSL3:區域源極線

GSL、GSLN:整體源極線

GBL、GBLN:整體位元線

WL0_0、WL0_1、WL1_0、WL1_1:字元線

MC:記憶體單元

SMC:目標記憶體單元

第1圖顯示根據本案一實施例的記憶體裝置的功能方塊圖。

第2圖顯示根據本案一實施例的記憶體裝置的電路架構圖。

第3圖顯示根據本案一實施例的記憶體裝置的讀取操作示意圖。

第4圖顯示根據本案一實施例的記憶體裝置的第一程式化操作示意圖。

第5A圖與第5B圖分別顯示受選層與未選層的5種單元的示意圖。

第6圖顯示根據本案一實施例的記憶體裝置的第二程式化操作示意圖。

第7圖顯示根據本案一實施例的記憶體裝置的位元組抹除操作示意圖。

第8圖顯示根據本案一實施例的記憶體裝置的區塊抹除操作示意圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

第1圖顯示根據本案一實施例的記憶體裝置的功能方塊圖。本案一實施例的記憶體裝置100包括：記憶體陣列110、解碼電路120與控制器130。解碼電路120耦接至記憶體陣列110與控制器130。控制器130控制記憶體陣列110與解碼電路120以進行讀取操作、程式化操作、位元組抹除(byte erase)操作與區塊抹除(sector erase)操作等。其細節將於底下說明。

第2圖顯示根據本案一實施例的記憶體裝置的電路架構圖。解碼電路120包括：解碼單元210與反相器單元230。

解碼單元210包括複數個位元線電晶體與複數個源極線電晶體。解碼單元210包括區域源極線解碼器210A與區域位元線解碼器210B。在第2圖中，以解碼單元210包括8個位元線電晶體BLT0_N~BLT3_N與BLT0_P~BLT3_P，以及8個源極線電晶體SLT0_N~SLT3_N、SLT0_P~SLT3_P為例做說明，但當知本案並不受限於此。區域源極線解碼器210A包括源極線電晶體SLT0_N~SLT3_N、SLT0_P~SLT3_P。區域位元線解碼器210B包括位元線電晶體BLT0_N~BLT3_N與BLT0_P~BLT3_P。

在本案一實施例中，該些位元線電晶體BLT0_N~BLT3_N與BLT0_P~BLT3_P，以及該些源極線電晶體SLT0_N~SLT3_N、SLT0_P~SLT3_P乃是以三井(triple well)技術製造而成。

反相器單元230包括複數個反相器。在第2圖中，以反相器單元230包括8個反相器IN_B0~IN_B3與IN_S0~IN_S3為例做說明，但當知本案並不受限於此。該些反相器IN_B0~IN_B3與IN_S0~IN_S3包括電晶體MNS0[0]~MNS0[3]與MPS0[0]~MPS0[3]、MNS1[0]~MNS1[3]與MPS1[0]~MPS1[3]。

在第2圖中，該些位元線電晶體BLT0_N~BLT3_N與BLT0_P~BLT3_P分別透過區域位元線LBL0~LBL3而耦接至記憶體陣列110。

在第2圖中，該些源極線電晶體SLT0_N~SLT3_N與SLT0_P~SLT3_P分別透過區域源極線LSL0~LSL3而耦接至記憶體陣列110。

也就是說，在本案實施例中，各區域源極線 LSL0~LSL3與各區域位元線LBL0~LBL3被一對MOS電晶體(位元線電晶體BLT0_N~BLT3_N與BLT0_P~BLT3_P，以及源極線電晶體SLT0_N~SLT3_N、SLT0_P~SLT3_P)所控制。

位元線電晶體BLT0_N具有一端耦接至整體源極線GSL、另一端耦接至區域位元線LBL0，以及控制端耦接至反相器IN_B0的輸出。位元線電晶體BLT1_N~BLT3_N的耦接關係類似，在此不重述。

位元線電晶體BLT0_P具有一端耦接至整體位元線GBL、另一端耦接至區域位元線LBL0，以及控制端耦接至反相器IN_B0的輸出。位元線電晶體BLT1_P~BLT3_P的耦接關係類似，在此不重述。

相似地，源極線電晶體SLT0_N具有一端耦接至整體源極線GSL、另一端耦接至區域源極線LSL0，以及控制端耦接至反相器IN_S0的輸出。源極線電晶體SLT1_N~SLT3_N的耦接關係類似，在此不重述。

源極線電晶體SLT0_P具有一端耦接至整體位元線GBL、另一端耦接至區域源極線LSL0，以及控制端耦接至反相器IN_S0的輸出。源極線電晶體SLT1_P~SLT3_P的耦接關係類似，在此不重述。

在反相器單元230中，電晶體MNS0[0]~MNS0[3]的閘極分別接收控制信號ZS0~ZS3。電晶體MNS0[0]~MNS0[3]的源極則耦接至偏壓Vns。電晶體MNS0[0]~MNS0[3] 的汲極則耦接至輸出端SPN0~SPN3。

相似地，在反相器單元230中，電晶體MPS0[0]~MPS0[3]的閘極分別接收控制信號ZS0~ZS3。電晶體MPS0[0]~MNP0[3]的源極則耦接至偏壓Vps。電晶體MPS0[0]~MPS0[3]的汲極則耦接至輸出端SPN0~SPN3。

在反相器單元230中，電晶體MNS1[0]~MNS1[3]的閘極分別接收控制信號ZB0~ZB3。電晶體MNS1[0]~MNS1[3]的源極則耦接至偏壓Vnb。電晶體MNS1[0]~MNS1[3]的汲極則耦接至輸出端BPN0~BPN3。

相似地，在反相器單元230中，電晶體MPS1[0]~MPS1[3]的閘極分別接收控制信號ZB0~ZB3。電晶體MPS1[0]~MNP1[3]的源極則耦接至偏壓Vpb。電晶體MPS1[0]~MPS1[3]的汲極則耦接至輸出端BPN0~BPN3。

控制信號ZB0~ZB3是解碼資訊。在受選層(tier)中，BPN0~BPN3控制電晶體BLT0_N~BLT3_N的閘極電壓與控制電晶體BLT0_P~BLT3_P的閘極電壓。

相似地，控制信號ZS0~ZS3是解碼資訊。在受選層中，SPN0~SPN3控制電晶體SLT0_N~SLT3_N的閘極電壓與控制電晶體SLT0_P~SLT3_P的閘極電壓。

電晶體MNS0[0]~MNS0[3]的基極則耦接至井電壓Vpwell_s。電晶體MNS1[0]~MNS1[3]的基極則耦接至井電壓Vpwell_b。

電晶體MPS0[0]~MPS0[3]的基極則耦接至井電壓Vnwell_s。電晶體MPS1[0]~MPS1[3]的基極則耦接至井電壓Vnwell_b。

在本案一實施例中，該些電晶體MNS0[0]~MNS0[3]共享P井PW_SLT；該些電晶體MPS0[0]~MPS0[3]共享N井NW_SLT；該些電晶體MNS1[0]~MNS1[3]共享P井PW_BLT；以及，該些電晶體MPS1[0]~MPS1[3]共享N井NW_BLT。

在本案一實施例中，整體源極線GSL可選擇性耦接至井電壓Vpwell_b。或者是，在本案一實施例中，整體源極線GSL可選擇性耦接至井電壓Vpwell_s。

在本案一實施例中，整體位元線GBL可選擇性耦接至井電壓Vnwell_b。或者是，在本案一實施例中，整體位元線GBL可選擇性耦接至井電壓Vnwell_s。

整體位元線GBL耦接至該些PMOS電晶體SLT0_P~SLT3_P與BLT0_P~BLT3_P。整體源極線GSL耦接至該些NMOS電晶體SLT0_N~SLT3_N與BLT0_N~BLT3_N。

在本案一實施例中，為避免順向二極體(forward diode)，電壓設定條件可如下表1所示：

在表1的「S/B common」，S代表源極(source)，B代表本體(body)，「S/B common」代表源極與本體耦接，源極與本體具有相同電壓(Vsb=0V)，以避免本體效應。由表1可知，在本案實施例中，該些節點電壓原則上都要低於N井電壓Vnwell_b與Vnwell_s，以及，該些節點電壓原則上都要高於P井電壓Vpwell_b與Vnwell_s。或者說，在本案實施例中，P井電壓Vpwell_b與Vnwell_s要設定為是這些電壓中最低者，而N井電壓Vnwell_b與Vnwell_s要設定為是這些電壓中最高者。

第3圖顯示根據本案一實施例的記憶體裝置的讀取操作示意圖。於進行讀取時，各電壓設定條件如下表2。

在第3圖中，以字元線WL0_0為受選字元線而其他字元線(如WL0_1、WL1_0、WL1_1)則為未選字元線為例做說明。

至於位元線電晶體BLT0_N~BLT3_N與BLT0_P~BLT3_P，以及源極線電晶體SLT0_N~SLT3_N、SLT0_P~SLT3_P的電壓設定則是如後所述。

當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為高電位(如1.8V)，則NMOS源極線電晶體SLT0_N~SLT3_N為導通；反之，當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為低電位(如0V)，則NMOS源極線電晶體SLT0_N~SLT3_N為關閉。

當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為高電位(如1.8V)，則PMOS源極線電晶體SLT0_P~SLT3_P為關閉；反之，當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為低電位(如0V)，則PMOS源極線電晶體SLT0_P~SLT3_P為導通。

當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為高電位(如1.8V)，則NMOS位元線電晶體BLT0_N~BLT3_N為導通；反之，當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為低電位(如0V)，則NMOS位元線電晶體BLT0_N~BLT3_N為關閉。

當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為高電位(如1.8V)，則PMOS位元線電晶體BLT0_P~BLT3_P為關閉；反之，當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為低電位(如0V)，則PMOS位元線電晶體BLT0_P~BLT3_P為導通。

透過上式電壓控制，可以讀取目標記憶體單元SMC。詳言之，於進行讀取時，位元線電晶體BLT0_N~BLT2_N為導通而位元線電晶體BLT3_N為關閉；位元線電晶體BLT0_P~BLT2_P為關閉，而位元線電晶體BLT3_P為導通。藉此可以透過導通的位元線電晶體BLT3_P將整體位元線GBLN(=1V)的電壓傳送至目標記憶體單元SMC。

相似地，於進行讀取時，源極線電晶體SLT0_N~SLT3_N為導通；源極線電晶體SLT0_P~SLT3_P為關閉。藉此可以透過導通的源極線電晶體SLT3_N將整體源極線 GSLN(=0V)的電壓傳送至目標記憶體單元SMC。

於進行讀取時，耦接至未選記憶體單元的區域位元線(如LBL0~LBL2)與區域源極線LSL(如LSL0~LSL2)例如但不受限於為0V；以及，耦接至被選記憶體單元的區域位元線(如LBL3)例如但不受限於為1V，而耦接至被選記憶體單元的區域源極線LSL(如LSL3)例如但不受限於為0V。

由於目標記憶體單元SMC的閘極電壓為5V~7V，而其源極電壓則為1V(LBL3的電壓)，VGS=5V~7V，所以，目標記憶體單元SMC可導通而被讀取。另外，由於全部區域源極線LSL0~LSL3被整體源極線GSL強迫至0V。所以，只有耦接至受選區域位元線LBL3與受選字元線(WL0_0)的目標記憶體單元SMC可被存取，至於其他記憶體單元MC則無法導通。

當電流流通目標記憶體單元SMC時，電流將流向感應放大器，且被轉換成電壓信號，該電壓信號與一參考電壓進行比較。如果該電壓信號高於該參考電壓，則該目標記憶體單元SMC被判斷為低臨界狀態。相反地，如果該電壓信號低於該參考電壓，則該目標記憶體單元SMC被判斷為高臨界狀態。

也就是說，在本案一實施例中，於進行讀取時，區域源極線解碼器210A將整體源極線電壓傳導至該些記憶體單元之一第一目標記憶體晶胞；以及該區域位元線解碼器210B將一整體位元線電壓傳導至該第一目標記憶體晶胞。

第4圖顯示根據本案一實施例的記憶體裝置的第一程式化操作示意圖。於進行第一程式化時，各電壓設定條件如下表3。

在第4圖中，以字元線WL0_0為受選字元線而其他字元線(如WL0_1、WL1_0、WL1_1)則為未選字元線為例做說明。

當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為高電位(如4V)，則NMOS源極線電晶體SLT0_N~SLT3_N為導通；反之，當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為低電位(如-10V)，則NMOS源極線電晶體SLT0_N~SLT3_N為關閉。

當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為高電位(如4V)，則PMOS源極線電晶體SLT0_P~SLT3_P為關閉；反之，當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為低電位(如-10V)，則PMOS源極線電晶體SLT0_P~SLT3_P為導通。

當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為高電位(如4V)，則NMOS位元線電晶體BLT0_N~BLT3_N為導通；反之，當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為低電位(如-10V)，則NMOS位元線電晶體BLT0_N~BLT3_N為關閉。

當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為高電位(如4V)，則PMOS位元線電晶體BLT0_P~BLT3_P為關閉；反之，當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為低電位(如-10V)，則PMOS位元線電晶體BLT0_P~BLT3_P為導通。

透過上式電壓控制，可以對目標記憶體單元SMC進行第一程式化操作。詳言之，於進行第一程式化操作時，位元線電晶體BLT0_N~BLT2_N為關閉而位元線電晶體BLT3_N為導通；位元線電晶體BLT0_P~BLT2_P為導通，而位元線電晶體BLT3_P為關閉。藉此，導通的位元線電晶體BLT3_N將整體源極線GSLN(=-10V)的電壓透過區域位元線LBL3而傳送至目標記憶體單元SMC。

相似地，於進行第一程式化時，源極線電晶體SLT0_N~SLT2_N為關閉；源極線電晶體SLT3_N為導通；源極線電晶體SLT0_P~SLT2_P為導通而源極線電晶體SLT3_P為關閉。藉此，導通的源極線電晶體SLT3_N將整體源極線GSLN(=-10V)的電壓透過區域源極線LSL3而傳送至目標記憶體單元SMC。

於進行第一程式化時，耦接至未選記憶體單元的區域位元線(如LBL0~LBL2)與區域源極線LSL(如LSL0~LSL2)例如但不受限於為4V；以及，耦接至被選記憶體單元的區域位元線(如LBL3)例如但不受限於為-10V，而耦接至被選記憶體單元的區域源極線LSL(如LSL3)例如但不受限於為-10V。

在底下，為方便解說，將記憶體單元分類為5種：T單元、A單元、B單元、C單元與D單元。T單元代表耦接至受選字元線與受選區域位元線/區域源極線的記憶體單元。A單元代表耦接至未選字元線與受選區域位元線/區域源極線的記憶體單元(跟T單元位於同一層)。B單元代表耦接至受選字元線與未選區域位元線/區域源極線的記憶體單元。C單元代表耦接至未選字元線與受選區域位元線/區域源極線的記憶體單元(跟T單元位於不同層)。D單元代表耦接至未選字元線與未選區域位元線/區域源極線的記憶體單元。亦即，T單元為受選單元，而A單元、B單元、C單元與D單元則為未選單元。

為方便了解，請參照第5A圖與第5B圖。第5A圖與第5B圖分別顯示受選層與未選層的該些5種單元的示意圖。

以上述定義來看，在本案實施例中，於進行第一程式化操作時，受選T單元的VGS跨壓為23V(13V-(-10V))；未選A單元的VGS跨壓為9V(-1V-(-10V))；未選B單元的VGS跨壓為9V(13V-(4V))；未選C單元的VGS跨壓為9V(-1V-(-10V))；以及，未選D單元的VGS跨壓為-5V(-1V-(4V))。

也就是說，在本案一實施例中，進行第一程式化時，區域源極線解碼器210A將整體源極線電壓傳導至該些記憶體單元之一第二目標記憶體晶胞；以及區域位元線解碼器210B將該整體源極線電壓傳導至該第二目標記憶體晶胞。

在本案實施例中，由於各區域位元線與各區域源極線係耦接至成對PMOS與NMOS電晶體(BLT0_N~BLT3_N與BLT0_P~BLT3_P、SLT0_N~SLT3_N、SLT0_P~SLT3_P)，整體源極線可將很低的電壓(如-10V)送至受選區域位元線與受選區域源極線，而未選區域位元線與未選區域源極線的電壓則可較高(如4V，只要未高於CMOS崩潰電壓(14V)即可)。故而，在本案實施例中，可利用PMOS電晶體來傳送高電壓(且不具本體效應)。相較之下，於習知技術中，由於是利用具有本體效應的NMOS電晶體來傳送高電壓，故而，習知技術的本體效應較為嚴重。

另外，在本案實施例中，於進行第一程式化操作時，由於各區域位元線與各區域源極線係耦接至成對PMOS與NMOS電晶體(BLT0_N~BLT3_N與BLT0_P~BLT3_P、SLT0_N~SLT3_N、SLT0_P~SLT3_P)，受選區域位元線與受選區域源極線的電壓可同時透過電晶體而傳送。所以，在本案一實施例中，程式化操作的速度可加快，且在程式化脈衝起始時，不會出現短時間的暫態壓力問題(short-time transient stress issue)。

第6圖顯示根據本案一實施例的記憶體裝置的第二程式化操作示意圖。於進行第二程式化時，各電壓設定條件如下表4。

在第6圖中，以字元線WL0_0為受選字元線而其他字元線(如WL0_1、WL1_0、WL1_1)則為未選字元線為例做說明。

當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為高電位(如6V)，則NMOS源極線電晶體SLT0_N~SLT3_N為導通；反之，當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為低電位(如-8V)，則NMOS源極線電晶體SLT0_N~SLT3_N為關閉。

當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為高電位(如6V)，則PMOS源極線電晶體SLT0_P~SLT3_P為關閉；反之，當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為低電位(如 -8V)，則PMOS源極線電晶體SLT0_P~SLT3_P為導通。

當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為高電位(如6V)，則NMOS位元線電晶體BLT0_N~BLT3_N為導通；反之，當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為低電位(如-8V)，則NMOS位元線電晶體BLT0_N~BLT3_N為關閉。

當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為高電位(如6V)，則PMOS位元線電晶體BLT0_P~BLT3_P為關閉；反之，當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為低電位(如-8V)，則PMOS位元線電晶體BLT0_P~BLT3_P為導通。

透過上式電壓控制，可以對目標記憶體單元SMC進行第二程式化操作。詳言之，於進行第二程式化操作時，位元線電晶體BLT0_N~BLT2_N為關閉而位元線電晶體BLT3_N為導通；位元線電晶體BLT0_P~BLT2_P為導通，而位元線電晶體BLT3_P為關閉。藉此，導通的位元線電晶體BLT3_N將整體源極線GSLN(=-8V)的電壓透過區域位元線LBL3而傳送至目標記憶體單元SMC。

相似地，於進行第二程式化時，源極線電晶體SLT0_N~SLT2_N為關閉；源極線電晶體SLT3_N為導通；源極線電晶體SLT0_P~SLT2_P為導通而源極線電晶體SLT3_P為關閉。藉此，導通的源極線電晶體SLT3_N將整體源極線 GSLN(=-8V)的電壓透過區域源極線LSL3而傳送至目標記憶體單元SMC。

於進行第二程式化時，耦接至未選記憶體單元的區域位元線(如LBL0~LBL2)與區域源極線LSL(如LSL0~LSL2)例如但不受限於為6V；以及，耦接至被選記憶體單元的區域位元線(如LBL3)例如但不受限於為-8V，而耦接至被選記憶體單元的區域源極線LSL(如LSL3)例如但不受限於為-8V。

以上述定義來看，在本案實施例中，於進行第二程式化操作時，受選T單元的VGS跨壓為21V(13V-(-8V))；未選A單元的VGS跨壓為7V(-1V-(-8V))；未選B單元的VGS跨壓為7V(13V-(6V))；未選C單元的VGS跨壓為7V(-1V-(-8V))；以及，未選D單元的VGS跨壓為-7V(-1V-(6V))。

也就是說，在本案一實施例中，進行第二程式化時，區域源極線解碼器210A將整體源極線電壓傳導至該些記憶體單元之一第三目標記憶體晶胞；以及區域位元線解碼器210B將該整體源極線電壓傳導至該第三目標記憶體晶胞。

在本案實施例中，由於各區域位元線與各區域源極線係耦接至成對PMOS與NMOS電晶體(BLT0_N~BLT3_N與BLT0_P~BLT3_P、SLT0_N~SLT3_N、SLT0_P~SLT3_P)，整體源極線可將很低的電壓(如-8V)送至受選區域位元線與受選區域源極線，而未選區域位元線與未選區域源極線的電壓則可較高(如6V，只要未高於CMOS崩潰電壓(14V)即可)。故而，在本案實施例中，可利用PMOS電晶體來傳送高電壓(且不具本體效應)。相較之下，於習知技術中，由於是利用具有本體效應的NMOS電晶體來傳送高電壓，故而，習知技術的本體效應較為嚴重。

另外，在本案實施例中，於進行第二程式化操作時，由於各區域位元線與各區域源極線係耦接至成對PMOS與NMOS電晶體(BLT0_N~BLT3_N與BLT0_P~BLT3_P、SLT0_N~SLT3_N、SLT0_P~SLT3_P)，受選區域位元線與受選區域源極線的電壓可同時透過電晶體而傳送。所以，在本案一實施例中，程式化操作的速度可加快，且在程式化脈衝起始時，不會出現短時間的暫態壓力問題。

第7圖顯示根據本案一實施例的記憶體裝置的位元組抹除操作示意圖。於進行位元組抹除時，各電壓設定條件如下表5。

在第7圖中，以字元線WL0_0為受選字元線而其他字元線(如WL0_1、WL1_0、WL1_1)則為未選字元線為例做說明。

當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為高電位(如10V)，則NMOS源極線電晶體SLT0_N~SLT3_N為導通；反之，當NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為低電位(如-4V)，則NMOS源極線電晶體SLT0_N~SLT3_N為關閉。

當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為高電位(如10V)，則PMOS源極線電晶體SLT0_P~SLT3_P為關閉；反之，當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為低電位(如-4V)，則PMOS源極線電晶體SLT0_P~SLT3_P為導通。

當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為高電位(如10V)，則NMOS位元線電晶體BLT0_N~BLT3_N為導通；反之，當NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為低電位(如-4V)，則NMOS位元線電晶體BLT0_N~BLT3_N為關閉。

當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為高電位(如10V)，則PMOS位元線電晶體BLT0_P~BLT3_P為關閉；反之，當PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為低電位(如-4V)，則PMOS位元線電晶體BLT0_P~BLT3_P為導通。

透過上式電壓控制，可以對目標記憶體單元SMC進行位元組抹除操作。詳言之，於進行位元組抹除操作時，位元線電晶體BLT0_N~BLT2_N為導通而位元線電晶體BLT3_N為關閉；位元線電晶體BLT0_P~BLT2_P為關閉，而位元線電晶體BLT3_P為導通。藉此，導通的位元線電晶體BLT3_P將整體位元線GBLN(=10V)的電壓透過區域位元線LBL3而傳送至目標記憶體單元SMC。

相似地，於進行位元組抹除時，源極線電晶體SLT0_N~SLT2_N為導通；源極線電晶體SLT3_N為關閉；源極線電晶體SLT0_P~SLT2_P為關閉而源極線電晶體SLT3_P為導通。藉此，導通的源極線電晶體SLT3_P將整體位元線GBLN(=10V)的電壓透過區域源極線LSL3而傳送至目標記憶體單元SMC。

於進行位元組抹除時，耦接至未選記憶體單元的區域位元線(如LBL0~LBL2)與區域源極線LSL(如LSL0~LSL2)例如但不受限於為-4V；以及，耦接至被選記憶體單元的區域位元線(如LBL3)例如但不受限於為10V，而耦接至被選記憶體單元的區域源極線LSL(如LSL3)例如但不受限於為10V。

以上述定義來看，在本案實施例中，於進行位元組抹除操作時，受選T單元的VGS跨壓為-20V(-10V-(10V))；未選A單元的VGS跨壓為-6V(4V-(10V))；未選B單元的VGS跨壓為-6V(-10V-(-4V))；未選C單元的VGS跨壓為-6V(4V-(10V))；以及，未選D單元的VGS跨壓為8V(4V-(-4V))。

也就是說，在本案一實施例中，進行位元組抹除操作時，區域源極線解碼器210A將整體位元線電壓傳導至該些記憶體單元之一第四目標記憶體晶胞；以及區域位元線解碼器210B將該整體位元線電壓傳導至該第四目標記憶體晶胞。

在本案實施例中，由於各區域位元線與各區域源極線係耦接至成對PMOS與NMOS電晶體(BLT0_N~BLT3_N與BLT0_P~BLT3_P、SLT0_N~SLT3_N、SLT0_P~SLT3_P)，整體源極線可將很低的電壓(如-4V)送至受選區域位元線與受選區域源極線，而未選區域位元線與未選區域源極線的電壓則可較高(如10V，只要未高於CMOS崩潰電壓(14V)即可)。故而，在本案實施例中，可利用PMOS電晶體來傳送高電壓(且不具本體效應)。相較之下，於習知技術中，由於是利用具有本體效應的NMOS電晶體來傳送高電壓，故而，習知技術的本體效應較為嚴重。

另外，在本案實施例中，於進行位元組抹除操作時，由於各區域位元線與各區域源極線係耦接至成對PMOS與NMOS電晶體(BLT0_N~BLT3_N與BLT0_P~BLT3_P、SLT0_N~SLT3_N、SLT0_P~SLT3_P)，受選區域位元線與受選區域源極線的電壓可同時透過電晶體而傳送。所以，在本案一實施例中，抹除操作的速度可加快，且在抹除脈衝起始時，不會出現短時間的暫態壓力問題。

第8圖顯示根據本案一實施例的記憶體裝置的區塊抹除操作示意圖。於進行位元組抹除時，各電壓設定條件如下表6。

在第8圖中，以字元線WL0_0與WL0_1為受選字元線而其他字元線(如WL1_0、WL1_1)則為未選字元線為例做說明。

於進行區塊抹除，將NMOS源極線電晶體SLT0_N~SLT3_N的閘極電壓例如但不受限於，設定為高電位(如-4V)以關閉NMOS源極線電晶體SLT0_N~SLT3_N；將當PMOS源極線電晶體SLT0_P~SLT3_P的閘極電壓例如但不受限於，設定為低電位(如-4V)以導通PMOS源極線電晶體SLT0_P~SLT3_P；將NMOS位元線電晶體BLT0_N~BLT3_N的閘極電壓例如但不受限於，設定為高電位(如-4V)以關閉NMOS位元線電晶體BLT0_N~BLT3_N；以及，將PMOS位元線電晶體BLT0_P~BLT3_P的閘極電壓例如但不受限於，設定為低電位(如-4V)以導通PMOS位元線電晶體BLT0_P~BLT3_P。

透過上式電壓控制，可以對目標記憶體單元SMC進行區塊抹除操作。詳言之，於進行區塊抹除操作時，位元線電晶體BLT0_N~BLT3_N為關閉；位元線電晶體BLT0_P~BLT3_P為導通。藉此，導通的位元線電晶體BLT0_P~BLT3_P將整體位元線GBLN(=10V)的電壓透過區域位元線LBL1~LBL3而傳送至該些目標記憶體單元SMC。

相似地，於進行區塊抹除時，源極線電晶體SLT0_N~SLT3_N為關閉；源極線電晶體SLT0_P~SLT3_P為導通。藉此，導通的源極線電晶體SLT0_P~SLT3_P將整體位元線GBLN(=10V)的電壓透過區域源極線LSL1~LSL3而傳送至該些目標記憶體單元SMC。

於進行區塊抹除時，耦接至被選記憶體單元的區域位元線(如LBL1~LBL3)例如但不受限於為10V，而耦接至被選記憶體單元的區域源極線LSL(如LSL1~LSL3)例如但不受限於為10V。

以上述定義來看，在本案實施例中，於進行區塊抹除操作時，受選T單元的VGS跨壓為-20V(-10V-(10V))；未選A單元的VGS跨壓為-6V(4V-(10V))；未選B單元的VGS跨壓為-20V(-10V-(10V))；未選C單元的VGS跨壓為-20V(-10V-(10V))；以及，未選D單元的VGS跨壓為-6V(4V-(10V))。

也就是說，在本案一實施例中，進行區塊抹除操作時，區域源極線解碼器210A將整體位元線電壓傳導至該些記憶體單元之一至少一個第五目標記憶體晶胞；以及區域位元線解碼器210B將該整體位元線電壓傳導至該至少一個第五目標記憶體晶胞。

下表7顯示本案一實施例中，於各種操作下，該5種單元的VGS跨壓。

從上表7可看出，在本案實施例中，於第一程式化操作中，受選T單元的VGS跨壓可被加大(相較於習知技術)，故而，本案實施例可加速程式化操作。

此外，於第二程式化操作中，可減少B單元的最大應力干擾(maximum stress disturbance)。

至於位元組抹除操作，B單元的應力可被減緩，從-8V減緩至-6V，而且不會受到本體效應的問題。

故而，在本案實施例中，相較於習知技術，程式化操作與抹除操作可改善3維AND記憶體陣列的寫入/抹除速度。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。