JPH0582760A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0582760A JPH0582760A JP3270068A JP27006891A JPH0582760A JP H0582760 A JPH0582760 A JP H0582760A JP 3270068 A JP3270068 A JP 3270068A JP 27006891 A JP27006891 A JP 27006891A JP H0582760 A JPH0582760 A JP H0582760A
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【目的】 読出し電圧を低電圧化しても、メモリトラン
ジスタの消去特性のバラツキを抑えることなく正常動作
できる半導体記憶装置を得る。 【構成】 読出し時の選択状態にあるワード線に一定電
圧を与える定電圧電源回路を電源回路内に設ける。
ジスタの消去特性のバラツキを抑えることなく正常動作
できる半導体記憶装置を得る。 【構成】 読出し時の選択状態にあるワード線に一定電
圧を与える定電圧電源回路を電源回路内に設ける。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を有し、電気的に書込み及び消去可能な半導体記憶装置
に関し、特に、読出し電圧の低電圧化に際しても、安定
した読出動作を行うことができる半導体記憶装置に関す
るものである。
を有し、電気的に書込み及び消去可能な半導体記憶装置
に関し、特に、読出し電圧の低電圧化に際しても、安定
した読出動作を行うことができる半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】電気的に書換え可能な半導体記憶装置の
一つとしてフラッシュＥＥＰＲＯＭ（フラッシュメモ
リ）がある。この記憶装置は一括消去型（全ビット同時
消去型）であり、バイト単位での書換えはできないが、
一つのメモリトランジスタで１つのメモリセルを構成で
きるため、安価な半導体不揮発性メモリとなり得るもの
である。また、このフラッシュＥＥＰＲＯＭはブロック
単位での消去が可能であるため、磁気ディスクに置換わ
るメモリとして大いに注目されている。
一つとしてフラッシュＥＥＰＲＯＭ（フラッシュメモ
リ）がある。この記憶装置は一括消去型（全ビット同時
消去型）であり、バイト単位での書換えはできないが、
一つのメモリトランジスタで１つのメモリセルを構成で
きるため、安価な半導体不揮発性メモリとなり得るもの
である。また、このフラッシュＥＥＰＲＯＭはブロック
単位での消去が可能であるため、磁気ディスクに置換わ
るメモリとして大いに注目されている。
【０００３】図４は従来のフラッシュＥＥＰＲＯＭにお
けるメモリトランジスタの断層構造を示す図であり、図
において、１はＰ型基板、２，はＮ+ 拡散層からなるド
レイン、３はＮ+ 拡散層からなるソース、４はコントロ
ールゲート、５はフローティングゲート、ＶD ，ＶS ，
ＶG はドレイン２、ソース３、コントロールゲート４に
加える電圧、ＩD はドレイン２に流れる電流である。こ
こで、上記ドレイン２及びソース３はマトリクス内では
それぞれビット線，ソース線と接続され、上記コントロ
ールゲート４はマトリクス内ではワード線と接続されて
いる。また、上記フローティングゲート５は書込みによ
り電子を捕獲し、電源をＯＦＦしても電子を保持し、消
去時に電子を放出する。また、フローティングゲート５
と基板１間にはトンネル酸化膜と呼ばれる絶縁膜が形成
され、通常１００オングストローム程度の膜厚を有して
いる。そして、このトンネル酸化膜はトンネル現象によ
ってフローティングゲート５内の電子をソース３に放出
する。また、コントロールゲート４とフローティングゲ
ート５間にも絶縁膜が形成され、これは通常２００オン
グストローム以上の膜圧を有している。
けるメモリトランジスタの断層構造を示す図であり、図
において、１はＰ型基板、２，はＮ+ 拡散層からなるド
レイン、３はＮ+ 拡散層からなるソース、４はコントロ
ールゲート、５はフローティングゲート、ＶD ，ＶS ，
ＶG はドレイン２、ソース３、コントロールゲート４に
加える電圧、ＩD はドレイン２に流れる電流である。こ
こで、上記ドレイン２及びソース３はマトリクス内では
それぞれビット線，ソース線と接続され、上記コントロ
ールゲート４はマトリクス内ではワード線と接続されて
いる。また、上記フローティングゲート５は書込みによ
り電子を捕獲し、電源をＯＦＦしても電子を保持し、消
去時に電子を放出する。また、フローティングゲート５
と基板１間にはトンネル酸化膜と呼ばれる絶縁膜が形成
され、通常１００オングストローム程度の膜厚を有して
いる。そして、このトンネル酸化膜はトンネル現象によ
ってフローティングゲート５内の電子をソース３に放出
する。また、コントロールゲート４とフローティングゲ
ート５間にも絶縁膜が形成され、これは通常２００オン
グストローム以上の膜圧を有している。
【０００４】図５は、上記メモリトランジスタのＩD −
ＶG 特性を示す図であり、図において、ＶTHE は消去状
態のメモリのしきい値を示し、ＶTHP は書き込み後のメ
モリのしきい値を示している。メモリを書込む場合、ド
レイン２、コントロールゲート４に正の高電圧を加え、
ソース３を接地電位にする。この時、ドレイン２とソー
ス３間にはチャネルが形成されて電流が流れ、ドレイン
２の空乏層内でホットエレクトロンが発生する。このホ
ットエレクトロンは、コントロールゲート４に加えた正
の電圧で発生する電界によってフローティングゲート５
に引っぱられて捕獲される。そして、フローティングゲ
ート５内にホットエレクトロンが注入されると、図に示
すように書込み後のメモリのしきい値ＶTHP は高い方に
シフトする。また、メモリを消去する場合は、コントロ
ールゲート４を接地電位に、ドレイン２をフローティン
グ状態或いは接地電位にし、ソース３に正の高電圧を加
えることによりフローティングゲート５に捕獲されてい
た電子がトンネル現象によってソース３に放出される。
そして、消去後のメモリのしきい値ＶTHE は図に示すよ
うに元の状態にもどる。この時、マトリクスの内のソー
ス線が全て電気的に接続されていれば、全メモリセルの
ソース３に同時に正の高電圧が加わるため、一括消去さ
れることになる。
ＶG 特性を示す図であり、図において、ＶTHE は消去状
態のメモリのしきい値を示し、ＶTHP は書き込み後のメ
モリのしきい値を示している。メモリを書込む場合、ド
レイン２、コントロールゲート４に正の高電圧を加え、
ソース３を接地電位にする。この時、ドレイン２とソー
ス３間にはチャネルが形成されて電流が流れ、ドレイン
２の空乏層内でホットエレクトロンが発生する。このホ
ットエレクトロンは、コントロールゲート４に加えた正
の電圧で発生する電界によってフローティングゲート５
に引っぱられて捕獲される。そして、フローティングゲ
ート５内にホットエレクトロンが注入されると、図に示
すように書込み後のメモリのしきい値ＶTHP は高い方に
シフトする。また、メモリを消去する場合は、コントロ
ールゲート４を接地電位に、ドレイン２をフローティン
グ状態或いは接地電位にし、ソース３に正の高電圧を加
えることによりフローティングゲート５に捕獲されてい
た電子がトンネル現象によってソース３に放出される。
そして、消去後のメモリのしきい値ＶTHE は図に示すよ
うに元の状態にもどる。この時、マトリクスの内のソー
ス線が全て電気的に接続されていれば、全メモリセルの
ソース３に同時に正の高電圧が加わるため、一括消去さ
れることになる。
【０００５】一方、図６は、上記メモリトランジスタを
備えた従来の半導体記憶装置の回路構成を示す図であ
り、図において、複数のメモリトランジスタがマトリク
ス状に配置されてメモリセルアレイを形成しており、メ
モリトランジスタのドレインは各列毎にビット線ＢＬｊ
（ｊ＝０〜ｎ）に接続され、コントロールゲートは各行
毎にワード線ＷＬｉ（ｉ＝０〜ｍ）に接続され、ソース
は共通のソース線Ｓに接続されている。また、各ワード
線には、入力されたアドレス信号をワード線に伝えるＸ
デコーダＸＤｉ（ｉ＝０〜ｍ）が接続され、該Ｘデコー
ダＸＤｉ（ｉ＝０〜ｍ）内のＰ，Ｎチャンネルトランジ
スタで構成された出力回路５０が電源回路２０に接続さ
れている。この電源回路２０は、読出し用外部電源ＶCC
（通常５Ｖ）と書込み／消去用外部高圧電源ＶPP（通常
１２Ｖ）と読出し用外部電源ＶCCと書込み／消去用外部
高圧電源ＶPPとの間に配設されたＮチャンネルトランジ
スタＴ10，Ｔ11と、読出信号が入力さる入力端子１０と
からなり、この入力端子１０はＮチャンネルトランジス
タＴ10のゲートと、インバータ３０を介してＮチャンネ
ルトランジスタＴ11のゲートにそれぞれ接続されてい
る。そして、この入力端子への読出信号が「Ｌ」の時Ｎ
チャンネルトランジスタＴ10，Ｔ11はそれぞれＯＮ，Ｏ
ＦＦとなって電源回路２０から書込み／消去用外部高圧
電源ＶPPによるＶPP電圧を出力し、また、読出し信号が
「Ｈ」の時はＴ10，Ｔ11はそれぞれＯＦＦ，ＯＮとなっ
て電源回路２０からは読出し用外部電源ＶCCによるＶCC
電圧を出力し、これらの電圧がアドレス信号によって選
択されたワード線ＷＬｉの電圧となる。従って、読出し
時は選択されたメモリトランジスタのコントロールゲー
ト電圧はＶCC電圧になる。そして、通常製品の読出し電
圧ＶCCに対する規格は５Ｖ±１０％が一般的であるた
め、４．５Ｖ≦ＶCC≦５．５Ｖの範囲でメモリは書込ま
れた状態及び消去された状態にしておく必要があり、図
５におけるＶTHP 及びＶTHE に対応させた場合、ＶTHP
＞５．５Ｖ，ＶTHE＜４．５Ｖの関係を満足することが
必要である。しかしながら、製品としてはマージンを持
って安定に動作させるために５Ｖ±２０％以上にしてお
くのが一般的で、この点を鑑みるとＶTHP ＞６Ｖ，Ｖ
THE ＜４Ｖの関係を満足することが必要である。また、
ＶTHE は０V ＜ＶTHE ＜４Ｖの関係をも満足することが
必要であり、これは、各メモリトランジスタのドレイン
がビット線に接続されているため、消去後のメモリのＶ
THE を負にすると、非選択状態、つまりワード線が接地
レベルでもメモリがＯＮ状態になるため、選択されたメ
モリの読出しを妨げ、所謂、過消去状態になってしまう
からである。尚、この回路では上記ソース線Ｓは読出し
時は接地レベルとなっている。
備えた従来の半導体記憶装置の回路構成を示す図であ
り、図において、複数のメモリトランジスタがマトリク
ス状に配置されてメモリセルアレイを形成しており、メ
モリトランジスタのドレインは各列毎にビット線ＢＬｊ
（ｊ＝０〜ｎ）に接続され、コントロールゲートは各行
毎にワード線ＷＬｉ（ｉ＝０〜ｍ）に接続され、ソース
は共通のソース線Ｓに接続されている。また、各ワード
線には、入力されたアドレス信号をワード線に伝えるＸ
デコーダＸＤｉ（ｉ＝０〜ｍ）が接続され、該Ｘデコー
ダＸＤｉ（ｉ＝０〜ｍ）内のＰ，Ｎチャンネルトランジ
スタで構成された出力回路５０が電源回路２０に接続さ
れている。この電源回路２０は、読出し用外部電源ＶCC
（通常５Ｖ）と書込み／消去用外部高圧電源ＶPP（通常
１２Ｖ）と読出し用外部電源ＶCCと書込み／消去用外部
高圧電源ＶPPとの間に配設されたＮチャンネルトランジ
スタＴ10，Ｔ11と、読出信号が入力さる入力端子１０と
からなり、この入力端子１０はＮチャンネルトランジス
タＴ10のゲートと、インバータ３０を介してＮチャンネ
ルトランジスタＴ11のゲートにそれぞれ接続されてい
る。そして、この入力端子への読出信号が「Ｌ」の時Ｎ
チャンネルトランジスタＴ10，Ｔ11はそれぞれＯＮ，Ｏ
ＦＦとなって電源回路２０から書込み／消去用外部高圧
電源ＶPPによるＶPP電圧を出力し、また、読出し信号が
「Ｈ」の時はＴ10，Ｔ11はそれぞれＯＦＦ，ＯＮとなっ
て電源回路２０からは読出し用外部電源ＶCCによるＶCC
電圧を出力し、これらの電圧がアドレス信号によって選
択されたワード線ＷＬｉの電圧となる。従って、読出し
時は選択されたメモリトランジスタのコントロールゲー
ト電圧はＶCC電圧になる。そして、通常製品の読出し電
圧ＶCCに対する規格は５Ｖ±１０％が一般的であるた
め、４．５Ｖ≦ＶCC≦５．５Ｖの範囲でメモリは書込ま
れた状態及び消去された状態にしておく必要があり、図
５におけるＶTHP 及びＶTHE に対応させた場合、ＶTHP
＞５．５Ｖ，ＶTHE＜４．５Ｖの関係を満足することが
必要である。しかしながら、製品としてはマージンを持
って安定に動作させるために５Ｖ±２０％以上にしてお
くのが一般的で、この点を鑑みるとＶTHP ＞６Ｖ，Ｖ
THE ＜４Ｖの関係を満足することが必要である。また、
ＶTHE は０V ＜ＶTHE ＜４Ｖの関係をも満足することが
必要であり、これは、各メモリトランジスタのドレイン
がビット線に接続されているため、消去後のメモリのＶ
THE を負にすると、非選択状態、つまりワード線が接地
レベルでもメモリがＯＮ状態になるため、選択されたメ
モリの読出しを妨げ、所謂、過消去状態になってしまう
からである。尚、この回路では上記ソース線Ｓは読出し
時は接地レベルとなっている。
【０００６】ところで、フラシュＥＥＰＲＯＭは一括消
去であるため、全ビットを同時に電気的に消去する構成
になっている。即ち、１Ｍビットのメモリ容量を持った
製品であれば、約１００万個のメモリを同時に消去する
わけである。しかしながら、実際には、メモリセルを構
成するメモリトランジスタはエレクトロンの注入速度や
トランジスタサイズ等のトランジスタ特性が微妙に異な
るため、約１００万個のメモリセルには、消去が速いも
のがあれば、消去が遅いものもあって、消去特性が個々
のトランジスタで微妙に異なり、上記のメモリトランジ
スタのしきい値の関係からＶTHE 分布が０〜４Ｖ以内で
あれば、全ビットが良好に消去できることになる。
去であるため、全ビットを同時に電気的に消去する構成
になっている。即ち、１Ｍビットのメモリ容量を持った
製品であれば、約１００万個のメモリを同時に消去する
わけである。しかしながら、実際には、メモリセルを構
成するメモリトランジスタはエレクトロンの注入速度や
トランジスタサイズ等のトランジスタ特性が微妙に異な
るため、約１００万個のメモリセルには、消去が速いも
のがあれば、消去が遅いものもあって、消去特性が個々
のトランジスタで微妙に異なり、上記のメモリトランジ
スタのしきい値の関係からＶTHE 分布が０〜４Ｖ以内で
あれば、全ビットが良好に消去できることになる。
【０００７】図７は、メモリトランジスタのしきい値電
圧ＶTHの分布状態を示す図であり、図において、領域Ａ
は書込み領域領域、領域Ｂは製品の規格領域、領域Ｃは
消去領域、領域Ｄは過消去領域であり、例えば、各メモ
リトランジスタのしきい値電圧ＶTHが図７(a) に示す分
布状態の装置では、過消去されずに装置が正常に動作す
る。
圧ＶTHの分布状態を示す図であり、図において、領域Ａ
は書込み領域領域、領域Ｂは製品の規格領域、領域Ｃは
消去領域、領域Ｄは過消去領域であり、例えば、各メモ
リトランジスタのしきい値電圧ＶTHが図７(a) に示す分
布状態の装置では、過消去されずに装置が正常に動作す
る。
【０００８】
【発明が解決しようとする課題】近年、読出し電圧ＶCC
の低電圧化が求められ、将来的に電池駆動できるように
５Ｖより小さい読出し電圧、例えば、３Ｖ程度の読出し
電圧で動作ができる記憶装置の要求が強くなってきてい
る。しかしながら、従来の記憶装置では、メモリトラン
ジスタの消去状態のしきい値電圧ＶTHE の上限を下げる
必要があり、読出し電圧ＶCCに対する規格を３Ｖ±１０
％、ＶTHE ，ＶTHP に対しては３Ｖ±２０％とした場
合、メモリトランジスタのしきい値電圧ＶTHの分布状態
は図７(b) のようになり、図からわかるように、消去状
態のしきい値電圧ＶTHE は０＜ＶTHE ＜２．４Ｖを満足
しなければならず、従来と同様の製造条件にて得られる
メモリセルアレイでは、一部のメモリトランジスタの消
去時のしきい値電圧ＶTHE が負の値を示すようになり、
過消去状態になって正常動作が行えなくなる場合があ
る。また、正常動作させるためには、メモリトランジズ
タのＶTHのバラツキを従来に比べて抑える必要があり、
このためには製造時の製造条件により厳しい制約が加わ
ることになり、歩留りが低下するという問題点があっ
た。
の低電圧化が求められ、将来的に電池駆動できるように
５Ｖより小さい読出し電圧、例えば、３Ｖ程度の読出し
電圧で動作ができる記憶装置の要求が強くなってきてい
る。しかしながら、従来の記憶装置では、メモリトラン
ジスタの消去状態のしきい値電圧ＶTHE の上限を下げる
必要があり、読出し電圧ＶCCに対する規格を３Ｖ±１０
％、ＶTHE ，ＶTHP に対しては３Ｖ±２０％とした場
合、メモリトランジスタのしきい値電圧ＶTHの分布状態
は図７(b) のようになり、図からわかるように、消去状
態のしきい値電圧ＶTHE は０＜ＶTHE ＜２．４Ｖを満足
しなければならず、従来と同様の製造条件にて得られる
メモリセルアレイでは、一部のメモリトランジスタの消
去時のしきい値電圧ＶTHE が負の値を示すようになり、
過消去状態になって正常動作が行えなくなる場合があ
る。また、正常動作させるためには、メモリトランジズ
タのＶTHのバラツキを従来に比べて抑える必要があり、
このためには製造時の製造条件により厳しい制約が加わ
ることになり、歩留りが低下するという問題点があっ
た。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、従来と同様の製造条件にて製造
されたメモリトランジスタ（メモリセルアレイ）を使用
でき、読出し電源電圧を低下させても正常動作すること
ができる半導体記憶装置を得ることを目的とする。
ためになされたもので、従来と同様の製造条件にて製造
されたメモリトランジスタ（メモリセルアレイ）を使用
でき、読出し電源電圧を低下させても正常動作すること
ができる半導体記憶装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、読出し時、選択状態にあるワード線に一定
電圧を与える定電圧電源回路を設けたものである。
記憶装置は、読出し時、選択状態にあるワード線に一定
電圧を与える定電圧電源回路を設けたものである。
【００１１】
【作用】この発明においては、読出時、選択状態にある
ワード線に一定電圧を与える定電圧電源回路を設けたた
め、読出用外部電源が低電圧化されても、ワード線の電
圧レベルは定電圧電源回路の出力電圧になるため、メモ
リトランジスタの消去状態のしきい値電圧を極端に下げ
る必要がなくなり、メモリトランジスタの消去特性のバ
ラツキに対する許容幅を広げることができる。
ワード線に一定電圧を与える定電圧電源回路を設けたた
め、読出用外部電源が低電圧化されても、ワード線の電
圧レベルは定電圧電源回路の出力電圧になるため、メモ
リトランジスタの消去状態のしきい値電圧を極端に下げ
る必要がなくなり、メモリトランジスタの消去特性のバ
ラツキに対する許容幅を広げることができる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による半導体記憶装
置の回路構成を示す図であり、図において、図６と同一
符号は同一或いは相当する部分を示し、この記憶装置
は、図６で示した従来の記憶装置のＮチャンネルトラン
ジスタＴ11と読出し用外部電源ＶCCとの間に定電圧電源
回路４０が設けられている。
する。図１は、この発明の一実施例による半導体記憶装
置の回路構成を示す図であり、図において、図６と同一
符号は同一或いは相当する部分を示し、この記憶装置
は、図６で示した従来の記憶装置のＮチャンネルトラン
ジスタＴ11と読出し用外部電源ＶCCとの間に定電圧電源
回路４０が設けられている。
【００１３】図２は、上記定電圧電源回路４０の回路構
成を示す図であり、図において、インバータＩ1 ，
Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ5 により構成されたリング発振器
はブースト用コンデンサＣ1 を介してダイオード接続さ
れたＮチャンネルトランジスタＴ2 に接続され、ブース
ト用コンデンサＣ1 とダイオード接続されたＮチャンネ
ルトランジスタＴ2 とのノードＮ1 に読出し用外部電源
ＶCCが接続されている。また、Ｎチャンネルトランジス
タＴ2 はノードＮ2 を介してダイオード接続されたＮチ
ャンネルトランジスタＴ3 ，Ｔ4 ，Ｔ5 ，Ｔ6 ，Ｔ7 か
らなる電圧クランプに接続され、また、図１で示したＮ
チャンンネルトランジスタＴ11とノードＮ2 の間には、
一端が接地されたコンデンサＣ2 が配設され、ノードＮ
2 の電圧を安定化している。
成を示す図であり、図において、インバータＩ1 ，
Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ5 により構成されたリング発振器
はブースト用コンデンサＣ1 を介してダイオード接続さ
れたＮチャンネルトランジスタＴ2 に接続され、ブース
ト用コンデンサＣ1 とダイオード接続されたＮチャンネ
ルトランジスタＴ2 とのノードＮ1 に読出し用外部電源
ＶCCが接続されている。また、Ｎチャンネルトランジス
タＴ2 はノードＮ2 を介してダイオード接続されたＮチ
ャンネルトランジスタＴ3 ，Ｔ4 ，Ｔ5 ，Ｔ6 ，Ｔ7 か
らなる電圧クランプに接続され、また、図１で示したＮ
チャンンネルトランジスタＴ11とノードＮ2 の間には、
一端が接地されたコンデンサＣ2 が配設され、ノードＮ
2 の電圧を安定化している。
【００１４】次に、動作について説明する。上記Ｎチャ
ンネルトランジスタＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 ，Ｔ5 ，Ｔ
6 ，Ｔ7 のしきい値電圧ＶTHを１Ｖとすると、ノードＮ
1 はインバータＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ5 により構
成されたリング発振器，コンデンサＣ1 及びＮチャンネ
ルトランジスタトランジスタＴ1 によって、ＶCC−ＶTH
間及び２ＶCC−ＶTH間で振動する。そして、Ｎチャンネ
ルトランジスタＴ2 によってノードＮ1 の高電圧はノー
ドＮ2 に供給され、ノードＮ2 が５Ｖにクランプされ、
このノードＮ2 の５ＶはコンデンサＣ2 により安定化さ
れて図１で示したＮチャンネルトランジスタＴ11に向け
て出力される。その結果、この定電圧電源回路４０を備
えた電源回路２０から、アドレス信号によって選択され
たワード線に向けて電源電圧が出力される。
ンネルトランジスタＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 ，Ｔ5 ，Ｔ
6 ，Ｔ7 のしきい値電圧ＶTHを１Ｖとすると、ノードＮ
1 はインバータＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ5 により構
成されたリング発振器，コンデンサＣ1 及びＮチャンネ
ルトランジスタトランジスタＴ1 によって、ＶCC−ＶTH
間及び２ＶCC−ＶTH間で振動する。そして、Ｎチャンネ
ルトランジスタＴ2 によってノードＮ1 の高電圧はノー
ドＮ2 に供給され、ノードＮ2 が５Ｖにクランプされ、
このノードＮ2 の５ＶはコンデンサＣ2 により安定化さ
れて図１で示したＮチャンネルトランジスタＴ11に向け
て出力される。その結果、この定電圧電源回路４０を備
えた電源回路２０から、アドレス信号によって選択され
たワード線に向けて電源電圧が出力される。
【００１５】このような本実施例の半導体記憶装置で
は、図２で示す定電圧電源回路４０がＮチャンネルトラ
ンジスタＴ11と読出し用外部電源ＶCCとの間に設けら
れ、読み出し用外部電源ＶCCの出力電圧がこの定電圧電
源回路４０を介してワード線に与えられるので、例え
ば、定電圧電源回路４０の出力を５Ｖに設定すると、読
出し用外部電源ＶCCの出力電圧が５Ｖの時は従来と同様
に選択されたワード線ＷＬｉの出力レベルは５Ｖになる
が、読出し用外部電源ＶCCが３Ｖの時も選択されたワー
ド線ＷＬｉの出力レベルが５Ｖになるため、メモリトラ
ンジスタのしきい値電圧ＶTHの分布は、図７(a) にに近
い状態になり、過消去されることなく正常動作を行うこ
とができる。また、実際は読出し電圧が定電圧であるた
めに図中の領域Ｂは５Ｖのみで、領域Ｃが更に広がり、
消去状態のしきい値電圧ＶTHE の分布のバラツキが更に
広くても不良動作することが少なくなり、個々のメモリ
トランジスタの消去特性に対するバラツキの許容範囲が
広がって、製造時の歩留が向上する。
は、図２で示す定電圧電源回路４０がＮチャンネルトラ
ンジスタＴ11と読出し用外部電源ＶCCとの間に設けら
れ、読み出し用外部電源ＶCCの出力電圧がこの定電圧電
源回路４０を介してワード線に与えられるので、例え
ば、定電圧電源回路４０の出力を５Ｖに設定すると、読
出し用外部電源ＶCCの出力電圧が５Ｖの時は従来と同様
に選択されたワード線ＷＬｉの出力レベルは５Ｖになる
が、読出し用外部電源ＶCCが３Ｖの時も選択されたワー
ド線ＷＬｉの出力レベルが５Ｖになるため、メモリトラ
ンジスタのしきい値電圧ＶTHの分布は、図７(a) にに近
い状態になり、過消去されることなく正常動作を行うこ
とができる。また、実際は読出し電圧が定電圧であるた
めに図中の領域Ｂは５Ｖのみで、領域Ｃが更に広がり、
消去状態のしきい値電圧ＶTHE の分布のバラツキが更に
広くても不良動作することが少なくなり、個々のメモリ
トランジスタの消去特性に対するバラツキの許容範囲が
広がって、製造時の歩留が向上する。
【００１６】図３は、この発明の第２の実施例による半
導体記憶装置における定電圧電源回路の回路構成を示す
図であり、本実施例では、電圧クランプがＮチャンネル
トランジスタＴ3 ，Ｔ4 ，Ｔ5 ，Ｔ6 ，Ｔ7 ，Ｔ8 の６
段のトランジスタで構成されている。
導体記憶装置における定電圧電源回路の回路構成を示す
図であり、本実施例では、電圧クランプがＮチャンネル
トランジスタＴ3 ，Ｔ4 ，Ｔ5 ，Ｔ6 ，Ｔ7 ，Ｔ8 の６
段のトランジスタで構成されている。
【００１７】このような本実施例の半導体記憶装置で
は、ＮチャンネルトランジスタＴ3 ，Ｔ4 ，Ｔ5 ，
Ｔ6 ，Ｔ7 ，Ｔ8 の６段のトランジスタで構成された定
電圧電源回路の出力が６Ｖになるため、メモリトランジ
スタのしきい値電圧の分布が図７(c) に示すようになり
（ここで、製品規格は６Ｖ±１０％、ＶTHP ，ＶTHE に
対しては６Ｖ±２０％とする。）、領域Ｂは６Ｖのみの
ため、領域Ｃが図７(a) に比べて更に広がり、個々のメ
モリトランジスタの消去特性のバラツキに対する許容範
囲が一層拡がって、製造時の歩留りが一層向上する。
は、ＮチャンネルトランジスタＴ3 ，Ｔ4 ，Ｔ5 ，
Ｔ6 ，Ｔ7 ，Ｔ8 の６段のトランジスタで構成された定
電圧電源回路の出力が６Ｖになるため、メモリトランジ
スタのしきい値電圧の分布が図７(c) に示すようになり
（ここで、製品規格は６Ｖ±１０％、ＶTHP ，ＶTHE に
対しては６Ｖ±２０％とする。）、領域Ｂは６Ｖのみの
ため、領域Ｃが図７(a) に比べて更に広がり、個々のメ
モリトランジスタの消去特性のバラツキに対する許容範
囲が一層拡がって、製造時の歩留りが一層向上する。
【００１８】
【発明の効果】以上のように、この発明の半導体記憶装
置によれば、読出し時、選択状態にあるワード線に一定
電圧を与える定電圧電源回路を設けたので、読出し外部
電圧が低電圧化されても、メモリトランジスタが過消去
されず、正常動作させることができ、また、各メモリト
ランジスタの消去特性の均一化のレベルを従来と同様に
できるため、製造時の歩留りを従来と同様のレベルに維
持できる効果がある。
置によれば、読出し時、選択状態にあるワード線に一定
電圧を与える定電圧電源回路を設けたので、読出し外部
電圧が低電圧化されても、メモリトランジスタが過消去
されず、正常動作させることができ、また、各メモリト
ランジスタの消去特性の均一化のレベルを従来と同様に
できるため、製造時の歩留りを従来と同様のレベルに維
持できる効果がある。
【００１９】更に、この発明の半導体記憶装置によれ
ば、定電圧電源回路の出力電圧を読出し外部電圧以上に
すると、従来に比べてメモリトランジスタの消去特性の
バラツキが大きくても、メモリトランジスタが過消去さ
れることが少なくなり、メモリトランジスタの消去特性
を高いレベルで均一化する必要がなく、製造時の歩留り
を向上できる効果がある。
ば、定電圧電源回路の出力電圧を読出し外部電圧以上に
すると、従来に比べてメモリトランジスタの消去特性の
バラツキが大きくても、メモリトランジスタが過消去さ
れることが少なくなり、メモリトランジスタの消去特性
を高いレベルで均一化する必要がなく、製造時の歩留り
を向上できる効果がある。
【図１】本発明の一実施例による半導体記憶装置の回路
構成を示す図。
構成を示す図。
【図２】本発明の一実施例による半導体記憶装置の定電
圧電源回路の回路構成を示す図。
圧電源回路の回路構成を示す図。
【図３】本発明の他の実施例による半導体記憶装置の定
電圧電源回路の回路構成を示す図。
電圧電源回路の回路構成を示す図。
【図４】半導体記憶装置におけるメモリトランジスタの
断面図。
断面図。
【図５】半導体記憶装置におけるメモリトランジスタの
電流−電圧特性を示す図。
電流−電圧特性を示す図。
【図６】従来の半導体記憶装置の定電圧電源回路の回路
構成を示す図。
構成を示す図。
【図７】半導体記憶装置におけるメモリトランジスタの
外部電源電圧に対するしきい値電圧ＶTHの分布状態を示
す図。
外部電源電圧に対するしきい値電圧ＶTHの分布状態を示
す図。
１０ 読出し信号 ２０ 電源回路 ３０ インバータ ４０ 定電圧電源回路 ５０ Ｘデーコーダの出力回路 １ 基板 ２ ドレイン ３ ソース ４ コントロールゲート ５ フローティングゲート
Claims (2)
- 【請求項１】 フローティングゲートとコントロールゲ
ートを有し、電気的に書き込み，消去が可能なメモリト
ランジスタをメモリセルとして複数行、複数列にマトリ
クス状に配置した複数のメモリセルアレイと、 上記メモリトランジスタの各列毎のトランジスタのドレ
インを接続して配設された複数のビット線と、 上記メモリトランシスタの各行毎のトランジスタのコン
トロールゲートを接続して配設された複数のワード線
と、 アドレス信号が上記複数のワード線に伝わるよう各ワー
ド線毎に設けられた複数のＸデコーダと、 読出用外部電源，書き込み／消去用外部電源及び読出し
信号が入力される入力端子を有し、該入力端子への入力
信号によって上記読出用外部電源，上記書き込み／消去
用外部電源の何れか一方の出力を上記ワード線に伝える
よう上記Ｘデコーダの出力回路に接続して設けられた電
源回路とを備えた半導体記憶装置において、 読出時、選択状態にあるワード線に一定電圧を与える定
電圧電源回路を上記電源回路内に設けたことを特徴とし
た半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記定電圧電源回路の出力を上記読出し用外部電源の電
圧より大きくしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270068A JP2918723B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270068A JP2918723B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582760A true JPH0582760A (ja) | 1993-04-02 |
| JP2918723B2 JP2918723B2 (ja) | 1999-07-12 |
Family
ID=17481078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270068A Expired - Lifetime JP2918723B2 (ja) | 1991-09-19 | 1991-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918723B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160016857A (ko) | 2013-06-03 | 2016-02-15 | 덴카 주식회사 | 수지 함침 질화 붕소 소결체 및 그 용도 |
| WO2018181606A1 (ja) | 2017-03-29 | 2018-10-04 | デンカ株式会社 | 伝熱部材及びこれを含む放熱構造体 |
| JPWO2022071247A1 (ja) * | 2020-09-29 | 2022-04-07 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55178897U (ja) * | 1979-06-05 | 1980-12-22 | ||
| JPH01307097A (ja) * | 1988-06-02 | 1989-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
-
1991
- 1991-09-19 JP JP3270068A patent/JP2918723B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55178897U (ja) * | 1979-06-05 | 1980-12-22 | ||
| JPH01307097A (ja) * | 1988-06-02 | 1989-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20160016857A (ko) | 2013-06-03 | 2016-02-15 | 덴카 주식회사 | 수지 함침 질화 붕소 소결체 및 그 용도 |
| US10087112B2 (en) | 2013-06-03 | 2018-10-02 | Denka Company Limited | Resin-impregnated boron nitride sintered body and use for same |
| US10377676B2 (en) | 2013-06-03 | 2019-08-13 | Denka Company Limited | Resin-impregnated boron nitride sintered body and use for same |
| WO2018181606A1 (ja) | 2017-03-29 | 2018-10-04 | デンカ株式会社 | 伝熱部材及びこれを含む放熱構造体 |
| KR20190132395A (ko) | 2017-03-29 | 2019-11-27 | 덴카 주식회사 | 전열 부재 및 이것을 포함하는 방열 구조체 |
| US11034623B2 (en) | 2017-03-29 | 2021-06-15 | Denka Company Limited | Thermal conductive member and heat dissipation structure including the same |
| JPWO2022071247A1 (ja) * | 2020-09-29 | 2022-04-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2918723B2 (ja) | 1999-07-12 |
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