JP3258945B2 - 不揮発性半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するもので、特に書き換え可能回数が増加
可能であるとともに、保持時間が長くなってもセル電流
の低下が少ない不揮発性半導体メモリ装置に関する。

【０００２】

【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。図３に、同公報（ＷＯ９２／１８９８
０）に記載されているスプリットゲート型メモリセル１
０１の断面構造を示す。

【０００４】Ｐ型単結晶シリコン基板１０２上にＮ型の
ソースＳおよびドレインＤが形成されている。ソースＳ
とドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁
膜１０３を介して浮遊ゲートＦＧが形成されている。浮
遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲー
トＣＧが形成されている。制御ゲートＣＧの一部は、第
１の絶縁膜１０３を介してチャネルＣＨ上に配置され、
選択ゲート１０５を構成している。第２の絶縁膜１０４
に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータ
の記憶を行う。

【０００５】

【発明が解決しようとする課題】ところで、浮遊ゲート
ＦＧに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第２の絶縁膜１
０４の劣化が生じ、浮遊ゲートＦＧから電子が抜けにく
くなるとともに、一旦抜けた電子が第２の絶縁膜１０４
にトラップされてから再び浮遊ゲートＦＧに戻るように
なり、浮遊ゲートＦＧの電位が低下して、浮遊ゲートＦ
Ｇ下にチャネルが形成されずらくなることが原因と思わ
れる。

【０００６】又、記憶されたデータの保持期間にも限度
があり、ある期間を過ぎるとデータが変化してしまい信
頼性が失われる欠点がある。これは、消去状態にあるＦ
Ｇに電子がリークして入り込み結果的に電子の注入状態
に変化してしまうためである。

【０００７】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、複数のメモリセル中の
特定のメモリセルを高信頼性領域として設定し、該領域
に長期間保持させたいデータや書き換え回数の多いデー
タを記憶させ、高信頼性領域のメモリセクタの大きさを
外部からのコマンドにより調整できるようにしたことを
特徴とする。

【０００８】

【発明の実施の形態】本発明の不揮発性半導体メモリ装
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ（高信頼性領域）として設定し、該セクタにおいては
書き込みを行う際に２個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の２倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。

【０００９】図６は、本発明の不揮発性半導体メモリを
セクタ単位で分割した図である。図６ではスペシャルセ
クタとするセクタの数を増減できる。例えば、第１セク
タのみをスペシャルセクタとし、他は通常の使用とす
る。又、第１及び第２セクタをスペシャルセクタとし、
他は通常の使用としてもよい。今までのメモリでは全て
のセクタのアドレスデコーダにA0乃至A3及びその反転信
号＊A0乃至A3（但し、＊は反転を示す）が共通に印加さ
れるのであるが、本発明ではアドレス信号A0及びその反
転信号＊A0が各々独立し、且つ独立して制御可能なよう
に印加され、その他のセクタにはA0及びその反転信号＊
A0が共通に印加される構成とする。

【００１０】従って、各セクタ毎にA0及びその反転信号
＊A0が同じ値、例えば「Ｈ」となるようにすることで、
スペシャルセクタの設定が選択される。図４は、各セク
タのアドレスデコーダの例を示す。図４のA0,A1,A2,A3
の４ビットには、アドレスデータが各々印加される。こ
のアドレスデータを１６個のアンドゲート４００乃至４
１５でデコードする。一般的なデコーダであれば、１つ
のアドレスに対して１つのアンドゲートが「Ｈ」とな
る。

【００１１】しかしながら、図４では１つのアドレスに
対して２つのアンドゲートが「Ｈ」となるようにするた
め、A0及び＊A0をつねに「Ｈ」とする。これにより、例
えば、アンドゲート４００、４０１は同時に「Ｈ」とな
り、ワード線を２本同時選択できる。今、図６におい
て、第１セクタ用のA0のビットを無視するとする。即
ち、第１セクタ用のA0及び＊A0を入力アドレスに拘わら
ず常に「Ｈ」とする。そして、第２乃至第４セクタ用の
A0及び＊A0に通常の入力アドレス信号を加える。する
と、第１セクタのみがスペシャルセクタとなる。

【００１２】次に、第２セクタ用のA0及び＊A0のビット
のみを同様に無視するとする。すると、第２セクタがス
ペシャルセクタとなる。このように、各セクタ用のA0及
び＊A0のビットを無視すれば、それに対応するセクタが
スペシャルセクタとなる。従って、高信頼性領域のメモ
リセクタの大きさ（量）を外部から調整することができ
る。

【００１３】図７に、スプリットゲート型メモリセル１
０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成
を示す。メモリセルアレイ１２２は、複数のメモリセル
１０１がマトリックス状に配置されて構成されている。
行（ロウ）方向に配列された各メモリセル１０１の制御
ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続さ
れている。列（カラム）方向に配列された各メモリセル
１０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬｚ
に接続されている。全てのメモリセル１０１のソースＳ
は共通ソース線ＳＬに接続されている。

【００１４】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。

【００１５】メモリセルアレイ１２２は、スペシャルセ
クタアレイ（例えば、ワード線ＷＬａ〜ＷＬｎ）と通常
のセクタアレイ（例えば、ワード線ＷＬｙ〜ＷＬｚ）と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ１２３は、アドレスラッチ
１２７でラッチされたロウアドレスに対応した２本のワ
ード線ＷＬａ〜ＷＬｎ（例えば、ＷＬｍとＷＬｎ）を選
択し、その選択したワード線ＷＬｍ及びＷＬｎとゲート
電圧制御回路１３４とを接続する。

【００１６】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍ及びＷＬｎ
の電位を、図２に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路１３３は、カラムデコーダ１
２４を介して接続されたビット線ＢＬｍの電位を、図２
に示す各動作モードに対応して制御する。

【００１７】共通ソース線ＳＬはソース電圧制御回路１
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬの電位を、図２に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン１２８に入力される。そのデータは、データピン
１２８から入力バッファ１２９を介してカラムデコーダ
１２４へ転送される。カラムデコーダ１２４は、前記の
ように選択したビット線ＢＬａ〜ＢＬｚの電位を、その
データに対応して後記するように制御する。

【００１８】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。

【００１９】尚、上記した各回路（１２３〜１３４）の
動作は制御コア回路１４０によって制御される。本発明
ではワード線ＷＬａ〜ＷＬｚの中からソースが共通に接
続されているメモリセルに対応した２つのワード線（例
えば、ＷＬｍとＷＬｎ）を同時選択する。これにより同
じデータが２つのメモリセルに書き込まれることとな
る。そこで、この２つのメモリセルを同時に読み出せば
読み出しセル電流は２倍となる。

【００２０】同じデータが書き込まれるスペシャルセク
タ用メモリセルとして今、メモリセル３００及びメモリ
セル３０１を選択するとする。メモリセル３００及びメ
モリセル３０１は、共通のソース及びビット線を有する
ページ（セクター）単位の関係となっている。メモリセ
ル３００及びメモリセル３０１のワード線ＷＬｍ及びＷ
Ｌｎを同時に選択する方法は、前述の図６に従う。

【００２１】図９は、図７のアドレスバッファ１２６、
アドレスラッチ１２７、ロウデコーダ１２３の具体例を
示す。図９ではA0のビットを無視し、A0によって指定さ
れる２本のワード線を同時選択する構成である。入力ア
ドレス中のA0のビット信号はアドレスピン３０１に印加
される。前記入力アドレス中のA1,A2のビット信号はア
ドレスピン３０２、３０３に印加される。

【００２２】A0のビット信号は、アドレスバッファとし
て機能を有するチップイネーブル用のノアゲート３０４
を介してアドレスラッチとしてのラッチ回路３０５（フ
リップフロップで構成）でラッチされる。端子３０６に
はチップイネーブル信号が、端子３０７にはクロック信
号が印加される。ラッチ回路３０５からは、反転信号＊
A0と非反転信号A0が発生し、第１乃至第４選択回路３０
８乃至３１１に印加されると共にスペシャルセクタとし
て選択可能でないセクタのアドレスデコーダには共通に
反転信号＊A0と非反転信号A0が印加される。

【００２３】第１乃至第４選択回路３０８乃至３１１
は、ＳＳＥ（スペシャルセクタイネーブル）回路３１２
からの制御信号に応じて反転信号＊A0と非反転信号A0を
そのまま通過させるか、２つの信号を強制的に「Ｈ」レ
ベルとするかを選択する。例えば、ＳＳＥ回路３１２か
ら「Ｌ、Ｈ、Ｈ、Ｈ」の制御信号が第１乃至第４選択回
路３０８乃至３１１に印加されたとすると、第１選択回
路３０８は、「Ｈ、Ｈ」を発生し、第２乃至第４選択回
路３０９乃至３１１は、入力された反転信号＊A0と非反
転信号A0をそのまま通過させる。このようにして、第１
セクタ３１３のデコーダには「Ｈ」の反転信号＊A0と非
反転信号A0が、又第２セクタ乃至第４セクタ３１４乃至
３１６には第２乃至第４選択回路３０９乃至３１１から
A0と＊A0の信号が印加される。 又、この時、アドレス
ピン３０２からA1ビットの信号がノアゲート３１７及び
ラッチ回路３１８を介して第１乃至第４セクタ３１３乃
至３１６及び全てのセクタのデコーダに印加される。ア
ドレスピン３０３からのA2ビットの信号も同様である。

【００２４】その結果、第１セクタ３１３のみにA0ビッ
トが無視された信号が印加され、第１セクタ３１３では
２本のワード線を同時選択する。スペシャルセクタの領
域を増やすには、例えば、第１セクタ３１３に加えて第
２セクタ３１４にもA0ビットが無視された信号を加えれ
ばよい。即ち、ＳＳＥ回路３１２から「Ｌ、Ｌ、Ｈ、
Ｈ」の制御信号を第１乃至第４選択回路３０８乃至３１
１に印加する。

【００２５】このように図９のブロックを使用すれば、
メモリの外部からユーザーがＳＳＥ回路３１２の制御信
号を切り換えることにより、スペシャルセクタの選択使
用ができる。尚、図９の不揮発性メモリにおいて、スペ
シャルセクタとして選択されたセクタを選択する場合に
はアドレス入力A0が無視されるため外部からのアドレス
データはA1〜Anに印加し、通常のセクタをアクセスする
場合にはA0〜Anに印加する。

【００２６】図８は、第１乃至第４選択回路３０８乃至
３１１の具体回路例を示す。端子３１９、３２０には反
転信号＊A0と非反転信号A0がラッチ回路３０５から印加
される。端子３２１にはＳＳＥ回路３１２から制御信号
が印加される。端子３２１に「Ｌ」を印加すると、ナン
ドゲート３２２、３２３の出力端子３２４、３２５は強
制的に「Ｈ」となる。端子３２１に「Ｈ」を印加する
と、出力端子３２４、３２５には反転信号＊A0と非反転
信号A0がそのまま現れる。

【００２７】図１は、所望のスペシャルセクタを本発明
の不揮発性半導体メモリ装置の外部からユーザーがプロ
グラムにより設定し、一旦設定した後にはメモリ装置に
電源を挿入するだけでただちにスペシャルセクタの指定
ができるようにする場合のブロック図を示す。スペシャ
ルセクタの指定は外部から不揮発性半導体メモリ装置の
I/O端子に印加するコマンド（データ）により行う。該
コマンドにより書き込み制御回路５０１が動作してＳＳ
Ｅ信号発生回路５０２にコマンドに基づきスペシャルセ
クタとするか否かのデータを保持させる。すると、ＳＳ
Ｅ信号発生回路５０２から「Ｌ」レベルのＳＳＥ信号が
発生する。

【００２８】又、ＳＳＥ信号発生回路５０２は、一旦コ
マンドを保持すると、それ以後はメモリ装置に電源を投
入するだけで直ちにＳＳＥ信号を発生する。このＳＳＥ
信号は、メモリセルが動作する前に発生し、メモリセル
のスペシャルセクタ指定ができる。図１のコマンドレジ
スタ５０３にはスペシャルセクタの指定を行うコマンド
が蓄えられる。図１０にその様子を示す。コマンドレジ
スタ５０３に加わる＊ＣＥ（チップイネーブル）信号と
＊ＷＥ（ライトイネーブル）信号とがともに「Ｌ」にな
ると、I/O端子からのコマンド（データ）がコマンドレ
ジスタ５０３に蓄えられる。

【００２９】最初のコマンドであるＳＳＥＰＭ（スペシ
ャルセクタイネーブルプログラムモード）はセットアッ
プコマンドであり、スペシャルセクタの指定を行うモー
ドになることを示す。次のコマンドであるＳＳＥＰ（ス
ペシャルセクタイネーブルプログラム）は、どのセクタ
をスペシャルセクタとするのかの情報を有する。

【００３０】このＳＳＥＰＭに応じて書き込み制御回路
５０１及び昇圧電源５０４は回路動作を開始する。次に
ＳＳＥＰが書き込み制御回路５０１に印加されると、書
き込み制御回路５０１は指定されたＳＳＥ信号発生回路
に対してプログラム動作を行う。ＳＳＥ信号発生回路は
スペシャルセクタとして指定されるセクタの数だけ存在
する。図１のＳＳＥ信号発生回路５０２は、その複数の
ＳＳＥ信号発生回路の中の１つを示す。ＳＳＥ信号発生
回路５０２に内蔵されている不揮発性メモリトランジス
タをプログラムする場合には書き込み制御回路５０１か
らワード線、ビット線及びソース線の電圧を発生させ
る。

【００３１】今、ＳＳＥ信号発生回路５０２にスペシャ
ルセクタ指定のコマンドを記憶させるとする。まず、書
き込み制御回路５０１は、ＳＳＥ信号発生回路５０２の
不揮発性メモリトランジスタ５０５、５０６を消去状態
にする。これは後述するように図２の電圧設定で行う。
不揮発性メモリトランジスタ５０７は、ソース線とＦＧ
（フローテイングゲート）が各々共通接続されており、
同様に消去される。不揮発性メモリトランジスタ５０８
と不揮発性メモリトランジスタ５０６も同様の関係であ
る。

【００３２】このため、不揮発性メモリトランジスタ５
０７、５０８も同時に消去される。この状態から今、図
２の電圧設定に従い不揮発性メモリトランジスタ５０６
をプログラム（ＦＧに電子を注入）し、不揮発性メモリ
トランジスタ５０５を非プログラムとすると、不揮発性
メモリトランジスタ５０８はオフし不揮発性メモリトラ
ンジスタ５０７はオンする。このオンの情報がラッチ回
路５０９に記憶され、＊ＳＳＥ信号として導出される。

【００３３】このラッチ回路５０９への記憶タイミング
について図１１を参照して説明する。コマンドにより、
ＳＳＥＰＭが図１１（ｃ）のように立ち上がり、続いて
ＳＳＥＰが立ち上ったとする。すると、ラッチ回路５０
９の電源端子５１０には図１１（ｅ）に示す電源電圧Ｌ
が加わる。電源電圧Ｌは、電源の立ち上がりに応じて立
ち上がり、ＳＳＥＰＭの立ち下がりに応じてたち下が
る。すると、ラッチ回路５０９は一旦、不動作状態とな
る。

【００３４】一方、トランスミッション用のトランジス
タ５１５、５１６のベースには図１１（ｆ）の信号が印
加されオンする。図１１（ｆ）は、図１１（ｃ）に応じ
て発生する。このため、ラッチ回路５０９には信号が加
えられてから電源が投入される。図１１（ｅ）が時刻ｔ
０に立ち上がると、不揮発性メモリトランジスタ５０７
のオンに応じて、ラッチ回路５０９、トランジスタ５１
６、不揮発性メモリトランジスタ５０７に電流が流れ
る。すると、ラッチ回路５０９の出力端子５１７は
「Ｌ」状態となる。即ち、＊ＳＳＥとしてワード線を２
本選択する制御信号が得られる。この時、図示されない
他の複数のＳＳＥ信号発生回路は、ラッチ回路が反転し
ており、＊ＳＳＥとして「Ｈ」の信号が発生する。

【００３５】次に、スペシャルセクタの範囲が定まり、
ＳＳＥ信号発生回路を一旦プログラムした後にフラッシ
ュＥＥＰＲＯＭｂの電源を落とし、再度使用する場合に
ついて説明する。電源が図１１（ａ）のように立ち上が
ると、それに応じてパワーアップが図１１（ｂ）のよう
に立ち上がる。すると、揮発性メモリトランジスタ５０
７、５０８はＦＧのデータが残っており、バイアスが加
われば不揮発性メモリトランジスタ５０７は直ちにオン
し、不揮発性メモリトランジスタ５０８は直ちにオフす
る。このため、電源の立ち上がりに応じてデータがラッ
チ回路５０９に保持される。この動作は読み出し動作が
必要なメモリセルに比べて十分早く行われるので、スペ
シャルセクタにおける読み出し書き込みが支障なく可能
である。

【００３６】次に、フラッシュＥＥＰＲＯＭ１２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図２及び図７を参照して説明する。 （ａ）消去モード 消去モードにおいて、共通ソース線ＳＬおよび全てのビ
ット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０
Ｖ）に保持される。選択されたワード線ＷＬｍには１４
〜１５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは１４〜１５Ｖに持ち上げられる。

【００３７】ところで、ソースＳおよび基板１０２と浮
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ソースが０Ｖの場合、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel
Current、以下、ＦＮトンネル電流という）が流れ、浮
遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き抜かれ
て、メモリセル１０１に記憶されたデータの消去が行わ
れる。

【００３８】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００３９】（ｂ）書き込みモード 書き込みモードにおいて、ビット線ＢＬａ〜ＢＬｚの電
位はプログラム（浮遊ゲートＦＧに電子を注入）を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい１つのデータをメモリセル３
００及びメモリセル３０１に同時に記憶させる。

【００４０】この場合にはワード線ＷＬｍ及びＷＬｎに
は２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚの電位はグラン
ドレベルにされる。共通ソース線ＳＬには１２Ｖが供給
される。すると、メモリセル３００及びメモリセル３０
１に対して書き込みが同時に行われる。

【００４１】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。一方、ソースＳに１２Ｖが印加されるため、
ソースＳと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図３の矢印Ａに示
すように、そのホットエレクトロンは浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。

【００４２】（ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍとワ
ード線ＷＬｎには４Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｏ〜ＷＬｚ
の電位はグランドレベルにされる。選択されたメモリセ
ル３００、３０１のドレインＤに接続されているビット
線ＢＬｍには２Ｖが供給され、それ以外のビット線（非
選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電
位はグランドレベルにされる。

【００４３】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。

【００４４】即ち、メモリセル３００、３０１には微少
なセル電流しか流れない。逆に、メモリセル３００、３
０１に対してプログラムが行われず（消去状態）、メモ
リセル３００、３０１の浮遊ゲートＦＧがプラスに帯電
しているとすると通常セル電流の２倍の電流が流れる。
この各メモリセル１０１間のセル電流値Ｉｄの大小をセ
ンスアンプ群１３０内の各センスアンプで判別すること
により、メモリセル１０１に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル１
０１のデータの値を「１」、書き込み状態のメモリセル
１０１のデータの値を「０」として読み出しを行う。つ
まり、各メモリセル１０１に、消去状態のデータ値
「１」と、書き込み状態のデータ値「０」の２値を記憶
させることができる。

【００４５】書き換え回数とセル電流の関係を図５に示
す。書き換え回数は対数表示しており、セル電流Ａは通
常行われる１つのメモリセル読み出す場合を示し、セル
電流Ｂは本発明の２つのメモリセルに同時に読み出した
場合を示している。０と１の判別基準電流をＩrefとす
ると、書き換え回数が１０倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。

【００４６】尚、本発明によれば、メモリセルのフロー
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。例えば、メモリセルが消去状態に
ある場合、メモリセルのフローテイングゲートは電子が
抜き取られ高いプラス状態にある。フローテイングゲー
トが高いプラス状態にあると、フローテイングゲートは
周囲から電子を多く取り込むため、その電位が徐徐に低
下する。すると、フローテイングゲート下にチャンネル
が形成しずらくなり、セル電流値が低下する。しかしな
がら、本発明によればその低下が半分となるので寿命が
長くなる。

【００４７】

【発明の効果】本発明によれば、書き換え回数が増えて
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、２つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出すしている
ので重要なデータを長期間保持できるとともに書き換え
可能回数を増加できる。更に、本発明によれば、高信頼
性領域のメモリセクタの大きさ（量）を外部からコマン
ドにより調整できるので、ユーザーはプログラムソフト
を変更するだけで選択が可能となる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置を示すブロ
ック図である。

【図２】本発明の不揮発性半導体メモリ装置のメモリセ
ルに加わる動作モードを示す図である。

【図３】本発明の不揮発性半導体メモリ装置のメモリセ
ルの断面図である。

【図４】本発明の不揮発性半導体メモリ装置のロウデコ
ーダ１２３の具体回路例である。

【図５】不揮発性半導体メモリ装置の書き換え回数とセ
ル電流の関係を示す図である。

【図６】スペシャルセクタを有するメモリのセクタを示
す図である。

【図７】本発明の不揮発性半導体メモリ装置の全体を示
すブロック図である。

【図８】第１乃至第４選択回路の具体回路例を示す回路
図である。

【図９】本発明の不揮発性半導体メモリ装置を外部から
プログラムする場合のブロック図である。

【図１０】図９の説明に供するための波形図である。

【図１１】図９の説明に供するための波形図である。

【符号の説明】

１０１ メモリセル １２２ メモリセルアレイ ＷLA〜ＷLZ ワード線 ＢLA〜ＢLZ ビット線 ＳＬ 共通ソース線 308〜311 第１乃至第４選択回路 313〜316 第１乃至第４セクタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 共通のビット線に接続され同時に選択可
   能な複数のメモリセルを含む複数のメモリセクタと、前
   記共通のビット線に流れる前記メモリセルのセル電流を
   検出するセンスアンプと、外部からのコマンドに応じた
   前記メモリセクタの選択データを保持するＳＳＥ回路
   と、該ＳＳＥ回路に保持された選択データに応じて前記
   複数のメモリセクタ中の特定のメモリセクタを高信頼性
   領域として設定すると共に、該メモリセクタ中の前記複
   数のメモリセルを同時に選択する選択回路と、を備え、 前記選択回路により同時に選択された複数のメモリセル
   に対して、同一のデータを同時に書き込みを行うと共
   に、読み出し時には同時に書き込みが行われた前記複数
   のメモリセルから前記共通のビット線に各メモリセルの
   セル電流が加算されて出力され、この加算されたセル電
   流を前記センスアンプにより判別することを特徴とする
   不揮発性半導体メモリ装置。